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技術 不揮発性半導体記憶装置

出願人 株式会社東芝
発明者 井野恒洋
出願日 2012年3月8日 (8年9ヶ月経過) 出願番号 2012-051492
公開日 2013年9月19日 (7年3ヶ月経過) 公開番号 2013-187362
状態 拒絶査定
技術分野 半導体メモリ 有機半導体材料 不揮発性半導体メモリ
主要キーワード 最近接状態 複数積層構造 クラスタ状態 導体球 電荷密度波 積層構造部分 個介在 クラスタ層
関連する未来課題
重要な関連分野

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図面 (15)

課題

電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供する。

解決手段

実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第1の絶縁膜と、第1の絶縁膜上に形成され、0.5モノレイヤ以上1.0モノレイヤ未満のC60フラーレンを有する電荷蓄積膜と、電荷蓄積膜上の第2の絶縁膜と、第2の絶縁膜上の制御電極と、を備える。

概要

背景

微細化の進展に伴い不揮発性半導体記憶装置のサイズが縮小している。不揮発性半導体記憶装置には、例えば、フローティングゲート型、MONOS(Metal Oxide Nitride Oxide Silicon)型のように、メモリセル電荷蓄積するための電荷蓄積膜を備える装置がある。

装置の微細化に伴い、加工上の観点や、隣接セル間相互干渉を抑制する観点等から、
電荷蓄積膜も、電荷蓄積特性を維持しながら薄膜化することが望まれる。

概要

電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供する。実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第1の絶縁膜と、第1の絶縁膜上に形成され、0.5モノレイヤ以上1.0モノレイヤ未満のC60フラーレンを有する電荷蓄積膜と、電荷蓄積膜上の第2の絶縁膜と、第2の絶縁膜上の制御電極と、を備える。

目的

本発明が解決しようとする課題は、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体層と、前記半導体層上に形成される第1の絶縁膜と、前記第1の絶縁膜上に形成され、0.5モノレイヤ以上1.0モノレイヤ未満のC60フラーレンを有する電荷蓄積膜と、前記電荷蓄積膜上の第2の絶縁膜と、前記第2の絶縁膜上の制御電極と、を備えることを特徴とする不揮発性半導体記憶装置

請求項2

前記C60フラーレンが2分子短距離秩序を備え、かつ、長距離秩序を備えないことを特徴とする請求項1記載の不揮発性半導体記憶装置。

請求項3

前記電荷蓄積膜への電荷蓄積時に、前記C60フラーレンの二量体が形成されることを特徴とする請求項1または請求項2記載の不揮発性半導体記憶装置。

請求項4

半導体層と、前記半導体層上に形成される第1の絶縁膜と、前記第1の絶縁膜上に形成され、0.3モノレイヤ以上0.5モノレイヤ以下のC70フラーレンを有する電荷蓄積膜と、前記電荷蓄積膜上の第2の絶縁膜と、前記第2の絶縁膜上の制御電極と、を備えることを特徴とする不揮発性半導体記憶装置。

請求項5

前記C70フラーレンが2分子の短距離秩序を備え、かつ、長距離秩序を備えないことを特徴とする請求項4記載の不揮発性半導体記憶装置。

請求項6

前記電荷蓄積膜への電荷蓄積時に、前記C70フラーレンの二量体が形成されることを特徴とする請求項4または請求項5記載の不揮発性半導体記憶装置。

請求項7

半導体層と、前記半導体層上に形成される第1の絶縁膜と、前記第1の絶縁膜上に形成され、分子またはクラスタを有し、電荷蓄積時に、前記分子または前記クラスタの二量体が形成される電荷蓄積膜と、前記電荷蓄積膜上の第2の絶縁膜と、前記第2の絶縁膜上の制御電極と、を備えることを特徴とする不揮発性半導体記憶装置。

技術分野

0001

本発明の実施の形態は、不揮発性半導体記憶装置に関する。

背景技術

0002

微細化の進展に伴い不揮発性半導体記憶装置のサイズが縮小している。不揮発性半導体記憶装置には、例えば、フローティングゲート型、MONOS(Metal Oxide Nitride Oxide Silicon)型のように、メモリセル電荷蓄積するための電荷蓄積膜を備える装置がある。

0003

装置の微細化に伴い、加工上の観点や、隣接セル間相互干渉を抑制する観点等から、
電荷蓄積膜も、電荷蓄積特性を維持しながら薄膜化することが望まれる。

先行技術

0004

米国特許出願公開2008/0296662

発明が解決しようとする課題

0005

本発明が解決しようとする課題は、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することにある。

課題を解決するための手段

0006

実施の形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層上に形成される第1の絶縁膜と、前記第1の絶縁膜上に形成され、0.5モノレイヤ以上1.0モノレイヤ未満のC60フラーレンを有する電荷蓄積膜と、前記電荷蓄積膜上の第2の絶縁膜と、前記第2の絶縁膜上の制御電極と、を備える。

図面の簡単な説明

0007

第1の実施の形態の不揮発性半導体記憶装置の模式断面図である。
書き込み・消去特性の評価結果を示す図である。
フラーレンのモノレイヤ数と書き込み消去飽和フラットバンド電圧の関係を示す図である。
フラーレンのモノレイヤ数と書き込み消去の飽和フラットバンド電圧の関係を示す図である。
フラーレン分子電子分布を示す図である。
フローレン分子秩序構造の説明図である。
C60分子の二量体の模式図である。
第1の実施の形態の不揮発性半導体記憶装置の模式工程断面図である。
第1の実施の形態の不揮発性半導体記憶装置の模式工程断面図である。
第1の実施の形態の不揮発性半導体記憶装置の模式工程断面図である。
第1の実施の形態の不揮発性半導体記憶装置の模式工程断面図である。
第3の実施の形態の不揮発性半導体記憶装置の模式断面図である。
第4の実施の形態の不揮発性半導体記憶装置の模式断面図である。
第6の実施の形態の不揮発性半導体記憶装置の模式断面図である。

0008

(第1の実施の形態)
本実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第1の絶縁膜と、第1の絶縁膜上に形成され、フラーレンを含む電荷蓄積膜と、電荷蓄積膜上の第2の絶縁膜と、第2の絶縁膜上の制御電極と、を備えている。

0009

そして、フラーレンがC60の場合、電荷蓄積膜は0.5モノレイヤ以上1.0モノレイヤ未満である。また、フラーレンがC70の場合、電荷蓄積膜は0.3モノレイヤ以上0.5モノレイヤ以下である。

0010

以下、単分子層とは、平面的に分子1層で構成されることを意味する。すなわち、単分子層は約分子1個分の膜厚を備えることになる。

0011

そして、「モノレイヤ」(monolayer,ML)とは、理想的すなわち無欠陥な単分子層における分子数であるところの1モノレイヤに対して、実際の単分子層にどれくらいの分子数が存在するか、すなわち被覆率を意味する単位(ML)の名称である。例えば、0.5モノレイヤとは、グラフ中などでは0.5MLと書かれ、理想的すなわち無欠陥な単分子層に対し50%の被覆率で分子が存在することを意味する。

0012

明細書中、1モノレイヤ以下の膜は、常に単分子層を意味するものとする。なお、1モノレイヤを超える膜は、分子層が積層された複数分子層となる。例えば1.5モノレイヤなどと言う場合、1モノレイヤの分子層上に0.5モノレイヤの分子層が存在している。この場合の下層の1モノレイヤは必ずしも理想的すなわち無欠陥である必要は無く、実際の分子層においては完全に無欠陥であることは稀である。

0013

本実施の形態の不揮発性半導体記憶装置は、上記構成を備えることにより、電荷蓄積特性を維持または向上させながら電荷蓄積膜の薄膜化が可能となる。したがって、微細な不揮発性半導体記憶装置を実現できる。

0014

図1は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。本実施の形態の不揮発性半導体記憶装置100は、いわゆるBiCS(Bit−Cost Scalable)技術を用いた3次元構造の装置である。

0015

不揮発性半導体記憶装置100は、基板10上に基板絶縁膜12が形成され、さらに基板絶縁膜12上に制御電極(ゲート電極)14と制御電極間絶縁膜16が交互に複数積層して形成されている。すなわち、基板10上に、基板絶縁膜12と制御電極14とが交互に積層された積層体18が形成された構造を有する。

0016

そして、それぞれの積層体18が積層された方向において積層体18の上面から基板10の深さにいたるまで、柱状の半導体層20が形成されている。柱状の半導体層20と積層体18との間には、半導体層20側から順に、トンネル絶縁膜(第1の絶縁膜)22、電荷蓄積膜24、ブロック絶縁膜(第2の絶縁膜)26が形成されている。

0017

図1中、破線で囲まれる領域が1つのメモリセル30である。メモリセル30の構造としては、半導体層20上にトンネル絶縁膜(第1の絶縁膜)22、トンネル絶縁膜(第1の絶縁膜)22上に電荷蓄積膜24、電荷蓄積膜24上にブロック絶縁膜(第2の絶縁膜)26、ブロック絶縁膜(第2の絶縁膜)26上に制御電極14が形成される構造となっている。

0018

ここで、電荷蓄積膜24は、メモリセル情報として積極的に電荷を蓄積する機能をそなえる。そして、トンネル絶縁膜(第1の絶縁膜)22は、メモリセルの書き込み・消去時には、トンネリング現象により半導体層20中のチャネル領域と電荷蓄積膜24との間での電子正孔移動経路として機能する。また、読み出し時・待機時にはそのバリアハイトにより、チャネル領域と電荷蓄積膜24との間での電子・正孔移動を抑制する機能を備える。また、ブロック絶縁膜(第2の絶縁膜)26は、いわゆる電極間絶縁膜であり、電荷蓄積膜24と制御電極14との間の電子・正孔の流れをブロックする機能を備えている。

0019

隣接する2つのメモリセル30の2つの制御電極14間には、制御電極間絶縁膜16が形成される。制御電極間絶縁膜16により、制御電極14間の絶縁性を確保している。

0020

基板10には、(100)面が露出した単結晶シリコン(Si)の半導体基板を用いることが望ましい。他にも、基板10には、他の面方位単結晶シリコン基板多結晶シリコン基板単結晶ゲルマニウム(Ge)基板、シリコン基板上にエピタキシャル成長させたSiGeエピタキシャル基板InP基板、またはGaAs基板などを用いることができる。また、他にも、基板10には、ガラス基板アルミ基板ステンレス基板有機物基板、その他絶縁体基板、その他金属基板、その他結晶基板などを用いることができる。

0021

例えば、絶縁体基板を用いる場合、絶縁体基板に接しても接しなくても良いが半導体膜を形成してもかまわない。また、例えば、金属的電気伝導性の基板を用いる場合、上記金属的な基板上に接しても接しなくても良いが、絶縁体膜を作成し、上記絶縁体膜に接しても接しなくても良いが半導体膜を形成してもかまわない。そして、上記半導体膜を用いてTFT(Thin Film Transistor)などを形成することで、半導体回路を形成することも可能である。

0022

基板絶縁膜12には、例えば、SiO2、SiN、SiON、Al2O3、HfAlO、HfSiO、またはHfSiONなどの絶縁膜を用いることができる。基板絶縁膜12は、例えば、基板10が絶縁体基板であれば、省略することも可能である。

0023

柱状の半導体層20には、例えば、多結晶シリコンまたはIGZO(InGaZnO)等を用いることができる。他にも、半導体層20には各種半導体ナノチューブ、各種半導体ナノワイヤなどの半導体材料を用いることができる。

0024

トンネル絶縁膜22には、例えば、SiO2、SiON、HfSiO、パリレン等を用いることができる。

0025

電荷蓄積膜24は、フラーレン24aを含む膜である。フラーレン24a間にマトリクス成分24bが存在していてもかまわない。

0026

そして、フラーレン24aがC60の場合、電荷蓄積膜24は単分子層で0.5モノレイヤ以上1.0モノレイヤ未満である。また、フラーレンがC70の場合、電荷蓄積膜24は、単分子層で0.3モノレイヤ以上0.5モノレイヤ以下である。

0027

電荷蓄積膜24は、フラーレン分子が1層だけ並ぶ単分子層である。このため、膜厚はC60およびC70フラーレン分子の直径である1.0nm程度の極めて薄い膜となる。

0028

フラーレン24aの電荷蓄積膜24中での秩序構造について、フラーレン24aが2分子の短距離秩序を備え、かつ、長距離秩序を備えないことが望ましい。

0029

短距離秩序は、短距離原子・分子間の秩序のことである。より具体的には、最近接、原子・分子数、原子・分子間の結合距離、原子・分子間の結合角等が秩序だった値を示すことを意味する。通常、短距離秩序と言う場合、第二近接、第三近接くらいまでの秩序があっても良いが、本願素子で必要な短距離秩序は、最近接秩序のみである。本願素子においては第二近接、第三近接の秩序があっても良いが、特性の劣化につながるため無いほうが好ましい。素子中の電荷蓄積膜24全体の大きさの半分以上の距離の原子・分子の秩序があってはならない。すなわち、ここで、電荷蓄積膜24中でフラーレン24aが2分子の短距離秩序を備えるとは、略一定間隔のフラーレン24aの2分子が、電荷蓄積膜24中に複数分布していることを意味する。略一定間隔のフラーレン24aの3分子、4分子が存在しても構わないが、素子中の電荷蓄積膜24全体の大きさの半分以上の距離を越えるような略一定間隔の秩序があってはならない。

0030

長距離秩序は、原子や分子に一定の繰り返し構造があることを意味する。例えば、結晶は、原子や分子が周期的に配列しており、長距離秩序を備えている。長距離秩序とは、全ての原子や分子が周期的に配列している必要は無く、一定数以下の欠陥などが存在しても長距離秩序が存在することには変わりが無い。例えば実空間上の原子や分子の配列を、微分可能座標系における空間成分に対してフーリエ変換を行うことで逆格子空間上の原子や分子の配列を得ることができるが、長距離秩序が存在する場合、そのような逆格子空間において格子点が得られる特徴がある。一方で短距離秩序しか存在しない場合、どのような微分可能な座標系を選んでも逆格子空間上の格子点を複数得ることが出来ない特徴がある。

0031

フラーレン24aの電荷蓄積膜24中での秩序構造は、例えば、TEM(Transmission Electron Microscope)観察により同定することが可能である。実空間画像でもよいし、例えばTEM回折を行ってもよいし、例えば実空間画像に座標変換施した後にフーリエ変換を行ってもよい。

0032

そして、電荷蓄積膜24への電荷蓄積時に、C60フラーレンまたはC70フラーレンの二量体が形成される。C60フラーレンまたはC70フラーレンの単量体が、二量体となることにより、電荷蓄積膜24に電荷(電子)が蓄積される。

0033

電荷蓄積膜24への電荷蓄積時の、フラーレン24aの二量体の形成は、例えば、ラマン散乱による二量体モード(dimer mode)ピークプロファイルの検出により確認することが可能である。

0034

単分子層のフラーレン分子を含む膜の電荷蓄積膜としての特性を、平面構造で評価した実験結果について以下、詳述する。

0035

シリコン基板、シリコン酸化膜のトンネル絶縁膜、C60またはC70フラーレンを含む電荷蓄積膜、アルミナ(Al2O3)のブロック絶縁膜、金(Au)の制御電極(ゲート電極)からなる構造を作成した。電荷蓄積膜は制御電極間で連続する構造とした。そして、電荷蓄積膜の書き込み・消去特性を評価した。

0036

具体的には、シリコン基板上に縦型酸化炉による熱酸化法により5nmのSiO2トンネル絶縁膜膜を作製した。

0037

次に、トンネル絶縁膜上に、熱蒸着法により、C60またはC70フラーレンを電荷蓄積膜として成膜した。蒸着装置には日本真空技術社(現アルバック社)製のEDB−6DH型蒸着装置を用い、熱蒸着モードにて成膜した。ベース真空度は4E−6Paである。基板からボートまでの距離は20cmとした。

0038

基板は積極的には加熱していないが、蒸着源からの輻射により若干加熱されている。蒸着に用いたボートの加熱電流は15A程度であり、蒸着時間が1分間程度と短時間であるため、基板温度は室温である20℃以上、100℃以下であると考えられる。基板はトップダウン型に設置してあるため、ダストなどが抑制される。

0039

C60およびC70フラーレン分子は、原料の量を調整することによりモノレイヤ数を変えて積層した。モノレイヤ数が1未満の場合には、電荷蓄積膜が単分子層となっていることがTEM観察により確認された。また、フラーレン分子どうしが短距離秩序を持つが、長距離秩序を持たぬこともTEM観察により確認される。

0040

上記電荷蓄積膜に対してマトリクス成分は成膜せず、15nmのアルミナ(Al2O3)をブロック絶縁膜として形成した。Al2O3はスパッタ法により成膜した。装置はアルバック社製のMPS8000シリーズを用いた。基板温度は20℃以上35℃以下であって、Alターゲットからの化成スパッタ法により成膜した。

0041

Al2O3のブロック絶縁膜膜上に金(Au)の制御電極(ゲート電極)パターンを形成した。基板の裏面は希フッ酸処理により酸化膜剥離後、アルミニウム(Al)電極を形成した。

0042

図2は、書き込み・消去特性の評価結果を示す図である。上記構造に対して、ゲート電極と基板裏面との間に書き込みまたは消去電圧パルスVgを加えた。その後のゲート電極と基板との間のCV特性キャパシタンス電圧特性)により書き込み・消去特性を取得した。図2(a)が書き込み特性図2(b)が消去特性である。

0043

図2は、C70で0.6モノレイヤの場合の結果を示している。図の横軸が書き込みまたは消去パルスの長さであり、縦軸がCV特性におけるフラットバンド電圧の値である。書き込みまたは消去パルスの電圧Vgを変化させている。

0044

測定に用いた装置は、アジレント社製のLCRメータおよびパルスジェネレータおよびノイズ対策を行ったプローバである。パルスジェネレータにより書き込みまたは消去電圧パルスVgを加えた後、LCRメータによりCV曲線を測定することでフラットバンド電圧を求めた。図2のフラットバンド電圧の変化が不揮発性半導体記憶装置の特性に直結する書き込み・消去特性である。

0045

図2より、0.6モノレイヤのC70において、3.5Vの書き込み、−2.3Vの消去が可能であることが判明する。なお、C60の場合も、図2と同様の書き込み・消去特性が得られた。

0046

図3図4は、フラーレンのモノレイヤ数と書き込み消去の飽和フラットバンド電圧の関係を示す図である。図3は、書き込み・消去特性評価の結果得られた飽和フラットバンド電圧をC60、C70それぞれについて示している。図4は、C60について、図3のモノレイヤ数が1モノレイヤ以下の領域を拡大した図である。

0047

図3で、1モノレイヤより大きい領域の試料は、単分子層でなく分子層が厚さ方向に積層された複数分子層となっている。

0048

図3、4から明らかなように、C60の場合、0.6モノレイヤの場合にもっとも良い書き込み・消去特性が実現される。そして、0.5モノレイヤ以上1.0モノレイヤ未満であることが望ましく、0.5モノレイヤ以上0.7モノレイヤ以下であることが望ましい。この範囲にあれば、単分子層のため膜厚が薄く、かつ、良好な書き込み・消去特性が得られるからである。この範囲にあれば、1モノレイヤの膜以上の書き込み・消去特性が得られる。

0049

また、図3から明らかなように、C70の場合、0.4モノレイヤの場合にもっとも良い書き込み・消去特性が実現される。そして、0.3モノレイヤ以上0.5モノレイヤ以下であることが望ましい。この範囲にあれば、単分子層のため膜厚が薄く、かつ、良好な書き込み・消去特性が得られるからである。この範囲にあれば、1モノレイヤの膜以上の書き込み・消去特性が得られる。

0050

なお、1モノレイヤ以上の場合、フラーレン分子が必然的に最密充填状態となる。このため、電子注入によってフラーレン分子同士が多量体化することにより、フラーレンのナノワイヤが生じているものと考えられる。

0051

本実験では個々のゲート電極の電荷蓄積膜を切り離しているわけではないため、1モノレイヤ以上の場合、フラーレンのナノワイヤは隣接する素子にまで広がっていると考えられる。すなわち注入した電子が横方向に拡散してしまうことにより、電荷蓄積特性が劣ったものと考えられる。

0052

なお、フラーレンナノワイヤにはCDW電荷密度波)が生成し、フラーレンナノワイヤ自身またはフラーレンナノワイヤ付近の欠陥にCDWがピン止めされることによる電子移動に対するエネルギーギャップが開く。このため、1モノレイヤ以上の場合であっても、全ての電子が漏れ出てしまわず、書き込みが可能になっていると考えられる。

0053

したがって、単分子層で、1モノレイヤ未満のフラーレンを含む電荷蓄積膜は、単分子層で1モノレイヤあるいは複数分子層の場合にくらべ、膜の横方向への電子の漏れが抑制される。したがって、特に、図1に示すような本実施の形態の装置のように、電荷蓄積膜24をメモリセル毎パターニングしない構造に適している。

0054

電荷蓄積膜24中のフラーレン分子はランダムもしくは無秩序もしくはアモルファス状態のいずれでもなく、また結晶もしくは表面結晶などのような長距離秩序を持たず、短距離秩序を持つことが望ましい。

0055

短距離秩序は、最近接においてもっとも顕著な秩序を持つものであり、遠隔するにつれ不規則となるものである。

0056

短距離秩序は、フラーレン分子の二量体の形成によることが望ましい。三量体四量体などの多量体を形成しても良く、ネットワーク状に複数の分子または微粒子またはクラスタが結合しても良い。

0057

図5は、フラーレン分子の電子分布を示す図である。図5(a)が二量体、図5(b)が単量体の場合を示す。フラーレン分子は隣接フラーレン分子と二量体を形成することが可能である。フラーレン分子を構成するsp2炭素原子は、本来オービタ対称性によりsp3共有結合を形成するような反応は禁制であるが、電子を供給されることでオービタル禁制が解けて二量体を形成する。

0058

図5(a)に示すように、このような二量体において、電子の分布は両方のフラーレン分子の中間を中心とするような楕円体となり、フラーレン分子の骨格外に電子分布の中心が存在することとなる。

0059

すなわち、図5(b)に示すように、単量体であれば電子分布の中心はフラーレン分子内に存在するが、二量体では電子分布の中心はフラーレン分子外となる特徴がある。このように、本実施の形態では、2個のフラーレン分子の[2+2]環化付加反応で共有結合が形成され、電子を1個蓄積する。

0060

このような機構によれば、電荷の保持特性に優れた不揮発性半導体記憶装置を作製することが可能である。したがって蓄積電荷障壁機能を持つトンネル絶縁膜、ブロック絶縁膜または層間絶縁膜などを薄くしても電荷保持特性が劣化しにくく、メモリセルで用いられる各種膜を薄膜化した不揮発性半導体記憶装置の実現が可能になる。

0061

図6は、フローレン分子の秩序構造の説明図である。図6(a)はC60の1モノレイヤ未満の場合、図6(b)はC70の1モノレイヤ未満の場合、図6(c)は、C60またはC70の1モノレイヤの場合である。

0062

本実施の形態では、全ての単量体が一体化したり、単量体が長距離秩序を持ってはならない。特に、図6(c)に示すように、フラーレン分子が直線状に結合したナノワイヤを形成することにより、そのナノワイヤがチャネル領域もしくはゲート電極領域をはみ出すような状況が生じないようにする必要がある。例えば、特に最密充填構造の場合、面心立方構造もしくは六方最密充填構造もしくは表面三角格子構造などといった長距離秩序を持つと、上述のように電荷の横方向の漏れが生じるおそれがある。

0063

そして、上述のように、フラーレン分子は二量体に1個の電子を蓄積する。したがって、フラーレン分子が2分子の短距離秩序を備え、かつ、長距離秩序を備えないことが望ましい。この秩序構造により、電荷蓄積量が大きくなるとともに、膜からの電荷漏れが抑制されるからである。

0064

上記、実験から求めたトンネル膜からの注入により蓄積された電荷は、C60分子3個あたり1個の電子数程度であった。したがって、図6(a)に示すように、C60分子のおよそ3個に2個が二量化し、二量体1個に対して1個の電子が蓄積されたものと考えられる。そして、C60分子のおよそ3個に1個は二量体を形成しない孤立した分子であると考えられる。

0065

また、C70の場合は、トンネル膜からの注入により蓄積された電荷は、C70分子2個あたり1個の電子数程度であった。したがって、図6(b)に示すように、C70分子のほとんどすべてが二量化し、二量体1個に対して1個の電子が蓄積されたものと考えられる。

0066

図7は、C60分子の二量体の模式図である。C60フラーレンの二量体の場合、図7のようにC60フラーレン同士の分子中心間距離が0.80以上0.95nm以下であり、ファンデルワールス力によって凝集している場合のフラーレン中心間距離である1.0nmより短くなっている。また、炭素骨格間の距離は0.13nm以上0.19nm以下である。C70の場合も同様である。

0067

このような電荷蓄積膜24中のフラーレン分子による二量体形成はC60、C70フラーレンに限らず、他の高次フラーレンでも可能である。特に高次フラーレンを用いる場合、sp2結合の相克によるフェーゾンラインが生じている場合が多く、電荷蓄積に有利となる。高次フラーレンは全ての炭素原子が真球上の点には存在しないため、適切なマトリクス材24bの存在によって熱回転が停止した場合、最もエネルギーが低く生じやすい配向が存在する。そのような状態において、特にフェーゾンラインがトンネル膜側に存在するような状態で回転停止する場合が、電荷蓄積に特に有利である。

0068

マトリクス成分24bは、上述のように、必ずしも必須ではないが、例えば、Si、Ge、SiGe、Au、Ag、Cu、Ru、Pt、Hf、Zr、Ti、Al、Mg、TiO、RuO、TiN、HfN、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、TiOなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせることが可能である。マトリクス成分24bは、絶縁体であっても良いし、半導体であっても良い。

0069

ブロック絶縁膜(第2の絶縁膜)26には、例えば、SiO2、SiN、Al2O3、MgO、CaF2、La2O3、HfO2、上記複数の材料を混ぜ合わせた材料、または上記複数の材料を組み合わせた材料を用いることができる。

0070

制御電極14には、例えば、高ドープの多結晶シリコンを用いることができる。制御電極14は電気伝導性に優れた材料であれば他の材料も適用可能である。例えばTa、TaC、TaN、TaB、Ta(O、C、N)、W、WC、WN、WB、W(O、C、N)、Hf、HfC、HfN、HfB、Hf(O、C、N)、Re、ReC、ReN、ReO、ReB、Re(O、C、N)、Nb、NbC、NbN、NbB、Nb(O、C、N)、Mo、MoC、MoN、MoB、Mo(O、C、N)、Zr、ZrC、ZrN、ZrB、Zr(O、C、N)、Ti、TiC、TiN、TiB、またはTi(O、C、N)等の材料を用いることができる。また、制御電極14は耐熱性に優れていることが好ましい。なお、制御電極14は仕事関数を適切な値に調整できることが好ましい。具体的にはTaまたはTa化合物を用いることができる。

0071

制御電極間絶縁膜16には、例えば、SiO2、SiN、SiON、Al2O3、HfAlO、HfSiO、またはHfSiONなどの絶縁膜を用いることができる。

0072

次に、本実施形態に係る不揮発性半導体記憶装置100の動作原理について説明する。

0073

不揮発性半導体記憶装置100に情報を記憶する場合は、不揮発性半導体記憶装置100を構成する複数のメモリセル30の制御電極14に所定の電圧をかける。このとき、トンネル絶縁膜(第1の絶縁膜)22を介して半導体層20から電荷が電荷蓄積膜24に蓄積される。このように電荷を電荷蓄積膜24に蓄積することで、不揮発性半導体記憶装置100に情報が記憶される。

0074

本実施の形態に係る不揮発性半導体記憶装置100では、電荷蓄積膜24に含まれるフラーレン分子24aの結合部を電荷分布の中心として電荷が蓄積される。電荷蓄積膜24に含まれるフラーレン分子24aがすべて結合している状態ではないため、電荷がフラーレン分子24aを移動することを制限している。分子の配列は結晶状態でもランダムでもない短距離秩序状態が好ましい。

0075

具体的には二量体が最も好ましく、三量体、四量体などのオリゴマーも可能である。単量体が混入していても良い。二量体が最も好ましいのは、三量体以上の場合でも蓄えられる電荷の数は1個と考えらえれるため、同一のモノレイヤ数、すなわち、同一のフラーレン分子数であれば、二量体に電荷を蓄積することが最も蓄積電荷量を多くできるからである。

0076

次に、本実施の形態の不揮発性半導体記憶装置100の製造方法について説明する。図8図11は、本実施の形態の不揮発性半導体記憶装置100の模式工程断面図である。

0077

まず、半導体基板10上に基板絶縁膜12を形成する。例えば、半導体基板10としてシリコン(100)面方位の基板を用いる場合は、熱酸化法により基板10を熱酸化することでSiO2を形成する。なお、基板絶縁膜12は、CVD(ChemicalVapor Deposition)法またはスパッタ法などを用いて形成することもできる。

0078

次に、基板絶縁膜12上に制御電極14を形成する。制御電極14は、例えば、CVD法またはスパッタ法などを用いて形成する。

0079

次に、制御電極14上に制御電極間絶縁膜16を形成する。制御電極間絶縁膜16は、例えば、CVD法、スパッタ法、またはMBE(Molecular Beam Epitaxy)法などを用いて形成する。同様の工程を繰り返し、制御電極間絶縁膜16上に制御電極14、制御電極間絶縁膜16を複数積層し積層体18を形成する。

0080

次に、半導体基板10上に形成された膜の積層方向に対して、孔40を形成する(図8)。

0081

孔40は、リソグラフィエッチングなどの技術を用いて、制御電極間絶縁膜16から半導体基板10、基板絶縁膜12、制御電極14、または制御間電極絶縁膜16までの何れかの位置にまで形成する。

0082

また、孔40は複数回に分けて形成しても良い。例えば、制御電極14と制御電極間絶縁膜16を4層積層して孔40を形成する。そして再び制御電極14と制御電極間絶縁膜16を4層積層して先に形成した孔40と重なるように孔40を形成する。ここでは制御電極14と制御間電極絶縁膜16の積層数を4層として説明した。しかしながら、制御電極14と制御電極間絶縁膜16の積層数や孔40を形成する回数は必要に応じて変更しても良い。

0083

次に、孔40の側面に沿ってブロック絶縁膜(第2の絶縁膜)26を形成する。ブロック絶縁膜26は、例えば、CVD法を用いて形成する。このとき、孔40が残るようにブロック絶縁膜26を形成する。他にも、ブロック絶縁膜26は、スパッタ法を用いることができる。この場合、グロー領域からアーク領域への遷移領域付近高ガス圧雰囲気などを用いる(図9)。

0084

次に、孔40の内部に形成されたブロック絶縁膜26の表面に、電荷蓄積膜24を形成する(図10)。

0085

第一の形成法としては、例えば、マトリクス材24b、例えば、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、Si、Ge、TiOなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。その後、フラーレン24aを形成し、再度マトリクス材24b、例えば、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、Si、Ge、TiOなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。この際、最初に形成したマトリクス材24bと、最後に形成したマトリクス材24bは、組成が異なっていても良い。

0086

第二の形成法としては、例えば、マトリクス材24b、例えば、SiO、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、Si、Ge、TiOなどから一種または複数種類の材料を組み合わせたものを形成後、フラーレン24aを形成し、再度のマトリクス材24bの形成は行わない。

0087

第三の形成法としては、マトリクス材24bの形成を行う前に、フラーレン24aを形成し、その後、マトリクス材24b、例えば、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、Si、Ge、TiOを形成する。

0088

第四の形成法としては、マトリクス材24bの形成は全く行わず、フラーレン24aを形成する。

0089

電荷蓄積膜24の形成は、例えば、ALD(Atomic layer deposition)法を用いて形成する。電荷蓄積膜24は、CVD法の範疇に含まれる各種成膜方法、例えばホットウォール熱CVD法(hot−wall thermalCVD)、APCVD法(Atmospheric pressure CVD)、LPCVD法(Low−pressure CVD)、UHVCVD法(Ultrahigh vacuum CVD)、AACVD法(Aerosol assisted CVD)、DLICVD法(Direct liquid injection CVD)、MPCVD法 (Microwave plasma−assisted CVD)、PECVD法(Plasma−Enhanced CVD)、RPECVD法(Remote plasma−enhanced CVD)、ALCVD法(Atomic layer CVD)、HWCVD法(Hot wire CVD)、Cat−CVD法(catalytic CVD)、HFCVD法(hot filament CVD)、MOCVD法(Metalorganic chemical vapor deposition)、HPCVD法(Hybrid Physical−Chemical Vapor Deposition)、RTCVD法(Rapid thermal CVD)、VPE法(Vapor phase epitaxy)、熱 CVD法、PECVD法(Plasma Enhanced CVD)、HDPCVD法(high density plasma chemical vapor deposition)) 、MCVD法(modified chemical vapor deposition )、DCVD法(digital chemical vapor deposition)、SACVD法(Sub−Atmospheric CVD)、ECD法(Electro Chemical Deposition)、ALD法(Atomic layer deposition)、AVD(Atomic Vapor Deposition)などの各種成膜手法を用いることができる。

0090

フラーレン24aの形成には、フラーレンそのものを原料として用いても良いが、フラーレンに修飾を施した原料を用いることが好ましい。適切な修飾を行うことで、修飾されたフラーレン分子の沸点下がり、比較的低い温度で十分な蒸気圧が得られることで上記ALD法やCVD法の範疇に含まれる方法で成膜することが可能である。このような分子修飾を施した上でALD法やCVD法の範疇に含まれる方法で成膜することにより、孔40の内部に比較的均一に成膜するような成膜条件を得ることが容易となる。

0091

またフラーレンは必ずしも修飾されてなくてもよく、シクロデキストリンクラウンエーテルカリックスアレーンポルフィリンなどに包摂されても良い。適切な包摂化合物を選び沸点を下げることにより、比較的低い温度で十分な蒸気圧が得られることで上記ALD法やCVD法の範疇に含まれる方法で成膜することが可能である。

0092

また、フラーレン24aは、例えば、熱蒸着法により形成することも可能である。

0093

電荷蓄積膜24におけるマトリクス材24bも、ALD法またはCVD法の範疇で成膜することが好ましい。例えばSiO2、SiON、HfSiO、HfSiONなどSiを含むマトリクス材24bを成膜する場合、Si原子を含む分子としては、例えばモノシランジシランフェニルグループジエトキシメチルシランジメチルジメトキシシランジメチルジエトキシシランメチルトリメトキシシランメチルトリエトキシシランヘキサメチルジシロキサンオクタメチルシクロテトラシロキサン、1,1,1,3,3,5,5,5−オクタメチルトリシロキサン、N,N,N’,N’,N”,N”−ヘキサメチルシラントリアシンテトライソシアネートシラン、ジメチルジメトキシシラン、テトラメチルシラントリメチルシランジメチルシランメチルシラン、1,1,3,3−テトラメチル−1,3−ジシロキサントリメトキシシラントリメチルビニルシラン、1,3,5,7−テトラメチルシクロテトラシロキサン、1,1,1,3,3,3−ヘキサメチルジシラザンテトラエトキシシラン、中でも特にトリスジメチルアミノシランTDMAS)、テトラエトキシシラン(TEOS)、1,1,1,3,3,3−ヘキサメチルジシラザン(HMDS)、イソプロピルアミノシラン、及びジイソプロピルアミノシランなどから選択される少なくとも1つの材料を用いることができる。

0094

また、HfO、HfSiO、HfSiONなどHfを含むマトリクス材24bを成膜する場合、ハフニウム原子を含む分子としては、例えばテトラメチルハフニウム、テトラエチルハフニウム、テトラプロピルハフニウム、テトライソプロピルハフニウム、テトラブチルハフニウム、テトライソブチルハフニウム、テトラ第2ブチルハフニウム、テトラ第3ブチルハフニウム等のアルキルハフニウム化合物ギ酸ハフニウム、酢酸ハフニウム、プロピオン酸ハフニウム、酪酸ハフニウム、イソ酪酸ハフニウム、吉草酸ハフニウム、カプロン酸ハフニウム、カプリル酸ハフニウム、2−エチルヘキサン酸ハフニウム、カプリン酸ハフニウム、ネオデカン酸ハフニウム、ロジン酸ハフニウム、ナフテン酸ハフニウム、ギ酸ハフニル、酢酸ハフニル、プロピオン酸ハフニル、酪酸ハフニル、イソ酪酸ハフニル、吉草酸ハフニル、カプロン酸ハフニル、カプリル酸ハフニル、2−エチルヘキサン酸ハフニル、カプリン酸ハフニル、ネオデカン酸ハフニル、ロジン酸ハフニル、ナフテン酸ハフニル等の有機酸ハフニウムまたは有機酸ハフニル化合物、テトラキスメトキシ)ハフニウム、テトラキス(エトキシ)ハフニウム、テトラキス(プロポキシ)ハフニウム、テトラキス(イソプロポキシ)ハフニウム、テトラキス(ブトキシ)ハフニウム、テトラキス(イソブチルオキシ)ハフニウム、テトラキス(第2ブチルオキシ)ハフニウム、テトラキス(第3ブチルオキシ)ハフニウム、テトラキス(アミロキシ)ハフニウム、テトラキス(第3アミルオキシ)ハフニウム、テトラキス[2−(2−メトキシ)エトキシ]ハフニウム、テトラキス[2−(1−メチル−2−メトキシ)プロポキシ]ハフニウム、テトラキス[2−(2−メトキシ)プロポキシ]ハフニウム、テトラキス[2−(ジメチルアミノ)エトキシ]ハフニウム、テトラキス[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム、テトラキス[2−(2−ジメチルアミノ)プロポキシ]ハフニウム、ビス(2−プロポキシ)ビス[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム、ビス(第3ブトキシ)ビス[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム、ビス(第3ブトキシ)ビス[2−(2−ジメチルアミノ)プロポキシ]ハフニウム、(第3ブトキシ)トリス[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム、トリス(第3ブトキシ)[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム等のアルコキシハフニウム化合物、テトラキス(ジメチルアミノ)ハフニウム、テトラキス(ジエチルアミノ)ハフニウム、テトラキス(エチルメチルアミノ)ハフニウム、テトラキス(ジプロピル)ハフニウム、テトラキス(ジブチルアミノ)ハフニウム、ビス(ジメチルアミノ)ビス(ジエチルアミノ)ハフニウム、ビス(ジエチルアミノ)ビス(エチルメチルアミノ)ハフニウム、(ジエチルアミノ)トリス(エチルメチルアミノ)ハフニウム等のアミノハフニウム化合物;ビス(メトキシ)ビス(ジメチルアミノ)ハフニウム、ビス(メトキシ)ビス(ジエチルアミノ)ハフニウム、ビス(メトキシ)ビス(エチルメチルアミノ)ハフニウム、ビス(エトキシ)ビス(ジメチルアミノ)ハフニウム、ビス(エトキシ)ビス(ジエチルアミノ)ハフニウム、ビス(エトキシ)ビス(エチルメチルアミノ)ハフニウム、ビス(2−プロポキシ)ビス(ジエチルアミノ)ハフニウム、ビス(第3ブチル)ビス(ジエチルアミノ)ハフニウム、ビス(第3ブチル)ビス(エチルメチルアミノ)ハフニウム、(第3ブチル)トリス(エチルメチル)ハフニウム等のアミノハフニウム化合物、テトラキスアセチルアセトネート、テトラキスヘキサン−2,4−ジオネート、テトラキス−5−メチルヘキサン−2,4−ジオネート、テトラキスヘプタン−2,4−ジオネート、テトラキス−2−メチルヘプタン−3,5−ジオネート、テトラキス−5−メチルヘプタン−2,4−ジオネート、テトラキス−6−メチルヘプタン−2,4−ジオネート、テトラキス−2,2−ジメチルヘプタン−3,5−ジオネート、テトラキス−2,6−ジメチルヘプタン−3,5−ジオネート、テトラキス−2,2,6−トリメチルヘプタン−3,5−ジオネート、テトラキス−2,2,6,6−テトラメチルヘプタン−3,5−ジオネート、テトラキス−オクタン−2,4−ジオネート、テトラキス−2,2,6−トリメチルオクタン−3,5−ジオネート、テトラキス−2,6−ジメチルオクタン−3,5−ジオネート、テトラキス−2−メチル−6−エチルデカン−3,5−ジオネート、テトラキス−2,2−ジメチル−6−エチルデカン−3,5−ジオネート等のアルキル置換β−ジケトネート類、テトラキス−1,1,1−トリフルオロペンタン−2,4−ジオネート、テトラキス−1,1,1−トリフルオロ−5,5−ジメチルヘキサン−2,4−ジオネート、テトラキス−1,1,1,5,5,5−ヘキサフルオロペンタン−2,4−ジオネート、テトラキス−1,3−ジパーフルオロヘキシルプロパン−1,3−ジオネート等のフッ素置換アルキルβ−ジケトネート類、テトラキス−1,1,5,5−テトラメチル−1−メトキシヘキサン−2,4−ジオネート、テトラキス−2,2,6,6−テトラメチル−1−メトキシヘプタン−3,5−ジオネート、テトラキス−2,2,6,6−テトラメチル−1−(2−メトキシエトキシ)ヘプタン−3,5−ジオネート等のエーテル置換β−ジケトネート類等のハフニウムβ−ジケトネート化合物、テトラキスシクロペンタジエニルハフニウム、テトラキス(メチルシクロペンタジエニル)ハフニウム、テトラキス(エチルシクロペンタジエニル)ハフニウム、テトラキス(ペンタメチルシクロペンタジエニル)ハフニウム等のシクロペンタジエニルハフニウム化合物等、アルキルハフニウム化合物、有機酸ハフニウム化合物、アルコキシハフニウム化合物、アミノハフニウム化合物、ハフニウムのβ−ジケトネート化合物、シクロペンタジエニル化合物四塩化ハフニウム等のハフニウムハライド塩化ハフニル、ハフニウムのβ−ジケトネート化合物、中でも特にハフニウム塩化物、テトラキスジメチルアミノハフニウム(TDMAH)、及びテトラキスエチルメチルアミノハフニウム(TEMAH)などから選択される少なくとも1つの材料を用いることができる。これらの材料は気化させることが容易である。これらの気化した分子を基板付近に導入することで、ハフニウム原子を含む膜を形成させることができる。

0095

酸素原子を含む分子としては、例えばO2、NO、NO2、N2O、O3、CO、CO2、H2O2、及びアルコール類などの材料を用いることができる。なお、上記した中でもO2、O3、H2O2、またはアルコール類などの材料を混合させた用いることが好ましい。他にもLaを含む分子、Tiを含む分子、Geを含む分子なども上記SiやHfをLa、Ti、Geなどで置換したような分子などを用いることが可能な場合もあるし、他のキレート分子を用いることも可能である。

0096

本実施の形態のような不揮発性半導体記憶装置の構造を作製するためのトンネル膜、電荷蓄積膜、ブロック絶縁膜の作製手法としては、CVD法の範疇に含まれる方法であることが好ましい。孔40の内部を均一に覆うような絶縁膜を形成することが容易だからである。

0097

なお、電荷蓄積膜24を形成した後に熱処理を施すことで、電荷蓄積膜24を改質してもよい。熱処理の順序は、フラーレン24aの成膜、マトリクス材24bの成膜の前でも後でもよく、それぞれの前や後に複数回熱処理を行ってもよく、熱処理を全く行わなくても良い。

0098

電荷蓄積膜24を改質する目的は4つある。一つ目は、電荷蓄積膜24中に含まれる不純物などを除去することである。二つ目は、電荷蓄積膜24中に含ませたい組成成分を追加することである。三つ目は、電荷蓄積膜24の組成分布を変化させることである。四つ目は、電荷蓄積膜24中の結晶状態を変化させることである。

0099

電荷蓄積膜24の改質方法としては、熱処理以外にも、プラズマを用いる方法、イオンまたは粒子衝突させる方法、オゾンなどの反応性の高い気体を用いる方法、またはラジカルなど内部エネルギー基底状態より高い状態にある粒子を衝突させる方法を用いることができる。なお、これら方法を組み合わせて電荷蓄積膜24の改質を行うこともできる。

0100

なお、電荷蓄積膜24に熱処理などの改質処理を施す工程は、電荷蓄積膜24の形成途中、形成後、または不揮発性半導体記憶装置100の形成後などでもよい。

0101

次に、電荷蓄積膜24の側面に沿ってトンネル絶縁膜(第1の絶縁膜)22を形成する(図11)。トンネル絶縁膜22は、例えばCVD法、またはCVD法の範疇に含まれる各種成膜手法を用いることできる。

0102

次に、トンネル絶縁膜22の側面に沿って半導体層20を形成する。半導体層20は孔40を全て埋めるように形成することが好ましい。半導体層20は、例えば、CVD法で形成される多結晶シリコンである。

0103

以降、不揮発性半導体記憶装置100の製造工程は、従来技術を用いて形成することができるので説明は省略する。

0104

以上の製造方法により、本実施の形態の不揮発性半導体記憶装置100が製造される。

0105

以上、本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、3次元構造を備えるため、高集積化が可能となる。

0106

なお、C60は最も生成効率の高いフラーレンであるため、安価に供給される。したがって、C60を用いることで不揮発性半導体記憶装置のコストを低減することが可能となる。また、C70を用いることで、図3から明らかように、特に優れた書き込み特性を実現することが可能である。

0107

本実施の形態では、フラーレンとしてC60およびC70について説明したが、C76以上の高次フラーレン、例えば、C76、C78、C82、C84、C90、C96、または、La@C82などの他の原子や分子を一個または複数個内包するような内包フラーレンを適用してもかまわない。

0108

(第2の実施の形態)
本実施の形態の不揮発性半導体記憶装置は、BiCS(Bit−Cost Scalable)技術を用いた3次元構造以外の3次元構造を備える点で、第1の実施の形態と異なっている。電荷蓄積膜をはじめメモリセルにおける膜の積層構造部分については、第1の実施の形態と基本的に同様である。したがって、第1の実施の形態と重複する内容については記述を省略する。

0109

本実施の形態の不揮発性半導体記憶装置は、例えば、P−BiCS(pipe−shaped bit−cost scalable)、TCAT(terabit cell array transistor)、VG(vertical gate)−NANDVC(vertical channel)−NAND,cross−point−NAND,VSAT(vertical stacked array transistor)、VRAT(vertical−recess−array−transistor),VG−TFT(vertical gate−thin film transistor)−NAND、DC−SF(dual control−gate with surrounding floating−gate)、PNVG(PN diode decoded vertical gate)、Hybrid 3D(hybrid stacked 3d)、Si Pillar 3D NAND、Stacked NAND、Multi TFT S−SGT(stacked−surrounding gate transistor),VL−BiCS(vertical−gate Ladder BiCS; VLB),STAR−NAND(single−crystallline Si stacked array),Stacked SONOS,VG−FG−NAND(vertical gate−floating gate),DSSB TFT(dopant segregated schottky barrier),AAGSONOS(all−around−gate)等の3次元構造を備える。

0110

第1の実施の形態は隣接するメモリセル30間の電荷蓄積膜24が連続していたため、電荷蓄積膜24のマトリクス成分24bが絶縁体または半導体である必要があった。しかし、上記構造においては隣接するメモリセル30間の電荷蓄積膜24が連続していないものも多数ある。その場合は、電荷蓄積膜24のマトリクス成分24bは電気伝導体であっても良い。

0111

本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、3次元構造を備えるため、高集積化が可能となる。

0112

(第3の実施の形態)
本実施の形態の不揮発性半導体記憶装置は、平面型NAND型メモリセル構造を備える点で、第1の実施の形態と異なっている。電荷蓄積膜をはじめメモリセルにおける膜の積層構造部分については、第1の実施の形態と基本的に同様である。したがって、第1の実施の形態と重複する内容については記述を省略する。

0113

図12は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。本実施の形態の不揮発性半導体記憶装置200は、平面型のNAND型のメモリセル構造を備える。図12は、メモリセルの断面図である。

0114

不揮発性半導体記憶装置200は、例えば、p型シリコンの半導体基板(半導体層)10に形成される。半導体基板(半導体層)10上にトンネル絶縁膜(第1の絶縁膜)22、トンネル絶縁膜(第1の絶縁膜)22上に電荷蓄積膜24、電荷蓄積膜24上に、ブロック絶縁膜(第2の絶縁膜)26が形成されている。

0115

ブロック絶縁膜(第2の絶縁膜)26上には制御電極(ゲート電極)14が形成される。制御電極(ゲート電極)14の両側の半導体基板(半導体層)10中には、例えば、n型のソースドレイン拡散層42が形成される。

0116

電荷蓄積膜24は、C60またはC70のフラーレン24aを含む膜である。フラーレン間にマトリクス成分24bが存在していてもかまわない。

0117

本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、メモリセルが平面型であることから簡易なプロセスで容易に製造することが可能である。

0118

(第4の実施の形態)
本実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第1の絶縁膜と、第1の絶縁膜上に形成され、分子またはクラスタを含み、電荷蓄積時に分子またはクラスタの二量体が形成される電荷蓄積膜と、電荷蓄積膜上の第2の絶縁膜と、第2の絶縁膜上の制御電極と、を備えている。

0119

本実施の形態の不揮発性半導体記憶装置は、電荷蓄積膜中にフラーレンにかえてその他の分子またはクラスタを備える点で、第1の実施の形態と異なっている。電荷蓄積膜以外の構造や製造方法については、第1の実施の形態と基本的に同様である。したがって、第1の実施の形態と重複する内容については記述を省略する。

0120

図13は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。本実施の形態の不揮発性半導体記憶装置300の電荷蓄積膜34は、分子またはクラスタ34aを含む膜である。分子またはクラスタ34a間にマトリクス成分34bが存在していてもかまわない。不揮発性半導体記憶装置300は、電荷蓄積時に分子またはクラスタ34aの二量体が形成されることで電荷を蓄積する。

0121

なお、本明細書中、クラスタとは、例えば、金属等の原子が数個から二百数十個集まって構成される微粒子を意味する。

0122

分子またはクラスタ34aは、例えば、Ag、Au、Cu、Ru、Pt、W、Ta、Rh、Ir、Os、Pd、Nb、Mo、CuS,CuSe、CuSeTe、AgS、AgSe、CuSe、CuSeTe、GeS、GeSe、GeSeTe、酸素欠陥を含むTiO、RuO、TiN、HfN、Si、Ge、SiGeなどの電気伝導性微粒子を用いることが出来る。また、カルボラン酸ブロモカルボラン酸、オルソカルボラン、B12N12、(BN)36、B15C30N15、[Pd2@Ge18]4−、(CdSe)34などの分子を用いることも可能である。なお、[Pd2@Ge18]4−は、Geの型分子にPdが包含される構造を備える。

0123

上記分子またはクラスタは複数の種類を用いることも可能である。上記分子またはクラスタは上記成分の混ぜ合わせた成分からなっていても良い。

0124

マトリクス成分34bは、例えばSi、Ge、SiGe、Au、Ag、Cu、Ru、Pt、Hf、Zr、Ti、Al、Mg、フラーレン、TiO、RuO、TiN、HfN、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、TiOなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせることが可能である。マトリクス成分34bは、絶縁体であっても良いし、半導体であっても良い。

0125

分子またはクラスタ34aがAg、Au、Cu、Ru、Pt、W、Ta、Rh、Ir、Os、Pd、Nb、Moなどのクラスタである場合、原子数が35、43、58、70、107、150などのクラスタでもよいし、他の原子数のクラスタでも良い。特にAuの場合、上記は魔法数となっており、生成エネルギーが低いことにより特にクラスタの収率が高いため、均一な粒径のクラスタを形成するに有利である。

0126

クラスタとしては対称性が高いものが生成エネルギーが低くなる傾向がある。生成エネルギーが低くなることにより特に収率が高くなるクラスタの一覧を表1に示す。なお表1に無い形状のクラスタであっても本実施の形態に用いることは可能である。

0127

0128

また上記原子数が35、43、58、70、107、150などのクラスタや、表1のクラスタに加え、上記クラスタに原子を1個加えたクラスタであっても良い。このようなクラスタは最後の1個の原子におけるクラスタに対する束縛が緩い特徴がある。特に好ましいのは、原子数が35、43、58、70、107、150などのクラスタや、表1のクラスタの割合に対する、原子数が35、43、58、70、107、150などのクラスタや、表1のクラスタに原子を1個加えたクラスタの割合が1:1になっているような混合クラスタ状態である。

0129

電荷蓄積膜34は、分子またはクラスタ34aを含む。電荷蓄積膜34は、マトリクス成分34bを含まず、分子またはクラスタ34aのみであっても良い。

0130

分子またはクラスタ34aはランダムもしくは無秩序もしくはアモルファス状態のいずれでもなく、また結晶もしくは表面結晶などのような長距離秩序を持つ構造ではなく、短距離秩序を持つことを特徴とする。上記短距離秩序は、最近接においてもっとも顕著な秩序を持つものであり、遠隔するにつれ不規則となるものである。

0131

上記短距離秩序は、分子またはクラスタ34aの二量体の形成によることが望ましい。三量体、四量体などの多量体を形成しても良く、ネットワーク状に複数の分子またはクラスタが結合しても良いが、全ての単体が一体化したり、単体が長距離秩序を持ってはならない。二量体が最も好ましいのは、三量体以上の場合でも蓄えられる電荷の数は1個と考えらえれるため、同一の分子またはクラスタ数であれば、二量体に電荷を蓄積することが最も蓄積電荷量を多くできるからである。

0132

特に、クラスタが直線状に結合したナノワイヤを形成することにより(図6(c)参照)、そのナノワイヤがチャネル領域もしくはゲート電極領域をはみ出すような状況が生じないようにする必要がある。例えば、特に最密充填構造の場合、面心立方構造もしくは六方最密充填構造もしくは表面三角格子構造などといった長距離秩序を持つことは好ましくない。

0133

第1の実施の形態では、特に、フラーレンの二量体形成について説明したが、電荷蓄積膜34中の二量体形成は、銀(Ag)微粒子など一般の分子やクラスタなどでも可能である。

0134

例えば、隣接するAg微粒子の一方に電子を注入すると、電界によるソフトブレークダウン現象により隣接するAg分子同士に電気伝導パスが生じる。このような隣接するAg分子同士のソフトブレークダウンによる微小電気伝導パスは、いったん生ずると電子注入の有無によって生成と消滅を繰り返す。すなわち微粒子(クラスタ)同士の結合状態に電荷を蓄積するといった新規概念による不揮発性半導体記憶装置である。この場合も、フラーレンの場合と同様、微小電気伝導パス中に電荷分布の中心が存在し、電荷蓄積能力の向上によるトンネル絶縁膜、ブロック絶縁膜または層間絶縁膜などの薄膜化が可能になる。

0135

このような現象は、原子数が35、43、58、70、107、150などのクラスタや、原子数が34、37、40、61、91、127などのクラスタや、表1のクラスタにおいて見られる。また上記クラスタに1個の原子を加えたもの、すなわち、原子数が36、44、59、71、108、151などのクラスタや、原子数が35、38、41、62、92、128などのクラスタや、表1のクラスタに原子を1個加えたクラスタのみで構成する場合においても見られる。

0136

特に、上記原子数が35、43、58、70、107、150などのクラスタや、原子数が34、37、40、61、91、127などのクラスタや、表1のクラスタと、原子数が36、44、59、71、108、151などのクラスタや、原子数が35、38、41、62、92、128などのクラスタや、表1のクラスタに原子を1個加えたクラスタの割合が1:1になっているような混合クラスタ状態において顕著である。すなわち原子数が35、43、58、70、107、150などのクラスタや、原子数が34、37、40、61、91、127などのクラスタや、表1のクラスタ同士が対を形成し、しかも上記対の中間に、上記クラスタを構成する元素の原子が1個介在するような状態を形成可能である。

0137

上記分子またはクラスタ34aは三量体、四量体などのオリゴマーであっても良い。この場合、蓄積される電子は三量体、四量体などのオリゴマーの中心に分布の中心が存在する。しかしながら最密充填構造である場合、全ての分子またはクラスタ34aが最近接状態であるため、電子注入により全ての分子またはクラスタ34aが化学結合を形成したりソフトブレークダウンによる電気伝導パスを形成してしまうため、望ましくない。

0138

すなわち、膜厚が1モノレイヤ以上になると、表面最密充填状態となり、上記電荷蓄積能力の向上といった機能に支障が出るため、電荷蓄積膜34中の分子またはクラスタ34aは、単分子層または単クラスタ層で1モノレイヤ未満であることが好ましい。また二量体等が形成されている必要があるため、電荷蓄積膜34中の分子またはクラスタ34aは、複数存在していなくてはならない。

0139

不揮発性半導体記憶装置300の動作原理については、第1の実施の形態と同様であるので記述を省略する。

0140

不揮発性半導体記憶装置300の製造方法については、第1の実施の形態と異なる電荷蓄積膜34について以下、説明する。

0141

図9のように、孔40の内部にブロック絶縁膜26が形成された状態から、ブロック絶縁膜26の表面に、電荷蓄積膜34を形成する。

0142

第一の形成法としては、例えば、マトリクス材34b、例えば、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、Si、Ge、TiOなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。その後、分子またはクラスタ34a、例えば、Ag、Au、Cu、Ru、Pt、W、Ta、Rh、Ir、Os、Pd、Nb、Mo、CuS,CuSe、CuSeTe、AgS、AgSe、CuSe、CuSeTe、GeS、GeSe、GeSeTe、電気伝導性微粒子(例えば酸素欠損を含むTiO、RuO、TiN、HfN、Si、Ge、SiGeなど)や、上記複数の種類の分子またはクラスタの混合物や、上記複数の成分が混合した分子またはクラスタなどを形成する。そして、再度マトリクス材34b、例えば、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、Si、Ge、TiOなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。この際、最初に形成したマトリクス材34bと、最後に形成したマトリクス材34bは、組成が異なっていても良い。

0143

第二の形成法としては、例えば、マトリクス材34b、例えば、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、Si、Ge、TiOなどから一種または複数種類の材料を組み合わせたものを形成する。その後、分子またはクラスタ34a、例えば、Ag、Au、Cu、Ru、Pt、CuS,CuSe、CuSeTe、AgS、AgSe、CuSe、CuSeTe、GeS、GeSe、GeSeTe、電気伝導性微粒子(例えば酸素欠損を含むTiO、RuO、TiN、HfN、Si、Ge、SiGeなど)や、上記複数の種類の分子またはクラスタの混合物や、上記複数の成分が混合した分子またはクラスタなどを形成し、再度のマトリクス材34bの形成は行わない。

0144

第三の形成法としては、マトリクス材34bの形成を行う前に、例えば分子またはクラスタ34a、例えば、Ag、Au、Cu、Ru、Pt、電気伝導性微粒子(例えば酸素欠損を含むTiO、RuO、TiN、HfN、Si、Ge、SiGeなど)や、上記複数の種類の分子またはクラスタの混合物や、上記複数の成分が混合した分子またはクラスタなどを形成する。その後、マトリクス材34b、例えば、SiO2、SiON、Al2O3、MgO、CaF2、La2O3、HfO2、HfAlO、HfSiON、Si、Ge、TiOなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。

0145

第四の形成法としては、マトリクス材34bの形成は全く行わず、例えば、分子またはクラスタ34a、Ag、Au、Cu、Ru、Pt、W、Ta、Rh、Ir、Os、Pd、Nb、Mo、CuS,CuSe、CuSeTe、AgS、AgSe、CuSe、CuSeTe、GeS、GeSe、GeSeTe、電気伝導性微粒子(例えば酸素欠損を含むTiO、RuO、TiN、HfN、Si、Ge、SiGeなど)や、上記複数の種類の分子またはクラスタの混合物や、上記複数の成分が混合した分子またはクラスタなどを形成する。

0146

電荷蓄積膜34の形成は、例えばALD(Atomic layer deposition)法を用いて形成する。電荷蓄積膜34は、CVD法の範疇に含まれる各種成膜方法、例えばホットウォール熱CVD法(hot−wall thermalCVD)、APCVD法(Atmospheric pressure CVD)、LPCVD法(Low−pressure CVD)、UHVCVD法(Ultrahigh vacuum CVD)、AACVD法(Aerosol assisted CVD)、DLICVD法(Direct liquid injection CVD)、MPCVD法 (Microwave plasma−assisted CVD)、PECVD法(Plasma−Enhanced CVD)、RPECVD法(Remote plasma−enhanced CVD)、ALCVD法(Atomic layer CVD)、HWCVD法(Hot wire CVD)、Cat−CVD法(catalytic CVD)、HFCVD法(hot filament CVD)、MOCVD法(Metalorganic chemical vapor deposition)、HPCVD法(Hybrid Physical−Chemical Vapor Deposition)、RTCVD法(Rapid thermal CVD)、VPE法(Vapor phase epitaxy)、熱 CVD法、PECVD法(Plasma Enhanced CVD)、HDPCVD法(high density plasma chemical vapor deposition)) 、MCVD法(modified chemical vapor deposition )、DCVD法(digital chemical vapor deposition)、SACVD法(Sub−Atmospheric CVD)、ECD法(Electro Chemical Deposition)、ALD法(Atomic layer deposition)、AVD(Atomic Vapor Deposition)などの各種成膜手法を用いることができる。

0147

上記分子またはクラスタ34aが分子である場合、沸点が低い場合はそのまま用いることが可能であるし、沸点が高い場合は適切な修飾を行ったり包摂を行うことで成膜を容易にすることが可能である。

0148

上記分子またはクラスタ34aがクラスタである場合、適切な自己組織化単分子膜などに覆われていても良い。ALD法またはCVD法の範疇で成膜する場合、キレート等を原料に用い、ALD法またはCVD法の反応器中で気相反応することで微粒子またはクラスタの元となる反応中間体を作成し、それを基板に導入する方法も可能である。

0149

電荷蓄積膜34におけるマトリクス材34bも、ALD法またはCVD法の範疇で成膜することが好ましい。例えばSiO2、SiON、HfSiO、HfSiONなどSiを含むマトリクス材34bを成膜する場合、Si原子を含む分子としては、例えばモノシラン、ジシラン、フェニルグループ、ジエトキシメチルシラン、ジメチルジメトキシシラン、ジメチルジエトキシシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、ヘキサメチルジシロキサン、オクタメチルシクロテトラシロキサン、1,1,1,3,3,5,5,5−オクタメチルトリシロキサン、N,N,N’,N’,N”,N”−ヘキサメチルシラントリアシン、テトライソシアネートシラン、ジメチルジメトキシシラン、テトラメチルシラン、トリメチルシラン、ジメチルシラン、メチルシラン、1,1,3,3−テトラメチル−1,3−ジシロキサン、トリメトキシシラン、トリメチルビニルシラン、1,3,5,7−テトラメチルシクロテトラシロキサン、1,1,1,3,3,3−ヘキサメチルジシラザン、テトラエトキシシラン、中でも特にトリスジメチルアミノシラン(TDMAS)、テトラエトキシシラン(TEOS)、1,1,1,3,3,3−ヘキサメチルジシラザン(HMDS)、イソプロピルアミノシラン、及びジイソプロピルアミノシランなどから選択される少なくとも1つの材料を用いることができる。またHfO、HfSiO、HfSiONなどHfを含むマトリクス材17bを成膜する場合、ハフニウム原子を含む分子としては、例えばテトラメチルハフニウム、テトラエチルハフニウム、テトラプロピルハフニウム、テトライソプロピルハフニウム、テトラブチルハフニウム、テトライソブチルハフニウム、テトラ第2ブチルハフニウム、テトラ第3ブチルハフニウム等のアルキルハフニウム化合物、ギ酸ハフニウム、酢酸ハフニウム、プロピオン酸ハフニウム、酪酸ハフニウム、イソ酪酸ハフニウム、吉草酸ハフニウム、カプロン酸ハフニウム、カプリル酸ハフニウム、2−エチルヘキサン酸ハフニウム、カプリン酸ハフニウム、ネオデカン酸ハフニウム、ロジン酸ハフニウム、ナフテン酸ハフニウム、ギ酸ハフニル、酢酸ハフニル、プロピオン酸ハフニル、酪酸ハフニル、イソ酪酸ハフニル、吉草酸ハフニル、カプロン酸ハフニル、カプリル酸ハフニル、2−エチルヘキサン酸ハフニル、カプリン酸ハフニル、ネオデカン酸ハフニル、ロジン酸ハフニル、ナフテン酸ハフニル等の有機酸ハフニウムまたは有機酸ハフニル化合物、テトラキス(メトキシ)ハフニウム、テトラキス(エトキシ)ハフニウム、テトラキス(プロポキシ)ハフニウム、テトラキス(イソプロポキシ)ハフニウム、テトラキス(ブトキシ)ハフニウム、テトラキス(イソブチルオキシ)ハフニウム、テトラキス(第2ブチルオキシ)ハフニウム、テトラキス(第3ブチルオキシ)ハフニウム、テトラキス(アミロキシ)ハフニウム、テトラキス(第3アミルオキシ)ハフニウム、テトラキス[2−(2−メトキシ)エトキシ]ハフニウム、テトラキス[2−(1−メチル−2−メトキシ)プロポキシ]ハフニウム、テトラキス[2−(2−メトキシ)プロポキシ]ハフニウム、テトラキス[2−(ジメチルアミノ)エトキシ]ハフニウム、テトラキス[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム、テトラキス[2−(2−ジメチルアミノ)プロポキシ]ハフニウム、ビス(2−プロポキシ)ビス[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム、ビス(第3ブトキシ)ビス[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム、ビス(第3ブトキシ)ビス[2−(2−ジメチルアミノ)プロポキシ]ハフニウム、(第3ブトキシ)トリス[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム、トリス(第3ブトキシ)[2−(2−ジメチルアミノ−1−メチル)プロポキシ]ハフニウム等のアルコキシハフニウム化合物、テトラキス(ジメチルアミノ)ハフニウム、テトラキス(ジエチルアミノ)ハフニウム、テトラキス(エチルメチルアミノ)ハフニウム、テトラキス(ジプロピル)ハフニウム、テトラキス(ジブチルアミノ)ハフニウム、ビス(ジメチルアミノ)ビス(ジエチルアミノ)ハフニウム、ビス(ジエチルアミノ)ビス(エチルメチルアミノ)ハフニウム、(ジエチルアミノ)トリス(エチルメチルアミノ)ハフニウム等のアミノハフニウム化合物;ビス(メトキシ)ビス(ジメチルアミノ)ハフニウム、ビス(メトキシ)ビス(ジエチルアミノ)ハフニウム、ビス(メトキシ)ビス(エチルメチルアミノ)ハフニウム、ビス(エトキシ)ビス(ジメチルアミノ)ハフニウム、ビス(エトキシ)ビス(ジエチルアミノ)ハフニウム、ビス(エトキシ)ビス(エチルメチルアミノ)ハフニウム、ビス(2−プロポキシ)ビス(ジエチルアミノ)ハフニウム、ビス(第3ブチル)ビス(ジエチルアミノ)ハフニウム、ビス(第3ブチル)ビス(エチルメチルアミノ)ハフニウム、(第3ブチル)トリス(エチルメチル)ハフニウム等のアミノハフニウム化合物、テトラキスアセチルアセトネート、テトラキスヘキサン−2,4−ジオネート、テトラキス−5−メチルヘキサン−2,4−ジオネート、テトラキスヘプタン−2,4−ジオネート、テトラキス−2−メチルヘプタン−3,5−ジオネート、テトラキス−5−メチルヘプタン−2,4−ジオネート、テトラキス−6−メチルヘプタン−2,4−ジオネート、テトラキス−2,2−ジメチルヘプタン−3,5−ジオネート、テトラキス−2,6−ジメチルヘプタン−3,5−ジオネート、テトラキス−2,2,6−トリメチルヘプタン−3,5−ジオネート、テトラキス−2,2,6,6−テトラメチルヘプタン−3,5−ジオネート、テトラキス−オクタン−2,4−ジオネート、テトラキス−2,2,6−トリメチルオクタン−3,5−ジオネート、テトラキス−2,6−ジメチルオクタン−3,5−ジオネート、テトラキス−2−メチル−6−エチルデカン−3,5−ジオネート、テトラキス−2,2−ジメチル−6−エチルデカン−3,5−ジオネート等のアルキル置換β−ジケトネート類、テトラキス−1,1,1−トリフルオロペンタン−2,4−ジオネート、テトラキス−1,1,1−トリフルオロ−5,5−ジメチルヘキサン−2,4−ジオネート、テトラキス−1,1,1,5,5,5−ヘキサフルオロペンタン−2,4−ジオネート、テトラキス−1,3−ジパーフルオロヘキシルプロパン−1,3−ジオネート等のフッ素置換アルキルβ−ジケトネート類、テトラキス−1,1,5,5−テトラメチル−1−メトキシヘキサン−2,4−ジオネート、テトラキス−2,2,6,6−テトラメチル−1−メトキシヘプタン−3,5−ジオネート、テトラキス−2,2,6,6−テトラメチル−1−(2−メトキシエトキシ)ヘプタン−3,5−ジオネート等のエーテル置換β−ジケトネート類等のハフニウムβ−ジケトネート化合物、テトラキスシクロペンタジエニルハフニウム、テトラキス(メチルシクロペンタジエニル)ハフニウム、テトラキス(エチルシクロペンタジエニル)ハフニウム、テトラキス(ペンタメチルシクロペンタジエニル)ハフニウム等のシクロペンタジエニルハフニウム化合物等、アルキルハフニウム化合物、有機酸ハフニウム化合物、アルコキシハフニウム化合物、アミノハフニウム化合物、ハフニウムのβ−ジケトネート化合物、シクロペンタジエニル化合物、四塩化ハフニウム等のハフニウムハライド、塩化ハフニル、ハフニウムのβ−ジケトネート化合物、中でも特にハフニウム塩化物、テトラキスジメチルアミノハフニウム(TDMAH)、及びテトラキスエチルメチルアミノハフニウム(TEMAH)などから選択される少なくとも1つの材料を用いることができる。これらの材料は気化させることが容易である。これらの気化した分子を基板付近に導入することで、ハフニウム原子を含む膜を形成させることができる。

0150

酸素原子を含む分子としては、例えばO2、NO、NO2、N2O、O3、CO、CO2、H2O2、及びアルコール類などの材料を用いることができる。なお、上記した中でもO2、O3、H2O2、またはアルコール類などの材料を混合させた用いることが好ましい。他にもLaを含む分子、Tiを含む分子、Geを含む分子なども上記SiやHfをLa、Ti、Geなどで置換したような分子などを用いることが可能な場合もあるし、他のキレート分子を用いることも可能である。

0151

以上、本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、3次元構造を備えるため、高集積化が可能となる。

0152

(第5の実施の形態)
本実施の形態の不揮発性半導体記憶装置は、BiCS(Bit−Cost Scalable)技術を用いた3次元構造以外の3次元構造を備える点で、第4の実施の形態と異なっている。電荷蓄積膜をはじめメモリセルにおける膜の積層構造部分については、第4の実施の形態と基本的に同様である。したがって、第4の実施の形態と重複する内容については記述を省略する。

0153

本実施の形態の不揮発性半導体記憶装置は、例えば、P−BiCS、TCAT、VG−NAND、VC−NAND,cross−point−NAND,VSAT、VRAT,VG−TFT−NAND、DC−SF、PNVG、Hybrid 3D、Si Pillar 3D NAND、Stacked NAND、Multi TFT S−SGT,VL−BiCS,STAR−NAND,Stacked SONOS,VG−FG−NAND,DSSB TFT,AAGSONOS等の3次元構造を備える。

0154

第4の実施の形態は隣接するメモリセル30間の電荷蓄積膜34が連続していたため、電荷蓄積膜34のマトリクス成分34bが絶縁体または半導体である必要があった。しかし、上記構造においては隣接するメモリセル30間の電荷蓄積膜34が連続していないものも多数ある。その場合は、電荷蓄積膜34のマトリクス成分34bは電気伝導体であっても良い。

0155

本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、3次元構造を備えるため、高集積化が可能となる。

0156

(第6の実施の形態)
本実施の形態の不揮発性半導体記憶装置は、平面型のNAND型のメモリセル構造を備える点で、第4の実施の形態と異なっている。電荷蓄積膜をはじめメモリセルにおける膜の積層構造部分については、第4の実施の形態と基本的に同様である。したがって、第4の実施の形態と重複する内容については記述を省略する。

0157

図14は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。本実施の形態の不揮発性半導体記憶装置400は、平面型のNAND型のメモリセル構造を備える。図12は、メモリセルの断面図である。

0158

不揮発性半導体記憶装置400は、例えば、p型シリコンの半導体基板(半導体層)10に形成される。半導体基板(半導体層)10上にトンネル絶縁膜(第1の絶縁膜)22、トンネル絶縁膜(第1の絶縁膜)22上に電荷蓄積膜34、電荷蓄積膜34上に、ブロック絶縁膜(第2の絶縁膜)26が形成されている。

0159

ブロック絶縁膜(第2の絶縁膜)26上には制御電極(ゲート電極)14が形成される。制御電極(ゲート電極)14の両側の半導体基板(半導体層)10中には、例えば、n型のソース・ドレイン拡散層42が形成される。

0160

電荷蓄積膜34は、分子またはクラスタ34aを含む膜である。分子またはクラスタ34a間にマトリクス成分34bが存在していてもかまわない。

0161

本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、メモリセルが平面型であることから簡易なプロセルで容易に製造することが可能である。

0162

以下、実施の形態の実施例について説明する。

0163

(実施例1)

0164

第1の実施形態に係る半導体記憶装置100を作製した。

0165

半導体基板10には単結晶Si、基板絶縁膜12にはSiO2、制御電極14には高ドープの多結晶シリコン、制御電極間絶縁膜16にはSiO2、ブロック絶縁膜26にはAl2O3、電荷蓄積膜24中のファラーレン分子24aとしてC70、電荷蓄積膜24中のマトリクス材24bは使用せず、トンネル絶縁膜22にはSiO2、半導体層20にはSiを用いた。なお、半導体基板10上には、基板絶縁膜12、制御電極14、及び制御電極間絶縁膜16を形成している。

0166

成膜手法は全てCVD法であり、半導体層20の活性化を兼ねた熱処理を行っている。C70分子は上記熱処理に対して安定であり、籠状構造を保っていることが確認された。また、C70分子2個に対して1個の電子注入が確認された。すなわちC70分子が二量体またはそれ以上の多量体を形成し、上記C70二量体に対して1個の電子を蓄積している場合が最も多いと考えられる。

0167

(実施例2)
第1の実施形態に係る半導体記憶装置100を作製した。

0168

半導体基板10には単結晶Si、基板絶縁膜12にはSiO2、制御電極14には高ドープの多結晶シリコン、制御電極間絶縁膜16にはSiO2、ブロック絶縁膜26にはMgO、電荷蓄積膜24中のフラーレン分子24aとしてC60、電荷蓄積膜24中のマトリクス材24bはSiO2、トンネル絶縁膜22にはSiON、半導体層20にはSiGeを用いた。なお、半導体基板10上には、基板絶縁膜12、制御電極14、及び制御電極間絶縁膜16を形成している。

0169

成膜手法は全てCVD法であり、半導体層20の活性化を兼ねた熱処理を行っている。C60分子は上記熱処理に対して安定であり、籠状構造を保っていることが確認された。ただし、C70分子の場合と比べてC60分子の場合、やや分散が偏る傾向が見られた。同様にC60分子3個に対して1個の電子が蓄積されており、C60分子の二量体またはそれ以上の多量体が形成され、上記二量体に対して1個の電子を蓄積している場合が最も多いと考えられる。

0170

(実施例3)
第4の実施形態に係る半導体記憶装置300を作製した。

0171

半導体基板10には単結晶Si上にSiGeをエピタキシャル成長させた基板、基板絶縁膜12にはSiOC、制御電極14にはCoSi、制御電極間絶縁膜16にはSiOC、ブロック絶縁膜26にはLaAlO、電荷蓄積膜34中のクラスタ34aとしてAgクラスタ、電荷蓄積膜24中のマトリクス材34bはSi、トンネル絶縁膜22にはSiO2、半導体層20にはInSbPを用いた。なお、半導体基板10上には、基板絶縁膜12、制御電極14、及び制御電極間絶縁膜16を形成している。

0172

成膜手法はCVD法およびMBE法であり、半導体層20の活性化を兼ねた熱処理を行っている。Agクラスタは略直径1nmであり、Ag原子数が55、56、58、59、64、65、71、72、75、76、92、93、107、108、130、131、138、139、147、148、150、151個のクラスタなどが多く含まれる。

0173

しかしながら上記原子数のクラスタのみならず、他の原子数のクラスタも存在していた。特にAgの場合は原子数が75個のクラスタが安定であり、直径が1nmより若干小さい程度であって都合が良い。上記クラスタは必ずしも略球状である必要は無く、成膜面との接触部が平たい半球状や、面内方向に引き伸ばされた円盤状、楕円体状でも構わない。
上記電荷蓄積膜中には近接したクラスタ対が見られた。

0174

一方のクラスタのみに電子が注入された場合、隣接するクラスタとの間の電界は、クラスタを導体球近似すると以下のように求められる。



ただし、隣接するクラスタ中心間距離をdとし、導体球近似したクラスタの半径をrとし、電子の電荷素量をeとし、真空誘電率をε0とする。

0175

例えば、半径0.5nmのクラスタが0.2nmの間隙を空けて隣接する場合、上記電界は18[MV/cm]にも達する。実際にはクラスタが小さいためクラスタを形成する原子によるクラスタの形状が球ではない効果により、上記電界はさらに強くなる。したがって隣接するクラスタ間にソフトブレークダウンが生じ、他のマトリクス領域より電気伝導度が高い導電性パスが生じることにより、上記隣接するクラスタが二量化する。

0176

このような二量化したクラスタにおける注入電子導電パスを中心とした分布となり、電子の平均位置はクラスタ外となる。このような現象は特に安定クラスタと安定クラスタより1個原子が多いクラスタとの対にて生じる場合が特に好ましい。

0177

(実施例4)
第4の実施形態に係る半導体記憶装置300を作製した。

0178

半導体基板10にはSOI(Silicon on insulator)基板、基板絶縁膜12にはSiOC、制御電極14にはシリサイド、制御電極間絶縁膜16には金属含有のSiO2、ブロック絶縁膜26にはTaOとHfOの積層膜、電荷蓄積膜34中のクラスタ34aとしてCuS、電荷蓄積膜34中のマトリクス材34bはSiO2、トンネル絶縁膜22にはSiO2、半導体層20にはIGZO(InGaZnO)を用いた。なお、半導体基板10上には、基板絶縁膜12、制御電極14、及び制御電極間絶縁膜16を形成している。

0179

成膜手法は全てCVD法である。

0180

トンネル膜からの電子注入により、隣接するCuSクラスタ間にCuSからなるフィラメントが生じ、二量体が生じていることが分かった。三量体以上があってもよいが、全てのクラスタが連結していてはならない。

0181

(実施例5)
第5の実施形態に係る半導体記憶装置を作製した。この半導体記憶装置は、いわゆるVG(vertical gate)−NANDである。

0182

シリコン基板上にSiO2とSiの複数積層構造を形成する。シリコン基板まで達するような溝を掘ることで、上記複数積層膜からなる板状構造がシリコン基板に垂直に複数並立するような構造を形成する。その後例えばSiONトンネル絶縁膜を形成する。その後上記分子またはクラスタを含み、短距離秩序を持つが長距離秩序を持たない電荷蓄積膜を形成する。

0183

その後、例えば、Al2O3ブロック膜を形成する。その後、Siゲート電極を形成し、Siゲート電極を加工し、活性化領域を加工する。このことにより、チャネルが基板に対して並行に、ゲート電極が基板に対して垂直に並ぶような不揮発性半導体記憶装置において、上記分子またはクラスタを含み、短距離秩序を持つが長距離秩序を持たない電荷蓄積膜を有するものを作製できた。

0184

以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。

実施例

0185

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。

0186

10基板
12基板絶縁膜
14制御電極(ゲート電極)
16制御電極間絶縁膜
18積層体
20半導体層
22トンネル絶縁膜(第1の絶縁膜)
24電荷蓄積膜
24aフラーレン
24bマトリクス材
26ブロック絶縁膜(第2の絶縁膜)
40 孔
100 不揮発性半導体記憶装置

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