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技術 マトリクス基板、検出装置、及び、検出システム

出願人 キヤノン株式会社
発明者 横山啓吾望月千織渡辺実大藤将人川鍋潤藤吉健太郎和山弘
出願日 2012年1月19日 (8年11ヶ月経過) 出願番号 2012-009305
公開日 2013年8月1日 (7年4ヶ月経過) 公開番号 2013-150172
状態 特許登録済
技術分野 固体撮像素子 光信号から電気信号への変換
主要キーワード 電源用回路 各接続用端子 内蔵バッテリー 非導通電圧 導通電圧 各単位ブロック デマルチプレクサ回路 外部ゲート
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2013年8月1日)のものです。
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図面 (9)

課題

接続用端子の数を制限しつつ、消費電力を低減することが可能なマトリクス基板等を提供する。

解決手段

複数の単位回路を有するデマルチプレクサ111が複数の接続用端子110と複数の駆動線104とを接続し、複数の単位回路の各々が、所定の接続用端子と2以上の所定の駆動線とを接続する複数のトランジスタ112を有し、複数のトランジスタの制御電極が複数の制御配線114a,114bに接続されるマトリクス基板であって、複数の単位回路が、所定の単位回路と、所定の単位回路に隣接する他の単位回路と、を含み、所定の単位回路に含まれる複数のトランジスタのうち最も他の単位回路側に位置するトランジスタの制御端子と、他の単位回路に含まれる複数のトランジスタのうち最も所定の単位回路側に位置するトランジスタの制御端子と、が複数の制御配線のうちの同じ制御配線に接続される。

概要

背景

近年、薄膜半導体製造技術は、TFT(薄膜トランジスタ)等のスイッチ素子光電変換素子等の変換素子とを組み合わせた画素アレイ画素アレイ)を有するマトリクス基板、それを用いた検出装置放射線検出装置にも利用されている。
このような検出装置において、近年、画素アレイと同一基板上にデマルチプレクサを作り込む事が検討されている。特許文献1では、以下の内容が開示されている。検出装置が、外部シフトレジスタ端子一対一で対応するように提供された外部ゲート端子と複数のゲートライン駆動線)との間に、複数のゲートラインにそれぞれ対応して設けられた複数のTFTからなるデマルチプレクサを有している。そして、複数のTFTの全てに対して、クロック線制御配線)を介してクロック信号制御信号)が与えられることにより、デマルチプレクサは画素アレイの駆動線を順次に選択する。

概要

接続用端子の数を制限しつつ、消費電力を低減することが可能なマトリクス基板等を提供する。 複数の単位回路を有するデマルチプレクサ111が複数の接続用端子110と複数の駆動線104とを接続し、複数の単位回路の各々が、所定の接続用端子と2以上の所定の駆動線とを接続する複数のトランジスタ112を有し、複数のトランジスタの制御電極が複数の制御配線114a,114bに接続されるマトリクス基板であって、複数の単位回路が、所定の単位回路と、所定の単位回路に隣接する他の単位回路と、を含み、所定の単位回路に含まれる複数のトランジスタのうち最も他の単位回路側に位置するトランジスタの制御端子と、他の単位回路に含まれる複数のトランジスタのうち最も所定の単位回路側に位置するトランジスタの制御端子と、が複数の制御配線のうちの同じ制御配線に接続される。

目的

本発明は、外部ゲート端子の数を制限しつつ、消費電力を低減することが可能な検出装置、検出システム、及び検出装置の駆動方法を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

画素行列状に複数配置され、行方向の複数の画素に共通に接続する複数の駆動線が列方向に沿って並んで配置され、複数の前記画素を駆動するための駆動用回路と複数の前記駆動線とを接続するための接続用端子が前記複数の駆動線の数よりも少ない数で設けられ、複数の単位回路を有するデマルチプレクサが複数の前記接続用端子と前記複数の駆動線とを接続し、前記複数の単位回路の各々が、複数の前記接続用端子のうちの所定の接続用端子と前記複数の駆動線のうちの2以上の所定の駆動線とを接続する複数のトランジスタを有し、複数の前記トランジスタの制御電極が前記トランジスタの導通電圧及び非導通電圧を供給するための複数の制御配線に接続されるマトリクス基板であって、前記複数の単位回路が、所定の単位回路と、前記所定の単位回路と隣り合う他の単位回路と、を含み、前記所定の単位回路に含まれる複数の前記トランジスタのうち最も前記他の単位回路側に位置するトランジスタの制御端子と、前記他の単位回路に含まれる複数の前記トランジスタのうち最も前記所定の単位回路側に位置するトランジスタの制御端子と、が前記複数の制御配線のうちの同じ制御配線に接続されていることを特徴とするマトリクス基板。

請求項2

前記デマルチプレクサは、前記複数の接続用端子のうちの所定の接続用端子に各々が接続された前記トランジスタを含む第1デマルチプレクサ回路と、前記第1デマルチプレクサ回路と前記駆動線とに接続された第2デマルチプレクサ回路と、を含み、前記第2デマルチプレクサ回路が前記トランジスタと直列に接続された第2トランジスタを含むことを特徴とする請求項1に記載のマトリクス基板。

請求項3

前記単位回路は、前記駆動線の夫々に1対1で対応して設けられ前記画素を非選択状態とする第2電圧を前記駆動線に供給するための複数の第3トランジスタを更に有することを特徴とする請求項1又は2に記載のマトリクス基板。

請求項4

前記デマルチプレクサは、前記複数のトランジスタと並列に設けられた複数の第4トランジスタを更に有し、前記複数の第4トランジスタの制御電極に共通に、画素加算モードにおいて前記複数の第4トランジスタの導通電圧が供給される接続用端子に電気的に接続されていることを特徴とする請求項1〜3のいずれか1項に記載のマトリクス基板。

請求項5

前記画素は、放射線又は光を電荷に変換する変換素子によって発生した電荷に応じた電気信号を出力するスイッチ素子を含み、前記第1電圧は前記スイッチ素子の導通電圧であり、前記第2電圧は前記スイッチ素子の非導通電圧であることを特徴とする請求項1〜4のいずれか1項に記載のマトリクス基板。

請求項6

前記変換素子は、放射線を光に変換するシンチレータと、前記光を電荷に変換する光電変換素子と、を含むことを特徴とする請求項5に記載のマトリクス基板。

請求項7

請求項1から6のいずれか1項に記載のマトリクス基板と、前記駆動用回路と、前記制御配線に、前記トランジスタの導通電圧及び非導通電圧を供給する制御用回路と、を有する検出装置であって、前記制御用回路は、前記画素が駆動する周波数の半分の周波数で前記トランジスタの導通電圧及び非導通電圧を前記制御配線に供給することを特徴とする検出装置。

請求項8

前記駆動用回路は、駆動用集積回路を有するフレキシブル配線板を複数有し、前記デマルチプレクサは、前記駆動用集積回路と1対1で対応して複数設けられており、前記制御配線は、前記駆動用集積回路にと1対1で対応して複数に分割され、分割された各前記制御配線は、複数の前記フレキシブル配線板のうち対応するフレキシブル配線板に設けられた配線と電気的に接続されることを特徴とする請求項7に記載の検出装置。

請求項9

請求項7又は8に記載の検出装置と、前記検出装置からの信号を処理する信号処理手段と、前記信号処理手段からの信号を記録するための記録手段と、前記信号処理手段からの信号を表示するための表示手段と、前記信号処理手段からの信号を伝送するための伝送処理手段と、を具備することを特徴とする検出システム

技術分野

0001

本発明は、医療用画像診断装置非破壊検査装置放射線を用いた分析装置などに応用されるマトリクス基板検出装置、及び、検出システムに関するものである。

背景技術

0002

近年、薄膜半導体製造技術は、TFT(薄膜トランジスタ)等のスイッチ素子光電変換素子等の変換素子とを組み合わせた画素アレイ画素アレイ)を有するマトリクス基板、それを用いた検出装置や放射線検出装置にも利用されている。
このような検出装置において、近年、画素アレイと同一基板上にデマルチプレクサを作り込む事が検討されている。特許文献1では、以下の内容が開示されている。検出装置が、外部シフトレジスタ端子一対一で対応するように提供された外部ゲート端子と複数のゲートライン駆動線)との間に、複数のゲートラインにそれぞれ対応して設けられた複数のTFTからなるデマルチプレクサを有している。そして、複数のTFTの全てに対して、クロック線制御配線)を介してクロック信号制御信号)が与えられることにより、デマルチプレクサは画素アレイの駆動線を順次に選択する。

先行技術

0003

特開平08−256292号公報

発明が解決しようとする課題

0004

しかしながら、特許文献1では、デマルチプレクサが画素アレイの駆動線を順次に選択する毎に、クロック線(制御配線)を介して複数のTFT全てに対してクロック信号(制御信号)が与えられる。そのため、クロック線(制御配線)でのクロック信号(制御信号)の周波数が高くなる。特に、画素アレイが大面積化或いは高精細化することによって駆動線の数が増加した場合や、高速動作の為にゲートラインの走査時間を短くする場合には、クロック信号(制御信号)の周波数が高くなる。そのため、クロック線(制御配線)での消費電力が高くなる。
そこで本発明は、外部ゲート端子の数を制限しつつ、消費電力を低減することが可能な検出装置、検出システム、及び検出装置の駆動方法を提供することを課題とするものである。

課題を解決するための手段

0005

そこで本発明のマトリクス基板は、上記課題を鑑み、画素が行列状に複数配置され、行方向の複数の画素に共通に接続する複数の駆動線が列方向に沿って並んで配置され、複数の前記画素を駆動するための駆動用回路と前記複数の駆動線とを接続するための接続用端子が前記複数の駆動線の数よりも少ない数で設けられ、複数の単位回路を有するデマルチプレクサが複数の前記接続用端子と前記複数の駆動線とを接続し、前記複数の単位回路の各々が、複数の前記接続用端子のうちの所定の接続用端子と前記複数の駆動線のうちの所定の2以上の複数の駆動線とを接続する複数のトランジスタを有し、複数の前記トランジスタの制御電極が前記トランジスタの導通電圧及び非導通電圧を供給するための複数の制御配線に接続されるマトリクス基板であって、前記複数の単位回路が、所定の単位回路と、前記所定の単位回路と隣り合う他の単位回路と、を含み、前記所定の単位回路に含まれる複数の前記トランジスタのうち最も前記他の単位回路側に位置するトランジスタの制御端子と、前記他の単位回路に含まれる複数の前記トランジスタのうち最も前記所定の単位回路側に位置するトランジスタの制御端子と、が前記複数の制御配線のうちの同じ制御配線に接続されていることを特徴とする。
また、本発明の検出装置は、前記マトリクス基板と、前記駆動用回路と、前記制御配線に、前記トランジスタの導通電圧及び非導通電圧を供給する制御用回路と、を有する検出装置であって、前記制御用回路は、前記画素が駆動する周波数の半分の周波数で前記トランジスタの導通電圧及び非導通電圧を前記制御配線に供給することを特徴とする。

発明の効果

0006

本発明により、制御信号(クロック信号)の周波数を低減することができるため、クロック線での消費電力を低減することが可能となる。それにより本発明は、外部ゲート端子の数を制限しつつ、消費電力を低減することが可能な検出装置、検出システム、及び検出装置の駆動方法を提供することが可能となる。

図面の簡単な説明

0007

本発明の検出装置及びマトリクス基板に係る第1の実施形態を説明するための等価回路図及びタイミングチャートである。
検出装置及びマトリクス基板に係る画素の断面模式図及び検出装置の概念図である。
本発明の検出装置及びマトリクス基板に係る第2の実施形態を説明するための等価回路図である。
本発明の検出装置及びマトリクス基板に係る第2の実施形態を説明するためのタイミングチャートである。
本発明の検出装置及びマトリクス基板に係る第3の実施形態を説明するための検出装置の概念図及び等価回路図である。
本発明の検出装置及びマトリクス基板に係る第3の実施形態を説明するための検出装置の概念図である。
本発明の検出装置及びマトリクス基板に係る第3の実施形態を説明するためのタイミングチャートである。
本発明の検出装置の検出システムへの応用例を説明するための概念図である。

実施例

0008

(第1の実施形態)
図1(a)に示すように、本実施形態の検出装置用のマトリクス基板及び検出装置は、支持基板100上に行列状に配置された複数の画素101を含む画素アレイを有している。画素101は放射線又は光に応じた電気信号を出力するためのものであり、放射線又は光を電荷に変換する変換素子102と、変換素子102が発生した電荷に応じた電気信号を出力するスイッチ素子103と、を含む。ここで、本実施形態では、変換素子102は、放射線を光に変換するシンチレータと、その光を電荷に変換する光電変換素子と、を含むものであるが、本発明はそれに限定されるものではない。変換素子102として、シンチレータを用いずに放射線を直接電荷に変換する直接型変換素子を用いてもよい。また、スイッチ素子103は、非晶質シリコン又は多結晶シリコンの薄膜トランジスタ(TFT)を用いることができる。ここで、TFTにはシリコンを用いることができるが、本発明はこれに限定されるものではなく、ゲルマニウム等の他の半導体材料を用いてもよい。好ましくは、多結晶シリコンのTFTをスイッチ素子103として用いる。変換素子102の第1電極には、スイッチ素子103の第1主電極電気的に接続され、変換素子102の第2電極には、バイアス線106が電気的に接続される。図1(a)では、バイアス線106は、列方向に延在しており、列方向に配列された複数の変換素子102と、それらの第2電極を介して共通に接続されている。そして、複数のバイアス線106が行方向に沿って並んで設けられており、複数のバイアス線106が共通線107で結合されて共通バイアス線108となる。共通バイアス線108は、接続用端子109を介して外部の電源用回路(不図示)に電気的に接続される。スイッチ素子103の第2主電極には、信号線105が電気的に接続される。信号線105は、列方向に延在しており、列方向に配列された複数のスイッチ素子103と、それらの第2主電極を介して共通に接続されている。そして、複数の信号線105が行方向に沿って並んで設けられており、各々の信号線105が、接続用端子119を介して外部の読出回路(不図示)に電気的に接続される。接続用端子109及び119は、支持基板100の端部と有効画素領域の間に配置されている。

0009

スイッチ素子103の制御電極には、行方向に延在する駆動線104が電気的に接続されている。駆動線104は、行方向に配列された複数の画素のスイッチ素子103と、それらの制御電極を介して共通に接続している。そして、複数の駆動線104は列方向に沿って並んで設けられており、接続用端子110を介して外部の駆動用回路(不図示)に電気的に接続される。ここで、接続用端子110は、支持基板100のある辺の端部と画素アレイの間の支持基板100上に配置されている。また、接続用端子110は、駆動線104の数、言い換えれば画素アレイの画素の行数より少ない数で設けられている。そして、複数の接続用端子110と複数の駆動線104とを接続するデマルチプレクサ111が、複数の接続用端子110と複数の駆動線104との間に配置されている。このデマルチプレクサ111は、一つの接続用端子110と対応する2以上の駆動線104との間に2以上の駆動線104の夫々に1対1で対応して設けられた2以上の第1トランジスタ(第1薄膜トランジスタ)(第1TFT)112を含む。この第1TFT112は、本発明における単位回路のトランジスタに相当する。なお、本発明において、一つの接続用端子110と対応する2以上の駆動線104との間に存在する要素を、デマルチプレクサの単位回路と称する。また、各単位回路の1行目に相当する駆動線104に関連する要素を1段目、2行目に相当する駆動線104に関連する要素を2段目、以降3段目、4段目と称する。なお、図1(a)では、各単位回路が1段目と2段目の要素を備えた形態を示している。

0010

本実施形態では、各単位回路の第1TFT112は2つ設けられている。この第1TFT112は、2以上の駆動線104の夫々にスイッチ素子103の導通電圧を供給するためのものであり、2つの主電極のうち一方は接続用端子110に電気的に接続され、他方は対応する駆動線104と電気的に接続される。なお、この導通電圧は、画素を選択状態とするための電圧であり、本発明の第1電圧に相当する。また、第1TFT112の制御電極にTFTの導通電圧及び非導通電圧を供給する第1制御配線114a,114bが備えられている。この第1制御配線114a,114bは、本発明における制御配線に相当する。本実施形態では、2つの第1制御配線114a,114bが設けられ、第1接続用端子116a,116bを介して其々、外部の制御用回路(不図示)から制御信号CLK1及びCLK2が供給される。なお、以下では、画素アレイにおいて最初に選択される行に対応する単位回路を1つ目の単位回路とし、1つ目の単位回路から配置が近い順に2つ目の単位回路、3つ目の単位回路とする。そして、1つ目、3つ目といった奇数番目の単位回路を奇数の単位回路、2つ目、4つ目といった偶数番目の単位回路を偶数の単位回路とする。

0011

奇数の単位回路においては、1段目の第1TFT112の制御電極には第1制御配線114aが共通して電気的に接続され、2段目の第1TFT112の制御電極には第1制御配線114bが共通して電気的に接続される。一方、その奇数の単位回路と隣り合う偶数の単位ブロックにおいては、1段目の第1TFT112の制御電極には第1制御配線114bが共通して電気的に接続され、2段目の第1TFT112の制御電極には第1制御配線114aが共通して電気的に接続される。すなわち、第1制御配線114は、所定の単位回路(例えば3つ目の単位回路)とそれと隣り合う他の単位回路(例えば4つ目の単位回路)とがある場合に、以下のような接続関係となる。所定の単位回路に含まれる複数のTFTのうちの最も他の単位回路側に位置するTFTの制御端子と、他の単位回路に含まれる複数のTFTのうち最も所定の単位回路側に位置するTFTの制御端子と、が同じ第1制御配線に共通に接続される。第1制御配線114aは第1接続用端子116aと電気的に接続されており、第1制御配線114bは第1接続用端子116bと電気的に接続される。なお、本実施形態のデマルチプレクサ111は、1対2のデマルチプレクス動作が可能な構成となっているが、本発明はそれに限定されるものではなく、1対2以上のデマルチプレックス動作が可能な構成であればよい。なお、各接続用端子に接続される外部の各回路は、集積回路が好適に用いられる。集積回路を用いる場合、各回路は、個別に集積回路に設けられていてもよく、また各回路のいくつか又は全てが同じ集積回路に設けられていてもよい。

0012

次に、図1(a)及び(b)を用いて、本実施形態のデマルチプレクサ111の動作について説明する。ここで、図1(b)では、1行目及び2行目の駆動線104に対応する接続用端子110に供給される制御信号をVGPAD1、3行目及び4行目の駆動線104に対応する接続用端子110に供給される制御信号をVGPAD2とする。以下同様に示し、n−3行目及びn−2行目の駆動線104に対応する接続用端子110に供給される制御信号をVGPAD(n/2)−1、n−1行目及びn行目の駆動線104に対応する接続用端子110に供給される制御信号をVGPADn/2とする。また、第1接続用端子116aに供給される制御信号をCLK1、制御端子116bに供給される制御信号をCLK2とする。また、1〜n行目の駆動線104の電圧をそれぞれVG1〜VGnで示す。

0013

まず、CLK1が第1TFT112の導通電圧(以下Hiと記す)となる。このHi電圧は、後述のVcom電圧に第1TFT112の閾値電圧を足した値よりも大きい。一方、CLK2は、第1TFT112の非導通電圧(以下Loと記す)となる。この間に、電圧が印加されてVGPAD1がスイッチ素子103の導通電圧以上の電圧(以下Vcomと記す)となり、VGPAD2〜VGPADn/2は、スイッチ素子103の非導通電圧(以下Voffと記す)となる。これにより、所定の駆動線である1行目の駆動線104の電圧VG1がスイッチ素子103の導通電圧(以下Vonと記す)となり、所定の駆動線と異なる駆動線である駆動線104の電圧VG2〜VGnがVoffとなる。

0014

次に、CLK1がHi、CLK2がLoのままで、VGPAD1〜VGPADn/2がVoffとなる。これにより、VG1〜VGnが全てVoffとなる。

0015

次に、CLK1がLo、CLK2がHiとなり、続いてVGPAD1が再度Vcomとなる。また、VGPAD2〜VGPAD2n/2がVoffとなる。これにより、VG2がVonとなり、VG1とVG3〜VGnがVoffとなる。これがデマルチプレクサ111の1単位ブロック目のデマルチプレクサ動作となる。

0016

次に、CLK1がLo、CLK2がHiのままで、VGPAD1〜VGPADn/2がVoffとなる。これにより、VG1〜VGnが全てVoffとなる。

0017

次に、CLK1がLo、CLK2がHiのままで、VGPAD2がVcomとなり、VGPAD1、VGPAD3〜VGPADn/2がVoffとなる。これにより、VG3がVonとなり、VG1〜VG2とVG4〜VGnがVoffとなる。

0018

次に、CLK1がLo、CLK2がHiのままで、VGPAD1〜VGPADn/2がVoffとなる。これにより、VG1〜VGnが全てVoffとなる。

0019

更に、CLK1がHi、CLK2がLoに切り替わり、続いてVGPAD2が再度Vcomとなる。また、VGPAD1、VGPAD3〜VGPADn+2がVoffとなる。これにより、VG4がVonとなり、VG1〜VG3、VG5〜VGnがVoffとなる。これがデマルチプレクサ111の2単位ブロック目のデマルチプレクサ動作となる。以下同様に順次処理がなされ、デマルチプレクサ111のn/2単位ブロック目のマルチプレクサ動作までなされ、スイッチ素子103の行単位順次走査がなされる。

0020

以上に示すように、本発明では、デマルチプレクサ111を用いることにより、外部駆動用回路に接続される接続用端子110の数を、最大で単位回路の数分の1に抑えることができる。ただし、接続用端子全体としては、単位ブロックに含まれる構成素子のための第1接続用端子116a,116bの数だけ増えることとなる。

0021

ここで、制御信号CLK1及びCLK2の周波数fは、1秒間に発振する回数、すなわち、1秒間に電圧の最大値(Hi)と最小値(Lo)とを繰り返す回数を意味し、その逆数1/fが制御信号の1つの周期を意味する。

0022

第1制御配線114a又は114bの消費電力Pは、第1制御配線114a又は114bに負荷されている容量値Cと、制御信号CLK1又はCLK2の周波数fと、HiとLoの差分の電圧(Hi−Lo)の2乗と、に依存する。すなわち、P=f×C×(Hi−Lo)2で示される。そのため、制御信号CLK1又はCLK2の周波数fが半分になれば、第1制御配線114a、114bの消費電力は半分になる。従来技術では、Vonが1つの駆動線104に供給されて画素が駆動する毎に、1つの周期の制御信号CLK1又はCLK2を制御配線に与える必要がある、それに対して、本実施形態では、Vonが2つの駆動線104に順次に供給される毎に、1つの周期の制御信号CLK1又はCLK2を第1制御配線114a又は114bに与えればよい。すなわち、本実施形態では、制御信号CLK1又はCLK2の1つの周期が従来技術に比べて2倍となり、その周波数は従来技術に比べて1/2となるため、1つの駆動線104に対する制御配線の消費電力は、従来技術に比べて半分になる。このことは、特に、画素アレイの大面積化や高精細化により駆動線104の数が多い場合や、高速動作のために駆動線104にVonを順次に供給する周期(走査周波数)Fが高い場合に、有利となる。駆動線104の数が増えると、第1制御配線114a、114bに接続される第1TFT112が増え、第1制御配線114a又は114bの容量値Cが増加し、第1制御配線114a又は114bでの消費電力を上昇させるためである。また、高速動作の走査周波数Fが高くなると、高速動作に対応する為に第1TFT112のゲート容量を大きくする必要があり、第1制御配線114a又は114bの容量値Cが増加し、第1制御配線114a又は114bでの消費電力を上昇させるためである。特に、駆動線104での消費電力(画素アレイでの消費電力)より、第1制御配線114a、114bでの消費電力(デマチプレクサ111での消費電力)が大きい場合には、本発明の効果は顕著なものとなる。

0023

次に、図2(a)を用いて本実施形態の画素101の断面構造を説明する。本実施形態の画素101は、変換素子102とスイッチ素子103とが1対1で対応して設けられている。スイッチ素子103は、ガラス基板などの絶縁性表面を有する支持基板100に設けられた、第1半導体層201、第1不純物半導体層202、第1絶縁層203、第1導電層204、第2絶縁層205、第2導電層206を有している。第1半導体層201はTFTのチャネル領域、第1不純物半導体層202はソース又はドレイン領域、第1絶縁層203はゲート絶縁膜、第2導電層204はゲート電極、第3導電層206はソース又はドレイン電極として、それぞれ機能する。ここで、ゲート電極は図1の説明における制御電極に相当し、ソース又はドレイン電極は主電極に相当する。なお、図2では、第1半導体層201に多結晶シリコンを用いたスタガ型のTFTを用いている。第1TFT112も同様の多結晶シリコンを用いたスタガ型のTFTを用いた場合、製造工程が簡便となる。そして、スイッチ素子103を覆う第3絶縁層207の上方に、変換素子102が配置される。変換素子102を構成する光電変換素子は、第4導電層209、第2不純物半導体層210、第2半導体層211、第3不純物半導体層212、第5導電層213、第6導電層214を有している。第4導電層209は、第3導電層208を介してスイッチ素子103の第1主電極である第3導電層が電気的に結合され、第1電極として機能する。第2不純物半導体層210はn型の不純物注入されており、第3不純物半導体層212にはp型の不純物が注入されている。第2半導体層211は光電変換素子の光電変換層として機能し、第5導電層213はバイアス線106として、第6導電層214は第2電極として機能する。そして、複数の光電変換素子を覆い平坦化層として機能する第4絶縁層の上方に、シンチレータ216が設けられている。この変換素子102及びスイッチ素子103は、周知の気相成長気相蒸着)法やエッチング技術、並びにフォトリソグラフィ技術を用いて好適に形成され得る。なお、本実施形態では光電変換素子として第2不純物半導体層210を用いたPIN型フォトダイオードを用いて説明したが、本発明はそれに限定されるものではなく、第2不純物半導体層210に変えて絶縁層を用いたMISフォトセンサを用いてもよい。

0024

次に、図2(b)を用いて本発明の検出装置の装置構成を説明する。検出装置200は、画素アレイとデマルチプレクサ111と接続用端子110とを少なくとも有する支持基板100を含む。検出装置200は、支持基板100と、画素アレイの駆動を行う駆動用回路221と、画素アレイからの電気信号を画像データとして出力する読出用回路222と、を有する検出部223を含む。駆動用回路221は、接続用端子110と電気的に接続され、Vcom及びVoffを出力する。つまり、駆動用回路221は、画素の選択状態と非選択状態とを制御することにより画素を駆動するためのものである。読出用回路222は、接続用端子119と電気的に接続される。検出装置200は更に、検出部223からの画像データを処理して出力する信号処理部224と、各構成要素に夫々制御信号を供給して検出部223の動作を制御する制御用回路225と、各構成要素に夫々バイアスを供給する電源用回路226を含む。信号処理部224は、制御コンピュータ(不図示)から制御信号を受けて制御用回路225に提供する。また、信号処理部224は、放射線の照射期間に読出用回路222から信号線105の電位情報を受け、制御コンピュータ(不図示)に伝送する。電源用回路226は、不図示の外部電源内蔵バッテリーから電圧を受けて画素アレイ、駆動用回路221、読出用回路222で必要な電圧を供給するレギュレータ等を内包している。電源用回路226は、接続用端子109と電気的に接続されている。制御用回路225は、第1接続用端子116a,bと電気的に接続されており、制御信号CLK1,CLK2を出力する。なお、駆動用回路221、読出用回路222、信号処理部224、制御用回路225、及び電源用回路226は、それぞれ1つのブロックで示されているが、これはそれぞれが1つの集積回路で構成されていることを意味するものではない。それぞれが複数の集積回路によって構成されていてもよく、また、それら全てが一つの集積回路に設けられていてもよい。また、上記説明は、本発明の他の実施形態にも適宜適用可能である。

0025

(第2の実施形態)
次に、図3(a)及び(b)を用いて本発明の第2の実施形態を説明する。なお、以下では、第1の実施形態との相違点についてのみ詳細に説明し、第1の実施形態と同様のものは同じ番号を付与して詳細な説明は割愛する。

0026

図1(a)に示す第1の実施形態では、1つの接続用端子110と対応する2つの駆動線104との間に2つの駆動線104の夫々に1対1で対応して設けられた2つの第1TFT112を有する単位回路を含むデマルチプレクサ111が用いられている。一方、本実施形態では、図3に示すように、1つの接続用端子110と対応する4つの駆動線104との間に、2つの第1TFT112aを有する第1デマルチプレクサ回路111aの単位ブロックが設けられている。また、第1デマルチプレクサ回路111aの単位ブロックと対応する4つの駆動線104との間に、4つの第2トランジスタ(第2薄膜トランジスタ)(第2TFT)112bを有する第2デマルチプレクサ回路111bの単位ブロックが設けられている。そして、1つの接続用端子110と接続する第1デマルチプレクサ回路111aの単位ブロックと4つの駆動線104と接続する第2デマルチプレクサ回路111bの単位ブロックが、接続ノード120を介して直列に接続される。これにより、第1デマルチプレクサ回路111aの単位ブロックと第2デマルチプレクサ回路111bの単位ブロックとが、デマルチプレクサの単位回路を構成する。つまり、本実施形態のデマルチプレクサは、1対2のデマルチプレクサ回路を2つ直列に接続した構成となっている。なお、本実施形態では、第1デマルチプレクサ回路111aの単位ブロックにおいて、各単位ブロックの1行目に相当する駆動線104と接続する接続ノード120に関連する要素を1段目と称する。同様に、2行目に相当する駆動線104と接続する接続ノード120に関連する要素を2段目と称する。また、第2デマルチプレクサ回路111bの単位ブロックにおいて、各単位ブロックの1行目に相当する駆動線104に関連する要素を1段目、2行目に相当する駆動線104に関連する要素を2段目、以降3段目、4段目と称する。1段目の第1TFT112aは1段目の第2TFT112bと3段目の第2TFT112bと接続しており、2段目の第1TFT112aは2段目の第2TFT112bと4段目の第2TFT112bと接続する。また、第1制御配線114a,114bに加えて、第2TFT112bの制御電極にTFTの導通電圧及び非導通電圧を供給する第2制御配線115a,115bが備えられている。本実施形態では、2つの第2制御配線115a,115bが設けられ、第2接続用端子117a,117bを介して其々、外部の制御用回路(不図示)から制御信号CLK1b及びCLK2bが供給される。一方、第1制御配線114a,114bには、第1接続用端子116a,116bを介して其々、外部の制御用回路(不図示)から制御信号CLK1a及びCLK2aが供給される。なお、以下では、画素アレイにおいて最初に選択される行に対応する単位ブロックを1つ目の単位ブロックとし、1つ目の単位ブロックから配置が近い順に2つ目の単位ブロック、3つ目の単位ブロックとする。そして、1つ目、3つ目といった奇数番目の単位ブロックを奇数の単位ブロック、2つ目、4つ目といった偶数番目の単位ブロックを偶数の単位ブロックとする。

0027

第1デマルチプレクサ回路111aの奇数の単位ブロックでは、第1の実施形態のデマルチプレクサ111と同様に、1段目の第1TFT112aの制御電極には第1制御配線114aが共通して電気的に接続される。また、2段目の第1TFT112bの制御電極には第1制御配線114bが共通して電気的に接続される。一方、隣接する偶数の単位ブロックでは、1段目第1TFT112aの制御電極には第1制御配線114bが共通して電気的に接続され、2段目の第1TFT112aの制御電極には第1制御配線114aが共通して電気的に接続される。すなわち、第1デマルチプレクサ回路111aにおいては、所定の単位ブロックとそれと隣り合う他の単位ブロックとがある場合に、以下のような接続関係となる。所定の単位ブロックに含まれる複数のTFTのうちの最も他の単位ブロック側に位置するTFTの制御端子と、他の単位ブロックに含まれる複数のTFTのうち最も所定の単位ブロック側に位置するTFTの制御端子と、が同じ制御配線に共通に接続される。

0028

次に、第2デマルチプレクサ回路111bの奇数の単位ブロックでは、1段目及び2段目の第2TFT112bの制御電極には第2制御配線115aが共通して電気的に接続される。また、3段目及び4段目の第1TFT112bの制御電極には第2制御配線115bが共通して電気的に接続される。一方、隣接する偶数の単位ブロックでは、1段目、2段目の第1TFT112bの制御電極には第2制御配線115bが共通して電気的に接続され、3段目、4段目の第1TFT112bの制御電極には第2制御配線115aが共通して電気的に接続される。すなわち、第2デマルチプレクサ回路111bにおいても、第1単位ブロックとそれと隣り合う他の単位ブロックとがある場合に、以下のような接続関係となる。所定の単位ブロックに含まれる複数のTFTのうちの最も他の単位ブロック側に位置するTFTの制御端子と、他の単位回路に含まれる複数のTFTのうち最も所定の単位ブロック側に位置するTFTの制御端子と、が同じ制御配線に共通に接続される。更に、1つの単位ブロック内では、2段ずつのTFTが同じ制御配線に接続される。

0029

次に、図3及び図4(a)を用いて、本実施形態のデマルチプレクサの動作について説明する。ここで、図4(a)では、1行目〜4行目の駆動線104に対応する接続用端子110に供給される制御信号をVGPAD1、5行目〜8行目の駆動線104に対応する接続用端子110に供給される制御信号をVGPAD2とする。また、第1接続用端子116aに供給される制御信号をCLK1a、制御端子116bに供給される制御信号をCLK2a、117aに供給される制御信号をCLK1b、制御端子117bに供給される制御信号をCLK2bとする。また、1〜8行目の駆動線104の電圧をそれぞれVG1b〜VG8bで示す。ここで、本実施形態では、第1デマルチプレクサ111aには、Vonが2つの駆動線104に順次に供給される毎に、1周期の制御信号CLK1a及びCLK2aを与えればよい。一方、第2デマルチプレクサ111bには、Vonが4つの駆動線104に順次に供給される毎に、1周期の制御信号CLK1b及びCLK2bを与えればよい。

0030

まず、CLK1a、CLK1bがHiとなり、CLK2a、CLK2bは、Loとなる。この間に、電圧が印加されてVGPAD1がVcomとなり、VGPAD2は、Voff状態である。これにより、所定の駆動線である1行目の駆動線104の電圧VG1bがスイッチ素子103の導通電圧Vonととなり、所定の駆動線と異なる駆動線である駆動線104の電圧VG2b〜VG8bがVoffとなる。

0031

次に、VGPAD1がVoffとなり、CLK1bがHi、CLK2bがLoのままで、CLK1aがLo、CLK2aがHiに切り替わる。この間に、VGPAD1が再度Vcomとなる。VGPAD2,は、Voff状態である。これにより、所定の駆動線である2行目の駆動線104の電圧VG2bがスイッチ素子103の導通電圧Vonととなり、所定の駆動線と異なる駆動線である駆動線104の電圧VG1b,VG3b〜VG8bがVoffとなる。

0032

次に、VGPAD1がVoffとなり、CLK1bがLo、CLK2bがHiに切り替わり、CLK1aがLo、CLK2aがHiのままとなる。この間に、VGPAD1が再度Vcomとなる。VGPAD2は、Voff状態である。これにより、所定の駆動線である3行目の駆動線104の電圧VG3bがスイッチ素子103の導通電圧Vonととなり、所定の駆動線と異なる駆動線である駆動線104の電圧VG1b〜VG2b,VG4b〜VG8bがVoffとなる。以下同様に順次処理がなされ、スイッチ素子103の行単位の順次走査がなされる。

0033

以上に示すように、本発明では、デマルチプレクサ111を用いることにより、外部駆動用回路に接続される接続用端子110の数を、最大で単位ブロックの段数分の1に抑えることができる。ただし、接続用端子全体としては、第2接続用端子117a,bが付与されることとなる。

0034

また、図4(b)には、2画素加算を行う際のタイミングチャートを示す。図4(b)に示すように、CLK1a、CLK2aをHiに固定とするだけで、簡易に2画素加算の動作を行うことが可能となる。CLK1a、CLK2aがHiに固定されているため、デマルチプレクサでの消費電力は更に削減される。

0035

本実施形態では、第1デマルチプレクサ回路111aでは、第1TFT112aの数量が、第1の実施形態の第1TFT112の半分となる。一方、第1の実施形態に比べて第2TFT112bの分だけ数量が増加するが、第2デマルチプレクサ回路111bに供給される制御信号は、第1の実施形態の制御信号に比べて2倍の長さの1周期でよい。そのため、本実施形態のデマルチプレクサの消費電力は、第1の実施形態と同様に抑えられる。

0036

なお、本実施形態において、1対2のデマルチプレクサ回路を2つ直列に接続した構成のデマルチプレクサの例を説明したが、m個(mは1より大きい自然数)直列に接続したデマルチプレクサとしては、以下のように示される。ここで、電気的に最も接続用端子110側のデマルチプレクサ回路を第1デマルチプレクサ回路、電気的に最も駆動配線104側のデマルチプレクサ回路を第mデマルチプレクサ回路とする。第m−1デマルチプレクサ回路は2m−1個の第m−1TFTを含み、第mデマルチプレクサ回路は2m個の第mTFTを含む。第mデマルチプレクサ回路の1段目と3段目の第mTFTは第m−1デマルチプレクサ回路の1段目の第m−1TFTに接続される。また、第mデマルチプレクサ回路の2段目と4段目の第mTFTは第m−1デマルチプレクサ回路の2段目の第m−1TFTに接続される。このような接続が第mデマルチプレクサ回路の2m段目まで行われる。そして、第mデマルチプレクサ回路の1つの単位ブロックにおいては、1段目から2m−1段目までの第mTFTの制御端子が共通に一つの制御配線に接続され、2m−1+1段目から2m段目までの第mTFTの制御端子が共通に別の制御配線に接続される。第mデマルチプレクサ回路には、Vonが2m−1本の駆動線104に順次に供給される毎に、1つの周期の制御信号が供給される。

0037

(第3の実施形態)
次に、図5(a)、図5(b)、図6図7(a)、及び、図7(b)を用いて、本発明の第3の実施形態を説明する。ここで、図5(a)は本実施形態における検出部223を説明するためのブロック図であり、図5(b)は本実施形態における検出部223を説明するための等価回路図であり、図6は本実施形態における検出部223の一部を拡大したブロック図である。図7(a)及び図7(b)は、本実施形態の動作を説明するためのタイミングチャートである。なお、以下では、第1の実施形態との相違点についてのみ詳細に説明し、第1の実施形態と同様のものは同じ番号を付与して詳細な説明は割愛する。

0038

図5(a)に示すように、本実施形態では、駆動用回路221が、駆動用プリント回路基板227と、複数個(例えば10個)の駆動用集積回路228と、を含む。つまり、デマルチプレクサ111が、駆動用集積回路228と1対1で対応して複数設けられる。本実施形態では、デマルチプレクサ111が10個設けられている。ここで、駆動用プリント回路基板227は、各駆動用集積回路228に信号や電源を供給し、各駆動用集積回路228は、対応するデマチプレクサ111に対し、各々制御信号や各種電圧等の信号群229を供給する。

0039

また、図5(b)に示すように、本実施形態では、デマルチプレクサ111の各単位回路に、駆動線104にVoff(第2電圧)のみを供給するための第3トランジスタ(第3薄膜トランジスタ)(第3TFT)113が、駆動線104毎に設けられる。第3TFT113は、Voffのみが供給される第3接続用端子121に接続された電源線126と駆動線104との間に配置される。第3TFT113の制御端子は、第1制御配線114a,bのうち、同じ駆動線104に接続する第1TFTの制御端子が接続する制御配線とは別の制御配線に接続されている。また、第1TFT112を介さずに、1つの接続用端子110に対応する2つの駆動線104にその接続用端子110に供給される制御信号VGPADを供給する第4トランジスタ(第4薄膜トランジスタ)(第4TFT)130が、支持基板100上に設けられる。この第4TFT130は、デマルチプレクサ111の各単位回路に対応して、1つの接続用端子110に対応する2つの駆動線104とその接続用端子110の間に配置される。そして、第4TFT130は、第1TFT112に対して並列に設けられている。各第4TFT130の制御端子は、モード選択信号DDが供給される第4接続用端子131に電気的に接続されている。このモード選択信号ADDは、Hi又はLoの定電圧によって、1行ずつ順次読み出しを行う第1モードと2行ずつ順次読み出しを行う第2モード(画素加算モード)のいずれかを選択する信号である。本実施形態では、例として、デマルチプレクサ111は、1つの駆動用回路228が対応する256行分の駆動線104に対応して設けられており、接続用端子110は128個設けられている。そして第1制御配線114a,bは、駆動用集積回路228毎に対応して分割されている。

0040

そして、図6に示すように、駆動用集積回路228はフレキシブル配線板160に設けられており、フレキシブル配線板160の配線ボンディングされる。つまり、駆動用回路221は、駆動用集積回路228を有するフレキシブル配線板160を複数有する。駆動用集積回路228にボンディングされた配線は、TAB(Tape Automated Bonding)実装方式で各接続用端子110に接続され、各制御信号VGPADを伝送する。また、フレキシブル配線板160の配線のうち駆動用集積回路228にボンディングされた配線よりも外側に位置する配線161a,bが、第1接続用端子116a,bに接続され、制御信号CLK1及びCLK2を伝送する。つまり、分割された第1制御配線114a,bが、フレキシブル配線板160毎に、それぞれ各配線161a,bと電気的に接続される。そして、駆動用集積回路228にボンディングされた配線と配線161a,bとの間に位置する配線162が、第3接続用端子121又は第4接続用端子131に接続され、非導通電圧Voff又はモード選択信号ADDを伝送する。この配線162は、定電圧又は定電圧な信号を伝送するため、配線161a,bを伝送する制御信号の電位変動による制御信号VGPADへのノイズ混入を抑制するシールドとして機能する。このような駆動用集積回路228を有するフレキシブル配線板116が複数個(例えば10個)設けられている。

0041

次に、図7(a)及び(b)を用いて、本実施形態のデマルチプレクサ111の動作について説明する。ここで、図7(a)では第1モードの動作を、図7(b)では第2モードの動作を、それぞれ示す。

0042

図7(a)に示すように、第1モードにおけるデマルチプレクサ111の動作は、以下の点を除いて図1(b)に示す第1の実施形態の動作と同じである。一つ目は、モード選択信号ADDがLoに固定されている点である。これにより第4TFT130が非導通となる。二つ目は、各第3TFT113が導通することにより、駆動線104がVoffに固定される点である。これにより、第1TFT112が非導通な時でも、駆動線104の電位はVoffに固定されることとなる。また、全てのデマルチプレクサ111に同時に制御信号CLK1及びCLK2を供給することなく、対象となるデマルチプレクサ111にだけ制御信号CLK1及びCLK2を供給することが可能になるため、更に消費電力を低減することが可能となる。

0043

次に、図7(b)に示すように、第2モードにおけるデマルチプレクサ111の動作は、以下の点に特徴がある。一つ目は、モード選択信号ADDがHiに固定され、且つ、制御信号CLK1及びCLK2がLoに固定されている点である。二つ目は、各制御信号VGPADが各接続用端子110に順次に供給される点である。これにより、各制御信号VGPADが第1TFT112を介さずに2本の駆動線104毎に順次に供給されることとなり、画素加算を行うことが可能となる。

0044

(第4の実施形態)
次に、図8を用いて、本発明の放射線検出装置を用いた放射線検出システムへの応用例を説明する。

0045

放射線源であるX線チューブ6050で発生したX線6060は、患者あるいは被験者6061の胸部6062を透過し、本発明の検出装置6040に入射する。この入射したX線には患者6061の体内部の情報が含まれている。X線の入射に対応してシンチレータ216は発光し、これを光電変換素子で光電変換して、電気的情報を得る。この情報はディジタルに変換され信号処理手段となるイメージプロセッサ6070により画像処理され制御室の表示手段となるディスプレイ6080で観察できる。

0046

また、この情報は電話回線6090等の伝送処理手段により遠隔地転送でき、別の場所のドクタールームなど表示手段となるディスプレイ6081に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師診断することも可能である。また記録手段となるフィルムプロセッサ6100により記録媒体となるフィルム6110に記録することもできる。

0047

100支持基板
101画素
102変換素子
103スイッチ素子
104駆動線
105信号線
106バイアス線
107共通線
108共通バイアス線
109〜110接続用端子
111デマルチプレクサ
112 第1TFT
114a,114b 第1制御配線
116a,116b 第1接続用端子

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