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技術 液晶表示装置

出願人 株式会社JVCケンウッド
発明者 井澤俊輔
出願日 2012年1月23日 (9年5ヶ月経過) 出願番号 2012-011512
公開日 2013年8月1日 (7年11ヶ月経過) 公開番号 2013-148847
状態 特許登録済
技術分野 液晶6(駆動) 液晶表示装置の制御 陰極線管以外の表示装置の制御
主要キーワード ピーク状態 振幅低減 中心部品 電流消費回路 電流供給制御 駆動交流電圧 極性反転処理 信号入力トランジスタ
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図面 (19)

課題

液晶表示素子をより高速交流駆動する際に、垂直走査方向輝度ムラを抑制する。

解決手段

画素部の垂直走査方向の外側に対して、画素部を駆動するための電流源電流消費するための電流消費グループを設ける。先ず、画素部外の電流消費グループに入力される各正極性および負極性ゲート制御信号S+(1)〜S+(9)およびS−(1)〜S−(9)と、各負荷特性制御信号B(1)〜B(10)とを順次High状態とし、電源電圧Vddの変動を画面外で発生させる。電源電圧Vddの変動が収まり安定化した後に、有効表示画素部内の各グループ#1〜#hに対して入力される各正極性および負極性のゲート制御信号S+(11)〜S+(h)およびS−(11)〜S−(h)と、各負極特性制御信号B(11)〜B(h)とを順次High状態とする。

概要

背景

近年、プロジェクタ装置プロジェクションテレビジョンには、画像を投影するための中心部品としてLCOS(Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このLCOS型の液晶表示装置は、透明電極と、液晶層と、マトリクス状に配置された反射電極と、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。

図16は、従来の、LCOS型の液晶表示装置に適用可能なアクティブマトリクス型による液晶表示パネル部100の基本構成の例を示す。液晶表示パネル部100は、データ線駆動回路110と、垂直シフトレジスタ回路111と、画素部112とを有する。画素部112は、映像信号による映像が表示される画面を構成する部分であって、複数の画素部データ線D1、D2、…、Dmおよび行走査線G1、G2、…、Gnが互いに直交する方向に形成され、各交差部に対し、画素回路1301,1、1302,1、…、130m,1、…、130m,nが形成されている。

図17は、画素回路130の一例の構成を示す。画素選択トランジスタTrにおいて、ゲートが行走査線Gに接続され、ドレインが画素部データ線Dに接続される。画素選択トランジスタTrのソースは、信号保持容量Csの一端に接続されると共に、画素表示部131の画素駆動電極PEに接続される。画素表示部131は、画素駆動電極PEと、固定電圧Vcomに接続される共通電極CEとで液晶表示体LCMを挟んで構成される。画素表示部131は、映像信号による1画素の表示を行う。

画素部データ線Dに映像信号を供給し、行走査線Gをオンとすることで、映像信号が画素選択トランジスタTrを介して信号保持容量Csに蓄積され、信号保持容量Csから画素駆動電極PEに対して、映像信号に従った電圧転送される。画素駆動電極PEと固定電圧Vcomとの電位差によって液晶表示体LCMが駆動され、液晶表示体LCMの光変調率が制御されて映像としての表示がなされる。

図16の説明に戻り、データ線駆動回路110は、水平シフトレジスタ回路120と、画素部112に配される各画素回路1301,1、1302,1、…、130m,1、…、130m,nに接続される各画素部データ線D1、D2、…、Dm毎に設けられるスイッチ1211、1212、…、121mとを有する。

デジタル映像信号映像信号処理回路150で所定の映像処理を施された後、フレームメモリ151に一旦格納される。デジタル映像信号は、フレームメモリ151からライン毎に読み出され、極性反転処理回路152において例えば1フレーム周期毎極性反転され、D/A変換部153でアナログ映像信号に変換されてバッファアンプ154を介してデータ線駆動回路110に供給される。このアナログ信号は、データ線駆動回路110において、それぞれ水平シフトレジスタ回路120にオン/オフを制御されるスイッチ1211、1212、…、121mに供給される。

垂直シフトレジスタ回路111は、タイミング制御回路140から垂直クロックVCKおよび垂直走査開始信号VSTが供給され、垂直走査開始信号VSTをトリガとして、垂直クロックVCKに従い各行走査線G1、G2、…、Gnを順次選択する。水平シフトレジスタ回路120は、タイミング制御回路140から水平クロックCKおよび水平走査開始信号HSTが供給され、水平走査開始信号HSTをトリガとして、水平クロックHCKに従い各スイッチ1211、1212、…、121mを順次オンにする。

垂直シフトレジスタ回路111で選択された行走査線Gyに接続される各画素回路1301,y、1302,y、…、130m,yに対して順次アナログ映像信号が供給される。各画素回路1301,y、1302,y、…、130m,yにおいて、供給されたアナログ映像信号が信号保持容量Csに保持されて、画素表示部131が駆動され、1ライン分の映像が表示される。

ところで、このような従来のアクティブマトリクス型液晶表示パネルにおいて、静止画像を長時間表示することで表示画像にその履歴が残る、所謂「焼き付き現象」が発生することが知られている。この焼き付き現象は、液晶表示体LCMや液晶表示体LCMにおいて液晶分子を所定の方向に揃えるための配向膜、ならびに、それらの界面吸着などに起因する残留電荷成分が支配的であり、液晶表示素子交流駆動周波数が低い領域では、残留電荷が発生し易く、その影響による焼き付き現象が発生し易い。

このような焼き付き防止などの、液晶表示素子の信頼性を高める方法の一つとして、より高い周波数で液晶表示素子を交流駆動する方法がある。しかしながら、画素への書き込み時間などの制約から、対向電極電圧に対して正極性側の電圧を持つ映像信号と、負極性側の電圧を持つ映像信号とを交互に高速に書き込むことが困難であった。そのため、従来は、交流駆動は、フレーム周波数あるいはフレーム周波数の2倍程度の周波数でしか行われていないのが一般的であった。

液晶表示素子の信頼性を高めるため、特許文献1では、アナログ駆動型の液晶表示装置において、正と負の極性に相当する2種類の電圧を各画素内に持つことで、フレーム周波数の数10倍のレートで極性反転させるようにした液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置の駆動方法について提案されている。

すなわち、特許文献1では、正極性側の電圧とされた映像信号を保持する正極性側の保持容量と、負極性側の電圧とされた映像信号を保持する負極性側の保持容量とを画素回路内に持ち、これら正極性側および負極性側の保持容量に保持された信号電圧を交互に読み出すことで、液晶表示素子のより高速な交流駆動が可能となる。また、液晶表示素子の高速な交流駆動が可能となることで、液晶表示素子のばらつきの許容度を高めると共に生産性を向上させることができる。

ここで、一般的には、液晶表示装置に電源を供給する電源部には、電源供給能力に制限が存在する。そのため、正極性側および負極性側の保持容量に保持された信号電圧を画素駆動電極に転送する際に、画素部の全画素が同時にオン状態となってしまうと、各画素回路において画素電圧振幅低減が発生したり、瞬時過大電流が発生する可能性がある。これらは、液晶表示装置における表示品質劣化や、誤動作などを引き起こす要因となるおそれがある。

そこで、特許文献1では、保持容量に保持された信号電圧の画素駆動電極に対する転送を、垂直走査方向について時間差を持たせて行っている。より具体的には、画素部を、画素の複数行すなわち複数ラインからなるグループに分割し、保持容量に保持された信号電圧の画素駆動電極に対する転送を、グループ毎に少しずつタイミングをずらしながら行う。これにより、画素電圧の振幅低減を抑制することができると共に、瞬時過大電流を低減することができる。

概要

液晶表示素子をより高速に交流駆動する際に、垂直走査方向の輝度ムラを抑制する。画素部の垂直走査方向の外側に対して、画素部を駆動するための電流源電流消費するための電流消費グループを設ける。先ず、画素部外の電流消費グループに入力される各正極性および負極性のゲート制御信号S+(1)〜S+(9)およびS−(1)〜S−(9)と、各負荷特性制御信号B(1)〜B(10)とを順次High状態とし、電源電圧Vddの変動を画面外で発生させる。電源電圧Vddの変動が収まり安定化した後に、有効表示画素部内の各グループ#1〜#hに対して入力される各正極性および負極性のゲート制御信号S+(11)〜S+(h)およびS−(11)〜S−(h)と、各負極特性制御信号B(11)〜B(h)とを順次High状態とする。

目的

本発明は、上記に鑑みてなされたものであって、液晶表示素子をより高速に交流駆動する際に、垂直走査方向の輝度ムラを抑制することを目的とする

効果

実績

技術文献被引用数
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牽制数
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請求項1

画素駆動電極に供給される駆動電圧で駆動される液晶表示体を備える画素回路マトリクス状に配列される画素部を有する液晶表示装置であって、前記画素回路は、電流源から供給される電流によって駆動される、第1の信号保持手段に保持される正極性映像信号電圧が入力される第1のバッファ手段と、該電流源から供給される電流によって駆動される、第2の信号保持手段に保持される負極性の映像信号電圧が入力される第2のバッファ手段と、前記第1のバッファ手段から出力される前記正極性の映像信号電圧と、前記第2のバッファ手段から出力される前記負極性の映像信号電圧とを切り替えて前記駆動電圧として前記画素駆動電極に供給するスイッチング手段とを備え、前記画素部が、前記マトリクスの連続する複数行によるグループに分割され、前記電流源からの電流を消費する第1の電流消費手段と、前記電流源からの電流を消費する第2の電流消費手段と、前記グループに含まれる前記画素回路の前記第1のバッファ手段および前記第2のバッファ手段に対する前記電流源からの電流を、該グループ単位で、垂直走査方向に沿った順序に予め定められた時間差を持たせて順次供給し、前記第1の電流消費手段に対して、前記画素部における映像信号の有効表示領域を含む、垂直走査方向の先頭の前記グループに対する前記電流源からの電流の供給の開始前に、該電流源から電流を供給し、前記第2の電流供給手段に対して、前記有効表示領域を含む、垂直走査方向の後端の前記グループに対する前記電流源からの電流の供給の開始後に、該電流源から電流を供給する電流供給制御手段とを有することを特徴とする液晶表示装置。

請求項2

前記第1の電流消費手段および前記第2の電流消費手段は、それぞれソースフォロワバッファ回路であることを特徴とする請求項1に記載の液晶表示装置。

請求項3

前記画素部において前記有効表示領域を含む、垂直走査方向の先頭および後端の前記グループは、該有効表示領域に対して垂直走査方向での外側に、前記画素回路において前記スイッチング手段と前記画素駆動電極とを接続しない構成としたダミー画素回路が設けられることを特徴とする請求項1または請求項2に記載の液晶表示装置。

請求項4

前記電源供給制御手段は、前記第1の電流消費手段から、前記ダミー画素回路を含む、前記画素部における前記垂直走査方向の先頭のグループの順に、前記電流源からの電源を供給し、前記ダミー画素回路を含む、前記画素部における前記垂直走査方向の後端のグループから、前記第2の電流消費手段の順に、前記電流源からの電源を供給することを特徴とする請求項3に記載の液晶表示装置。

技術分野

0001

本発明は、アクティブマトリクス型液晶表示装置に関する。

背景技術

0002

近年、プロジェクタ装置プロジェクションテレビジョンには、画像を投影するための中心部品としてLCOS(Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このLCOS型の液晶表示装置は、透明電極と、液晶層と、マトリクス状に配置された反射電極と、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。

0003

図16は、従来の、LCOS型の液晶表示装置に適用可能なアクティブマトリクス型による液晶表示パネル部100の基本構成の例を示す。液晶表示パネル部100は、データ線駆動回路110と、垂直シフトレジスタ回路111と、画素部112とを有する。画素部112は、映像信号による映像が表示される画面を構成する部分であって、複数の画素部データ線D1、D2、…、Dmおよび行走査線G1、G2、…、Gnが互いに直交する方向に形成され、各交差部に対し、画素回路1301,1、1302,1、…、130m,1、…、130m,nが形成されている。

0004

図17は、画素回路130の一例の構成を示す。画素選択トランジスタTrにおいて、ゲートが行走査線Gに接続され、ドレインが画素部データ線Dに接続される。画素選択トランジスタTrのソースは、信号保持容量Csの一端に接続されると共に、画素表示部131の画素駆動電極PEに接続される。画素表示部131は、画素駆動電極PEと、固定電圧Vcomに接続される共通電極CEとで液晶表示体LCMを挟んで構成される。画素表示部131は、映像信号による1画素の表示を行う。

0005

画素部データ線Dに映像信号を供給し、行走査線Gをオンとすることで、映像信号が画素選択トランジスタTrを介して信号保持容量Csに蓄積され、信号保持容量Csから画素駆動電極PEに対して、映像信号に従った電圧転送される。画素駆動電極PEと固定電圧Vcomとの電位差によって液晶表示体LCMが駆動され、液晶表示体LCMの光変調率が制御されて映像としての表示がなされる。

0006

図16の説明に戻り、データ線駆動回路110は、水平シフトレジスタ回路120と、画素部112に配される各画素回路1301,1、1302,1、…、130m,1、…、130m,nに接続される各画素部データ線D1、D2、…、Dm毎に設けられるスイッチ1211、1212、…、121mとを有する。

0007

デジタル映像信号映像信号処理回路150で所定の映像処理を施された後、フレームメモリ151に一旦格納される。デジタル映像信号は、フレームメモリ151からライン毎に読み出され、極性反転処理回路152において例えば1フレーム周期毎極性反転され、D/A変換部153でアナログ映像信号に変換されてバッファアンプ154を介してデータ線駆動回路110に供給される。このアナログ信号は、データ線駆動回路110において、それぞれ水平シフトレジスタ回路120にオン/オフを制御されるスイッチ1211、1212、…、121mに供給される。

0008

垂直シフトレジスタ回路111は、タイミング制御回路140から垂直クロックVCKおよび垂直走査開始信号VSTが供給され、垂直走査開始信号VSTをトリガとして、垂直クロックVCKに従い各行走査線G1、G2、…、Gnを順次選択する。水平シフトレジスタ回路120は、タイミング制御回路140から水平クロックCKおよび水平走査開始信号HSTが供給され、水平走査開始信号HSTをトリガとして、水平クロックHCKに従い各スイッチ1211、1212、…、121mを順次オンにする。

0009

垂直シフトレジスタ回路111で選択された行走査線Gyに接続される各画素回路1301,y、1302,y、…、130m,yに対して順次アナログ映像信号が供給される。各画素回路1301,y、1302,y、…、130m,yにおいて、供給されたアナログ映像信号が信号保持容量Csに保持されて、画素表示部131が駆動され、1ライン分の映像が表示される。

0010

ところで、このような従来のアクティブマトリクス型液晶表示パネルにおいて、静止画像を長時間表示することで表示画像にその履歴が残る、所謂「焼き付き現象」が発生することが知られている。この焼き付き現象は、液晶表示体LCMや液晶表示体LCMにおいて液晶分子を所定の方向に揃えるための配向膜、ならびに、それらの界面吸着などに起因する残留電荷成分が支配的であり、液晶表示素子交流駆動周波数が低い領域では、残留電荷が発生し易く、その影響による焼き付き現象が発生し易い。

0011

このような焼き付き防止などの、液晶表示素子の信頼性を高める方法の一つとして、より高い周波数で液晶表示素子を交流駆動する方法がある。しかしながら、画素への書き込み時間などの制約から、対向電極電圧に対して正極性側の電圧を持つ映像信号と、負極性側の電圧を持つ映像信号とを交互に高速に書き込むことが困難であった。そのため、従来は、交流駆動は、フレーム周波数あるいはフレーム周波数の2倍程度の周波数でしか行われていないのが一般的であった。

0012

液晶表示素子の信頼性を高めるため、特許文献1では、アナログ駆動型の液晶表示装置において、正と負の極性に相当する2種類の電圧を各画素内に持つことで、フレーム周波数の数10倍のレートで極性反転させるようにした液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置の駆動方法について提案されている。

0013

すなわち、特許文献1では、正極性側の電圧とされた映像信号を保持する正極性側の保持容量と、負極性側の電圧とされた映像信号を保持する負極性側の保持容量とを画素回路内に持ち、これら正極性側および負極性側の保持容量に保持された信号電圧を交互に読み出すことで、液晶表示素子のより高速な交流駆動が可能となる。また、液晶表示素子の高速な交流駆動が可能となることで、液晶表示素子のばらつきの許容度を高めると共に生産性を向上させることができる。

0014

ここで、一般的には、液晶表示装置に電源を供給する電源部には、電源供給能力に制限が存在する。そのため、正極性側および負極性側の保持容量に保持された信号電圧を画素駆動電極に転送する際に、画素部の全画素が同時にオン状態となってしまうと、各画素回路において画素電圧振幅低減が発生したり、瞬時過大電流が発生する可能性がある。これらは、液晶表示装置における表示品質劣化や、誤動作などを引き起こす要因となるおそれがある。

0015

そこで、特許文献1では、保持容量に保持された信号電圧の画素駆動電極に対する転送を、垂直走査方向について時間差を持たせて行っている。より具体的には、画素部を、画素の複数行すなわち複数ラインからなるグループに分割し、保持容量に保持された信号電圧の画素駆動電極に対する転送を、グループ毎に少しずつタイミングをずらしながら行う。これにより、画素電圧の振幅低減を抑制することができると共に、瞬時過大電流を低減することができる。

先行技術

0016

特開2009−223289号公報

発明が解決しようとする課題

0017

このように、垂直走査方向について時間差を持たせて保持電圧の転送を行うことで、1回の転送で流れる電流微少電流になる。しかしながら、電源電圧の変動を完全には抑制することができず、保持電圧の転送の際に画素駆動電極の電圧が所定の電圧から変化してしまう。特に、画素電極がオン状態となって電流が流れ始める時点、例えば画素部において、垂直走査の最初の保持電圧の転送が開始される時点あるいは垂直走査の最後に保持電圧の転送が終了される時点と、電流が安定した時点との間における電源変動により、垂直走査方向で輝度ムラが発生する可能性がある。

0018

図18を用いて、この電源変動による垂直走査方向の輝度ムラについて説明する。ここで、画素回路は、例えばソースフォロワ回路を用いたバッファ回路を介して正極性側および負極性側それぞれの保持容量に保持された保持電圧の読み出しを行うものとする。また、図18は、左から右の方向に時間の経過を示し、図の左側が画素部(画面)の上端側に対応し、右側が画素部の下端側に対応する。画素部は、複数ラインからなるグループ単位に分割され、グループ毎に保持電圧の転送タイミングを少しずつずらされながら、各画素回路が駆動される。図中、電圧Vddは、上述のバッファ回路の電源電圧であるものとする。

0019

最初の1グループがオン状態となり保持電圧の転送が開始されると、バッファ回路に電流が流れ、電圧Vddが低下する。次のグループがオン状態となると、合計で2グループ分がオン状態となり、電圧Vddがさらに低下する。このように各グループが順次オン状態となるに連れ、電圧Vddが低下し、その後アンダーシュート状態を経過して、所定の電圧値落ち着くようになる。各グループが順次OFF状態となる場合は、図に示されるように、電圧Vddが徐々に上昇し、ピーク状態を経過した後、元の電圧に戻る。

0020

このように電圧Vddが変化した場合、正極性側および負極性側の映像信号による表示画像は、画像200aおよび200bにそれぞれ示されるように、電圧Vddが変動している部分で輝度ムラになる。

0021

また、複数ラインを1グループとして画面を分割した場合、1グループに含まれるライン数によっては、例えば最終ライン付近において余りのラインが発生し、全画面を同一ライン数を単位としてオン状態にできない場合が起こり得る。例えば、1080ラインの画面を16ラインからなるグループ単位で分割した場合、最後の8ラインが余ることになる。この場合においても、この余りの部分と各グループとで電源変動に差が生じ、垂直走査方向の輝度ムラとなるおそれがある。

0022

本発明は、上記に鑑みてなされたものであって、液晶表示素子をより高速に交流駆動する際に、垂直走査方向の輝度ムラを抑制することを目的とする。

課題を解決するための手段

0023

上述した課題を解決し、目的を達成するために、本発明は、画素駆動電極に供給される駆動電圧で駆動される液晶表示体を備える画素回路がマトリクス状に配列される画素部を有する液晶表示装置であって、画素回路は、電流源から供給される電流によって駆動される、第1の信号保持手段に保持される正極性の映像信号電圧が入力される第1のバッファ手段と、電流源から供給される電流によって駆動される、第2の信号保持手段に保持される負極性の映像信号電圧が入力される第2のバッファ手段と、第1のバッファ手段から出力される正極性の映像信号電圧と、第2のバッファ手段から出力される負極性の映像信号電圧とを切り替えて駆動電圧として画素駆動電極に供給するスイッチング手段とを備え、画素部が、マトリクスの連続する複数行によるグループに分割され、電流源からの電流を消費する第1の電流消費手段と、電流源からの電流を消費する第2の電流消費手段と、グループに含まれる画素回路の第1のバッファ手段および第2のバッファ手段に対する電流源からの電流を、グループ単位で、垂直走査方向に沿った順序に予め定められた時間差を持たせて順次供給し、第1の電流消費手段に対して、画素部における映像信号の有効表示領域を含む、垂直走査方向の先頭のグループに対する電流源からの電流の供給の開始前に、電流源から電流を供給し、第2の電流供給手段に対して、有効表示領域を含む、垂直走査方向の後端のグループに対する電流源からの電流の供給の開始後に、電流源から電流を供給する電流供給制御手段とを有することを特徴とする。

発明の効果

0024

本発明によれば、液晶表示素子をより高速に交流駆動する際に、垂直方向の輝度ムラを抑制することができるという効果を奏する。

図面の簡単な説明

0025

図1は、本実施形態に適用可能な既存技術による画素回路の一例の構成を示す回路図である。
図2は、本実施形態に適用可能な画素回路の別の例の構成を示す回路図である。
図3は、既存技術による画素回路の一例の駆動方法を説明するためのタイムチャートである。
図4は、既存技術による液晶表示装置の一例の構成を概略的に示すブロック図である。
図5は、既存技術による液晶表示装置の各部の動作の例を示すタイムチャートである。
図6は、既存技術による液晶表示装置における各信号と、各行(ライン)の走査の基準となる水平同期信号HDとの関係の例を示す略線図である。
図7は、本実施形態による液晶表示装置の一例の構成を概略的に示すブロック図である。
図8は、電流消費グループの一例の構成を示す回路図である。
図9は、ダミー画素グループに含まれるダミー画素回路の一例の構成を示す回路図である。
図10は、本実施形態による液晶表示装置の各部の動作の例を示すタイムチャートである。
図11は、本実施形態を実施した場合に画面の垂直走査方向の輝度ムラが抑制されることを説明するための略線図である。
図12は、実施形態に係る液晶表示装置の一例の構成を、水平ドライバ回路を中心に示すブロック図である。
図13は、実施形態に係る液晶表示装置における水平ドライバ回路の動作を説明するための一例のタイミングチャートである。
図14は、実施形態の第1の変形例による液晶表示装置の一例の構成を概略的に示すブロック図である。
図15は、実施形態の第2の変形例による液晶表示装置の一例の構成を概略的に示すブロック図である。
図16は、従来の液晶表示パネル部の基本構成の例を示すブロック図である。
図17は、従来技術による画素回路の一例の構成を示す回路図である。
図18は、従来技術による垂直走査方向の輝度ムラについて説明するための略線図である。

実施例

0026

以下に添付図面を参照して、液晶表示装置の実施形態を詳細に説明する。先ず、理解を容易とするために、実施形態に適用可能な既存技術について説明する。図1は、本実施形態に適用可能な既存技術による画素回路10の一例の構成を示す。画素回路10は、画素表示部30と、保持容量Cs1およびCs2と、スイッチング用のトランジスタTr1、Tr2、Tr5およびTr6と、正極性側のバッファ回路を構成するトランジスタTr3およびTr7と、負極性側のバッファ回路を構成するトランジスタTr4およびTr8とを有する。

0027

画素表示部30は、液晶表示体LCMを画素駆動電極PEおよび共通電極CEによって挟んで構成される。共通電極CEは、共通電源Vcomに接続される。

0028

スイッチング用のトランジスタTr1およびTr2は、正極性側の画素信号電圧Di+が供給されるデータ線35aと、負極性側の画素信号電圧Di−が供給されるデータ線35bとがそれぞれドレインに接続されると共に、走査パルスGjが供給される行走査線31がそれぞれゲートに接続される。また、トランジスタTr1およびTr2のソースには、それぞれ保持容量Cs1およびCs2が接続される。トランジスタTr1およびTr2は、行走査線31から走査パルスGjが供給されると同時にオン状態となり、データ線35aおよび35bを介して供給される正極性および負極性の画素信号電圧Di+およびDi−が、それぞれ保持容量Cs1およびCs2に蓄積される。

0029

トランジスタTr3およびTr7は、正極性側のソースフォロワ・バッファ32aを構成し、トランジスタTr4およびTr8は、負極性側のソースフォロワ・バッファ32bを構成する。それぞれ、トランジスタTr3およびTr4が信号入力トランジスタ、トランジスタTr7およびTr8がそれぞれ定電流源負荷として機能する。ソースフォロワ・バッファ32aおよび32bは、電源電圧Vddにて駆動される。

0030

ソースフォロワ・バッファ32aおよび32bにおいて、定電流源負荷のトランジスタTr7およびTr8のゲートが、それぞれ負荷特性制御信号Bが供給される配線33に接続される。この配線33には、当該画素回路10と同一行に配列される他の画素回路におけるバッファ回路の定電流源負荷トランジスタのゲートにも、共通して接続され、これらの定電流源負荷のバイアス制御が可能とされている。

0031

ここで、トランジスタTr7およびTr8にMOS(Metal-Oxide Semiconductor)型の電界効果トランジスタを用いた場合、ソースフォロワの入力抵抗が略無限大となる。そのため、保持容量Cs1およびCs2の蓄積電荷のリークが抑制され、保持容量Cs1およびCs2の蓄積電荷は、従来のアクティブマトリクス型液晶表示装置と同様に、1垂直走査期間後に画素信号電圧が新たに書き込まれるまで保持される。

0032

トランジスタTr5およびTr6は、それぞれソースフォロワ・バッファ32aおよび32bの出力が入力ドレインに供給され、ソースが画素表示部30の画素駆動電極PEに接続される。トランジスタTr5およびTr6のゲートが、それぞれ正極性側のゲート制御信号S+および負極性側のゲート制御信号S−が供給される配線34aおよび34bに接続される。これら配線34aおよび34bは、それぞれ当該画素回路10と同一行に配列される他の画素回路における、ソースが画素駆動電極PEに接続されるトランジスタのゲートにも、共通して接続され、これらのトランジスタのオン/オフ制御が可能とされている。

0033

配線34aおよび34bに対して、交互にゲート制御信号S+およびS−を送信することにより、トランジスタTr5およびTr6を交互にオン状態とする。これにより、保持容量Cs1およびCs2から正極性および負極性の画素信号電圧を交互に読み出して、正極性および負極性に反転する液晶駆動信号(画素信号電圧)を画素駆動電極PEに供給することができる。

0034

また、配線33に供給される負荷特性制御信号Bをオン/オフ制御することで、保持容量Cs1およびCs2からの読み出しのオン/オフを制御することができる。

0035

このように構成された画素回路10がマトリクス状に配されて、映像信号による映像を表示するための画素部が構成される。画素部におけるマトリクスの行方向が映像の水平方向となり、各行が映像信号による各ラインとなる。また、当該マトリクスの列方向が映像の垂直方向となり、一定の垂直走査周期で各ラインを垂直方向に順に走査することで、1フレームの映像が表示される。

0036

図2は、本実施形態に適用可能な画素回路10’の別の例の構成を示す。なお、図2において、上述の図1と共通する部分には同一の符号を付して、詳細な説明を省略する。図2に示される画素回路10’は、上述の画素回路10に対して、フォロワ回路32aおよび32bにおいて定電流源負荷を構成するトランジスタTr7およびTr8を共通のトランジスタTr7’として、スイッチ回路Tr5およびTr6の後段すなわち画素駆動電極PEに接続している。すなわち、トランジスタTr7’は、正極性および負極性のソースフォロワ回路32aおよび32bに共通する電流源負荷として機能する。

0037

この図2の構成によれば、図1に示した画素回路10の構成に対してトランジスタ素子数が1個少なくて済むと共に、同一画素回路10’内での正極性および負極性のソースフォロワ・バッファ回路の負荷ばらつきを要因とした正負極間での特性差を抑制できる。なお、以下では、特に記載のない限り、図1に示した画素回路10を用いるものとする。

0038

図3は、既存技術による、画素回路10の一例の駆動方法を説明するためのタイムチャートである。図3(a)は、映像信号の垂直走査の基準となる垂直同期信号VDを示す。例えば垂直同期信号VDがHigh状態で、垂直ブランキング期間を含めた垂直走査の開始を示し、映像信号の1垂直走査周期でnラインの走査(行走査)を行うものとする。

0039

図3(b)は、配線33から供給される負荷特性制御信号Bを示す。図3(c)および図3(d)は、それぞれ配線34aおよび34bから供給されるゲート制御信号S+およびS−を示す。また、図3(e)は、画素表示部30の画素駆動電極PEに供給される駆動電圧VPEを示し、図3(f)は、画素表示部30の共通電極CEに供給される共通電圧Vcomを示す。さらに、図3(g)は、画素表示部30における画素駆動電極PEおよび共通電極CE間の電位差である液晶駆動電圧VLCを概略的に示す。

0040

図3において、ゲート制御信号S+がHigh状態の期間に負荷特性制御信号BをHigh状態とすると、ソースフォロワ・バッファ32aがアクティブとなり、保持容量Cs1に蓄積された正極性の画素信号電圧Di+がトランジスタTr5を介して読み出され、画素駆動電極PEに供給される。画素表示部30は、この正極性の画素信号電圧Di+により充電される。画素表示部30が完全に充電された状態となった時点で、負荷特性制御信号BをLow状態とし、さらにゲート制御信号S+をLow状態とする。これにより、画素駆動電極PEがフローティング状態となり、液晶表示体LCMに正極性の駆動電圧(画素信号電圧)が保持される。

0041

一方、ゲート制御信号S−がHigh状態の期間に負荷特性制御信号BをHigh状態とすると、ソースフォロワ・バッファ32bがアクティブとなり、保持容量Cs2に蓄積された負極性の画素信号電圧Di−がトランジスタTr6を介して読み出され、画素駆動電極PEに供給される。画素表示部30は、この負極性の画素信号電圧Di−により充電される。画素表示部30が完全に充電された状態となった時点で、負荷特性制御信号BをLow状態とし、さらにゲート制御信号S−をLow状態とする。これにより、画素駆動電極PEがフローティング状態となり、液晶表示体LCMに負極性の駆動電圧が保持される。

0042

なお、各保持容量Cs1およびCs2に対する画素信号電圧Di+およびDi−の蓄積は、例えばそれぞれゲート制御信号S+およびS−がLow状態の期間に行うことができる。また、画素信号電圧Di+およびDi−は、k(<n)ラインを反転周期とする。

0043

以下、上述したゲート制御信号S+の場合の動作とゲート制御信号S−の場合の動作とを交互に繰り返すことで、駆動画素電極PEに対して、正極性および負極性の映像信号で交流化された駆動電圧VPEが印加されることになる。ここで、画素駆動電極PEに正極性または負極性の画素信号電圧が供給されるときに電源電圧Vddが変動すると、画素表示部30に充電される電圧レベルが本来の電圧レベルに対して変動する。

0044

図3(f)に示す共通電圧Vcomは、駆動画素電極PEにおける電位の反転基準Vcと略等しい基準レベルVRに対して、ゲート制御信号S+およびS−のHigh状態の切り替えと同期して、ゲート制御信号S+およびS−と逆相で反転させている。液晶表示体LCMに対する実質的な交流駆動電圧は、画素駆動電極PEの電位と共通電極CEの電位との差電圧であることから、液晶表示体LCMには、画素駆動電極PEに供給される駆動電圧VPEが共通電圧Vcomで拡大された駆動交流電圧VLCが印加される。この駆動交流電圧VLCで、液晶表示体LCMが駆動される。

0045

このように、画素表示部30において、共通電極CEに印加する電圧を、画素駆動電極PEに印加する駆動電圧VPEに対して逆相で切り替えることによって、低い画素駆動電極PEで大きな駆動交流電圧VLCを得ることができる。これにより、駆動回路側において駆動トランジスタの耐圧や、消費電力を低減することができる。

0046

さらに、ソースフォロワ・バッファ32aおよび32bの定電流源負荷のトランジスタTr7およびTr8は、この画素回路10が用いられる液晶表示装置全体での消費電流を考慮して、常時アクティブにせず、極性切り替えスイッチ用のトランジスタTr5およびTr6の導通期間内における限られた期間でのみアクティブになるように制御を行う。1画素回路10当たりのソースフォロワ/バッファ32aまたは32bの定常的な回路電流が例えば1μAの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では、多大な消費電流となってしまう。一例として、フルハイビジョンの略200万画素(1920画素×1080ライン)の液晶表示装置では、消費電流が略2Aにも達する見積もりとなる。

0047

そこで、定電流源負荷のトランジスタTr7およびTr8に対するゲートバイアスである負荷特性制御信号BのHigh期間を、ゲート制御信号S+およびS−のHigh期間内に制限して画素電極電圧VPEを画素駆動電極PEに供給する。そして、画素表示部30が目標レベルまで充放電された時点で、負荷特性制御信号BをLow状態として、ソースフォロワ・バッファ32aおよび32bの電流を停止させる。これにより、全画素にソースフォロワ・バッファ32aおよび32bを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。

0048

次に、既存技術による、液晶表示装置全体において全画素が同時にオン状態とならないようにする制御について説明する。この例では、画素部を、連続する複数行からなるグループに分割する。そして、グループ毎に、垂直走査方向に時間差を持たせて画素回路10をオン状態とさせる。

0049

図4を用いてより具体的に説明する。図4は、既存技術による液晶表示装置の一例の構成を概略的に示す。この既存技術によれば、画素部全体を、それぞれ複数行からなるグループに分割する。図4の例では、画素部全体がそれぞれ所定数の行(ライン)を含むグループ#1、#2、…、#hに分割されている。シフトレジスタ20a、20bおよび20cは、それぞれ正極性のゲート制御信号S+、負極性のゲート制御信号S−および負荷特性制御信号Bが供給され、各信号を共通のシフトクロックSCKに同期してシフトさせるh段のシフトレジスタである。

0050

例えば、シフトレジスタ20aは、各グループ#1、#2、…、#hに対して、正極性のゲート制御信号S+をシフトクロックSCKに応じて順次シフトさせた各正極性のゲート制御信号S+(1)、S+(2)、…、S+(h)をそれぞれ入力する。例えばグループ#1では、当該グループ#1に含まれる各行に配列される各画素回路10に接続される配線34aに対して、正極性のゲート制御信号S+(1)が共通に供給される。他のグループ#2、#3、…、#hでも同様である。

0051

同様に、シフトレジスタ20bは、各グループ#1、#2、…、#hに対して、負極性のゲート制御信号S−をシフトクロックSCKに応じて順次制御させた各負極性のゲート制御信号S−(1)、S−(2)、…、S−(h)をそれぞれ入力する。また、シフトレジスタ20cは、各グループ#1、#2、…、#hに対して、負荷特性制御信号BをシフトクロックSCKに応じて順次シフトさせた負荷特性制御信号B(1)、B(2)、…、B(h)をそれぞれ入力する。

0052

図5は、図4に示した各部の動作の例を示すタイムチャートである。図5(a)は、各シフトレジスタ20a、20bおよび20cに供給されるシフトクロックSCKを示す。図5(b)は、シフトレジスタ20aに入力される、所定期間においてHigh状態とされた正極性のゲート制御信号S+と、各グループ#1〜#hに対してそれぞれ出力される各正極性のゲート制御信号S+(1)〜S+(h)を示す。同様に、図5(c)は、シフトレジスタ20bに入力される、所定期間においてHigh状態とされた負極性のゲート制御信号S−と、各グループ#1〜#hに対してそれぞれ出力される各負極性のゲート制御信号S−(1)〜S−(h)を示す。また、図5(d)は、各ゲート制御信号S+およびS−のHigh状態の期間内でHigh状態とされて入力される負荷特性制御信号Bと、グループ#1〜#hに対してそれぞれ出力される負荷特性制御信号B(1)〜B(h)を示す。

0053

シフトレジスタ20aは、シフトクロックSCKに同期して、入力された所定期間においてHigh状態とされた正極性のゲート制御信号S+を、例えばシフトクロックSCKの1クロックずつシフトさせて、各正極性のゲート制御信号S+(1)、S+(2)、…、S+(h)を順次出力する。したがって、各グループ#1、#2、…、#hに対して、シフトクロックSCKの1クロック毎の時間差を持って順次High状態とされた各正極性のゲート制御信号S+(1)、S+(2)、…、S+(h)が入力される。

0054

シフトレジスタ20bについても同様に、シフトクロックSCKに同期して、入力された所定長の負極性のゲート制御信号S−を例えばシフトクロックSCKの1クロックずつシフトさせて、各負極性のゲート制御信号S−(1)、S−(2)、…、S−(h)を順次出力する。したがって、各グループ#1、#2、…、#hに対して、シフトクロックSCKの1クロック毎の時間差を持って順次High状態とされた各負極性のゲート制御信号S−(1)、S−(2)、…、S−(h)が入力される。

0055

シフトレジスタ20cは、入力された負荷特性制御信号BをシフトクロックSCKに従いシフトさせて、シフトレジスタ20aおよび20bからそれぞれ出力される各正極性のゲート制御信号S+(1)、S+(2)、…、S+(h)、ならびに、各負極性のゲート制御信号S−(1)、S−(2)、…、S−(h)のHigh状態期間内にHigh状態となる負荷特性制御信号B(1)、B(2)、…、B(h)を出力する。図5の例では、シフトレジスタ20cに入力される負荷特性制御信号Bは、各ゲート制御信号S+およびS−のHigh状態期間に対して、シフトクロックSCKの1クロック後にHigh状態となり、2シフトクロックSCK分先にLow状態となる。

0056

図6は、図5に示した各信号と、各行(ライン)の走査の基準となる水平同期信号HDとの関係の例を示す。図6(a)は、シフトクロックSCKを示す。図6(b)は、正極性のゲート制御信号S+および各正極性のゲート制御信号S+(1)〜S+(h)を示す。図6(c)は、負荷特性制御信号Bおよび負荷特性制御信号B(1)〜B(h)を示す。図6(d)は、ソースフォロワ・バッファ32aおよび32bに供給する電圧Vddを概略的に示す。図6(e)は、水平同期信号HDを示す。また、図6(f)は、水平同期期間において画素部の各行に配列される各画素回路10にサンプリングされる、正極性の画素信号電圧Di+の基準電圧となる基準ランプ電圧Ref_Ramp(+)を示す。

0057

なお、図6において、負極性のゲート制御信号S−および各ゲート制御信号S−(1)〜S−(h)と基準ランプ電圧Ref_Ramp(−)は、繁雑さを避けるため省略してある。

0058

各グループ#1〜#hで時間差を持って各負荷特性制御信号B(1)〜(h)がHigh状態となるため、ソースフォロワ・バッファ32aおよび32bがオン状態となる期間が分散される。そのため、ソースフォロワ・バッファ32aおよび32bを駆動するための電圧Vddの変動も、分散化および平均化される。

0059

このように、各ゲート制御信号S+(1)〜S+(h)、ならびに、各ゲート制御信号S−(1)〜S−(h)と、負荷特性制御信号B(1)〜(h)とを各グループ#1〜#hに対して時間差を持って供給することで、画素部の垂直走査方向に分割した各グループ#1〜#hについて、時間差を持たせた極性反転とバッファアクティブ制御が可能となり、消費電流が時間的に分散化および平均化する。そのため、瞬時過大電流による誤動作や故障などを回避することができる。なお、各グループ#1〜#hの時間差を持たせた駆動による表示特性への影響を抑制するためには、シフトクロックSCKの周波数を、極性反転周波数に対して十分高くすればよい。

0060

ここで、上述のようにして画素部を垂直方向に分割した各グループ#1〜#hを時間差を持って順次駆動した場合、上述の課題において図18を用いて説明したように、1垂直走査期間において画素回路10の駆動が開始および終了される画素部の垂直走査方向の上下端側において、ソースフォロワ・バッファ32aおよび32bに供給する電圧Vddが変動して、画素部の垂直方向で輝度ムラが発生する可能性がある。

0061

(実施形態)
次に、本発明の実施形態について説明する。本実施形態では、上述した既存技術による画素部の垂直走査方向の輝度ムラを解消するために、画素部の垂直走査方向の外側に対して、画素部を駆動するための電流源の電流を消費する電流消費手段を設ける。この電流消費手段によって、上述の既存技術において画素部の垂直走査方向の一端側および他端側で発生する、画素部に供給する電源電圧Vddの変動を、画素部外で発生させる。これにより、電源電圧Vddが安定した状態で画素部内の各グループ#1〜#hを駆動することが可能となり、画素部の垂直走査方向における輝度ムラを抑制することができる。

0062

なお、本実施形態において、画素部を構成する画素回路は、図1および図2を用いて説明した画素回路10や画素回路10’を適用することができる。以下では、この画素回路として画素回路10を用いる。

0063

図7は、本実施形態による液晶表示装置の一例の構成を概略的に示す。なお、図7において、上述の図4と共通する部分には同一の符号を付して、詳細な説明を省略する。本実施形態においても、図4を用いて説明した既存技術による構成と同様に、画素部全体を、それぞれ複数行からなるグループに分割する。

0064

本実施形態では、この既存技術による構成に対して、図7に示されるように、画素部の垂直走査方向における外側に、電流消費手段によるグループ40(以下、電流消費グループ40と呼ぶ)を追加する。さらに、本実施形態においては、画素部の垂直走査方向における両端のグループを、ダミー画素回路を含むグループ41(以下、ダミー画素グループ41と呼ぶ)とする。

0065

電流消費グループ40について、より詳細に説明する。電流消費グループ40は、画素部の各グループ#1〜#hと同等の電流を消費するためのグループであって、画素表示部30および画素表示部30を駆動する構成を持つ必要はない。図8は、電流消費グループ40の一例の構成を示す。この例では、電流消費グループ40は、定電流負荷となるトランジスタTr12をトランジスタTr10およびTr11で共有する2のソースフォロワ・バッファからなる電流消費回路12を含む。

0066

すなわち、電流消費回路12において、トランジスタTr10およびTr11それぞれのゲートに対して配線34aおよび34bが接続され、正極性のゲート制御信号S+および負極性のゲート制御信号S−が供給される。トランジスタTr10およびTr11のドレインには、それぞれ電源電圧Vddが供給される。また、トランジスタTr10およびTr11のソースがトランジスタTr12のドレインに共通して接続される。トランジスタTr12のゲートが配線33に接続されて負荷特性制御信号Bが供給される。

0067

この図8の構成によれば、正極性のゲート制御信号S+および負極性のゲート制御信号S−のHigh状態期間内において、負荷特性制御信号BをHigh状態とすることで、トランジスタTr12に電流が流れ、電流が消費される。このときの電流消費量が画素部における1グループ分の電流消費量と略等しくなるように、各素子の特性などを選択する。

0068

なお、図8に示す構成は一例であって、電流消費グループ40の構成はこの例に限定されるものではない。すなわち、正極性のゲート制御信号S+および負極性のゲート制御信号S−のHigh状態期間内において、負荷特性制御信号BをHigh状態とすることで電流が消費されるような構成であれば、他の構成であってもよい。また、図8に示される電流消費回路12を行方向に複数配列してもよい。

0069

次に、ダミー画素グループ41について、より詳細に説明する。ダミー画素グループ41は、画素部を分割した複数のグループのうち、画素部の垂直走査方向の両端のグループにおいて、1または複数行に配列される画素回路10の画素表示部30を無効としたグループである。映像信号による有効表示領域のライン数が、画素部を分割したグループに含まれる行数整数倍ではない場合、当該有効表示領域の端部のラインを含むグループにおいて、表示に寄与しない余りの行が発生する。この余りの行に配列される画素回路10の画素表示部30を無効として、当該グループをダミー画素グループ41とする。

0070

図9は、ダミー画素グループ41に含まれる、画素表示部30を無効したダミー画素回路11の一例の構成を示す。なお、図9において、上述した図1と共通する部分には同一の符号を付して、詳細な説明を省略する。図9に例示されるように、保持容量Cs1およびCs2から正極性および負極性の画素信号電圧Di+およびDi−を読み出すトランジスタTr5およびTr6の出力であるソースと、画素表示部30の画素駆動電極PEとを接続しない構成とする。これにより、画素駆動電極PEに対して正極性および負極性の画素信号電圧Di+およびDi−が供給されず、画素表示部30が無効の状態とされる。

0071

この図9の構成によれば、画素回路10の配線の1箇所のみの変更で、ダミー画素回路11を構成できるので、画素部の製造が容易であると共に、ダミー画素回路11の消費電流量を画素回路10と同等にできる。なお、画素駆動電極PEは、例えば周辺額縁領域短絡させるとよい。また、図9の構成において、データ線35aおよび35bを省略することも可能である。

0072

図7に例示される構成によれば、複数行毎のグループに分割された画素部において、垂直走査方向の両端のグループがそれぞれダミー画素グループ41とされ、画素部がこれら2のダミー画素グループ41を含む(2+h)個のグループに分割される。画素部の垂直走査方向の一端のダミー画素グループ41の途中の行から、他端のダミー画素グループ41の途中の行までが、映像信号の有効表示領域に対応する有効表示画素部であって、通常の画素回路10が配列される。

0073

画素部の垂直走査方向の両端の外側に、それぞれ電流消費グループ40が設けられる。図7では、電流消費グループ40が画素部の垂直走査方向の両端側に1グループずつ設けられているように示されているが、実際には、画素部の垂直走査方向の両端側に、1または複数の電流消費グループ40が設けられる。図7の例では、画素部の垂直走査方向の両端側に、それぞれ9段の電流消費グループ40が設けられている。

0074

なお、電流消費グループ40は、液晶表示装置の実際のデバイスにおいて、画素部に隣接して配置する必要はない。すなわち、電流消費グループ40は、正極性のゲート制御信号S+および負極性のゲート制御信号S−、ならびに、負荷特性制御信号Bが供給可能であれば、配置位置は限定されない。電流消費グループ40は、画素部に隣接して配置してもよいし、画素部から離れた位置に配置してもよい。さらには、電流消費グループ40を液晶表示装置外に配置してもよい。さらにまた、電流消費グループ40は、図8の構成に限らず、例えば全ての画素回路がダミー画素回路11からなるグループを設けて電流消費グループ40とすることも考えられる。

0075

図10は、図7に示した各部の動作の例を示すタイムチャートである。図10(a)は、各シフトレジスタ20a、20bおよび20cに供給されるシフトクロックSCKを示す。

0076

図10(b)〜図10(f)は、正極性のゲート制御信号S+と、当該正極性のゲート制御信号S+がシフトクロックSCKに従い順次シフトされた各正極性のゲート制御信号S+(1)〜S+(h+10)を示す。

0077

図10(b)は、シフトレジスタ20aに入力される、所定期間においてHigh状態とされた正極性のゲート制御信号S+と、画素部の垂直走査方向の上端側の電流消費グループ40に対して出力される各正極性のゲート制御信号S+(1)〜S+(9)とを示す。図10(c)および図10(e)は、画素部の垂直走査方向の上端および下端の各ダミー画素グループ41に対してそれぞれ出力される各正極性のゲート制御信号S+(10)およびS+(h+1)を示す。図10(d)は、有効表示画素部内の各グループ#1〜#hに対してそれぞれ出力される各正極性のゲート制御信号S+(11)〜S+(h)を示す。また、図10(f)は、画素部の垂直走査方向の下端側の電流消費グループ40に対して出力される各正極性のゲート制御信号S+(h+2)〜S+(h+10)を示す。

0078

図10(g)〜図10(k)は、上述の図10(b)〜図10(f)の各正極性のゲート制御信号S+に対応する、負極性のゲート制御信号S−と、当該正負性のゲート制御信号S−がシフトクロックSCKに従い順次シフトされた各負極性のゲート制御信号S−(1)〜S+(h+10)を示す。

0079

図10(l)〜図10(p)は、負荷特性制御信号Bと、当該負荷特性制御信号BがシフトクロックSCKに従い順次シフトされた各負荷特性制御信号B(1)〜B(h+10)を示す。図10(l)は、シフトレジスタ20cに入力される負荷特性制御信号Bと、画素部の垂直走査方向の上端側の電流消費グループ40に対して出力される各負荷特性制御信号B(1)〜B(9)とを示す。なお、負荷特性制御信号Bは、正極性のゲート制御信号S+および負極性のゲート制御信号S−のHigh状態の期間内でHigh状態とされた信号である。

0080

図10(m)および図10(o)は、画素部の垂直走査方向の上端および下端の各ダミー画素グループ41に対してそれぞれ出力される各負荷特性制御信号B(10)およびB(h+1)を示す。図10(n)は、有効表示画素部内の各グループ#1〜#hに対してそれぞれ出力される各負荷特性制御信号B(11)〜B(h)を示す。また、図10(p)は、画素部の垂直走査方向の下端側の電流消費グループ40に対して出力される負荷特性制御信号B(h+2)〜B(h+10)を示す。

0081

シフトレジスタ20aは、シフトクロックSCKに同期して、入力された所定期間においてHigh状態とされたゲート制御信号S+を、例えばシフトクロックSCKの1クロックずつシフトさせて、各ゲート制御信号S+(1)、S+(2)、…、S+(h+10)を順次出力とする。したがって、画素部の上端側の電流消費グループ40、画素部の上端のダミー画素グループ41、有効表示画素部内のグループ#1〜#h、画素部の下端のダミー画素グループ41、ならびに、画素部の下端側の電流消費グループ40のそれぞれに、シフトクロックSCKの1クロック毎の時間差を持って順次High状態とされた各ゲート制御信号S+(1)、S+(2)、…、S+(h+10)が入力される。これは、シフトレジスタ20bにおいても同様である。

0082

また、シフトレジスタ20cは、入力された負荷特性制御信号BをシフトクロックSCKに従いシフトさせて、シフトレジスタ20aおよび20bからそれぞれ出力される各ゲート制御信号S+(1)、S+(2)、…、S+(h+10)、ならびに、各ゲート制御信号S−(1)、S−(2)、…、S−(h+10)のHigh状態期間内でHigh状態の各負荷特性制御信号B(1)、B(2)、…、B(h+10)を出力する。

0083

先ず、画素部の垂直走査方向における上端側の9段の電流消費グループ40のうち第1の電流消費グループ40に対して、例えばHigh状態の正極性のゲート制御信号S+(1)を入力する。それと共に、当該正極性のゲート制御信号S+(1)のHigh状態の期間内に、当該第1の電流消費グループ40に対してHigh状態の負荷特性制御信号B(1)を入力したものとする。この場合、トランジスタTr10およびTr13がオン状態となり、電流消費回路12において1グループ分の電流が流れて電源電圧Vddが変動する。次に、シフトクロックSCKが1クロック分進むと、同様にして次段である第2の電流消費グループ40に含まれる電流消費回路12が動作して1グループ分の電流が流れ、第1の電流消費グループ40において流れる電流と合わせて2グループ分の電流が流れ、この電流に応じて電源電圧Vddが変動(低下)する。

0084

なお、負極性のゲート制御信号S−(1)の動作については、上述の正極性のゲート制御信号S+(1)と同様であるので、ここでの説明を省略する。

0085

ここで、各ゲート制御信号S+(1)〜S+(h+10)をシフトクロックSCKの1クロックずつシフトさせて各グループに入力する場合、例えば正極性のゲート制御信号S+のHigh状態期間のクロック数分だけ、各画素回路10が同時にオン状態となる。そのため、電流消費グループ40において電源電圧Vddの変動を吸収するためには、この正極性のゲート制御信号S+のHigh状態期間のクロック数分だけ電流消費グループ40を配置する必要がある。図7の例では、9段の電流消費グループ40が配置されている。

0086

正極性のゲート制御信号S+のHigh状態期間のクロック数分だけ電流消費グループ40が動作した時点で、電源電圧Vddが安定し、一定値となる。次に、1グループ分のダミー画素回路11に対して、High状態の正極性のゲート制御信号S+(10)または負極性のゲート制御信号S−(10)を入力すると共に、この信号のHigh状態の期間内に、High状態の負極特性制御信号B(10)を入力する。

0087

さらにその次に、有効表示画素部内の各グループ#1〜#hに対して、各正極性のゲート制御信号S+(11)〜S+(h)または各負極性のゲート制御信号S−(11)〜S−(h)を入力すると共に、これらの信号のHigh状態の期間内に、High状態の各負極特性制御信号B(11)〜B(h)を入力する。これにより、有効表示画素部内の各グループ#1〜#hの画素回路10が駆動され、各グループ#1〜#hに対して電流が供給される。

0088

この、有効表示画素部内の各グループ#1〜#hに電源電圧Vddが供給されている時点では、電源電圧Vddが既に安定状態となっている。そのため、電源電圧Vddの差に起因する有効表示画素部における垂直走査方向の輝度ムラを抑制することができる。

0089

画素部の最終行側においても、同様である。すなわち、有効表示画素部内において各グループ#1〜#hに対して入力される各正極性のゲート制御信号S+(11)〜S+(h)または各負極性のゲート制御信号S−(11)〜S−(h)と、各負極特性制御信号B(11)〜B(h)とが、1クロックずつシフトして順次Low状態とされる。これにより、各グループ#1〜#hに対する電流の供給が順次停止される。

0090

この時点において、画素部の垂直走査方向における下端側のダミー画素グループ41と電流消費グループ40とに入力される各正極性のゲート制御信号S+(h+1)〜S+(h+10)または各負極性のゲート制御信号S−(h+1)〜S−(h+10)と、各負極特性制御信号B(h+1)〜B(h+10)とが1クロックずつシフトして順次High状態とされる。そのため、電源電圧Vddは、安定状態を保っている。

0091

そして、画素部の垂直走査方向における下端側のダミー画素グループ41および各電流消費グループ40に対して入力される各正極性のゲート制御信号S+(h+1)〜S+(h+10)または各負極性のゲート制御信号S−(h+1)〜S−(h+10)と、各負極特性制御信号B(h+1)〜B(h+10)とが、1クロックずつシフトして順次Low状態とされる。これにより、電源電圧Vddが変動(上昇)する。

0092

このように、本実施形態によれば、画素部における有効表示画素部を含む、垂直走査方向の先頭のグループ#1に対する電流の供給の開始前に、電流消費グループ40に対して電流の供給を行う。また、垂直走査方向の後端のグループ#hに対する電流の供給の開始後に、電流消費グループ40に対する電流の供給を開始するようにしている。

0093

図11は、本実施形態を実施した場合の画面の垂直走査方向の輝度ムラについて、既存技術による輝度ムラと比較して概略的に示す。図11(a)は、図4を用いて説明した、既存技術による電源電圧Vddおよび輝度ムラの例を示す。既存技術では、最初に画素部内のグループ#1に対して入力される正極性のゲート制御信号S+(1)および負極性のゲート制御信号S−(1)と、負極特性制御信号B(1)とをHigh状態とし、以降、画素部内のグループ#2、#3、…、#hの順に、順次、各信号をHigh状態としている。そのため、画素部内において、垂直走査方向の上端側および下端側で電源電圧Vddが変動し、画像50aおよび50bにそれぞれ示されるように、画面内の上端側および下端側で輝度ムラが発生している。

0094

図11(b)は、本実施形態による電源電圧Vddおよび輝度ムラの例を示す。既存技術に対して、本実施形態では、最初に、画素部外の電流消費グループ40に入力される各正極性のゲート制御信号S+(1)〜S+(9)および各負極性のゲート制御信号S−(1)〜S−(9)、ならびに、各負荷特性制御信号B(1)〜B(10)を順次High状態とする。そして、電源電圧Vddの変動が収まり電源電圧Vddが安定化した後に、有効表示画素部内の各グループ#1〜#hに対して入力される各正極性のゲート制御信号S+(11)〜S+(h)または各負極性のゲート制御信号S−(11)〜S−(h)と、各負極特性制御信号B(11)〜B(h)とを順次High状態としている。電源電圧Vddの変動が画面外で発生するため、画像51に例示されるように、画面内の垂直走査方向における輝度ムラの発生が抑制される。

0095

なお、上述では、電流消費グループ40およびダミー画素グループ41がそれぞれ画素部の垂直走査方向に対する上下端側に配置されるように説明したが、これはこの例に限定されない。すなわち、電流消費グループ40およびダミー画素グループ41を、画素部の垂直走査方向に対する上下端側のうち何れか一方にのみ配置してもよい。また、電流消費グループ40を上下端側にそれぞれ配置して、ダミー画素グループ41を上下端側の何れか一方に配置してもよいし、ダミー画素グループ41を上下端側にそれぞれ配置し、電流消費グループ40を上下端側の何れか一方に配置してもよい。

0096

(実施形態に適用可能な、水平方向の駆動動作
次に、実施形態に適用可能な、水平方向の駆動動作について説明する。図12は、実施形態に係る液晶表示装置1の一例の構成を、水平ドライバ回路を中心に示す。

0097

液晶表示装置1において、画素回路101,1〜10m,nがマトリクス状に配置されて有効表示画素部が構成される。より詳細には、各画素回路101,1〜10m,nは、正極性の画素信号電圧D1+〜Dm+および負極性の画素信号電圧D1−〜Dm−をそれぞれ供給する2系統毎のデータ線35a1〜35amおよび35b1〜35bmと、走査パルスG1〜Gnを供給する行走査線311〜35nとの交差部にそれぞれ配置されている。

0098

有効表示画素部に対して垂直走査方向の上下にダミー画素回路111,1〜11m,1およびダミー画素回路111,2〜11m,2が配置されて、有効表示画素部と共に画素部を構成する。また、電流消費回路121および122が画素部外に配置される。

0099

なお、以下では、特に個体を区別する必要のない場合、画素回路101,1〜10m,nを画素回路10として、ダミー画素回路111,1〜11m,1およびダミー画素回路111,2〜11m,2をダミー画素回路11として、また、電流消費回路121および122を電流消費回路12として代表させて、それぞれ記述する。

0100

各画素回路10、ダミー画素回路11および電流消費回路12には、図示されない電源入力端子から供給された電源電圧VddおよびVssが供給される。また、共通電圧入力端から共通電圧Vcomが入力され、基準レベルVRに対して、ゲート制御信号S+およびS−のHigh状態の切り替えと同期して、ゲート制御信号S+およびS−と逆相で反転されて各画素回路10およびダミー画素回路11に供給される。

0101

極性切り替え制御回路21bは、上述したシフトレジスタ20a、20bおよび20cに対応する。すなわち、基準クロック2K−に基づきタイミング生成部22で生成されたシフトクロックSCKと、基準電流信号Buf−Curに基づき電流バイアス部23で生成されるバイアス信号とが極性切り替え制御回路21bに供給される。極性切り替え制御回路21bは、これら供給された各信号に基づき、所定のタイミングおよび期間でHigh状態とされた正極性のゲート制御信号S+および負極性のゲート制御信号S−、ならびに、負荷特性制御信号Bを生成する。そして、生成したこれらの信号を、グループ毎に、シフトクロックSCKに従いシフトさせ、垂直走査方向に時間差を持たせて出力する。

0102

グループ毎に正極性のゲート制御信号S+および負極性のゲート制御信号S−、ならびに、負荷特性制御信号Bのタイミングをシフトされた各信号は、それぞれグループが対応する各画素回路10、各ダミー画素回路11および各電流消費回路12に対して、配線34a1、34a2、…、配線34b1、34b2、…、ならびに、配線331、332、…をそれぞれ介して供給される。

0103

垂直シフトレジスタレベルシフタ21aに対して、垂直走査の開始を示す信号VSTと、垂直走査のタイミングを制御する垂直クロックVCK1およびVCK2と、制御信号UD_CTLとが供給される。さらに、図示は省略するが、水平同期信号HDおよび水平クロックHCKも、垂直シフトレジスタ/レベルシフタ21aに供給される。垂直シフトレジスタ/レベルシフタ21aは、供給された各信号に基づき、各走査パルスG1〜Gnを生成し、1垂直走査周期で順次出力して、行走査線311〜31nを介して各画素回路10に供給する。

0104

一方、水平シフトレジスタ27、1ラインラッチ部26、コンパレータ25および階調カウンタ28は、水平ドライバ回路を構成する。水平ドライバ回路は、アナログスイッチ24と共にデータ線駆動回路を構成し、各画素毎の正極性の画素信号電圧Di+と、負極性の画素信号電圧Di−とをそれぞれ生成して、各画素回路10に供給する。なお、図12では、コンパレータ25が1の構成として示されているが、実際には、コンパレータ25は、画素回路10の各列毎に設けられる。

0105

アナログスイッチ24は、正極性の画素信号電圧Di+および負極性の画素信号電圧Di−のための一対のスイッチ24iをm個、有する。各スイッチ241〜24mの一方(正極性の画素信号電圧Di+に対応)に対して、正極性側の基準ランプ電圧Ref_Ramp(+)がそれぞれ供給される。また、各スイッチ241〜24mの他方(負極性の画素信号電圧Di−に対応)に対して、負極性側の基準ランプ電圧Ref_Ramp(−)がそれぞれ供給される。

0106

階調カウンタ28は、クロックCount_CKをカウントして、複数の階調値水平走査期間内で最小値から最大値まで段階的に変換する基準階調データC−outを水平走査期間毎に出力する。この基準階調データC−outは、コンパレータ25に供給される。階調カウンタ28は、信号Count_Resetにより、水平走査期間毎にカウント値リセットされる。

0107

水平シフトレジスタ27に対して、水平クロックHCKが供給されると共に、画素信号Dxが水平クロックHCKに同期的に、画素順次に供給される。1ラインラッチ部26は、水平シフトレジスタ27に供給された画素信号Dxを、1ライン分、ラッチする。ラッチされた1ライン分の画素信号D1〜Dmは、信号H_REG−SETに従い1ラインラッチ部26から出力され、コンパレータ25に供給される。

0108

コンパレータ25は、1ラインラッチ部26から供給された画素信号D1〜Dmのそれぞれと、階調カウンタ28から供給された基準階調データC−outの値(階調値)とを比較し、両者が一致したタイミングでそれぞれ一致パルスを生成する。各一致パルスは、アナログスイッチ24の各スイッチ241〜24mの制御信号として、アナログスイッチ24に対して出力される。

0109

各スイッチ241〜24mは、後述する信号SW−Startに従い水平走査期間の開始時点で一斉にオン状態とされ、コンパレータ25から一致パルスが供給された時点でオフとされる。これにより、正極性側の基準ランプ電圧Ref_Ramp(+)および、負極性側の基準ランプ電圧Ref_Ramp(−)がサンプリングされ、画素信号Di+およびDi−として各画素回路101,1〜10m,nに供給される。

0110

図13は、図12の水平ドライバ回路の動作を説明するための一例のタイミングチャートを示す。図13において、図13(a)は、水平同期信号HD、図13(b)は、画素DATA、図13(c)は、水平クロックHCKを示す。また、図13(d)は、図13(b)の画素データDATAの1ライン分が1ラインラッチ部26に保持された状態を示す。

0111

図13(e)は、階調カウンタ28に供給するクロックCount_CK、図13(f)は、階調カウンタ28から出力される基準階調データC−outを示す。この例では、図13(f)の図中の数値が階調値を示している。基準階調データC−outは、水平同期信号HDと同期した信号Count_Reset(図示しない)でリセットされ、次の水平周期で再び階調値「0」からカウントが行われる。

0112

図13(g)は、水平同期信号HDに同期してHigh状態となる信号SW−Startを示す。上述したように、信号SW−StartがHigh状態となると、アナログスイッチ24の各スイッチ241〜24mが一斉にオン状態となる。

0113

図13(h)に示される波形SPは、階調レベルに対応した画素列の各スイッチ241〜24mの開閉タイミングを示す。この例では、階調レベル「k」の画素データDATAに対応た開閉タイミングを、波形SP(k)として示している。この波形SPの立ち下がりに応じてアナログスイッチ24の各スイッチ241〜24mがオン状態となり、図13(i)および図13(j)にそれぞれ示されるように、時点Pおよび時点Qでそれぞれ正極性側の基準ランプ電圧Ref_Ramp(+)および、負極性側の基準ランプ電圧Ref_Ramp(−)がサンプリングされ、画素信号Di+およびDi−として各画素回路101,1〜10m,nに供給される。

0114

(実施形態の第1の変形例)
次に、実施形態の第1の変形例について説明する。上述の実施形態では、画素部の垂直走査方向の上端側および下端側に、電流消費グループ40およびダミー画素グループ41をそれぞれ配していたが、これはこの例に限定されない。本第1の変形例では、図14に例示されるように、画素部の垂直走査方向の上端側および下端側に電流消費グループ40のみを配置する。

0115

例えば、映像信号による有効表示領域のライン数が、画素部を分割したグループに含まれる行数の整数倍である場合、当該有効表示領域の端部のラインを含むグループにおいて、表示に寄与しない余りの行は、発生しない。このような場合には、本第1の変形例のように、ダミー画素グループ41を省略することができる。

0116

(実施形態の第2の変形例)
次に、実施形態の第2の変形例について説明する。本第2の変形例では、図15に例示されるように、画素部の垂直走査方向の上端側および下端側に電流消費グループ40を配置せず、ダミー画素グループ41のみを配置する。例えば、画素部内のグループ#1〜#hに対して入力される正極性のゲート制御信号S+(1)〜S+(h)および負極性のゲート制御信号S−(1)〜S−(h)と、負極特性制御信号B(1)〜B(h)とを順次High状態とした場合の、画素部内における垂直走査方向の上端側および下端側での電源電圧Vddの変動が比較的小さい場合には、本第2の変形例のような構成としてもよい。

0117

1液晶表示装置
10,10’画素回路
11ダミー画素回路
12電流消費回路
20a,20b,20cシフトレジスタ
21a垂直シフトレジスタ/レベルシフタ
21b極性切り替え制御回路
24アナログスイッチ
25コンパレータ
26 1ラインラッチ部
27水平シフトレジスタ
28階調カウンタ
30画素表示部
40電流消費グループ
41ダミー画素グループ

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