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技術 スキャンシフト動作中の瞬時電圧ドループを低減するためのシステム及び装置

出願人 エルエスアイコーポレーション
発明者 ナレンドラ・デヴタ-プラサンナサンディープ・クマー・ゴールアルン・ケイ・グンダ
出願日 2013年4月22日 (7年8ヶ月経過) 出願番号 2013-089222
公開日 2013年8月1日 (7年5ヶ月経過) 公開番号 2013-148595
状態 特許登録済
技術分野 電子回路の試験 半導体集積回路
主要キーワード プログラマブル遅延素子 機能接続 機能出力 バイパスマルチプレクサ 電力網内 固定遅延素子 プログラマブルレジスタ 電気的構造
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図面 (11)

課題

スキャンシフト動作中瞬時電圧ドループ(IVD)を低減する。

解決手段

入力クロック信号は、第1及び第2グループクロックゲーティングセル102A、102Bの第1及び第2遅延素子116、132によって第1及び第2遅延時間だけ遅延されて、第1及び第2グループのフリップフロップ104A、104Bに入力される。第1及び第2遅延時間は変更可能であり、これら時間が相違するように設定することにより、第1及び第2遅延時間のFFを異なるタイミングで切り替えて、IVDを低減する。

概要

背景

スキャン設計は、テストデザインDFT)において使用される技法である。スキャンチェーンは、スキャンモード又はスキャンテストモードアサートされているときに、チップ内の全てのフリップフロップロングシフトレジスタとして接続することによって、システムオンチップのようなチップ内に形成することができる。スキャンモードの間、スキャンシフト動作又はスキャン捕捉動作を実施することができる。スキャンシフト動作がイネーブルされると、1つの入力ピンを使用して、テストパターンシリアル入力をスキャンチェーンにロードすることができる。スキャンシフト動作が進行している間、チップ通常動作中断することができる。次のスキャン捕捉動作中、チップの通常動作は、スキャンチェーンにおけるテストパターン、及びチップ内の組み合わせ回路への機能入力に基づいて実施することができる。次に、スキャン捕捉動作の結果を後続スキャンシフト動作中シフトアウトすることができる。該スキャンシフト動作において、チップの正常動作を検証するために、上記結果を予期されるテストパターンと比較することができる。

チップ内の全てのフリップフロップが、テスタ(たとえば外部テスタ)からの入力クロック信号又はスキャンクロック信号に従ってテストパターンのシフトを実行するため、フリップフロップの同時シフトすなわち同時切り替えによって、電力網内に高い瞬時電圧ドループ(IVD)が生じる場合がある。電力網は、チップ上の様々な回路素子電力を供給するのに使用される。高IVDは、スキャンシフト動作の高速な完了を妨げる場合があり、これによってさらなるチップテスト時間及び/又はコストが生じる。

その結果、IVDを低減するための多数の手法が提案されている。そのような手法の1つにおいて、スキャンチェーン内にロードされるテストパターンを変形してIVDを低減することができる。たとえば、0埋め(0-fill)及び/又は1埋め(1-fill)は、スキャンシフト動作中のフリップフロップ遷移回数を低減するのに用いられる自動テストパターン生成(ATPG)技法とすることができる。この技法は、IVDを低減する際に効果的である場合があるが、追加の0及び1を用いたテストパターンの変更を補うために、別のテストパターン、したがってさらなるテスト時間が必要となる場合がある。

このような手法の代わりに、チップの設計を変更することによりIVDを低減することができる。たとえば、フリップフロップ出力ゲーティング技法では、フリップフロップ出力はスキャンシフト動作中、ゲートオフされる場合があり、それによって、フリップフロップ出力によって駆動される回路素子(たとえば組み合わせ回路内の論理ゲート)が、スキャンシフト動作中、フリップフロップの変化を一切受けないようにすることができる。別の例では、スキャンチェーン内のフリップフロップを、機能接続及びスキャン接続のために別個出力ピンを有するように設計することができる。結果として、フリップフロップの機能出力が、スキャンシフト動作中変化しないことができ、それによってIVDを低減する。

概要

スキャンシフト動作中の瞬時電圧ドループ(IVD)を低減する。入力クロック信号は、第1及び第2グループクロックゲーティングセル102A、102Bの第1及び第2遅延素子116、132によって第1及び第2遅延時間だけ遅延されて、第1及び第2グループのフリップフロップ104A、104Bに入力される。第1及び第2遅延時間は変更可能であり、これら時間が相違するように設定することにより、第1及び第2遅延時間のFFを異なるタイミングで切り替えて、IVDを低減する。

目的

スキャンシフト動作中、クロックゲーティングセルの第1グループ102Aのクロックゲーティングセル106A〜106Nは、それらのそれぞれの第1遅延素子116A〜116Nを使用して、第1期間(たとえば、数ナノ秒)だけ遅延された入力クロック信号138を、それぞれのCOピン114A〜114Nを介してフリップフロップの第1グループ104Aに提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

論理装置であって、入力クロック信号を受信する第1グループクロックゲーティングセルであって、該ク該第1グループの各クロックゲーティングセルは、当該論理装置のスキャンシフト動作中、第1のプログラム可能遅延入力に基づいて第1期間だけ入力クロック信号を遅延させるように構成される第1プログラマブル遅延素子を備えている、第1グループのクロックゲーティングセルと、第1グループのクロックゲーティングセルに接続される第1グループのフリップフロップと、入力クロック信号を受信する第2グループのクロックゲーティングセルであって、該第2グループの各クロックゲーティングセルは、スキャンシフト動作中、第2プログラマブル遅延入力に基づいて、第1期間とは異なる第2期間だけ入力クロック信号を遅延させるように構成される第2プログラマブル遅延素子を備えている、第2グループのクロックゲーティングセルと、第2グループのクロックゲーティングセルに接続される第2グループのフリップフロップとを備え、第1グループのフリップフロップ及び第2グループのフリップフロップは、スキャンシフト動作中、第1期間だけ遅延された入力クロック信号及び第2期間だけ遅延された入力クロック信号をそれぞれ受信するように構成され、当該論理装置は、更に、第1遅延素子及び第2遅延素子に接続されるフィードバック回路であって、スキャンシフト動作に関連する瞬時電圧ドループに基づいて、第1プログラマブル遅延入力及び第2プログラマブル遅延入力を生成するように構成されるフィードバック回路を備えることを特徴とする、論理装置。

請求項2

請求項1記載の論理装置において、第1グループのクロックゲーティングセルのそれぞれは、機能モードイネーブル信号及び入力クロック信号を受信するANDゲートと、ANDゲート及び第1遅延素子に接続され、スキャンシフト動作中、第1期間だけ遅延された入力クロック信号を選択するように構成されるマルチプレクサとを備え、第2グループのクロックゲーティングセルのそれぞれは、機能モードイネーブル信号及び入力クロック信号を受信するANDゲートと、ANDゲート及び第2遅延素子に接続され、スキャンシフト動作中、第2期間だけ遅延された入力クロック信号を選択するように構成されるマルチプレクサとを備えていることを特徴とする、論理装置。

請求項3

請求項1又は2記載の論理装置において、第1グループのフリップフロップの数は、第2グループのフリップフロップの数に等しく、第1遅延素子及び第2遅延素子のそれぞれは、遅延バッファを備え、入力クロック信号はテスタモジュールによって生成及び転送される、ことを特徴とする、論理装置。

請求項4

請求項1から3のいずれか一項に記載の論理装置において、フィードバック回路は、スキャンシフト動作中、瞬時電圧ドループを検出する電圧センサと、瞬時電圧ドループに関連付けられる少なくとも1つの閾値を格納する複数のプログラマブルレジスタと、電圧センサ及び複数のプログラマブルレジスタに接続される状態機械であって、瞬時電圧ドループ及び該瞬時電圧ドループに関連付けられる少なくとも1つの閾値に基づいて第1プログラマブル遅延入力及び第2プログラマブル遅延入力を生成するように構成される状態機械と、を備えることを特徴とする、論理装置。

請求項5

請求項1〜4のいずれか一項に記載の論理装置であって、更に、第1グループのクロックゲーティングセルに接続され、スキャンシフト動作中、第1期間だけ遅延された入力クロック信号を第1グループのフリップフロップに転送するように構成される第1グループのバイパスマルチプレクサと、第2グループのクロックゲーティングセルに接続され、スキャンシフト動作中、第2期間だけ遅延された入力クロック信号を第2グループのフリップフロップに転送するように構成される第2グループのバイパスマルチプレクサと、を備える、論理装置。

請求項6

請求項5記載の論理装置において、第1グループのバイパスマルチプレクサ及び第2グループのバイパスマルチプレクサの各マルチプレクサは、当該論理装置の通常動作モード中、それぞれの論理回路によって内部的に生成されるゲーティングされたクロック信号を転送するように構成されていることを特徴とする、論理装置。

請求項7

論理装置であって、入力クロック信号を受信する第1グループのクロックゲーティングセルであって、該第1グループの各クロックゲーティングセルは、当該論理装置のスキャンシフト動作中、入力クロック信号を第1期間だけ遅延させるように構成される第1プログラマブル遅延素子を備えている、第1グループのクロックゲーティングセルと、第1グループのクロックゲーティングセルに接続される第1グループのフリップフロップと、入力クロック信号を受信する第2グループのクロックゲーティングセルであって、該第2グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第2期間だけ遅延させるように構成される第2プログラマブル遅延素子を備えている、第2グループのクロックゲーティングセルと、第2グループのクロックゲーティングセルに接続される第2グループのフリップフロップであって、第1グループのフリップフロップ及び第2グループのフリップフロップは、スキャンシフト動作中、第1期間だけ遅延された入力クロック信号及び第2期間だけ遅延された入力クロック信号をそれぞれ受信するように構成される、第2グループのフリップフロップと、第1プログラマブル遅延素子及び第2プログラマブル遅延素子に接続され、スキャンシフト動作に関連する瞬時電圧ドループに基づいて、第1期間及び第2期間を計算するように構成される、フィードバック回路とを備えていることを特徴とする、論理装置。

請求項8

請求項7記載の論理装置において、フィードバック回路は、スキャンシフト動作中、瞬時電圧ドループを検出するように構成される電圧センサと、瞬時電圧ドループに関連付けられる少なくとも1つの閾値を保持するよう構成された複数のプログラマブルレジスタと、電圧センサ及び複数のプログラマブルレジスタに接続される状態機械であって、瞬時電圧ドループ及び該瞬時電圧ドループに関連付けられる少なくとも1つの閾値に基づいて、第1期間及び第2期間を計算するように構成された状態機械とを備えていることを特徴とする、論理装置。

請求項9

論理装置のスキャンシフト動作中、瞬時電圧ドループを低減させるための方法であって、(a)第1遅延クロック信号を生成するために、スキャンシフト動作中、第1期間だけ入力クロック信号を遅延させるステップと、(b)スキャンシフト動作中、第1遅延クロック信号を用いて第1グループのフリップフロップを駆動するステップと、(c)第2遅延クロック信号を生成するために、スキャンシフト動作中、第1期間とは異なる第2期間だけ入力クロック信号を遅延させるステップと、(d)スキャンシフト動作中、第2遅延クロック信号を用いて第2グループのフリップフロップを駆動するステップと、(e)第1期間及び第2期間の内少なくとも1つを動的に調整するために、第1グループのフリップフロップ及び第2グループのフリップフロップの動作に基づいて、フィードバックモニタリングするステップと、を備えていることを特徴とする、方法。

請求項10

第1期間及び第2期間をプログラム可能に設定するステップを更に備える、請求項9記載の方法。

請求項11

前記モニタリングするステップが、スキャンシフト動作に関連した瞬時電圧ドループを表わす電圧を測定することを含む、請求項9又は10記載の方法。

請求項12

請求項9から11のいずれか一項に記載の方法であって、更に、入力クロック信号を遅延なしで用いて、第1グループのフリップフロップ及び第2グループのフリップフロップについてスキャン捕捉動作を実行するステップを備えることを特徴とする、方法。

技術分野

0001

本発明の実施の形態は、電子工学の分野に関する。より詳細には、本発明の実施の形態は、テストデザイン(design for test)(DFT)のシステム及び装置に関する。

背景技術

0002

スキャン設計は、テスト用デザイン(DFT)において使用される技法である。スキャンチェーンは、スキャンモード又はスキャンテストモードアサートされているときに、チップ内の全てのフリップフロップロングシフトレジスタとして接続することによって、システムオンチップのようなチップ内に形成することができる。スキャンモードの間、スキャンシフト動作又はスキャン捕捉動作を実施することができる。スキャンシフト動作がイネーブルされると、1つの入力ピンを使用して、テストパターンシリアル入力をスキャンチェーンにロードすることができる。スキャンシフト動作が進行している間、チップ通常動作中断することができる。次のスキャン捕捉動作中、チップの通常動作は、スキャンチェーンにおけるテストパターン、及びチップ内の組み合わせ回路への機能入力に基づいて実施することができる。次に、スキャン捕捉動作の結果を後続スキャンシフト動作中シフトアウトすることができる。該スキャンシフト動作において、チップの正常動作を検証するために、上記結果を予期されるテストパターンと比較することができる。

0003

チップ内の全てのフリップフロップが、テスタ(たとえば外部テスタ)からの入力クロック信号又はスキャンクロック信号に従ってテストパターンのシフトを実行するため、フリップフロップの同時シフトすなわち同時切り替えによって、電力網内に高い瞬時電圧ドループ(IVD)が生じる場合がある。電力網は、チップ上の様々な回路素子電力を供給するのに使用される。高IVDは、スキャンシフト動作の高速な完了を妨げる場合があり、これによってさらなるチップテスト時間及び/又はコストが生じる。

0004

その結果、IVDを低減するための多数の手法が提案されている。そのような手法の1つにおいて、スキャンチェーン内にロードされるテストパターンを変形してIVDを低減することができる。たとえば、0埋め(0-fill)及び/又は1埋め(1-fill)は、スキャンシフト動作中のフリップフロップ遷移回数を低減するのに用いられる自動テストパターン生成(ATPG)技法とすることができる。この技法は、IVDを低減する際に効果的である場合があるが、追加の0及び1を用いたテストパターンの変更を補うために、別のテストパターン、したがってさらなるテスト時間が必要となる場合がある。

0005

このような手法の代わりに、チップの設計を変更することによりIVDを低減することができる。たとえば、フリップフロップ出力ゲーティング技法では、フリップフロップ出力はスキャンシフト動作中、ゲートオフされる場合があり、それによって、フリップフロップ出力によって駆動される回路素子(たとえば組み合わせ回路内の論理ゲート)が、スキャンシフト動作中、フリップフロップの変化を一切受けないようにすることができる。別の例では、スキャンチェーン内のフリップフロップを、機能接続及びスキャン接続のために別個出力ピンを有するように設計することができる。結果として、フリップフロップの機能出力が、スキャンシフト動作中変化しないことができ、それによってIVDを低減する。

発明が解決しようとする課題

0006

しかしながら、上記した双方の技法は、さらなるハードウェアを必要し、且つ/又はチップの性能を低下させる場合がある。

課題を解決するための手段

0007

スキャンシフト動作中の瞬時電圧ドループ(IVD)を低減するためのシステム及び装置を開示する。本発明の1つの態様によれば、論理装置のスキャンシフト動作中のIVDを低減するためのシステムは、入力クロック信号を受信するように構成されるクロックゲーティングセルの第1グループを備える。クロックゲーティングセルの第1グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第1期間だけ遅延させるように構成される第1遅延素子を備える。さらに、本システムは、クロックゲーティングセルの第1グループに接続されるフリップフロップの第1グループを備える。

0008

本システムは、入力クロック信号を受信するように構成されるクロックゲーティングセルの第2グループも備える。クロックゲーティングセルの第2グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第2期間だけ遅延させるように構成される第2遅延素子を備える。さらに、本システムは、クロックゲーティングセルの第2グループに接続される、フリップフロップの第2グループを備える。ここで、フリップフロップの第1グループ及びフリップフロップの第2グループはそれぞれ、スキャンシフト動作中、第1期間だけ遅延された入力クロック信号及び第2期間だけ遅延された入力クロック信号を受信するように構成される。

0009

本発明の別の実施態様では、論理装置のスキャンシフト動作中のIVDを低減するためのシステムは、入力クロック信号を受信するように構成されるクロックゲーティングセルの第1グループを備える。ここで、クロックゲーティングセルの第1グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第1期間だけ遅延させるように構成される第1遅延素子を備える。本システムは、クロックゲーティングセルの第1グループに接続され、スキャンシフト動作中、第1期間だけ遅延された入力クロック信号を転送するように構成されるバイパスマルチプレクサの第1グループと、バイパスマルチプレクサの第1グループに接続される、フリップフロップの第1グループとをさらに備える。

0010

本システムは、入力クロック信号を受信するように構成されるクロックゲーティングセルの第2グループも備える。ここで、クロックゲーティングセルの第2グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第2期間だけ遅延させるように構成される第2遅延素子を備える。さらに、本システムは、クロックゲーティングセルの第2グループに接続され、スキャンシフト動作中、第2期間だけ遅延された入力クロック信号を転送するように構成されるバイパスマルチプレクサの第2グループと、バイパスマルチプレクサの第2グループに接続される、フリップフロップの第2グループとを備える。フリップフロップの第1グループ及びフリップフロップの第2グループはそれぞれ、スキャンシフト動作中、第1期間だけ遅延された入力クロック信号及び第2期間だけ遅延された入力クロック信号を受信するように構成される。

0011

さらに別の実施態様では、論理装置のスキャンシフト動作中のIVDを低減するための装置は、入力クロック信号を受信するように構成されるクロックゲーティングセルの第1グループと、該クロックゲーティングセルの第1グループに接続される、フリップフロップの第1グループとを備える。ここで、クロックゲーティングセルの第1グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第1期間だけ遅延させるように構成される第1プログラマブル遅延素子を備える。

0012

本装置は、入力クロック信号を受信するように構成されるクロックゲーティングセルの第2グループと、該クロックゲーティングセルの第2グループに接続される、フリップフロップの第2グループとをさらに備える。ここで、クロックゲーティングセルの第2グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第2期間だけ遅延させるように構成される第2プログラマブル遅延素子を備える。フリップフロップの第1グループ及びフリップフロップの第2グループはそれぞれ、スキャンシフト動作中、第1期間だけ遅延された入力クロック信号及び第2期間だけ遅延された入力クロック信号を受信するように構成される。さらに、本装置は、第1プログラマブル遅延素子及び第2プログラマブル遅延素子に接続され、IVDに基づいて第1期間及び第2期間を計算するように構成されるフィードバック回路を備える。

0013

本明細書において開示するシステム及び装置は、様々な態様を達成するための任意の手段で実施することができ、添付の図面及び以下の詳細な説明から他の特徴が明らかとなるであろう。
図面を参照して、本明細書において様々な好ましい実施形態を説明する。

図面の簡単な説明

0014

1つの実施形態による、論理装置のスキャンシフト動作中のIVDを低減するための例示的なシステムを示す図である。
図1の第1遅延素子を有するクロックゲーティングセルの例示的な回路を示す図である。
図1のシステムに供給される様々な信号のタイミング図である。
図1の第2遅延素子を有するクロックゲーティングセルの例示的な回路を示す図である。
図1のシステムに供給される様々な信号のタイミング図である。
図1の第1遅延素子を有するクロックゲーティングセルの別の例示的な回路を示す図である。
図1の第2遅延素子を有するクロックゲーティングセルの別の例示的な回路を示す図である。
1つの実施形態による、論理装置のスキャンシフト動作中のIVDを低減するための例示的な装置を示す図である。
1つの実施形態による、論理装置のスキャンシフト動作中のIVDを低減するための別の例示的なシステムを示す図である。
1つの実施形態による、論理装置のスキャンシフト動作中のIVDを低減するための別の例示的なシステムを示す図である。

実施例

0015

スキャンシフト動作中の瞬時電圧ドループ(IVD)を低減するためのシステム及び装置を開示する。本発明の実施形態の以下の詳細な説明において、本明細書の一部を成す添付の図面を参照し、本発明を実施することができる具体的な実施形態を例示として示す。これらの実施形態を、当業者が本発明を実施するのに十分詳細に説明するが、他の実施形態が利用可能であり、本発明の範囲から逸脱することなく変更を行うことができることを理解されたい。したがって、以下の詳細な説明は、限定の意味で解釈されるべきではなく、本発明の技術的範囲は添付の特許請求の範囲によってのみ定義される。

0016

図1は、1つの実施形態による、論理装置(たとえば、システムオンチップ等)のスキャンシフト動作中の瞬時電圧ドループ(IVD)を低減するための例示的なシステム100を示している。図1では、システム100は、クロックゲーティングセルの第1グループ102Aと、クロックゲーティングセルの第2グループ102Bと、フリップフロップの第1グループ104Aと、フリップフロップの第2グループ104Bとを備える。クロックゲーティングセルの第1グループ102Aは、クロックゲーティングセル(CGC)106A〜106Nを備え、クロックゲーティングセルの第2グループ102Bはクロックゲーティングセル(CGC)122A〜122Nを備える。

0017

クロックゲーティングセ106A〜106Nはそれぞれ第1遅延素子116A〜116Nを備える。クロックゲーティングセル122A〜122Nはそれぞれ第2遅延素子132A〜132Nを備える。第1遅延素子116A〜116N及び第2遅延素子132A〜132Nのそれぞれは、遅延バッファとすることができる。フリップフロップの第1グループ104Aはフリップフロップ118A〜118Nを備え、フリップフロップの第2グループ104Bはフリップフロップ134A〜134Nを備える。1つの実施形態では、フリップフロップの第1グループ104A及びフリップフロップの第2グループ104Bは、実質的に等しい数のフリップフロップを備えることができる。

0018

図1は、クロックゲーティングセルの第1グループ102Aと、クロックゲーティングセルの第2グループ102Bとを備えるシステム100を示しているが、システム100はクロックゲーティングセルの3つ以上のグループを備えることができることが理解される。ここで、クロックゲーティングセルの各グループは等しい期間の遅延素子を共有し、フリップフロップのグループに接続される。

0019

図示するように、クロックゲーティングセルの第1グループ102Aのクロック入力CIピン又はノード112A〜112N、及びクロックゲーティングセルの第2グループ102Bのクロック入力(CI)ピン128A〜128Nは、入力クロック信号138を受信するように構成される。入力クロック信号138は、システム100に接続されるテスタモジュール140(たとえば、外部テスタ)によって生成及び転送されるクロック信号とすることができる。さらに、クロックゲーティングセルの第1グループ102Aのスキャンシフトイネーブル(SE)ピン又はノード108A〜108N、及びクロックゲーティングセルの第2グループ102Bのスキャンシフトイネーブル(SE)ピン124A〜124Nは、スキャンシフトイネーブル(SE)信号142を受信するように構成される。

0020

さらに、クロックゲーティングセルの第1グループ102Aのイネーブル(EN)ピン又はノード110A〜110Nは、フリップフロップ120A〜Nの出力からの機能モードイネーブル信号を受信するように構成される。同様に、クロックゲーティングセルの第2グループ102Bのイネーブル(EN)ピン又はノード126A〜Nは、フリップフロップ136A〜136Nの出力からの機能モードイネーブル信号を受信するように構成される。さらに、図示されるように、クロックゲーティングセルの第1グループ102Aのクロック出力(CO)ピン又はノード114A〜114Nは、フリップフロップの第1グループ104Aに接続され、クロックゲーティングセルの第2グループ102Bのクロック出力(CO)ピン又はノード130A〜130Nは、フリップフロップの第2グループ104Bに接続される。

0021

1つの例示的な動作では、論理装置のスキャンモードがアサートされると、システム100によってスキャンシフト動作及びスキャン捕捉動作が実施される。SE信号142が論理ハイ(logical hi)である場合、スキャンシフト動作がイネーブルされる。スキャンシフト動作中、クロックゲーティングセルの第1グループ102Aのクロックゲーティングセル106A〜106Nは、それらのそれぞれの第1遅延素子116A〜116Nを使用して、第1期間(たとえば、数ナノ秒)だけ遅延された入力クロック信号138を、それぞれのCOピン114A〜114Nを介してフリップフロップの第1グループ104Aに提供する。1つの実施形態では、第1遅延素子116A〜116Nは、スキャンシフト動作中、入力クロック信号138を第1期間だけ遅延させるように構成される。

0022

同様に、論理装置のスキャンシフト動作中、クロックゲーティングセルの第2グループ102Bの第2遅延素子132A〜132Nは、入力クロック信号138を第2期間(たとえば、数ナノ秒)だけ遅延するように構成される。第2期間は第1期間と等しくないことが理解される。結果として、クロックゲーティングセルの第2グループ102Bは第2期間だけ遅延された入力クロック信号138を、スキャンシフト動作中、フリップフロップの第2グループ104Bに提供する。

0023

スキャンシフト動作中、フリップフロップの第1グループ104Aへの入力クロック信号138は第1期間だけ遅延され、フリップフロップの第2グループ104Bへの入力クロック信号138は第2期間だけ遅延されるため、フリップフロップ118A〜118Nは、フリップフロップ134A〜134Nが該フリップフロップ134A〜134Nのシフト動作を行うのとは異なる時点でフリップフロップ118A〜118Nのシフト動作を行う。フリップフロップの2つのグループが2つの異なる時点にそれらのシフト動作を行うため、論理装置の電力網への負荷がフリップフロップの2つのグループ間で分割される。続いて、これは論理装置の電力網におけるIVDを、該論理装置のスキャンシフト動作中、大幅に低減するのに役立つことができ、これによってスキャンシフト動作がより高速に完了することが可能になる。

0024

スキャンシフト動作に続いて、スキャン捕捉動作が実施される。スキャン捕捉動作は、SE信号142が論理ロー(logical low)であり、機能モードイネーブル信号が論理ハイである場合にイネーブルされる。スキャン捕捉動作中、クロックゲーティングセルの第1グループ102Aは、入力クロック信号138をフリップフロップの第1グループ104Aに遅延なしで提供し、クロックゲーティングセルの第2グループ102Bは入力クロック信号138をフリップフロップの第2グループ104Bに遅延なしで提供する。さらに、後続のスキャンシフト動作が行われ、その間、スキャン捕捉動作の結果がフリップフロップの第1グループ104A及びフリップフロップの第2グループ104Bからシフトアウトされ、別のテストパターンデータがフリップフロップの第1グループ104A及びフリップフロップの第2グループ104Bにシフトインされる。後続のスキャンシフト動作中、フリップフロップの第1グループ104Aに供給される入力クロック信号138は第1期間だけ遅延され、フリップフロップの第2グループ104Bに供給される入力クロック信号138は第2期間だけ遅延される。

0025

図2Aは、図1のクロックゲーティングセル106Aの例示的な回路を示している。図2Aでは、クロックゲーティングセル106Aは、第1遅延素子116Aと、ANDゲート202と、マルチプレクサ204とを備える。マルチプレクサ204は第1遅延素子116A及びANDゲート202に接続される。第1遅延素子116Aは、テスタモジュール140から入力クロック信号138を受信すると共に、該入力クロック信号138を第1期間(Δt1)だけ遅延させる。さらに、第1遅延素子116Aは、第1期間(Δt1)だけ遅延された入力クロック信号138を、マルチプレクサ204に転送する。AND
ゲート202は、機能モードイネーブル信号206及び入力クロック信号138を入力と
して受信すると共に、該入力に基づいて論理値「0」又は「1」を生成する。ANDゲート202の出力はマルチプレクサ204への入力として供給される。

0026

スキャンシフト動作がイネーブルされると、SEピン108Aに印加されるSE信号142は論理ハイである。スキャンシフト動作中、マルチプレクサ204は、SE信号142(論理ハイ)に基づいて、第1期間(Δt1)だけ遅延された入力クロック信号138を出力クロック信号208として選択するように構成される。代替的に、スキャン捕捉モードがアサートされるとき、SEピン108Aに印加されるSE信号142は論理ローである。さらに、ENピン110Aに印加される機能モードイネーブル信号206は論理ハイである。このため、スキャン捕捉動作中、マルチプレクサ204は、SE信号142(論理ロー)に基づいて、入力クロック信号138を出力クロック信号208として選択する。

0027

図2Bは、図1のシステム100に供給される様々な信号のタイミング図を示している。特に、図2Bは、入力クロック信号138、機能モードイネーブル信号206、SE信号142、及び出力クロック信号208のタイミング図を示している。図2Bに示すように、スキャン捕捉動作中、機能モードイネーブル信号206は論理ハイであり、SE信号142は論理ローである。さらに、図2に示すように、クロックゲーティングセル106Aの出力クロック信号208は、d1(たとえば、数ナノ秒)の出力遅延を含む。出力遅延(d1)は、クロックゲーティングセル106Aに関連付けられる内部伝播遅延である。

0028

図2Bに示すように、スキャンシフト動作中、SE信号142は論理ハイであり、機能モードイネーブル信号206は論理ローである。さらに、図2Bに示すように、出力クロック信号208が(d2+Δt1)の出力遅延を含む。ここで、d2は内部伝播遅延であり、Δt1は第1遅延素子116Aによって入力クロック信号138にもたらされる第1期間の遅延である。図2A及び図2Bに示される回路及びタイミング図は、クロックゲーティングセル106B〜106Nのそれぞれに該当するものである。

0029

図2Cは、図1のクロックゲーティングセル122Aの例示的な回路を示している。図2Cでは、クロックゲーティングセル122Aは、第2遅延素子132Aと、ANDゲート210と、マルチプレクサ212とを備える。マルチプレクサ212は、第1遅延素子132A及びANDゲート210に接続される。第2遅延素子132Aは、テスタモジュール140から入力クロック信号138を受信すると共に、入力クロック信号138を第2期間(Δt2)だけ遅延させる。さらに、第2遅延素子132Aは、第2期間(Δt2)だけ遅延された入力クロック信号をマルチプレクサ212に転送するように構成される。ANDゲート210は、機能モードイネーブル信号214及び入力クロック信号138を入力として受信すると共に、該入力に基づいて論理値「0」又は「1」を生成する。ANDゲート210の出力はマルチプレクサ212への入力として供給される。

0030

スキャンシフト動作がイネーブルされるとき、SEピン124Aに印加されるSE信号142Aは論理ハイである。スキャンシフト動作中、マルチプレクサ212は、SE信号142(論理ハイ)に基づいて、第2期間(Δt2)だけ遅延された入力クロック信号138を出力クロック信号216として選択する。代替的に、スキャン捕捉モードがイネーブルされるとき、SEピン124Aに印加されるSE信号142は論理ローである。さらに、ENピン126Aに印加される機能モードイネーブル信号214は論理ハイである。このため、スキャン捕捉動作中、マルチプレクサ212は、SE信号142(論理ロー)に基づいて、入力クロック信号138を出力クロック信号216として選択する。

0031

図2Dは、図1のシステム100に供給される様々な信号のタイミング図を示している。特に、図2Dは、入力クロック信号138、機能モードイネーブル信号214、SE信号142、及び出力クロック信号216のタイミング図を示している。図2Dに示すように、スキャン捕捉動作中、機能モードイネーブル信号214は論理ハイであり、SE信号142は論理ローである。さらに、クロックゲーティングセル122Aの出力クロック信号216は、d1の出力遅延を含むことが、図2Dに示されている。出力遅延(d1)は、クロックゲーティングセル122Aに関連付けられる内部伝播遅延である。

0032

図2Dに示すように、スキャンシフト動作中、SE信号142は論理ハイであり、機能モードイネーブル信号214は論理ローである。さらに、出力クロック信号216が(d2+Δt2)の出力遅延を含むことが、図2Dに示されている。d2はクロックゲーティングセル122Aに関連付けられる内部伝播遅延であり、Δt2は第1遅延素子122Aによって入力クロック信号138にもたらされる第2期間の遅延である。図2C及び図2Dに示される回路及びタイミング図は、クロックゲーティングセル122B〜Nのそれぞれに当てはまるものである。1つの実施形態では、第2期間(Δt2)の遅延は、第1期間(Δt1)の遅延よりも大きい。代替的な実施形態では、第1期間(Δt1)の遅延は、第2期間(Δt2)の遅延よりも大きい。第1期間の遅延及び第2期間の遅延はそれぞれ、第1遅延素子116A〜116N及び第2遅延素子132A〜132Nのサイズに基づくことに留意されたい。

0033

図3Aは、図1のクロックゲーティングセル106Aの別の例示的な回路を示している。図3Aのクロックゲーティングセル106Aの回路は、図2Aのクロックゲーティングセル106Aの回路と類似しているが、図3Aの回路は第1遅延素子116Aの代わりに第1プログラマブル遅延素子302Aを備える点が異なる。一実施形態では、第1プログラマブル遅延素子302Aは、第1プログラマブル遅延入力(PD)304A(たとえば単一ビット又は複数ビットのデータ)に基づいて、入力クロック信号138を第1期間(Δt1)だけ遅延させるように第1期間(Δt1)を設定する。この実施形態では、第1プログラマブル遅延素子302Aは、第1期間(Δt1)だけ遅延された入力クロック信号138を、マルチプレクサ204に対する入力として転送する。クロックゲーティングセルの第1グループ102A内のクロックゲーティングセル106B〜106Nは、第1プログラマブル遅延素子302B〜302N(図示せず)も備えることができる。第1プログラマブル遅延素子302B〜302Nは、第1プログラマブル遅延入力304B〜304N(図示せず)に基づいて、入力クロック信号138を第1期間(Δt1)だけそれぞれ遅延させる。

0034

図3Bは、図1のクロックゲーティングセル122A〜122Nの別の例示的な回路を示している。図3Bのクロックゲーティングセル122Aの回路は、図2Bのクロックゲーティングセル122Aの回路と類似しているが、図3Bの回路は第2遅延素子132Aの代わりに第2プログラマブル遅延素子306Aを備える点で、異なっている。

0035

一実施形態では、第2プログラマブル遅延素子306Aは、第2プログラマブル遅延入力(PD)308A(たとえば単一ビット又は複数ビットのデータ)に基づいて、入力クロック信号138を第2期間(Δt2)だけ遅延させるように第2期間(Δt2)を設定するように構成される。この実施形態では、第2プログラマブル遅延素子306Aは、第2期間(Δt2)だけ遅延された入力クロック信号138を、マルチプレクサ204に対する入力として転送する。システム100のクロックゲーティングセルの第2グループ102B内のクロックゲーティングセル122B〜Nは、第2プログラマブル遅延素子306B〜306N(図示せず)を備えることができる。第2プログラマブル遅延素子306B〜306Nは、第2プログラマブル遅延入力308B〜308N(図示せず)に基づいて、入力クロック信号138を第2期間(Δt2)だけ遅延させる。

0036

図4は、一実施形態による、論理装置のスキャンシフト動作中のIVDを低減するための例示的な装置を示している。図4において、該装置は、図1のシステム100に接続されるフィードバック回路402を備える。1つの例示的な実施形態では、フィードバック回路402はクロックゲーティングセルの第1グループ102Aの第1プログラマブル遅延素子302A〜302N、及びクロックゲーティングセルの第2グループ102Bの第2プログラマブル遅延素子306A〜306Nに接続される。

0037

この例示的な実施例では、フィードバック回路402は第1期間(Δt1)及び第2期間(Δt2)を計算し、第1期間(Δt1)に関連付けられる第1プログラマブル遅延入力304A〜304N、及び第2期間(Δt2)に関連付けられる第2プログラマブル遅延入力308A〜308Nを、第1プログラマブル遅延素子302A〜302N及び第2プログラマブル遅延素子306A〜306Nにそれぞれ転送する。例示的な一実施態様では、フィードバック回路402は、スキャンシフト動作中のIVDを感知し、感知されたIVDに基づいて、第1期間(Δt1)及び第2期間(Δt2)を、スキャンシフト動作中の電力網におけるIVDが許容可能なレベルまで低減するまで調整する。

0038

図示のように、フィードバック回路402は、電圧センサ404と、プログラマブルレジスタ406と、状態機械状態マシン)408とを備える。フィードバック回路402内で、状態機械408は、電圧センサ404及びプログラマブルレジスタ406に接続される。例示的な動作において、電圧センサ404はスキャンシフト動作中のIVD410を検出する。また、スキャンシフト動作中、プログラマブルレジスタ406はIVD410に関連付けられる閾値412を格納する。それに応じて、状態機械408は、検出されたIVD410、IVD410に関連付けられる閾値412、出力クロック信号208、出力クロック信号216、及びスキャンシフトイネーブル信号142のうちの1つ又は複数に基づいて、第1プログラマブル遅延入力304A〜304N及び第2プログラマブル遅延入力308A〜308Nを生成する。

0039

次に、状態機械408は、第1プログラマブル遅延入力304A〜304N及び第2プログラマブル遅延入力308A〜308Nを、第1プログラマブル遅延素子302A〜302N及び第2プログラマブル遅延素子306A〜306Nにそれぞれ供給する。それに応じて、第1プログラマブル遅延素子302A〜302N及び第2プログラマブル遅延素子306A〜306Nのそれぞれが、第1プログラマブル遅延入力304A〜304N及び第2プログラマブル遅延入力308A〜308Nに基づいて、第1期間(Δt1)及び第2期間(Δt2)を設定する。

0040

図5は、1つの実施形態による、論理装置のスキャンシフト動作中のIVDを低減するための別の例示的なシステム500を示している。図5において、システム500は、クロックゲーティングセルの第1グループ502Aと、バイパスマルチプレクサ(mux)の第1グループ504Aと、論理回路526A〜526Nと、フリップフロップの第1グループ506Aとを備える。システム500はまた、クロックゲーティングセルの第2グループ502Bと、バイパスマルチプレクサの第2グループ504Bと、論理回路546A〜546Nと、フリップフロップの第2グループ506Bとを備える。

0041

クロックゲーティングセルの第1グループ502Aは、クロックゲーティングセル(CGC)508A〜508Nを備え、クロックゲーティングセルの第2グループ502Bはクロックゲーティングセル(CGC)528A〜528Nを備える。クロックゲーティングセルの第1グループ502Aのクロックゲーティングセル508A〜508Nはそれぞれ、第1遅延素子518A〜518Nを備える。クロックゲーティングセルの第2グループ502Bのクロックゲーティングセル528A〜528Nはそれぞれ、第2遅延素子538A〜538Nを備える。一実施形態では、第1遅延素子518A〜518N及び第2遅延素子538A〜538Nはプログラマブル遅延素子である。別の実施形態では、第1遅延素子518A〜518N及び第2遅延素子538A〜538Nは固定遅延素子である。システム500は、第1クロックゲーティングセル502Aと第2クロックゲーティングセル504Bとを備えるように図示されているが、システム500はクロックゲーティングセルの3つ以上のグループを備えることができることが理解されるであろう。

0042

さらに、バイパスマルチプレクサの第1グループ504Aは、バイパスマルチプレクサ520A〜520Nを備え、バイパスマルチプレクサの第2グループ504Bはバイパスマルチプレクサ540A〜540Nを備える。1つの実施形態では、バイパスマルチプレクサの第1グループ504A及びバイパスマルチプレクサの第2グループ504Bは、実質的に同じ数のバイパスマルチプレクサを備えることができる。フリップフロップの第1グループ506Aはフリップフロップ524A〜524Nを備え、フリップフロップの第2グループ506Bはフリップフロップ544A〜544Nを備える。1つの実施形態では、フリップフロップの第1グループ506A及びフリップフロップの第2グループ506Bは、実質的に同じ数のフリップフロップを備えることができる。

0043

図示のように、クロックゲーティングセルの第1グループ502Aのクロック入力(CI)ピン512A〜512N、及びクロックゲーティングセルの第2グループ502Bのクロック入力(CI)ピン532A〜532Nは、入力クロック信号548を受信する。入力クロック信号548は、システム500に接続されるテスタモジュール552(たとえば、外部テスタ)によって生成及び転送されるクロック信号とすることができる。さらに、クロックゲーティングセルの第1グループ502Aのスキャンシフトイネーブル(SE)ピン514A〜514Nは、テスタモジュール552からスキャンシフトイネーブル(SE)信号550を受信する。また、クロックゲーティングセルの第2グループ502Bのスキャンシフトイネーブル(SE)ピン534A〜534Nは、SE信号550を受信する。

0044

さらに、クロックゲーティングセルの第1グループ502Aのイネーブル(EN)ピン510A〜510Nは、論理ハイ(Vdd)に接続される。また、クロックゲーティングセルの第2グループ502Bのイネーブル(EN)ピン530A〜530Nも論理ハイ(Vdd)に接続される。さらに、図示のように、クロックゲーティングセルの第1グループ502Aのクロック出力(CO)ピン516A〜516Nは、バイパスマルチプレクサの第1グループ504Aに接続される。クロックゲーティングセルの第2グループ502Bのクロック出力(CO)ピン536A〜536Nは、バイパスマルチプレクサの第2グループ504Bに接続される。バイパスマルチプレクサの第1グループ504A及びバイパスマルチプレクサの第2グループ504Bはそれぞれ、論理回路526A〜526N及び論理回路546A〜546Nに接続される。図示されるように、フリップフロップの第1グループ506Aはバイパスマルチプレクサの第1グループ504Aに接続され、フリップフロップの第2グループ506Bはバイパスマルチプレクサの第2グループ504Bに接続される。

0045

論理装置の動作の通常モード又は機能モード中、バイパスマルチプレクサの第1グループ504Aのバイパスマルチプレクサ520A〜520Nは、選択モード信号522A〜522Nに基づいて、ゲーティングされたクロック信号554A〜554Nをフリップフロップの第1グループ506Aに転送する。さらに、バイパスマルチプレクサの第2グループ504Bのバイパスマルチプレクサ540A〜540Nは、ゲーティングされたクロック信号556A〜556Nをフリップフロップの第2グループ506Bに転送する。1つの実施形態では、ゲーティングされたクロック信号554A〜554Nは、論理回路526A〜526Nによって内部的に生成され、バイパスマルチプレクサの第1グループ504Aに供給される機能クロック信号であり、ゲーティングされたクロック信号556A〜556Nは、論理回路546A〜546Nによって内部的に生成され、バイパスマルチプレクサの第2グループ504Bに供給される機能クロック信号である。

0046

論理装置のスキャンシフト動作中、SE信号550が論理ハイであり、且つ選択モード信号522A〜522Nが論理ハイである場合、バイパスマルチプレクサの第1グループ504Aのバイパスマルチプレク520A〜520Nは、第1期間だけ遅延された入力クロック信号548をフリップフロップの第1グループ506Aに転送する。第1期間の遅延は、クロックゲーティングセルの第1グループ502Aからの遅延素子518A〜518Nによって生成される。さらに、バイパスマルチプレクサの第2グループ504Bのバイパスマルチプレクサ540A〜540Nは、第2期間だけ遅延された入力クロック信号548をフリップフロップの第2グループ506Bに転送する。第2期間の遅延は、クロックゲーティングセルの第2グループ502Bからの遅延素子538A〜538Nによって生成される。

0047

システム500において、論理装置のスキャンシフト動作中、フリップフロップの第1グループ506Aへの入力クロック信号548が第1期間だけ遅延され、且つフリップフロップの第2グループ506Bへの入力クロック信号548が第2期間だけ遅延されるため、フリップフロップ524A〜524Nは、或る時点にそれらのシフト動作を実施するように構成される一方、フリップフロップ544A〜544Nは別の時点でそれらのそれぞれのシフト動作を実施するように構成される。したがって、これは、スキャンシフト動作中の論理装置の電力網におけるIVDを大幅に低減するのに効果的であり、これによって、スキャンシフト動作がより高速に完了することが可能になる。

0048

具体的な実施形態例を参照して本実施形態を説明してきたが、様々な実施形態のより広範な精神及び範囲から逸脱することなく、これらの実施形態に対し、様々な変更及び変形を行うことができることは明らかであろう。たとえば、本明細書において説明される様々な装置、モジュール分析器生成器等を、ハードウェア回路(たとえば、相補型金属酸化膜半導体(CMOS)ベースの論理回路)、ファームウェアソフトウェア、並びに/
又はハードウェア、ファームウェア、及び/若しくはソフトウェアの任意の組み合わせ(たとえば機械可読媒体内に具現化される)を使用して有効にし、操作することができる。たとえば、トランジスタ、論理ゲート、及び電気回路(たとえば特定用途向け集積回路ASIC))を使用して、様々な電気的構造及び方法を具現化することができる。

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