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技術 固体撮像装置

出願人 キヤノン株式会社
発明者 小野俊明
出願日 2012年1月13日 (8年10ヶ月経過) 出願番号 2012-005230
公開日 2013年7月25日 (7年3ヶ月経過) 公開番号 2013-145952
状態 特許登録済
技術分野 固体撮像素子 光信号から電気信号への変換
主要キーワード ランプ発生器 外部入力パッド stパルス トライステートバッファ回路 ノイズ混入 アナログデジタル変換回路 水平転送回路 カウントクロック
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2013年7月25日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (7)

課題

デジタル回路電源ノイズアナログ回路伝搬することを抑制することができる固体撮像装置を提供することを課題とする。

解決手段

固体撮像装置は、光電変換により信号を生成する画素(101)と、画素により生成された信号をアナログからデジタルに変換する読み出し回路(13)とを有し、読み出し回路は、アナログ回路(131)と、デジタル回路(133)と、アナログ回路及びデジタル回路の間に設けられる論理回路(132)とを有し、アナログ回路は、第1導電型の第1の半導体領域及び第2導電型の第2の半導体領域内に形成され、論理回路は、第1導電型の第3の半導体領域及び第2導電型の第4の半導体領域内に形成され、デジタル回路は、第1導電型の第5の半導体領域及び第2導電型の第6の半導体領域内に形成され、第1〜第6の半導体領域は、各々分離されており、論理回路の素子数は、デジタル回路の素子数よりも少ない。

概要

背景

アナログ回路デジタル回路混載した場合に、デジタル回路で発生する電源ノイズがアナログ回路へ伝搬することを抑制するために、アナログ回路に供給する電源とデジタル回路に供給する電源を分離する固体撮像装置が知られている(例えば、特許文献1参照)。また、列毎にアナログデジタル変換回路を備えた固体撮像装置が知られている(例えば、特許文献2参照)。読み出し回路において、比較器はアナログ回路であり、カウンタメモリ及び水平転送回路はデジタル回路であるため、アナログ回路とデジタル回路の電源を分離すると、比較器とカウンタを境界として別の電源が供給されることとなる。

概要

デジタル回路の電源ノイズがアナログ回路に伝搬することを抑制することができる固体撮像装置を提供することを課題とする。固体撮像装置は、光電変換により信号を生成する画素(101)と、画素により生成された信号をアナログからデジタルに変換する読み出し回路(13)とを有し、読み出し回路は、アナログ回路(131)と、デジタル回路(133)と、アナログ回路及びデジタル回路の間に設けられる論理回路(132)とを有し、アナログ回路は、第1導電型の第1の半導体領域及び第2導電型の第2の半導体領域内に形成され、論理回路は、第1導電型の第3の半導体領域及び第2導電型の第4の半導体領域内に形成され、デジタル回路は、第1導電型の第5の半導体領域及び第2導電型の第6の半導体領域内に形成され、第1〜第6の半導体領域は、各々分離されており、論理回路の素子数は、デジタル回路の素子数よりも少ない。

目的

本発明の目的は、デジタル回路の電源ノイズがアナログ回路に伝搬することを抑制することができる固体撮像装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

光電変換により信号を生成する画素と、前記画素により生成された信号をアナログからデジタルに変換する読み出し回路とを有し、前記読み出し回路は、アナログ回路と、デジタル回路と、前記アナログ回路及び前記デジタル回路の間に設けられる論理回路とを有し、前記アナログ回路は、第1導電型の第1の半導体領域及び第2導電型の第2の半導体領域内に形成され、前記論理回路は、第1導電型の第3の半導体領域及び第2導電型の第4の半導体領域内に形成され、前記デジタル回路は、第1導電型の第5の半導体領域及び第2導電型の第6の半導体領域内に形成され、前記第1〜第6の半導体領域は、各々分離されており、前記論理回路の素子数は、前記デジタル回路の素子数よりも少ないことを特徴とする固体撮像装置

請求項2

さらに、前記第1の半導体領域に接続される第1の配線と、前記第3の半導体領域に接続される第2の配線と、前記第5の半導体領域に接続される第3の配線とを有し、前記第1〜第3の配線が各々分離されていることを特徴とする請求項1記載の固体撮像装置。

請求項3

さらに、前記第1の配線に接続される第1の外部入力パッドと、前記第2の配線に接続される第2の外部入力パッドと、前記第3の配線に接続される第3の外部入力パッドとを有し、前記第1〜第3の外部入力パッドが各々分離されていることを特徴とする請求項2記載の固体撮像装置。

請求項4

さらに、前記第2の半導体領域に接続される第4の配線と、前記第4の半導体領域に接続される第5の配線と、前記第6の半導体領域に接続される第6の配線とを有し、前記第4〜第6の配線が各々分離されていることを特徴とする請求項1〜3のいずれか1項に記載の固体撮像装置。

請求項5

さらに、前記第4の配線に接続される第4の外部入力パッドと、前記第5の配線に接続される第5の外部入力パッドと、前記第6の配線に接続される第6の外部入力パッドとを有し、前記第4〜第6の外部入力パッドが各々分離されていることを特徴とする請求項4記載の固体撮像装置。

技術分野

0001

本発明は、固体撮像装置に関する。

背景技術

0002

アナログ回路デジタル回路混載した場合に、デジタル回路で発生する電源ノイズがアナログ回路へ伝搬することを抑制するために、アナログ回路に供給する電源とデジタル回路に供給する電源を分離する固体撮像装置が知られている(例えば、特許文献1参照)。また、列毎にアナログデジタル変換回路を備えた固体撮像装置が知られている(例えば、特許文献2参照)。読み出し回路において、比較器はアナログ回路であり、カウンタメモリ及び水平転送回路はデジタル回路であるため、アナログ回路とデジタル回路の電源を分離すると、比較器とカウンタを境界として別の電源が供給されることとなる。

先行技術

0003

特開2005−354740号公報
特開2005−278135号公報

発明が解決しようとする課題

0004

しかしながら、単に比較器とカウンタを別の電源にしただけでは、以下に示すような問題が生じる。カウンタに一般的な2進カウンタを用いた場合、1段目フリップフロップが最も高速動作することになり、2段目、3段目といくにつれて、動作周波数が1/2、1/4と遅くなっていく。また、アナログデジタル変換高速に行うため、カウンタには高速なクロックが供給されるため、1段目のフリップフロップの消費電力は大きくなる傾向がある。加えて、列毎にカウンタを備えているため、すべての列の消費電流合計値巨大なものとなり、カウンタの電源変動も比例して大きくなる。

0005

そのため、たとえ電源を分離したとしても、例えば比較器とカウンタを接続する信号配線のような経路上を伝搬して、カウンタの電源ノイズが比較器へと入力されてしまう。カウンタの電源変動が寄生容量カップリングにより配線伝わり、さらに配線と比較器とのカップリングにより比較器に伝わってしまう。

0006

特許文献1に記載のようなデジタル回路がシフトレジスタという比較的規模が小さな回路の場合には、動作するフリップフロップの数も少なく、デジタル回路の電源の変動もそれほど大きくない。そのため、このような配線にカップリングして伝搬するノイズ成分は無視できるほど小さいかもしれないが、特許文献2のアナログデジタル変換回路のように規模が大きく、動作も高速になってきたときに問題となる。

0007

本発明の目的は、デジタル回路の電源ノイズがアナログ回路に伝搬することを抑制することができる固体撮像装置を提供することである。

課題を解決するための手段

0008

本発明の固体撮像装置は、光電変換により信号を生成する画素と、前記画素により生成された信号をアナログからデジタルに変換する読み出し回路とを有し、前記読み出し回路は、アナログ回路と、デジタル回路と、前記アナログ回路及び前記デジタル回路の間に設けられる論理回路とを有し、前記アナログ回路は、第1導電型の第1の半導体領域及び第2導電型の第2の半導体領域内に形成され、前記論理回路は、第1導電型の第3の半導体領域及び第2導電型の第4の半導体領域内に形成され、前記デジタル回路は、第1導電型の第5の半導体領域及び第2導電型の第6の半導体領域内に形成され、前記第1〜第6の半導体領域は、各々分離されており、前記論理回路の素子数は、前記デジタル回路の素子数よりも少ないことを特徴とする。

発明の効果

0009

論理回路を設けることにより、デジタル回路の電源ノイズがアナログ回路に伝搬することを抑制することができる。

図面の簡単な説明

0010

固体撮像装置の構成例を示す図である。
読み出し回路の構成例を示す回路図である。
読み出し回路の断面図である。
読み出し回路の平面図である。
読み出し回路の他の例を示す平面図である。
制御回路の構成例を示す図である。

実施例

0011

図1は本発明の実施形態による固体撮像装置の構成例を示す図であり、図2は読み出し回路13の構成例を示す回路図である。画素部10には、光電変換によりアナログ信号を生成する画素101が2次元状に配列されている。垂直走査回路11により選択された画素101の信号は、垂直出力線102に出力される。読み出し回路13は、比較器131、制御回路132、カウンタ133及びメモリ134を有し、画素101により生成された信号をアナログからデジタルに変換する。タイミング発生器12は、cmp_ctrlパルス、cnt_rstパルス、mem_tfrパルス及びhstパルスを出力する。比較器131は、垂直出力線102の信号とランプ発生器14からのランプ信号rampとを比較し、両者の電位大小関係逆転すると、比較器131の出力レベル反転する。ランプ信号rampは、例えば三角波のように、時間の経過と共に徐々にレベルが増加する信号である。制御回路(論理回路)132は、論理積(AND)回路を有し、タイミング発生器12からのcmp_ctrlパルスと比較器131の出力信号との論理積信号をカウンタ133に出力する。制御回路132は、比較器(アナログ回路)131及びカウンタ(デジタル回路)133の間に設けられる。読み出し中は、タイミング発生器12がcmp_ctrlパルスをハイレベル固定にしておけば、比較器131の出力信号がカウンタ133に入力される。カウントクロック発生器15は、クロック信号cclkを出力する。カウンタ133は、複数のD型フリップフロップを有し、クロック信号cclkを基にカウントアップ動作を行い、cmp_ctrlパルスをハイレベル固定であれば、比較器131の出力信号が反転した時点でカウントアップを停止する。これにより、各列のカウンタ133のカウント値は、比較器131の出力信号が反転するまでの時間に比例した値、即ち画素101の出力信号に比例した値となる。メモリ134は、複数のD型フリップフロップを有し、ハイレベルのmem_tfrパルスが入力されると、カウンタ133に保持されているカウント値を取り込み、記憶する。水平転送回路16は、ハイレベルのhstパルスが入力されると、各メモリ134に記憶された値を順次走査して、デジタル信号を外部に出力する。これにより、画素101の信号をアナログからデジタルに変換することができる。カウンタ133は、cnt_rstパルスが入力されると初期値リセットされ、次の行のアナログデジタル変換動作へと移る。読み出し動作時以外は、cmp_ctrlパルスをローレベル固定にしておけば、比較器131の出力信号に関係なく、カウンタ133の入力をローレベル固定にできるので、不要な貫通電流を防ぐことができる。ここで、比較器131の電源電位及び接地電位はそれぞれ電位VDD1及びVSS1となっている。また、制御回路132の電源電位及び接地電位は、それぞれ別のVDD2及びVSS2となっている。また、カウンタ133及びメモリ134の電源電位及び接地電位は、それぞれさらに別のVDD3及びVSS3となっている。

0012

図3は、読み出し回路13の一部の断面構造例を示す図である。N型基板300上に、素子分離領域301が形成され、P型ウェル303、313及び323が各々分離されて形成されている。P型ウェル303、313及び323内には、それぞれN型ウェル304、314、324が各々分離されて形成されている。したがって、ウェル303、313、323、304、314及び324は、各々分離されている。

0013

比較器(アナログ回路)131は、NMOSトランジスタ330及びPMOSトランジスタ331を有する。NMOSトランジスタ330は、第1のP型ウェル303内(第1導電型の第1の半導体領域内)に形成され、ゲート電極302及びN型拡散領域306を有する。PMOSトランジスタ331は、第1のN型ウェル304内(第2導電型の第2の半導体領域内)に形成され、ゲート電極302及びP型拡散領域308を有する。第1のP型ウェル303は、P型拡散層305を介して第1の接地電位VSS1に接続され、第1のN型ウェル304はN型拡散層307を介して第1の電源電位VDD1に接続されている。

0014

制御回路(論理回路)132は、NMOSトランジスタ332及びPMOSトランジスタ333を有する。NMOSトランジスタ332は、第2のP型ウェル313内(第1導電型の第3の半導体領域内)に形成され、ゲート電極302及びN型拡散領域316を有する。PMOSトランジスタ333は、第2のN型ウェル314内(第2導電型の第4の半導体領域内)に形成され、ゲート電極302及びP型拡散領域318を有する。第2のP型ウェル313は、P型拡散層315を介して第2の接地電位VSS2に接続され、第2のN型ウェル314は、N型拡散層317を介して第2の電源電位VDD2に接続されている。

0015

カウンタ(デジタル回路)133は、NMOSトランジスタ334及びPMOSトランジスタ335を有する。NMOSトランジスタ334は、第3のP型ウェル323内(第1導電型の第5の半導体領域内)に形成され、ゲート電極302及びN型拡散領域326を有する。PMOSトランジスタ335は、第3のN型ウェル324内(第2導電型の第6の半導体領域内)に形成され、ゲート電極302及びP型拡散領域328を有する。第3のP型ウェル323は、P型拡散層325を介して第3の接地電位VSS3に接続され、第3のN型ウェル324は、N型拡散層327を介して第3の電源電位VDD3に接続されている。第1〜第6の半導体領域303,304,313,314,323,324は、各々分離されている。

0016

図4は、読み出し回路13の一部を示した平面図であり、ノイズの影響を防ぐための構造を示すものである。第1のP型ウェル303は、P型拡散層305及び第1の金属配線(第1の配線)402を介して第1の外部入力パッド401に接続されており、第1の外部入力パッド401は、外部接地ラインに接続されている。第1のN型ウェル304は、N型拡散層307及び第4の金属配線(第4の配線)404を介して第4の外部入力パッド403に接続されており、第4の外部入力パッド403には、低インピーダンス外部電源により電源電位が供給されている。第2のP型ウェル313は、P型拡散層315及び第2の金属配線(第2の配線)406を介して第2の外部入力パッド405に接続されており、第2の外部入力パッド405は、外部接地ラインに接続されている。第2のN型ウェル314は、N型拡散層317及び第5の金属配線(第5の配線)408を介して第5の外部入力パッド407に接続されており、第5の外部入力パッド407には、低インピーダンスの外部電源により電源電位が供給されている。第3のP型ウェル323は、P型拡散層325及び第3の金属配線(第3の配線)410を介して第3の外部入力パッド409に接続されており、第3の外部入力パッド409は、外部接地ラインに接続されている。第3のN型ウェル324は、N型拡散層327及び第6の金属配線(第6の配線)412を介して第6の外部入力パッド411に接続されており、第6の外部入力パッド411には、低インピーダンスの外部電源により電源電位が供給されている。

0017

このように、第1〜第3の金属配線(第1〜第3の配線)402,406,410は各々分離され、第1〜第3の外部入力パッド401,405,409も各々分離されている。各々のP型ウェル303,313,323は、低抵抗の異なる金属配線402,406,410及び異なる外部入力パッド401,405,409によって外部接地ラインに接続されることで、互いに干渉し合うことはない。また、第4〜第6の金属配線(第4〜第6の配線)404,408,412は各々分離され、第4〜第6の外部入力パッド403,407,411も各々分離されている。各々のN型ウェル304,314,324は、低抵抗の異なる金属配線404,408,412及び異なる外部入力パッド403,407,411によって外部電源ラインに接続されることで、互いに干渉し合うことはない。

0018

また、図5のように、外部入力パッド401を共通とし、低抵抗の金属配線402を途中で分離し、各々のP型ウェル303,313,323に接続してもよい。そして、外部入力パッド403を共通とし、低抵抗の金属配線404を途中で分離し、各々のPNウェル304,314,324に接続してもよい。この場合でも、同様な効果がある。

0019

ここで、カウンタ133の回路が図2に示すようなバイナリカウンタの場合、カウンタ133は、複数段のD型フリップフロップを有する。1段目のD型フリップフロップが動作周波数が最も高く、クロック信号cclkと同じ周波数で動作する。2段目のD型フリップフロップは、クロック信号cclkの1/2の周波数で動作し、3段目のD型フリップフロップはクロック信号cclkの1/4の周波数で動作し、と順々に1/2の周波数に落ちていく。そのため、1段目のD型フリップフロップの電源変動が最も大きくなり、その電源変動ノイズが容量結合により配線aを介して制御回路132に伝搬する。しかし、制御回路132は、AND回路であり、アナログ回路ではなく論理回路(デジタル回路)であるので、ノイズに強い。そのため、配線aを介して電源変動ノイズが制御回路132に入ってきても、動作上問題となることはない。

0020

また、制御回路132はAND回路が1個と少ない回路素子で構成されているので、制御回路132が動作しても、ほとんど電源変動は起きない。よって、制御回路132と比較器131は配線bで接続されているが、制御回路132ではほとんどノイズが発生しないため、アナログ回路である比較器131にノイズが混入することはない。

0021

以上説明したように、カウンタ133と比較器131との間に制御回路132を挿入し、各々の回路のP型ウェル及びN型ウェルを分離し、電源電位及び接地電位を供給する金属配線も分離する。これにより、カウンタ133で発生したノイズが比較器131に混入することを防ぐことができる。ここで、制御回路132に求められる要件として、カウンタ133からのノイズ混入に強い回路であること、及び比較器131に向けてノイズを発生させないことが必要である。前者の要件からは、デジタル動作をする論理回路であることが望ましい。後者の要件からは、制御回路(論理回路)132の素子数がカウンタ(デジタル回路)133の素子数よりも少ないことが望ましい。これにより、カウンタ(デジタル回路)133の電源ノイズが比較器(アナログ回路)131に伝搬することを抑制することができる。

0022

本実施形態では、制御回路132の例としてAND回路を使用しているが、上記の2つの要件を満たすものであれば、他のどんな回路であっても構わない。例えば図6(a)のような論理和(OR)回路を使用してもよい。また、図6(b)のようなインバータ回路を使用してもよい。また、図6(c)のようなバッファ回路を使用してもよい。また、図6(d)のような否定論理和NOR)回路を使用してもよい。また、図6(e)のような否定論理積NAND)回路を使用してもよい。また、図6(f)のようなトライステートバッファ回路を使用してもよい。また、図6(g)のようなセレクタ回路を使用してもよい。また、図6(h)のような排他的論理和(EXOR)回路を使用してもよい。図6(a)〜(h)の回路などの論理回路であれば、素子数か少なければ、どのような回路を使用しても同じ効果を得ることができる。また、これらの回路を複数組み合わせて使用しても構わない。

0023

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

0024

101画素、13読み出し回路、131比較器、132制御回路、133 カウンタ

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