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技術 保護素子、半導体装置及び半導体装置の製造方法

出願人 株式会社豊田中央研究所
発明者 勝野高志樹神雅人市川正石井栄子
出願日 2011年10月31日 (8年11ヶ月経過) 出願番号 2011-238330
公開日 2013年5月20日 (7年4ヶ月経過) 公開番号 2013-098275
状態 特許登録済
技術分野 半導体の電極 半導体集積回路 バイポーラIC ダイオード 接合型電界効果トランジスタ 薄膜トランジスタ 絶縁ゲート型電界効果トランジスタ
主要キーワード 半導体上層 半導体下層 保護構造 オーミック接触性 ESD 技術要素 ヘテロ接合面 ノーマリオフ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2013年5月20日)のものです。
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図面 (11)

課題

ヘテロ接合を利用した新規保護素子を提供すること。

解決手段

半導体装置10の保護部36は、配線下層11Bと、配線下層11Bとは異なるバンドギャップを有する配線上層13を有している。配線上層13は、第1部位41と中間部位43と第2部位45を含んでいる。配線上層13と配線下層11Bの接合面に形成される2次元電子ガス層が、第1部位41と中間部位43の間で分離されており、第2部位45と中間部位43の間で分離されている。第1部位41と配線下層11Bの接合面に形成される2次元電子ガスが、ドレイン電極21に電気的に接続されている。第2部位45と配線下層11Bの接合面に形成される2次元電子ガスが、ソース電極28に電気的に接続されている。中間部位43と配線下層11Bの接合面に形成される2次元電子ガスが、ゲート電極25に電気的に接続されている。

概要

背景

サージESD(Electro-Static Discharge)等の高電圧から回路素子を保護するために、回路素子に保護素子が接続して用いられる。通常、この種の保護素子には、ダイオードを用いることが多く、その一例が特許文献1に開示されている。特許文献1では、pnダイオードを利用して保護素子が形成されている。

概要

ヘテロ接合を利用した新規な保護素子を提供すること。半導体装置10の保護部36は、配線下層11Bと、配線下層11Bとは異なるバンドギャップを有する配線上層13を有している。配線上層13は、第1部位41と中間部位43と第2部位45を含んでいる。配線上層13と配線下層11Bの接合面に形成される2次元電子ガス層が、第1部位41と中間部位43の間で分離されており、第2部位45と中間部位43の間で分離されている。第1部位41と配線下層11Bの接合面に形成される2次元電子ガスが、ドレイン電極21に電気的に接続されている。第2部位45と配線下層11Bの接合面に形成される2次元電子ガスが、ソース電極28に電気的に接続されている。中間部位43と配線下層11Bの接合面に形成される2次元電子ガスが、ゲート電極25に電気的に接続されている。

目的

本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備えた半導体装置の製造方法を提供する

効果

実績

技術文献被引用数
1件
牽制数
1件

この技術が所属する分野

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請求項1

回路素子の第1接続部と第2接続部の間に接続して用いられ、前記回路素子の前記第1接続部と前記第2接続部の間に高電圧印加されたときに優先的に短絡して前記回路素子を保護する保護素子であって、半導体下層と、前記半導体下層の表面に設けられており、前記半導体下層とは異なるバンドギャップを有する半導体上層と、を備えており、前記半導体上層は、第1部位と第2部位を含んでおり、前記半導体上層と前記半導体下層の接合面に形成される2次元電子ガス層が、前記第1部位に対応する部分と前記第2部位に対応する部分で分離されており、前記半導体上層の前記第1部位と前記半導体下層の接合面に形成される2次元電子ガス層が、前記回路素子の前記第1接続部に電気的に接続され、前記半導体上層の前記第2部位と前記半導体下層の接合面に形成される2次元電子ガス層が、前記回路素子の前記第2接続部に電気的に接続される保護素子。

請求項2

前記半導体上層は、前記第1部位と前記第2部位の間で分離されている請求項1に記載の保護素子。

請求項3

高電子移動度トランジスタ部と保護部を備えている半導体装置であって、前記高電子移動度トランジスタ部は、第1半導体下層と、前記第1半導体下層の表面に設けられており、前記第1半導体下層とは異なるバンドギャップを有する第1半導体上層と、前記第1半導体上層と前記第1半導体下層の接合面に形成される2次元電子ガス層の一部に電気的に接続されているドレイン電極と、前記ドレイン電極から離れて設けられているとともに、前記第1半導体上層と前記第1半導体下層の接合面に形成される2次元電子ガス層の一部に電気的に接続されているソース電極と、前記ドレイン電極と前記ソース電極の間に設けられており、前記第1半導体上層と前記第1半導体下層の接合面に形成される2次元電子ガス層の一部に対向しているゲート部と、を有しており、前記保護部は、第2半導体下層と、前記第2半導体下層の表面に設けられており、前記第2半導体下層とは異なるバンドギャップを有する第2半導体上層と、を有しており、前記第2半導体上層は、第1部位と、第2部位と、前記第1部位と前記第2部位の間に配置されている中間部位を含んでおり、前記第2半導体上層と前記第2半導体下層の接合面に形成される2次元電子ガス層が、前記第1部位に対応する部分と前記中間部位に対応する部分で分離されており、前記第2部位に対応する部分と前記中間部位に対応する部分で分離されており、前記第2半導体上層の前記第1部位と前記第2半導体下層の接合面に形成される2次元電子ガス層が、前記ドレイン電極に電気的に接続されており、前記第2半導体上層の前記第2部位と前記第2半導体下層の接合面に形成される2次元電子ガス層が、前記ソース電極に電気的に接続されており、前記第2半導体上層の前記中間部位と前記第2半導体下層の接合面に形成される2次元電子ガス層が、前記ゲート部に電気的に接続されている半導体装置。

請求項4

前記第2半導体上層は、前記第1部位と前記中間部位の間で分離されており、前記第2部位と前記中間部位の間で分離されている請求項3に記載の半導体装置。

請求項5

前記第1半導体下層と前記第2半導体下層は、共通の半導体下層であり、前記第1半導体上層と前記第2半導体上層は、前記半導体下層の表面において離れて設けられている請求項3又は4に記載の半導体装置。

請求項6

高電子移動度トランジスタ部と保護部を備えた半導体装置の製造方法であって、半導体下層とその半導体下層とは異なるバンドギャップを有する半導体上層が積層した積層基板を用意し、前記半導体上層の一部を除去して前記半導体上層を第1半導体上層と第2半導体上層に分離する分離工程と、前記第2半導体上層の一部を除去し、第1部位と、第2部位と、前記第1部位と前記第2部位の間に配置されている中間部位を画定する画定工程と、前記第1半導体上層と前記半導体下層の接合面に形成される2次元電子ガス層の一部に電気的に接続されるとともに、前記第2半導体上層の前記第1部位と前記半導体下層の接合面に形成される2次元電子ガス層に電気的に接続されるドレイン電極を形成するドレイン電極形成工程と、前記ドレイン電極から離れており、前記第1半導体上層と前記半導体下層の接合面に形成される2次元電子ガス層の一部に電気的に接続されるとともに、前記第2半導体上層の前記第2部位と前記半導体下層の接合面に形成される2次元電子ガス層に電気的に接続されるソース電極を形成するソース電極形成工程と、前記ドレイン電極と前記ソース電極の間に設けられており、前記第1半導体上層と前記半導体下層の接合面に形成される2次元電子ガス層の一部に対向するとともに、前記第2半導体上層の前記中間部位と前記半導体下層の接合面に形成される2次元電子ガス層に電気的に接続されるゲート部を形成するゲート部形成工程と、を備えており、前記第2半導体上層と前記半導体下層の接合面に形成される2次元電子ガス層が、前記第1部位に対応する部分と前記中間部位に対応する部分で分離されており、前記第2部位に対応する部分と前記中間部位に対応する部分で分離されている製造方法。

請求項7

前記分離工程において前記半導体上層の一部を除去する段階と前記画定工程において前記第2半導体上層の一部を除去する段階が、同時に実施される請求項6に記載の製造方法。

請求項8

前記ゲート部形成工程では、前記第1半導体上層の一部を除去してリセス型ゲート部を形成する請求項6又は7に記載の製造方法。

請求項9

前記分離工程において前記半導体上層の一部を除去する段階と前記画定工程において前記第2半導体上層の一部を除去する段階と前記ゲート部形成工程において前記第1半導体上層の一部を除去する段階が、同時に実施される請求項8に記載の製造方法。

技術分野

0001

本発明は、ヘテロ接合を有する保護素子に関する。本発明はまた、ヘテロ接合を有する保護部を備えた半導体装置及びその製造方法に関する。

背景技術

0002

サージESD(Electro-Static Discharge)等の高電圧から回路素子を保護するために、回路素子に保護素子が接続して用いられる。通常、この種の保護素子には、ダイオードを用いることが多く、その一例が特許文献1に開示されている。特許文献1では、pnダイオードを利用して保護素子が形成されている。

先行技術

0003

特開2007−59882号公報

発明が解決しようとする課題

0004

pnダイオードを利用する保護素子を形成するためには、p型の半導体領域を形成しなければならない。しかしながら、半導体材料の種類によっては、p型の半導体領域を形成することが困難な場合がある。例えば、窒化物半導体では、p型の半導体領域の製造が難しく、また、そのp型の半導体領域に対して低い接触抵抗接続可能な電極の製造も難しいことが知られている。このため、pnダイオードとは異なる種類の保護素子が望まれている。本明細書で開示される技術は、新規な保護素子を提供することを目的としている。

課題を解決するための手段

0005

本明細書で開示される技術では、分離された2次元電子ガス層を用いて保護素子が形成されていることを特徴としている。分離された2次元電子ガス層の分離部分には、2次元電子ガス層のポテンシャルに対して電位障壁が形成される。本明細書で開示される技術では、分離されたそれぞれの2次元電子ガス層を保護したい回路素子に接続する。回路素子に異常な高電圧が印加されると、分離された2次元電子ガス層の間に電位差が生じ、分離部分にパンチスルー現象が生じる。この結果、一方の2次元電子ガス層から他方の2次元電子ガス層に向けて分離部分の電位障壁を越えて電子が流れ、回路素子に印加された高電圧が低下し、回路素子が保護される。本明細書で開示される技術では、ダイオードを用いることなく、回路素子を保護する保護素子を形成することができる。

0006

すなわち、本明細書で開示される保護素子は、回路素子の第1接続部と第2接続部の間に接続して用いられ、回路素子の第1接続部と第2接続部の間に高電圧が印加されたときに優先的に短絡して回路素子を保護するものである。保護素子は、半導体下層半導体上層を備えている。半導体上層は、半導体下層の表面に設けられており、半導体下層とは異なるバンドギャップを有する。半導体上層は、第1部位と第2部位を含んでいる。半導体上層と半導体下層の接合面に形成される2次元電子ガス層は、第1部位に対応する部分と第2部位に対応する部分で分離されている。半導体上層の第1部位と半導体下層の接合面に形成される2次元電子ガス層が、回路素子の第1接続部に電気的に接続される。半導体上層の第2部位と半導体下層の接合面に形成される2次元電子ガス層が、回路素子の第2接続部に電気的に接続される。上記態様の保護素子では、半導体上層と半導体下層の接合面に形成される2次元電子ガス層が、第1部位に対応する部分と第2部位に対応する部分で分離されている。この分離部分には、2次元電子ガス層のポテンシャルに対して電位障壁が形成される。回路素子の第1接続部と第2接続部の間に異常な高電圧が印加されると、分離された2次元電子ガス層の間に電位差が生じ、分離部分にパンチスルー現象が生じる。この結果、一方の2次元電子ガス層から他方の2次元電子ガス層に向けて分離部分の電位障壁を越えて電子が流れ、回路素子に印加された高電圧が低下し、回路素子が保護される。

0007

半導体上層は、第1部位と第2部位の間で分離されていてもよい。半導体上層が分離されることにより、半導体上層と半導体下層の接合面に形成される2次元電子ガス層が、第1部位に対応する部分と第2部位に対応する部分で分離される。

0008

本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備えている半導体装置に具現化される。高電子移動度トランジスタ部は、第1半導体下層と、第1半導体上層と、ドレイン電極と、ソース電極と、ゲート部を有している。第1半導体上層は、第1半導体下層の表面に設けられており、第1半導体下層とは異なるバンドギャップを有する。ドレイン電極は、第1半導体上層と第1半導体下層の接合面に形成される2次元電子ガス層の一部に電気的に接続されている。ソース電極は、ドレイン電極から離れて設けられているとともに、第1半導体上層と第1半導体下層の接合面に形成される2次元電子ガス層の一部に電気的に接続されている。ゲート部は、ドレイン電極とソース電極の間に設けられており、第1半導体上層と第1半導体下層の接合面に形成される2次元電子ガス層の一部に対向している。保護部は、第2半導体下層と第2半導体上層を有している。第2半導体上層は、第2半導体下層の表面に設けられており、第2半導体下層とは異なるバンドギャップを有している。第2半導体上層は、第1部位と、第2部位と、第1部位と第2部位の間に配置されている中間部位を含んでいる。第2半導体上層と第2半導体下層の接合面に形成される2次元電子ガス層は、第1部位に対応する部分と中間部位に対応する部分で分離されており、第2部位に対応する部分と中間部位に対応する部分で分離されている。第2半導体上層の第1部位と第2半導体下層の接合面に形成される2次元電子ガス層が、ドレイン電極に電気的に接続されている。第2半導体上層の第2部位と第2半導体下層の接合面に形成される2次元電子ガス層が、ソース電極に電気的に接続されている。第2半導体上層の中間部位と第2半導体下層の接合面に形成される2次元電子ガス層が、ゲート部に電気的に接続されている。上記態様の半導体装置では、第2半導体上層と第2半導体下層の接合面に形成される2次元電子ガス層が、第1部位に対応する部分と中間部位に対応する部分で分離されており、第2部位に対応する部分と中間部位に対応する部分で分離されている。このため、それら分離部分には、2次元電子ガス層のポテンシャルに対して電位障壁が形成される。高電子移動度トランジスタ部のドレイン電極とソース電極の間に高電圧が印加されると、保護部の第1部位と中間部位の間の分離部分でパンチスルー現象が生じるとともに、保護部の第2部位と中間部位の間の分離部分でもパンチスルー現象が生じる。これにより、それぞれの分離部分に対応した抵抗値に基づいて、高電子移動度トランジスタ部のゲート部には分圧された電圧が印加され、高電子移動度トランジスタ部がターンオンする。この結果、高電子移動度トランジスタ部のドレイン電極とソース電極の間に印加された高電圧が低下し、高電子移動度トランジスタ部が保護される。

0009

第2半導体上層は、第1部位と中間部位の間で分離されており、第2部位と中間部位の間で分離されていてもよい。第2半導体上層が分離されることにより、第2半導体上層と第2半導体下層の接合面に形成される2次元電子ガス層が、第1部位に対応する部分と中間部位に対応する部分で分離され、第2部位に対応する部分と中間部位に対応する部分で分離される。

0010

上記態様の半導体装置では、第1半導体下層と第2半導体下層が共通の半導体下層であってもよい。この場合、第1半導体上層と第2半導体上層は、半導体下層の表面において離れて設けられている。この態様の半導体装置は、共通の半導体下層に高電子移動度トランジスタ部と保護部が一体化したモノリシックICである。この技術によると、少ない面積で高電子移動度トランジスタ部と保護部が一体化したモノリシックICが構築される。

0011

本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備えた半導体装置の製造方法を提供することができる。この製造方法は、分離工程画定工程とドレイン電極形成工程とソース電極形成工程とゲート部形成工程とを備えている。分離工程では、半導体下層とその半導体下層とは異なるバンドギャップを有する半導体上層が積層した積層基板を用意し、半導体上層の一部を除去して半導体上層を第1半導体上層と第2半導体上層に分離する。画定工程では、第2半導体上層の一部を除去し、第1部位と、第2部位と、第1部位と第2部位の間に配置されている中間部位を画定する。ドレイン電極形成工程では、第1半導体上層と半導体下層の接合面に形成される2次元電子ガス層の一部に電気的に接続されるとともに、第2半導体上層の第1部位と半導体下層の接合面に形成される2次元電子ガス層に電気的に接続されるドレイン電極を形成する。ソース電極形成工程では、ドレイン電極から離れており、第1半導体上層と半導体下層の接合面に形成される2次元電子ガス層の一部に電気的に接続されるとともに、第2半導体上層の第2部位と半導体下層の接合面に形成される2次元電子ガス層に電気的に接続されるソース電極を形成する。ゲート部形成工程では、ドレイン電極とソース電極の間に設けられており、第1半導体上層と半導体下層の接合面に形成される2次元電子ガス層の一部に対向するとともに、第2半導体上層の中間部位と半導体下層の接合面に形成される2次元電子ガス層に電気的に接続されるゲート部を形成する。ここで、第2半導体上層と半導体下層の接合面に形成される2次元電子ガス層は、第1部位に対応する部分と中間部位に対応する部分で分離されており、第2部位に対応する部分と中間部位に対応する部分で分離されている。

0012

上記製造方法では、分離工程において半導体上層の一部を除去する段階と画定工程において第2半導体上層の一部を除去する段階が同時に実施されてもよい。一部の工程を兼用することで、少ない工程数で半導体装置を製造することができる。

0013

上記製造方法のゲート部形成工程では、第1半導体上層の一部を除去してリセス型ゲート部を形成してもよい。この製造方法によると、ノーマリオフ型の高電子移動度トランジスタ部を備えた半導体装置を製造することができる。

0014

上記製造方法では、分離工程において半導体上層の一部を除去する段階と画定工程において第2半導体上層の一部を除去する段階とゲート部形成工程において第1半導体上層の一部を除去する段階が同時に実施されてもよい。一部の工程を兼用することで、少ない工程数で半導体装置を製造することができる。

発明の効果

0015

本明細書で開示される技術によると、パンチスルー現象を利用したヘテロ接合を有する保護素子を提供することができる。

図面の簡単な説明

0016

図1は、高電子移動度トランジスタ部と保護部を備えた半導体装置の要部斜視図を示す。
図2は、図1のII-II線に対応した断面図を示す。
図3は、図1のIII-III線に対応した断面図を示す。
図4は、図1のIV-IV線に対応した断面図を示す。
図5は、図1の半導体装置の等価回路を示す。
図6(A)は、ドレイン電極とゲート電極間に電圧が印加されていない場合の保護部の第1部位と第1分離部分と中間部位のエネルギーバンド図を示す。図6(A)は、ドレイン電極とゲート電極間に異常な高電圧が印加された場合の保護部の第1部位と第1分離部分と中間部位のエネルギーバンド図を示す。
図7は、実施例の高速移動トランジスタを製造する1つの工程を示す。
図8は、実施例の高速移動度トランジスタを製造する1つの工程を示す。
図9は、実施例の高速移動度トランジスタを製造する1つの工程を示す。
図10は、実施例の高速移動度トランジスタを製造する1つの工程を示す。

0017

本明細書で開示される技術の特徴を整理しておく。
(第1特徴)本明細書で開示される保護素子は、様々な回路素子を保護するために用いられ、回路素子の第1接続部と第2接続部の間に接続して用いられる。ここでいう第1接続部と第2接続部には様々な態様があり、特に限定されるものではない。例えば、保護素子は、回路素子の入力端子接地端子の間に接続して用いられてもよい。あるいは、保護素子は、トランジスタを保護するために用いられてもよい。この場合、保護素子の接続の態様は、ドレインとゲートの間に接続されてもよく、ゲートとソースの間に接続されてもよく、ドレインとソースの間に接続されてもよく、またこれらの組合せであってもよい。
(第2特徴)本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備える半導体装置に適用されてもよい。この場合、高電子移動度トランジスタ部と保護部の半導体材料は、特に限定されるものではない。典型的には、窒化物系化合物半導体を用いるのが望ましい。例えば、高電子移動度トランジスタ部の電子走行層(第1半導体下層の一例)の半導体材料は、InXaGaYaAl1−Xa−YaN(0≦Xa≦1、0≦Ya≦1、0≦Xa+Ya≦1)であり、電子供給層(第1半導体上層の一例)の半導体材料は、InXbGaYbAl1−Xb−YbN(0≦Xb≦1、0≦Yb≦1、0≦Xb+Yb≦1)であり、(1−Xa−Ya)<(1−Xb−Yb)であるのが望ましい。また、保護部の配線下層(第2半導体下層の一例)の半導体材料は、InXaGaYaAl1−Xa−YaN(0≦Xa≦1、0≦Ya≦1、0≦Xa+Ya≦1)であり、配線上層(第2半導体上層の一例)の半導体材料は、InXbGaYbAl1−Xb−YbN(0≦Xb≦1、0≦Yb≦1、0≦Xb+Yb≦1)であり、(1−Xa−Ya)<(1−Xb−Yb)であるのが望ましい。
(第3特徴)本明細書で開示される高電子移動度トランジスタのゲート部は、絶縁ゲート構造を備えていてもよい。また、ゲート部は、リセス型の絶縁ゲート構造を備えていてもよい。リセス型の絶縁ゲート構造では、ドレイン側端部の電界集中が特に問題となることから、本明細書で開示される技術を適用することが有用である。

0018

図1に示されるように、半導体装置10は、高電子移動度トランジスタ部32と分離部34と保護部36を備えている。高電子移動度トランジスタ部32は、ドレイン電極21とソース電極28の間を流れる電流をゲート部26を用いて制御するものであり、ヘテロ接合を利用したトランジスタ構造を有している。保護部36は、高電子移動度トランジスタ部32のドレイン電極21とソース電極28の間に印加される異常な高電圧から高電子移動度トランジスタ部32を保護するものであり、ヘテロ接合を利用した保護構造が形成されている。分離部34は、高電子移動度トランジスタ部32の2次元電子ガス層と保護部36の2次元電子ガス層を絶縁分離している。

0019

図1及び図2に示されるように、半導体装置10の高電子移動度トランジスタ部32は、電子走行層11A(第1半導体下層の一例であり、半導体下層11の一部である)と電子供給層12(第1半導体上層の一例)の積層を備えている。電子走行層11Aの材料にはノンドープ窒化ガリウム(GaN)が用いられている。電子供給層12の材料には、ノンドープの窒化アルミニウムガリウム(AlGaN)が用いられており、アルミニウム組成比は約20〜25%である。電子供給層12のバンドギャップは電子走行層11Aのバンドギャップよりも大きい。このため、電子供給層12と電子走行層11Aのヘテロ接合面には、2次元電子ガス(2DEG)が形成されている。

0020

高電子移動度トランジスタ部32はさらに、ドレイン電極21と、ゲート部26と、ソース電極28を備えている。ドレイン電極21とゲート部26とソース電極28は、x軸方向に沿ってこの順に間隔を置いて配置されているとともに、電子供給層12の表面に形成されている絶縁膜22によって相互に電気的に絶縁されている。

0021

ドレイン電極21は、平面視したときに、y軸方向に沿って伸びており、矩形状の形態を有している。ドレイン電極21は、電子供給層12の表面の一部に接触するとともに、分離部34を超えて保護部36にまで伸びている。ドレイン電極21の材料にはバナジウム(Va)/アルミニウム(Al)/モリブテン(Mo)/ニッケル(Ni)/金(Au)の積層電極が用いられており、電子供給層12と電子走行層11Aの接合面に形成される2次元電子ガス(2DEG)の一部に電気的に接続されている。

0022

ゲート部26は、平面視したときに、y軸方向に沿って伸びており、矩形状の形態を有している。ゲート部26は、ドレイン電極21とソース電極28の間に設けられている。特に、本実施例のゲート部26は、電子供給層12に形成された溝27内に設けられており、所謂リセス型であることを特徴としている。ゲート部26は、ゲート絶縁膜24と、そのゲート絶縁膜24で被覆されているゲート電極25を有しており、電子供給層12と電子走行層11Aの接合面に形成される2次元電子ガス(2DEG)の一部に対向している。また、ゲート部26のうちのゲート電極25は、分離部34を超えて保護部36にまで伸びている。ゲート絶縁膜24の材料には窒化シリコン(SiN)が用いられており、ゲート電極25の材料にはニッケル(Ni)/金(Au)、又はチタン(Ti)/アルミニウム(Al)の積層電極が用いられている。この例では、溝27の深さが、電子供給層12の厚みと一致している。この例に代えて、電子供給層12の一部が残るように溝27が浅く形成されてもよく、あるいは、電子走行層11Aの一部が除去されるように溝27が深く形成されてもよい。このように、リセス型のゲート部26を設けることで、ゲート部26の下方の2次元電子ガスの電子密度を薄く調整することができる。これにより、ゲート電極25に正電圧が印加されない状態では、ゲート部26の下方の電子密度が薄く、ゲート部26に対してドレイン側とソース側の2次元電子ガスが絶縁される。一方、ゲート電極25に正電圧が印加された状態では、ゲート部26の下方の電子密度が濃く、ゲート部26に対してドレイン側とソース側の2次元電子ガスが導通する。このように、半導体装置10の高電子移動度トランジスタ部32は、リセス型のゲート部26を利用することにより、ノーマリオフで動作するように構成されている。

0023

ソース電極28は、平面視したときに、y軸方向に沿って伸びており、矩形状の形態を有している。ソース電極28は、電子供給層12の表面の一部に接触するとともに、分離部34を超えて保護部36にまで伸びている。ソース電極28の材料にはバナジウム(Va)/アルミニウム(Al)/モリブテン(Mo)/ニッケル(Ni)/金(Au)の積層電極が用いられており、電子供給層12と電子走行層11Aの接合面に形成される2次元電子ガス(2DEG)の一部に電気的に接続されている。

0024

図1及び図3に示されるように、半導体装置10の保護部36は、配線下層11B(第2半導体下層の一例であり、半導体下層11の一部である)と配線上層(第2半導体上層の一例)13の積層を備えている。配線下層11Bの材料にはノンドープの窒化ガリウム(GaN)が用いられている。配線上層13の材料にはノンドープの窒化アルミニウムガリウム(AlGaN)が用いられており、アルミニウムの組成比は約20〜25%である。配線上層13のバンドギャップは配線下層11Bのバンドギャップよりも大きい。このため、配線上層13と配線下層11Bのヘテロ接合面には、2次元電子ガス(2DEG)が形成されている。

0025

配線上層13は、平面視したときに、x軸方向に沿って伸びているとともに概ね矩形状の形態を有している。また、配線上層13は、第1分離部分42と第2分離部分44によって3つの部位に分離されている。第1部位41と中間部位43が第1分離部分42によって分離されており、第2部位45と中間部位43が第2分離部分44によって分離されている。中間部位43は、x軸方向において、第1部位41と第2部位45の間に配置されている。第1分離部分42と第2分離部分44は、配線上層13の一部を除去することにより形成される。

0026

図6(A)に、保護部36の第1部位41と第1分離部分42と中間部位43に対応したエネルギーバンド図を示す。第1分離部分42が形成されていることにより、第1部位41に対応する部分の2次元電子ガス層と中間部位43に対応する部分の2次元電子ガス層が分離されている。このため、第1分離部分42には、第1部位41に対応する2次元電子ガス層及び中間部位43に対応する2次元電子ガス層のポテンシャルに対して電位障壁が形成されている。なお、保護部36の第2部位45と第2分離部分44と中間部位43においても、同様のエネルギーバンド図が形成されている。

0027

図1及び図3に示されるように、配線上層13には、ドレイン電極21とゲート電極25とソース電極28がそれぞれ接触している。ドレイン電極21は、配線上層13の第1部位41に接触しており、配線上層13の第1部位41と配線下層11Bの接合面に形成される2次元電子ガス層に電気的に接続されている。ゲート電極25は、配線上層13の中間部位43に接触しており、配線上層13の中間部位43と配線下層11Bの接合面に形成される2次元電子ガス層に電気的に接続されている。ソース電極28は、配線上層13の第2部位45に接触しており、配線上層13の第2部位45と配線下層11Bの接合面に形成される2次元電子ガス層に電気的に接続されている。

0028

ここで、図5に示されるように、半導体装置10では、保護部36の第1部位41と第1分離部分42と中間部位43によって、逆向きに接続された一対のダイオードと等価な構造が構成されている。また、半導体装置10では、保護部36の中間部位43と第2分離部分44と第2部位45によって、逆向きに接続された一対のダイオードと等価な構造が構成されている。これらダイオードと等価な動作の詳細は後述する。

0029

図1及び図4に示されるように、分離部34は、高電子移動度トランジスタ部32と保護部36の間に位置しており、半導体下層11上に他の半導体層が形成されていない領域である。このため、分離部34では、2次元電子ガスが形成されない。また、分離部34のy軸方向の長さが十分に確保されているので、高電子移動度トランジスタ部32に形成されている2次元電子ガス層と保護部36に形成されている2次元電子ガス層は、分離部34によって電気的に分離されている。なお、後述の製造方法で説明するように、高電子移動度トランジスタ部32の電子供給層12と保護部36の配線上層13は、共通の半導体上層の一部を除去することで分離されたものである。分離部34は、この半導体上層が分離された部分に対応している。

0030

次に、半導体装置10のスイッチング動作を説明する。半導体装置10は、ドレイン電極21に正電圧を印加し、ソース電極28に接地電圧を印加して用いられる。ゲート部26のゲート電極25に正電圧が印加されると、高電子移動度トランジスタ部32において、ゲート部26の下方に反転層が形成され、その反転層を介してドレイン側とソース側の2次元電子ガスが導通する。これにより、半導体装置10の高電子移動度トランジスタ部32がオンとなり、ドレイン電極21とソース電極28の間を電流が流れる。次に、ゲート部26のゲート電極25に接地電圧が印加されると、ゲート部26の下方の反転層が消失し、ドレイン側とソース側の2次元電子ガスが分離され、半導体装置10の高電子移動度トランジスタ部32がオフとなる。

0031

ここで、前記したように、保護部36の分離部分42,44には電位障壁が形成されており、保護部36の2次元電子ガス層が分離部分42,44によって分離されている。このため、高電子移動度トランジスタ部32の通常のスイッチング動作時において、保護部36を介して電流が流れることが防止されている。半導体装置10では、高電子移動度トランジスタ部32に対して保護部36が接続されていても、高電子移動度トランジスタ部32の通常のスイッチング動作は良好に行われる。

0032

次に、半導体装置10の保護部36の保護動作を説明する。例えば、サージの影響によりドレイン電極21に異常な高電圧が印加される場合を想定する。ドレイン電極21に異常な高電圧が印加されると、図6(B)に示されるように、ドレイン電極21に電気的に接続されている第1部位41に対応する2次元電子ガス層のポテンシャルが低下し、第1分離部分42の電位障壁が低くなり、パンチスルー現象が生じる。この結果、中間部位43に対応する2次元電子ガス層に存在する電子は、第1分離部分42の電位障壁を越えて第1部位41に流れるようになり、保護部36の第1部位41と第1分離部分42と中間部位43を介して高電子移動度トランジスタ部32のドレイン電極21とゲート電極25が導通する。同様に、保護部36の第2分離部分44においてもパンチスルー現象が生じ、保護部36の中間部位43と第2分離部分44と第2部位45を介して高電子移動度トランジスタ部32のゲート電極25とソース電極28が導通する。

0033

保護部36の分離部分42,44がパンチスルー現象によって導通すると、その第1分離部分42に対応するドレイン−ゲート間には等価的に抵抗素子が形成され、第2分離部分44に対応するゲート−ソース間にも等価的に抵抗素子が形成される。なお、第1分離部分42に対応するドレイン−ゲート間に形成される抵抗素子の抵抗値は、第1部位41の幅W41、第1分離部分42の幅W42、及び中間部位43の幅W43によって調整可能である(図1参照)。同様に、第2分離部分44に対応するゲート−ソース間に形成される抵抗素子の抵抗値は、中間部位43の幅W43、第2分離部分44の幅W44、及び第2部位45の幅W45によって調整可能である(図1参照)。これにより、それぞれの抵抗値に応じた分圧比に基づいて、高電子移動度トランジスタ部32のゲート電極25に電圧が印加され、高電子移動度トランジスタ部32がターンオンする。この結果、高電子移動度トランジスタ部32のドレイン電極21に印加された異常な高電圧が低下し、高電子移動度トランジスタ部32が保護される。

0034

半導体装置10の他の特徴を整理する。
(1)半導体装置10の保護部36は、高電子移動度トランジスタ部32に隣接して設けられている。従来の半導体装置では、素子部に隣接する領域は、ドレイン電極及びソース電極の配線のみが形成されている領域である。半導体装置10の保護部36は、このようなドレイン電極21及びソース電極28の配線が形成されている領域内に作り込まれていると評価できる。すなわち、半導体装置10では、素子面積の増大を抑えながら高電子移動度トランジスタ部32を保護するための保護部36が一体で形成されており、小型化に有利な形態である。

0035

(2)また、半導体装置10の保護部36は、分離部分42,44のパンチスルー現象を利用することにより、逆方向に接続された一対のダイオードと等価な動作を実行することができる。半導体装置10の保護部36と等価な保護素子をダイオードを利用して形成しようとすれば、少なくとも2つのダイオードを必要とする。半導体装置10の保護部36は、少ない面積で一対のダイオードと等価な動作を実行することができる。

0036

(3)半導体装置10の保護部36では、第1分離部分42と第2分離部分44に対応する部分の配線上層13が完全に除去されている。この例に代えて、第1分離部分42と第2分離部分44に対応する部分の配線上層13の一部が残っていてもよい。あるいは、第1分離部分42と第2分離部分44に対応する部分の配線下層11Bの一部が除去されていてもよい。保護部36の2次元電子ガス層が分離される限りにおいて、必要に応じて、第1分離部分42と第2分離部分44の深さを調整してもよい。

0037

(半導体装置の製造方法)
以下、図7図10を参照して、半導体装置10を製造する方法を説明する。まず、図7に示されるように、半導体下層11と半導体上層14が積層した積層基板を用意する。半導体下層11と半導体上層14は、有機金属気相成長法MOCVD: Metal Organic Chemical Vapor Deposition)を利用して、図示しないサファイア基板上に積層して形成されている。

0038

次に、図8に示されるように、半導体上層14を貫通するように、ゲート部26用の溝27を形成する。溝27は、RIE(Reactive Ion Etching)法を利用して形成されている。なお、この溝27の形成するときに、分離部34に対応する半導体上層14、及び保護部36の分離部分42,44に対応する半導体上層14も同時に除去される。このように、本実施例の製造方法では、ゲート部26の溝27を形成する段階と、高電子移動度トランジスタ部32と保護部36を分離する分離部34を形成する段階、さらに保護部36の分離部分42,44を形成する段階が同時に実施される。

0039

次に、図9に示されるように、半導体上層14の表面にドレイン電極21とソース電極28を形成する。より具体的には、まず、ドレイン電極21とソース電極28に対応する部分に、電子ビーム蒸着法を利用して、バナジウム(V)/アルミニウム(Al)/モリブテン(Mo)を積層する。次に、熱処理を実施して、積層したバナジウム(V)/アルミニウム(Al)/モリブテン(Mo)を合金化し、オーミック接触性を向上させる。次に、ドレイン電極21とソース電極28に対応する部分に、ニッケル(Ni)と金(Au)が積層される。この結果、ドレイン電極21とソース電極28にはバナジウム(V)/アルミニウム(Al)/モリブテン(Mo)/ニッケル(Ni)/金(Au)が積層される。

0040

次に、図10に示されるように、電子供給層12の表面を覆うように絶縁膜22を形成する。絶縁膜22の材料には、窒化シリコン(SiN)が用いられている。絶縁膜22のうち溝27内に形成されている部分がゲート絶縁膜24となる。最後に、溝27内にゲート電極25を充填すると、半導体装置10が完成する。

0041

このように、半導体装置10は、実質的な工程数の増加を伴うことなく、従来の高電子移動度トランジスタに接続される保護素子を同時に製造することができる。

実施例

0042

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

0043

10:半導体装置
11:半導体下層
11A:電子走行層(第1半導体下層の一例)
11B:配線下層(第2半導体下層の一例)
12:電子供給層(第1半導体上層の一例)
13:配線上層(第2半導体上層の一例)
14:半導体上層
21:ドレイン電極
24:ゲート絶縁膜
25:ゲート電極
26:ゲート部
28:ソース電極
32:高電子移動度トランジスタ部
36:保護部
41:第1部位
43:中間部位
45:第2部位

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