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技術 不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステム

出願人 三星電子株式会社
発明者 郭東勳朴相元鄭原宅
出願日 2012年10月12日 (8年1ヶ月経過) 出願番号 2012-226751
公開日 2013年5月13日 (7年6ヶ月経過) 公開番号 2013-089282
状態 特許登録済
技術分野 半導体メモリ 不揮発性半導体メモリ リードオンリーメモリ
主要キーワード 垂直チャンネル 状態読出し 下位プログラム インターフェイシング デジタル音声録音 上位状態 ステッププログラム プレート形態
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重要な関連分野

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図面 (20)

課題

向上された信頼性を有する不揮発性メモリ装置プログラム方法が提供される。

解決手段

本発明のプログラム方法は、第1メモリセルトランジスター閾値電圧プログラム状態から移動する傾向を判別する段階と、判別結果に応答して、複数の検証電圧の中で第1検証電圧を選択する段階と、第1メモリセルトランジスターの閾値電圧が変化するように第1メモリセルトランジスターをプログラムする段階と、で構成される。プログラムする段階は第1メモリセルトランジスターの閾値電圧が十分に変化されたかを第1検証電圧を利用して検証する段階を含む。判別する段階は第1メモリセルトランジスターの閾値電圧の第1範囲からの変化を判別する段階を含む。

概要

背景

半導体メモリ装置(semiconductor memory device)はシリコン(Si、silicon)、ゲルマニウム(Ge、Germanium)、ヒ化ガリウムGaAs、gallium arsenide)、リン化インジウムInP、indium phospide)等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置(Volatile memory device)と不揮発性メモリ装置(Nonvolatile memory device)とに区分される。

揮発性メモリ装置は電源供給遮断されれば、格納されたデータが消滅されるメモリ装置である。揮発性メモリ装置にはSRAM(Static RAM)、DRAM(Dynamic RAM)、SDRAM(Synchronous DRAM)等がある。不揮発性メモリ装置は電源供給が遮断されても格納されたデータを維持するメモリ装置である。不揮発性メモリ装置としてはROM(Read Only Memory)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリ装置、PRAM(Phase−change RAM)、MRAM(Magnetic RAM)、RRAM(登録商標)(Resistive RAM)、FRAM(登録商標)(Ferroelectric RAM)等がある。フラッシュメモリ装置は大きくNORタイプとNANDタイプとに区分される。

最近に、半導体メモリ装置の集積度を向上させるために、3次元構造を有する半導体メモリ装置が研究されている。

概要

向上された信頼性を有する不揮発性メモリ装置のプログラム方法が提供される。本発明のプログラム方法は、第1メモリセルトランジスター閾値電圧プログラム状態から移動する傾向を判別する段階と、判別結果に応答して、複数の検証電圧の中で第1検証電圧を選択する段階と、第1メモリセルトランジスターの閾値電圧が変化するように第1メモリセルトランジスターをプログラムする段階と、で構成される。プログラムする段階は第1メモリセルトランジスターの閾値電圧が十分に変化されたかを第1検証電圧を利用して検証する段階を含む。判別する段階は第1メモリセルトランジスターの閾値電圧の第1範囲からの変化を判別する段階を含む。

目的

本発明の目的は向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムを提供する

効果

実績

技術文献被引用数
3件
牽制数
0件

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請求項1

不揮発性メモリ装置プログラム方法において、(a)第1メモリセルトランジスター閾値電圧プログラム状態から移動する傾向を判別する段階と、(b)前記判別結果に応答して、複数の検証電圧の中で第1検証電圧を選択する段階と、(c)前記第1メモリセルトランジスターの閾値電圧が変化するように前記第1メモリセルトランジスターをプログラムする段階と、を含み、前記プログラムする段階(c)は、前記第1メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第1検証電圧を利用して検証する段階を含み、前記判別する段階(a)は、前記第1メモリセルトランジスターの閾値電圧の第1範囲からの変化を判別する段階を含むプログラム方法。

請求項2

(d)前記第1メモリセルトランジスターの閾値電圧が前記第1範囲内に変化するように前記第1メモリセルトランジスターをプログラムする段階をさらに含む請求項1に記載のプログラム方法。

請求項3

前記プログラムする段階(c)は、前記第1メモリセルトランジスターの閾値電圧をデータの少なくとも第1ビット及び第2ビットを示す第2範囲へ変化させる段階を含む請求項2に記載のプログラム方法。

請求項4

前記第1メモリセルトランジスターは、直列連結されてNANDストリングを形成する複数のメモリトランジスターの中で1つであり、前記第1メモリセルトランジスターを検証する動作は前記第1検証電圧を前記第1メモリセルトランジスターに連結されたワードライン印加する動作を含む請求項3に記載のプログラム方法。

請求項5

前記メモリ装置は、ワードライン及び第2メモリセルトランジスターを含み、前記第1メモリセルトランジスターは前記第2メモリセルトランジスターと共に前記ワードラインに連結され、前記プログラム方法は、(e)前記第2メモリセルトランジスターの閾値電圧がプログラム状態から変化する傾向を判別する段階と、(f)前記判別結果(e)に応答して、複数の検証電圧の中で前記第1検証電圧と異なる第2検証電圧を選択する段階と、を含み、前記プログラムする段階(c)は前記第2メモリセルトランジスターをプログラムして、前記第2メモリセルトランジスターの閾値電圧を、データの少なくともその他の第1ビット及び第2ビットを示す前記第2範囲へ変化させる段階と、前記第2メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第2検証電圧を利用して検証する段階とを含み、前記判別する段階(e)は前記第2メモリセルトランジスターの閾値電圧が前記第1範囲からの変化を判別する段階を含む請求項3に記載のプログラム方法。

請求項6

前記プログラムする段階(d)は、前記第2メモリセルトランジスターの閾値電圧が前記第1範囲に属するように前記第2メモリセルトランジスターをプログラムする段階を含む請求項5に記載のプログラム方法。

請求項7

前記プログラムする段階(c)は、(i)前記第1及び第2メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、(ii)前記第1メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第1検証電圧を印加する段階と、(iii)前記第2メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第2検証電圧を印加する段階を含む請求項6に記載のプログラム方法。

請求項8

前記プログラムパルスを印加する段階(i)、第1検証電圧を印加する段階(ii)及び第2検証電圧を印加する段階(iii)は、前記第1及び第2メモリセルトランジスターの中で少なくとも1つの閾値電圧が十分に変化されなければ、少なくとも1回以上反復される請求項7に記載のプログラム方法。

請求項9

前記第1範囲は、前記第1メモリセルトランジスターに前記データの第2ビットの情報をプログラムする前の状態において、前記データの第1ビットを示す閾値電圧値の範囲である請求項3に記載のプログラム方法。

請求項10

前記プログラムする段階(c)は、(i)前記第1メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、(ii)前記第1メモリセルトランジスターの閾値電圧が少なくとも中間レベルに増加されたかを検証するために前記ワードラインへ中間検証電圧を印加する段階とを含み、前記第1メモリセルトランジスターの閾値電圧が前記第1範囲の外に変化したことを判定(a)した後に、(iii)前記第1メモリセルトランジスターの閾値電圧を変化するために前記ワードラインへプログラムパルスを印加する段階と、(iv)前記第1メモリセルトランジスターの閾値電圧が十分に変化されたかを判別するために前記第1検証電圧を前記ワードラインへ印加する段階と、を含む請求項3に記載のプログラム方法。

請求項11

複数のビットラインと、複数のワードラインと、各メモリセルストリングが各ビットラインに連結され、互いに異なるメモリセルストリングのメモリセルが各ワードラインに連結され、垂直に積層されたメモリセルを、含む複数のメモリセルストリングを含む複数のメモリセルの3次元アレイと、対応するビットラインに連結される複数のデータラッチ及び第2ラッチを含むページバッファと、プログラム電圧を生成するように構成される電圧生成器と、アドレスデコーディングし、ワードラインを選択するように構成される行デコーダーと、各プログラムループが前記行デコーダーによって選択されたワードラインへプログラムパルスを印加し、前記選択されたワードラインに連結されたメモリセルの第1行目の各プログラムレベルを検証する複数の順次的検証動作を含み、複数のプログラムループの遂行を含むプログラム動作を制御するように構成される制御ロジックと、を含み、前記ページバッファのデータラッチは対応するデータラッチに連結されたビットラインに連結されたメモリセルの第1行目のプログラム動作を禁止又は許容するように構成され、前記第2ラッチはプログラムループの前記複数の検証動作の各々に対応する複数の検証結果の中で1つを選択するように構成される不揮発性メモリ装置。

請求項12

前記制御ロジックは、プログラム動作を制御して、前記第1行目の複数のメモリセルの各々のメモリセル特性を複数のプログラム状態の中で1つに調節するように構成され、各プログラム状態は1つ又はその以上のデータビットの互いに異なるデータセットを示す請求項11に記載の不揮発性メモリ装置。

請求項13

前記制御ロジックは複数のプログラムループを遂行するように構成され、各プログラムループは前記プログラム状態の中で少なくとも1つに複数の検証動作を遂行することを含む請求項12に記載の不揮発性メモリ装置。

請求項14

前記第2ラッチは再配列ラッチであり、前記メモリセルの第1行目の電荷再配列特性を示し、前記再配列ラッチに連結されたビットラインに対応する再配列データを格納するように構成される請求項13に記載の不揮発性メモリ装置。

請求項15

前記メモリセルの第1行目に最下位ビット及び追加ビットをプログラムする時、前記制御ロジックは、前記メモリセルの第1行目の最下位ビットプログラム状態の状態読出し動作を遂行して前記複数の検証結果の中で1つを選択するのに効果的に対応する再配列データを生成し、対応する再配列ラッチに格納するように構成される請求項14に記載の不揮発性メモリ装置。

請求項16

前記制御ロジックは、前記選択されたワードラインへ第1読出し電圧を印加する第1読出し動作、及び前記選択されたワードラインへ前記第1読出し電圧より高い第2読出し電圧を印加する第2読出し動作を含む、第1プログラム状態の状態読出し動作を遂行するように構成され、前記第1及び第2読出し電圧は前記第1プログラム状態を示す閾値電圧範囲内の大きさ(magnitude)を有し、前記再配列ラッチの再配列データは前記状態読出し動作の結果の情報を含む請求項14に記載の不揮発性メモリ装置。

請求項17

前記制御ロジックは、上昇する閾値電圧電荷再配列特性を有する前記第1行目のメモリセルを、前記第2読出し電圧より高い閾値電圧を有するメモリセルとして判別し、下降する閾値電圧電荷再配列特性を有する前記第1行目のメモリセルを前記第1読出し電圧より低い閾値電圧を有するメモリセルとして判別する請求項16に記載の不揮発性メモリ装置。

請求項18

前記制御ロジックは、上昇する電荷再配列特性を有する判別されたメモリセルが第2プログラム状態にプログラムされるように第1検証電圧の検証結果を選択し、そして下降する電荷再配列特性を有すると判別されたメモリセルが第2プログラム状態にプログラムされるように第1検証電圧より高い第2検証電圧の検証結果を選択するように、前記再配列ラッチにデータを格納するように構成される請求項17に記載の不揮発性メモリ装置。

請求項19

前記制御ロジックは、前記選択されたワードラインに連結された前記メモリセルの第1行目が前記第1プログラム状態にプログラムされた後、前記状態読出し動作の結果の機能、及び前記選択されたワードラインに隣接するワードラインのメモリセルのプログラム動作の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される請求項16に記載の不揮発性メモリ装置。

請求項20

前記制御ロジックは、前記状態読出し動作の結果の機能、及び前記選択されたワードラインのメモリセル及び前記隣接するワードラインのメモリセルの中で隣接するメモリの間の閾値電圧差異の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される請求項19に記載の不揮発性メモリ装置。

技術分野

0001

本発明は半導体メモリに関し、さらに詳細には不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムに関する。

背景技術

0002

半導体メモリ装置(semiconductor memory device)はシリコン(Si、silicon)、ゲルマニウム(Ge、Germanium)、ヒ化ガリウムGaAs、gallium arsenide)、リン化インジウムInP、indium phospide)等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置(Volatile memory device)と不揮発性メモリ装置(Nonvolatile memory device)とに区分される。

0003

揮発性メモリ装置は電源供給遮断されれば、格納されたデータが消滅されるメモリ装置である。揮発性メモリ装置にはSRAM(Static RAM)、DRAM(Dynamic RAM)、SDRAM(Synchronous DRAM)等がある。不揮発性メモリ装置は電源供給が遮断されても格納されたデータを維持するメモリ装置である。不揮発性メモリ装置としてはROM(Read Only Memory)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリ装置、PRAM(Phase−change RAM)、MRAM(Magnetic RAM)、RRAM(登録商標)(Resistive RAM)、FRAM(登録商標)(Ferroelectric RAM)等がある。フラッシュメモリ装置は大きくNORタイプとNANDタイプとに区分される。

0004

最近に、半導体メモリ装置の集積度を向上させるために、3次元構造を有する半導体メモリ装置が研究されている。

先行技術

0005

韓国特許出願公開第10−2010−0006712号公報

発明が解決しようとする課題

0006

本発明の目的は向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムを提供することにある。

課題を解決するための手段

0007

本発明の実施形態による不揮発性メモリ装置のプログラム方法は、(a)第1メモリセルトランジスター閾値電圧プログラム状態から移動する傾向を判別する段階と、(b)前記判別結果に応答して、複数の検証電圧の中で第1検証電圧を選択する段階と、(c)前記第1メモリセルトランジスターの閾値電圧が変化するように前記第1メモリセルトランジスターをプログラムする段階と、を含み、前記プログラムする段階(c)は前記第1メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第1検証電圧を利用して検証する段階を含み、前記判別する段階(a)は前記第1メモリセルトランジスターの閾値電圧の第1範囲からの変化を判別する段階を含む。

0008

実施形態として、(d)前記第1メモリセルトランジスターの閾値電圧が前記第1範囲内に変化するように前記第1メモリセルトランジスターをプログラムする段階をさらに含む。

0009

実施形態として、前記プログラムする段階(c)は前記第1メモリセルトランジスターの閾値電圧をデータの少なくとも第1ビット及び第2ビットを示す第2範囲に変化段階を含む。

0010

実施形態として、前記第1メモリセルトランジスターは直列連結されてNANDストリングを形成する複数のメモリトランジスターの中で1つであり、前記第1メモリセルトランジスターを検証する動作は前記第1検証電圧を前記第1メモリセルトランジスターに連結されたワードライン印加する動作を含む。

0011

実施形態として、前記メモリ装置はワードライン及び第2メモリセルトランジスターを含み、前記第1メモリセルトランジスターは前記第2メモリセルトランジスターと共に前記ワードラインに連結され、前記プログラム方法は、(e)前記第2メモリセルトランジスターの閾値電圧がプログラム状態から変化する傾向を判別する段階と、(f)前記判別結果(e)に応答して、複数の検証電圧の中で前記第1検証電圧と異なる第2検証電圧を選択する段階と、を含み、前記プログラムする段階(c)は前記第2メモリセルトランジスターをプログラムして、前記第2メモリセルトランジスターの閾値電圧をデータの少なくともその他の第1ビット及び第2ビットを示す前記第2範囲に変化する段階及び前記第2メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第2検証電圧を利用して検証する段階を含み、前記判別する段階(e)は前記第2メモリセルトランジスターの閾値電圧が前記第1範囲から変化するかを判別する段階を含む。

0012

実施形態として、前記プログラムする段階(d)は前記第2メモリセルトランジスターの閾値電圧が前記第1範囲に属するように前記第2メモリセルトランジスターをプログラムする段階を含む。

0013

実施形態として、前記プログラムする段階(c)は、(i)前記第1及び第2メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、(ii)前記第1メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第1検証電圧を印加する段階と、(iii)前記第2メモリセルトランジスターの閾値電圧が十分に変されたかを検証するために前記ワードラインへ前記第2検証電圧を印加する段階を含む。

0014

実施形態として、前記プログラムパルスを印加する段階(i)、第1検証電圧を印加する段階(ii)及び第2検証電圧を印加する段階(iii)は、前記第1及び第2メモリセルトランジスターの中で少なくとも1つの閾値電圧が十分に変化されなければ、少なくとも数回反復される。

0015

実施形態として、前記第1範囲は前記第1メモリセルトランジスターを前記データの第2ビットにプログラムする前に前記データの第1ビットの閾値電圧値を示す。

0016

実施形態として、前記プログラムする段階(c)は、(i)前記第1メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、(ii)前記第1メモリセルトランジスターの閾値電圧が少なくとも中間レベルに増加されたかを検証するために前記ワードラインへ中間検証電圧を印加する段階と、前記メモリセルトランジスターの閾値電圧が前記第1範囲外に変化したことを判定(a)した後に、(iii)前記第1メモリセルトランジスターの閾値電圧を変化するために前記ワードラインへプログラムパルスを印加する段階と、(iv)前記第1メモリセルトランジスターの閾値電圧が十分に変化するかを判別するために前記第1検証電圧を前記ワードラインへ印加する段階と、を含む。

0017

本発明の実施形態による不揮発性メモリ装置は、複数のビットラインと、複数のワードラインと、各メモリセルストリングが各ビットラインに連結され、互いに異なるメモリセルストリングのメモリセルが各ワードラインに連結され、垂直に積層されたメモリセルを含む複数のメモリセルストリングを含む複数のメモリセルの3次元アレイと、対応するビットラインに連結される複数のデータラッチ及び第2ラッチを含むページバッファと、プログラム電圧を生成するように構成される電圧生成器と、アドレスデコーディングし、ワードラインを選択するように構成される行デコーダーと、各プログラムループが前記行デコーダーによって選択されたワードラインへプログラムパルスを印加し、前記選択されたワードラインに連結されたメモリセルの第1行目の各プログラムレベルを検証する複数の順次的検証動作を含み、複数のプログラムループを遂行することを含むプログラム動作を制御するように構成される制御ロジックと、を含み、前記ページバッファのデータラッチは対応するデータラッチに連結されたビットラインに連結されたメモリセルの第1行目のプログラム動作を禁止又は許容するように構成され、前記第2ラッチはプログラムループの前記複数の検証動作の各々に対応する複数の検証結果の中で1つを選択するように構成される。

0018

実施形態として、前記制御ロジックはプログラム動作を制御して、前記第1行目のメモリセルの各々のメモリセル特性を複数のプログラム状態の中で1つに調節するように構成され、各プログラム状態は1つ又はその以上のデータビットの互いに異なるデータセットを示す。

0019

実施形態として、前記制御ロジックは複数のプログラムループを遂行するように構成され、各プログラムループは前記プログラム状態の中で少なくとも1つに複数の検証動作を遂行するすることを含む。

0020

実施形態として、前記第2ラッチは再配列ラッチであり、前記メモリセルの第1行目の電荷再配列特性を示し、前記再配列ラッチに連結されたビットラインに対応する再配列データを格納するように構成される。

0021

実施形態として、前記メモリセルの第1行目に最下位ビット及び追加ビットをプログラムする時、前記制御ロジックは、前記メモリセルの第1行目の最下位ビットプログラム状態の状態読出し動作を遂行して前記複数の検証結果の中で1つを選択するのに効果的に対応する再配列データを生成し、対応する再配列ラッチに格納するように構成される。

0022

実施形態として、前記制御ロジックは、前記選択されたワードラインへ第1読出し電圧を印加する第1読出し動作及び前記選択されたワードラインへ前記第1読出し電圧より高い第2読出し電圧を印加する第2読出し動作を含む、第1プログラム状態の状態読出し動作を遂行するように構成され、前記第1及び第2読出し電圧は前記第1プログラム状態を示す閾値電圧範囲内の振幅(magnitude)を有し、前記再配列ラッチの再配列データは前記状態読出し動作の結果の情報を含む。

0023

実施形態として、前記制御ロジックは、上昇する閾値電圧電荷再配列特性を有する前記第1行目のメモリセルを前記第2読出し電圧より高い閾値電圧を有するメモリセルと判別し、下降する閾値電圧電荷再配列特性を有する前記第1行目のメモリセルを前記第1読出し電圧より低い閾値電圧を有するメモリセルと判別する。

0024

実施形態として、前記制御ロジックは、上昇する電荷再配列特性を有することと判別されたメモリセルが第2プログラム状態にプログラムなるように第1検証電圧の検証結果を選択し、そして下降する電荷再配列特性を有することと判別されたメモリセルが第2プログラム状態にプログラムされるように第1検証電圧より高い第2検証電圧の検証結果を選択するように、前記再配列ラッチにデータを格納するように構成される。

0025

実施形態として、前記制御ロジックは、前記選択されたワードラインに連結された前記メモリセルの第1行目が前記第1プログラム状態にプログラムされた後、前記状態読出し動作の結果の機能、及び前記選択されたワードラインに隣接するワードラインのメモリセルのプログラム動作の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される。

0026

実施形態として、前記制御ロジックは、前記状態読出し動作の結果の機能、及び前記選択されたワードラインのメモリセル及び前記隣接するワードラインのメモリセルの中で隣接するメモリの間の閾値電圧差異の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される。

発明の効果

0027

本発明によれば、電荷の再配列を考慮して状態読出し(state read)が遂行され、状態読出しの結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して1つのプログラム状態がプログラムされる。したがって、電荷の再配列が進行されてもデータを維持する向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムが提供される。

図面の簡単な説明

0028

本発明の第1実施形態による不揮発性メモリ装置を示すブロック図である。
図1メモリセルアレイを示すブロック図である。
図2メモリブロックの中で1つのメモリブロックの一部を示す第1例にしたがう平面図である。
図3のIV−IV’線に沿う斜視断面図の第1例を示す。
図4のIV−IV’線に沿う断面図の第1例を示す。
図5セルトランジスターの中で1つを示す拡大図である。
図3の平面図の一部分の第1例にしたがう等価回路を示す回路図である。
電荷再配列現象を示す。
電荷再配列現象を示す。
電荷再配列現象を示す。
電荷再配列現象を示す。
本発明の第1実施形態によるプログラム方法を示すフローチャートである。
メモリセルに最下位ビットデータがプログラムされる時、メモリセルの閾値電圧散布を示す図面である。
図9の状態読出しを遂行する方法を詳細に示すフローチャートである。
図11の状態読出しが遂行される方法を示す図面である。
図9のプログラムデータをメモリセルにプログラムする方法を詳細に示すフローチャートである。
図13のプログラム方法によってプログラムされるメモリセルの閾値電圧散布を示す図面である。
図14のようにプログラムされたメモリセルで電荷の再配列にしたがう閾値電圧の変化を示す図面である。
図13及び図14のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第1例を示す。
図13及び図14のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第2例を示す。
図13のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の応用例を示す図面である。
図13のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の他の応用例を示す図面である。
本発明の第2実施形態による不揮発性メモリ装置を示すブロック図である。
本発明の第2実施形態によるプログラム方法を示すフローチャートである。
図21のプログラム方法にしたがうメモリセルの閾値電圧散布を示す図面である。
粗いプログラム状態の精巧なプログラムと連関された例を示す。
本発明の第3実施形態による不揮発性メモリ装置を示すブロック図である。
本発明の第3実施形態によるプログラム方法を示すフローチャートである。
本発明の第4実施形態による不揮発性メモリ装置を示すフローチャートである。
本発明の第4実施形態によるプログラム方法を示すフローチャートである。
本発明の第5実施形態によるプログラム方法を示すフローチャートである。
本発明の第6実施形態によるプログラム方法を示すフローチャートである。
本発明の第7実施形態によるプログラム方法を示すフローチャートである。
図29のプログラム方法によって選択されたワードラインへ印加される電圧を示すタイミング図である。
図29のプログラム方法及び図30A電圧印加にしたがうメモリセルの閾値電圧散布の変化を示すグラフである。
図3の平面図の一部分の第2例にしたがう等価回路を示す回路図である。
図3の平面図の一部分の第3例にしたがう等価回路を示す回路図である。
図3の平面図の一部分の第4例にしたがう等価回路を示す回路図である。
図3の平面図の一部分の第5例にしたがう等価回路を示す回路図である。
図3の平面図の一部分の第6例にしたがう等価回路を示す回路図である。
図3の平面図の一部分の第7例にしたがう等価回路を示す回路図である。
図3のIV−IV’線に沿う斜視断面図の第2例を示す。
図3のIV−IV’線に沿う断面図の第2例を示す。
図3のIV−IV’線に沿う斜視断面図の第3例を示す。
図3のIV−IV’線に沿う断面図の第3例を示す。
図3のIV−IV’線に沿う斜視断面図の第4例を示す。
図3のIV−IV’線に沿う断面図の第4例を示す。
図2のメモリブロックの中で1つのメモリブロックの一部を示す第2例にしたがう平面図である。
図43のXXXXIV−XXXXIV’線に沿う斜視断面図を示す。
図43のXXXXIV−XXXXIV’線に沿う断面図を示す。
図2のメモリブロックの中で1つのメモリブロックの一部を示す第3例にしたがう平面図である。
図46のXXXXVII−XXXXVII’線に沿う斜視断面図を示す。
図46のXXXXVII−XXXXVII’線に沿う断面図を示す。
図2のメモリブロックの中で1つのメモリブロックの一部を示す第4例にしたがう平面図である。
図49のXXXXX−XXXXX’線に沿う斜視断面図を示す。
図2のメモリブロックの中で1つのメモリブロックの一部を示す第5例にしたがう平面図である。
図51のXXXXXII−XXXXXII’線に沿う斜視断面図を示す。
図51のXXXXXII−XXXXXII’線に沿う断面図を示す。
図2のメモリブロックの中で1つのメモリブロックの一部を示す第6例にしたがう平面図である。
図54のXXXXXV−XXXXXV’線に沿う斜視断面図の第1例を示す。
図54のXXXXXV−XXXXXV’線に沿う断面図の第1例を示す。
図54の平面図の一部分の第1例にしたがう等価回路を示す回路図である。
図54のXXXXXV−XXXXXV’線に沿う斜視断面図の第2例を示す。
図54のXXXXXV−XXXXXV’線に沿う断面図の第2例を示す。
図54の平面図の一部分の第2例にしたがう等価回路を示す回路図である。
本発明の実施形態によるメモリシステムを示すブロック図である。
本発明の第1実施形態によるメモリシステムのプログラム方法を示すフローチャートである。
本発明の第1実施形態によるメモリシステムの状態読出し方法を示すフローチャートである。
図61のメモリシステムの応用例を示すブロック図である。
本発明の実施形態によるメモリカードを示す。
本発明の実施形態によるソリッドステートドライブを示す。
本発明の実施形態によるコンピューティングシステムを示すブロック図である。

実施例

0029

以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるするように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。

0030

‘選択されたメモリブロック’は複数のメモリブロックの中でプログラム、読出し又は消去のために選択されたメモリブロックを示す。‘選択されたサブブロック’は1つのメモリブロックの複数のサブブロックの中でプログラム、読出し、又は消去のために選択されたサブブロックを示す。

0031

‘選択されたビットライン’又は‘選択された複数のビットライン’は複数のビットラインの中でプログラム又は読出しの対象になるセルトランジスターに連結されたビットライン又は複数のビットラインを示す。‘非選択されたビットライン’又は‘非選択されたビットライン’は複数のビットラインの中でプログラム禁止又は読出し禁止の 対象になるセルトランジスターに連結されたビットライン又はビットラインを示す。

0032

‘選択されたストリング選択ライン’は複数のストリング選択ラインの中でプログラム又は読出しの対象になるセルトランジスターを含むセルストリングに連結されたストリング選択ラインを示す。‘非選択されたストリング選択ライン’又は‘非選択された複数のストリング選択ライン’は複数のストリング選択ラインの中で選択されたストリング選択ラインを除外した残りのストリング選択ライン又は複数の残りのストリング選択ラインを示す。‘選択されたストリング選択トランジスター’は選択されたストリング選択ラインに連結された複数のストリング選択トランジスターを示す。‘非選択された複数のストリング選択トランジスター’は非選択されたストリング選択ライン又は非選択された複数のストリング選択ラインに連結されたストリング選択トランジスターを示す。

0033

‘選択された接地選択ライン’は複数の接地選択ラインの中でプログラム又は読出しの対象になるセルトランジスターを含むセルストリングに連結された接地選択ラインを示す。‘非選択された接地選択ライン’は複数の接地選択ラインの中で選択された接地選択ラインを除外した残りの接地選択ライン又は複数の残りの接地選択ラインを示す。‘選択された接地選択トランジスター’は選択された接地選択ラインに連結された複数の接地選択トランジスターを示す。‘非選択された接地選択トランジスター’は非選択された接地選択ライン又は非選択された複数の接地選択ラインに連結された接地選択トランジスターを示す。

0034

‘選択されたワードライン’は複数のワードラインの中でプログラム又は読出しの対象になるセルトランジスターに連結されたワードラインを示す。‘非選択されたワードライン’又は‘非選択された複数のワードライン’は複数のワードラインの中で選択されたワードラインを除外した残りのワードライン又は複数の残りのワードラインを示す。

0035

‘選択されたメモリセル’又は‘選択された複数のメモリセル’は複数のメモリセルの中でプログラム又は読出しの対象になるメモリセルを示す。‘非選択されたメモリセル’又は‘非選択されたメモリセル’は複数のメモリセルの中で選択されたメモリセル又は選択されたメモリセルを除外した残りのメモリセル又は複数の残りのメモリセルを示す。

0036

例示的に、NANDフラッシュメモリを参照して本発明の実施形態が説明され得る。しかし、本発明の技術的思想はNANDフラッシュメモリに限定されない。本発明の技術的思想はEEPROM(Electrically Erasable and Programmable ROM)、NORフラッシュメモリ装置、PRAM(Phase−change RAM)、MRAM(Magnetic RAM)、RRAM(登録商標)(Resistive RAM)、FRAM(登録商標)(Ferroelectric RAM)等のような多様な不揮発性メモリ装置に適用され得る。

0037

図1は本発明の第1実施形態による不揮発性メモリ装置100を示すブロック図である。図1を参照すれば、不揮発性メモリ装置100はメモリセルアレイ110、アドレスデコーディング部120、ページバッファ部130、データ入出力部140、電圧生成部150、及び制御部160を含む。

0038

メモリセルアレイ110は基板の上に行及び列方向に沿って配置された複数のセルストリングを含む。各セルストリングは基板と垂直になる方向に沿って積層された複数のメモリセルを含む。即ち、メモリセルは基板の上で行及び列に沿って提供され、基板と垂直になる方向に積層されて3次元構造を形成する。例示的に、メモリセルアレイ110はセル当たり1つ又はその以上のビットを格納できる複数のメモリセルを含む。

0039

アドレスデコーディング部120はワードラインWL、ストリング選択ラインSSL、及び接地選択ラインGSLを通じてメモリセルアレイ110に連結される。アドレスデコーディング部120は制御部160の制御に応答して動作するように構成される。アドレスデコーディング部120は外部からアドレスADDRを受信できる。

0040

アドレスデコーディング部120は受信されたアドレスADDRの中で行アドレスをデコーディングするように構成される。アドレスデコーディング部120はワードラインWLの中でデコーディングされた行アドレスに対応するワードラインを選択するように構成される。アドレスデコーディング部120はストリング選択ラインSSL及び接地選択ラインGSLの中でデコーディングされた行アドレスに対応するストリング選択ライン及び接地選択ラインを選択するように構成される。

0041

アドレスデコーディング部120はデコーディングされた行アドレス及び制御部160の制御に応答して、電圧生成部150から伝達される電圧をワードラインWLへ供給することができる。アドレスデコーディング部120は電圧生成部150から上位(upper)検証電圧VFYU、正常(normal)検証電圧VFYN、下位(lower)検証電圧VFYL、正常状態読出し電圧VSRN(normal state−read voltage)、上位状態読出し電圧VSRU(upper state−read voltage)、パス電圧PASS、プログラム電圧VPGM、検証電圧VFY、読出し電圧Vrd、及び非選択読出し電圧Vreadを受信し、受信された電圧をワードラインWLへ選択的に供給することができる。

0042

アドレスデコーディング部120は受信されたアドレスADDRの中で列アドレスをデコーディングするように構成される。アドレスデコーディング部120はデコーディングされた列アドレスDCAをページバッファ部130へ伝達する。

0043

ページバッファ部130はビットラインBLを通じてメモリセルアレイ110に連結される。ページバッファ部130はデータラインDLを通じてデータ入出力部140に連結される。ページバッファ部130は制御部160の制御に応答して動作する。ページバッファ部130はアドレスデコーディング部120からデコーディングされた列アドレスDCAを受信する。デコーディングされた列アドレスDCAに応答して、ページバッファ部130はビットラインBLを選択する。

0044

ページバッファ部130は複数のページバッファPBを含む。各ページバッファPBは1つのビットラインBLに連結され得る。各ページバッファPBはデータラッチDL及び再配列ラッチRLを含む。

0045

データラッチDLに、複数のメモリセルにプログラムされたデータ及び複数のメモリセルにプログラムされるデータが格納され得る。例えば、複数のメモリセルに予めプログラムされたデータとその複数のメモリセルにプログラムされたデータがデータラッチDLに格納され得る。

0046

再配列ラッチRLにメモリセルの電荷再配列に対する情報が格納され得る。例えば、メモリセルの状態読出し結果(後述する)が再配列ラッチRLに格納され得る。

0047

制御部160の制御にしたがって、アドレスデコーディング部120及びページバッファ部130はプログラム及び読出しを遂行できる。アドレスデコーディング部120がストリング選択ラインSSL、ワードラインWL、及び接地選択ラインGSLを制御し、ページバッファ部130がビットラインBLを制御することによって、メモリセルアレイ110でプログラム及び読出しが遂行できる。プログラムの時に、検証読出しが遂行できる。ページバッファ部130は検証読出しの結果を制御部160へ出力することができる。

0048

ページバッファ部130はデータラインDLを通じてデータDATAを受信できる。ページバッファ部130に受信されたデータはメモリセルアレイ110に書き込むことができる。ページバッファ部130はメモリセルアレイ110から読み出されたデータをデータラインDLを通じて出力することができる。ページバッファ部130はメモリセルアレイ110の第1格納領域から読み出されたデータを格納できる。ページバッファ部130に格納されたデータはメモリセルアレイ110の第2格納領域に書き込むことができる。即ち、コピーバック(copy−back)動作が遂行できる。

0049

制御部160の制御にしたがって、アドレスデコーディング部120及びページバッファ部130は状態読出し(後述する)を遂行できる。制御部160の制御にしたがって、アドレスデコーディング部120及びページバッファ部130は再配列を考慮したプログラム(後述する)を遂行できる。

0050

データ入出力部140はデータラインDLを通じてページバッファ部130に連結される。データ入出力部140は外部とデータDATAを交換するように構成される。データ入出力部140はページバッファ部130からデータラインDLを通じて受信されるデータを外部へ出力することができる。データ入出力部140は外部から受信されるデータをデータラインDLを通じてページバッファ部130へ伝送することができる。

0051

電圧発生器150は制御部160の制御にしたがって多様な電圧を生成する。電圧発生器150は上位(upper)検証電圧VFYU、正常(normal)検証電圧VFYN、下位(lower)検証電圧VFYL、正常状態読出し電圧VSRN(normal state−read voltage)、上位状態読出し電圧VSRU(upper state−read voltage)、パス電圧VPASS、プログラム電圧VPGM、検証電圧VFY、読出し電圧Vrd、及び非選択読出し電圧Vreadを生成してアドレスデコーディング部120へ出力することができる。

0052

上位検証電圧VFYU、正常検証電圧VFYN、及び下位検証電圧VFYLは電荷の再配列(rearrangement)を考慮して、メモリセルを1つのプログラム状態にプログラム使用される検証電圧であり得る。

0053

正常状態読出し電圧VSRN及び上位状態読出し電圧VSRUは電荷の再配列(rearrangement)を検出する状態読出し(state read)の時に使用される読出し電圧であり得る。

0054

上位検証電圧VFYU、正常検証電圧VFYN、下位検証電圧VFYL、正常状態読出し電圧VSRN、及び上位状態読出し電圧VSRUの各々は電圧のセットであり得る。例えば、上位検証電圧VFYUは最下位ビット(LSB:Least Significant Bit)、中間ビット(CSB:Central Significant Bit)、及び最上位ビット(MSB:Most Significant Bit)の各々のプログラム状態に対応する多様なレベルを有する電圧のセットを示すことができる。このようなビットは第2位ビット2SBのように他の名で参照され得る。通常的に、“等位ビット(significant bit)”は本出願でマルチレベルセルにプログラムされる情報の多様なビットを区分するために使用される。典型的に、フラッシュメモリのプログラムはマルチレベルセルにプログラムされる第1番目ビットを最下位ビットLSBと称し、マルチレベルセルにプログラムされる最後ビットを最上位ビットMSBと称する。マルチレベルセルが2ビット以上を有する時、中間ビットは中間ビットCSB、第2位ビット2SB等と称される。説明を簡単にするために、本出願はプログラムを同一の方法で説明する。しかし、情報のビットの等位はマルチレベルセルに格納される他のビットと連関された順序に依存しない点を強調する。ビットの他のビットと連関された等位は使用者による使用、メモリ装置によるデータ処理(例えば、メモリ装置の入出力回路)、又は外部装置(例えば、メモリコントローラ)によって決定され得る。したがって、最下位ビットとして参照されるデータは実際に最上位ビットとして取り扱うことができ、最上位ビットデータは実際に最下位ビットデータであり得る。

0055

正常検証電圧VFYN、下位検証電圧VFYL、正常状態読出し電圧VSRN、及び上位状態読出し電圧VSRUの各々は多様なレベルを有する電圧のセットを示し得る。電圧のセットの中で特定の電圧は参照記号の後に参照番号が結合された形態に表示され得る。

0056

パス電圧VPASS、プログラム電圧VPGM、検証電圧VFY、読出し電圧Vrd、及び非選択読出し電圧Vreadはプログラム及び読出しの時に使用される電圧であり得る。

0057

制御部160は不揮発性メモリ装置100の諸般動作を制御するように構成される。制御部160は外部から受信される制御信号CTRL及びコマンドCMDに応答して動作できる。制御部160はページバッファ部130から検証読出し結果を受信し、プログラムパス(program pass)又はプログラムフェイル(program fail)を判別することができる。制御部160はプログラム、読出し、消去、状態読出し、及び再配列プログラムを遂行するように不揮発性メモリ装置100を制御することができる。

0058

制御部160は再配列制御器161を含む。再配列制御器161はプログラムされたメモリセルの電荷の再配列特性を検出(又は予測)する状態読出し、及び状態読出し結果にしたがって、再配列を考慮したプログラムを制御することができる。

0059

図2図1のメモリセルアレイ110を示すブロック図である。図1及び図2を参照すれば、メモリセルアレイ110は複数のメモリブロックBLK1〜BLKzを含む。各メモリブロックBLKは3次元構造(又は垂直構造)を有する。例えば、各メモリブロックBLKは第1から第3方向に沿って伸張された構造物包含できる。各メモリブロックBLKは第2方向に沿って伸張された複数のセルストリング(図示せず)を包含できる。複数のセルストリング(図示せず)は第1及び第3方向に沿って互いに離隔され得る。

0060

1つのメモリブロックのセルストリング(図示せず)は複数のビットラインBL、複数のストリング選択ラインSSL、複数のワードラインWL、1つの接地選択ライン又は複数の接地選択ラインGSL、及び共通ソースライン(図示せず)に連結される。複数のメモリブロックBLK1〜BLKzのセルストリング(図示せず)は複数のビットラインBLを共有することができる。例えば、複数のビットラインBLは第2方向に沿って伸張されて、複数のメモリブロックBLK1〜BLKzで共有され得る。

0061

メモリブロックBLK1〜BLKzは図1に図示されたアドレスデコーディング部120によって選択され得る。例えば、アドレスデコーディング部120はメモリブロックBLK1〜BLKzの中で受信されたアドレスADDRに対応するメモリブロックを選択することができる。プログラム、読出し、及び消去は選択されたメモリブロックで遂行される。メモリブロックBLK1〜BLKzは図3から図6を参照してさらに詳細に説明される。

0062

図3図2のメモリブロックBLK1〜BLKzの中で1つのメモリブロックBLKaの一部を示す第1例にしたがう平面図である。図4図3のIV−IV’線に沿う斜視断面図の第1例を示す。図5図4のIV−IV’線に沿う断面図の第1例を示す。

0063

図3から図5を参照すれば、第1から第3方向に沿って伸張された3次元構造物が提供される。

0064

基板111が提供される。例示的に、基板111は第1導電形(conductive type)を有するウェル(well)であり得る。例えば、基板111はホウ素(B、Boron)のような3族元素注入されて形成されたPウェルであり得る。例えば、基板111はNウェルの内に提供されるポケットPウェルであり得る。以下で、基板111はPウェル(又はポケットPウェル)であることと仮定する。しかし、基板111はP導電形を有することに限定されない。

0065

基板111の上に、第1方向に沿って伸張され、第2方向に沿って互いに離隔された複数の共通ソース領域CSRが提供される。複数の共通ソース領域CSRは共通に連結されて、共通ソースラインを構成することができる。

0066

複数の共通ソース領域CSRは基板111と異なる第2導電形(conductive type)を有する。例えば、複数の共通ソース領域CSRはN導電形を有することができる。以下で、複数の共通ソース領域CSRはN導電形を有することと仮定する。しかし、複数の共通ソース領域CSRはN導電形を有することに限定されない。

0067

複数の共通ソース領域CSRの中で隣接する2つの共通ソース領域の間で、複数の絶縁物質112、112aが第3方向(即ち、基板と垂直になる方向)に沿って基板111の上に順次的に提供される。複数の絶縁物質112、112aは第3方向に沿って互いに離隔され得る。複数の絶縁物質112、112aは第1方向に沿って伸張される。例示的に、複数の絶縁物質112、112aは半導体酸化膜のような絶縁物質を包含できる。例示的に、複数の絶縁物質112、112aの中で基板111と接触する絶縁物質112aの厚さは他の絶縁物質112の厚さより薄いことがあり得る。

0068

隣接する2つの共通ソース領域の間で、第1方向に沿って順次的に配置され、第2方向に沿って複数の絶縁物質112、112aを貫通する複数のピラーPLが提供される。例示的に、複数のピラーPLは絶縁物質112、112aを貫通して基板111と接触することができる。

0069

例示的に、隣接する2つの共通ソース領域の間で、複数のピラーは第1方向に沿って互いに離隔され得る。ピラーは第1方向に沿って1列に配置され得る。

0070

例示的に、複数のピラーPLは複数の物質を包含できる。例えば、ピラーPLはチャンネル膜114及びチャンネル膜114の内部の内部物質115を包含できる。

0071

チャンネル膜114は第1導電形を有する半導体物質(例えば、シリコン)を包含できる。チャンネル膜114は基板111と同一の導電形有する半導体物質(例えば、シリコン)を包含できる。チャンネル膜114は導電形を有しない真性半導体(intrinsic semiconductor)を包含できる。

0072

内部物質115は絶縁物質を含む。例えば、内部物質115はシリコン酸化物(Silicon Oxide)のような絶縁物質を包含できる。例えば、内部物質115はエアーギャップ(air gap)を包含できる。

0073

隣接する2つの共通ソース領域の間で、絶縁物質112、112a及びピラーPLの露出された表面に情報格納膜116が提供される。情報格納膜116は電荷を捕獲又は流出することによって、情報を格納できる。

0074

隣接する2つの共通ソース領域の間で、そして絶縁物質112、112aの間で、情報格納膜116の露出された表面に導電物質CM1〜CM8が提供される。導電物質CM1〜CM8は第1方向に沿って伸張され得る。共通ソース領域CSRの上で、導電物質CM1〜CM8はワードラインカット(WL cut)によって分離され得る。ワードラインカット(WL Cut)は共通ソース領域CSRを露出することができる。ワードラインカット(WL cut)は第1方向に沿って伸張され得る。

0075

例示的に、導電物質CM1〜CM8は金属性導電物質を包含することができる。導電物質CM1〜CM8はポリシリコン等のような非金属性導電物質を包含できる。

0076

例示的に、絶縁物質112、112aの中で最上部に位置した絶縁物質の上部面に提供される情報格納膜116は除去され得る。例示的に、絶縁物質112、112aの側面の中でピラーPLと対向する側面に提供される情報格納膜116は除去され得る。

0077

複数のピラーPLの上に複数のドレーン320が提供される。例示的に、ドレーン320は第2導電形を有する半導体物質(例えば、シリコン)を包含できる。例えば、ドレーン320はN導電形を有する半導体物質(例えば、シリコン)を包含できる。以下で、ドレーン320はNタイプシリコンを含むことと仮定する。しかし、ドレーン320はNタイプシリコンを含むことに限定されない。例示的に、ドレーン320はピラーPLのチャンネル膜114の上部へ拡張され得る。

0078

ドレーン320の上に、第2方向に伸張され、第1方向に沿って互いに離隔されたビットラインBLが提供される。ビットラインBLはドレーン320に連結される。例示的に、ドレーン320及びビットラインBLはコンタクトプラグ(図示せず)を通じて連結され得る。例示的に、ビットラインBL1、BL2は金属性導電物質を包含できる。例示的に、ビットラインBL1、BL2はポリシリコンのような非金属性導電物質を包含できる。

0079

導電物質CM1〜CM8は基板111からの順序にしたがって第1から第8高さを有することができる。

0080

複数のピラーPLは情報格納膜116及び複数の導電物質CM1〜CM8と共に複数のセルストリングを形成する。複数のピラーPLの各々は情報格納膜116、及び隣接する導電物質CM1〜CM8と共に1つのセルストリングを構成する。

0081

基板111の上で、ピラーPLは行方向及び列方向に沿って提供される。第8導電物質CM8は複数の行を構成することができる。同一の第8導電物質に連結されたピラーは1つの行を構成することができる。複数のビットラインBLは複数の列を構成することができる。同一のビットラインに連結された複数のピラーは1つの列を構成することができる。ピラーPLは情報格納膜116及び複数の導電物質CM1〜CM8と共に行及び列方向に沿って配置される複数のセルストリングを構成する。複数のセルストリングの各々は基板と垂直になる方向に積層された複数のセルトランジスターCTを含む。

0082

図6図5のセルトランジスターCTの中で1つを示す拡大図である。図3から図6を参照すれば、セルトランジスターCTは導電物質CM1〜CM8、ピラーPL、及び導電物質CM1〜CM8とピラーPLとの間に提供される情報格納膜116で構成される。

0083

情報格納膜116は導電物質CM1〜CM8及びピラーPLの間から導電物質CM1〜CM8の上面及び下面へ伸張される。情報格納膜116は第1から第3サブ絶縁膜117、118、119を含む。

0084

セルトランジスターCTで、ピラーPLのチャンネル膜114は基板111と同一であるPタイプシリコンを包含できる。チャンネル膜114はセルトランジスターCTのボディー(body)として動作する。チャンネル膜114は基板111と垂直になる方向に形成される。即ち、チャンネル膜114は垂直ボディーとして動作できる。チャンネル膜114に垂直チャンネルが形成され得る。

0085

ピラーPLに隣接する第1サブ絶縁膜117はセルトランジスターCTのトンネルリング絶縁膜として動作する。例えば、第1サブ絶縁膜117は熱酸化膜を包含できる。第1サブ絶縁膜117はシリコン酸化膜を包含できる。

0086

第2サブ絶縁膜118はセルトランジスターCTの電荷格納膜として動作する。例えば、第2サブ絶縁膜118は電荷捕獲膜として動作できる。例えば、第2サブ絶縁膜118は窒化膜又は金属酸化膜を包含できる。

0087

導電物質CM1〜CM8に隣接する第3サブ絶縁膜119はセルトランジスターCTのブロッキング絶縁膜として動作する。例示的に、第3サブ絶縁膜119は単一層又は多層に形成され得る。第3サブ絶縁膜119は第1及び第2サブ絶縁膜117、118より高い誘電定数を有する高誘電膜(例えば、アルミニウム酸化膜ハフニウム酸化膜等)であり得る。第3サブ絶縁膜119はシリコン酸化膜を包含できる。

0088

例示的に、第1から第3サブ絶縁膜117〜119はONA(oxide−nitride−aluminium oxide)又はONO(oxide−nitride−oxide)を構成することができる。

0089

複数の導電物質CM1〜CM8はセルトランジスターCTのゲート(又は制御ゲート)として動作する。

0090

即ち、ゲート(又は制御ゲート)として動作する複数の導電物質CM1〜CM8、ブロッキング絶縁膜として動作する第3サブ絶縁膜119、電荷格納膜として動作する第2サブ絶縁膜118、トンネルリング絶縁膜として動作する第1サブ絶縁膜117、及び垂直ボディーとして動作するチャンネル膜114は基板と垂直になる方向に積層された複数のセルトランジスターCTを構成する。例示的に、セルトランジスターCTは電荷捕獲型セルトランジスターであり得る。

0091

セルトランジスターCTは高さにしたがって異なる用途で使用され得る。例えば、セルトランジスターCTの中で上部に提供される少なくとも1つの高さのセルトランジスターはストリング選択トランジスターとして使用され得る。ストリング選択トランジスターはセルストリングとビットラインとの間のスイッチングを遂行できる。セルトランジスターCTの中で、下部に提供される少なくとも1つの高さのセルトランジスターは接地選択トランジスターとして使用され得る。接地選択トランジスターはセルストリング及び共通ソース領域CSRで構成される共通ソースラインの間のスイッチングを遂行できる。ストリング選択トランジスター及び接地選択トランジスターとして使用されるセルトランジスターの間のセルトランジスターはメモリセル及びダミーメモリセルとして使用され得る。

0092

導電物質CM1〜CM8は第1方向に沿って伸張されて複数のピラーPLに結合される。導電物質CM1〜CM8はピラーPLのセルトランジスターCTを互いに連結する導電ラインを構成することができる。例示的に、導電物質CM1〜CM8は高さにしたがってストリング選択ライン、接地選択ライン、ワードライン、又はダミーワードラインとして使用され得る。

0093

ストリング選択トランジスターとして使用されるセルトランジスターを互いに連結する導電物質はストリング選択ラインとして使用され得る。接地選択トランジスターとして使用されるセルトランジスターを互いに連結する導電物質は接地選択ラインとして使用され得る。メモリセルとして使用されるセルトランジスターを互いに連結する導電物質はワードラインとして使用され得る。ダミーメモリセルとして使用されるセルトランジスターを互いに連結する導電物質はダミーワードラインとして使用され得る。

0094

例示的に、図3の平面図の一部分ECの第1例にしたがう等価回路BLKa1が図7に図示されている。図3から図7を参照すれば、ビットラインBL1、BL2及び共通ソースラインCSLの間にセルストリングCS11、CS12、CS21、CS22が提供される。第1ビットラインBL1と共通ソースラインCSLとの間にセルストリングCS11、CS21が連結される。第2ビットラインBL2と共通ソースラインCSLとの間にセルストリングCS12、CS22が連結される。

0095

共通ソース領域CSRが共通に連結されて、共通ソースラインCSLを構成することができる。

0096

セルストリングCS11、CS12、CS21、CS22は図3の平面図の一部分ECの4つのピラーに対応する。4つのピラーは導電物質CM1〜CM8及び情報格納膜116と共に4つのセルストリングCS11、CS12、CS21、CS22を構成する。

0097

例示的に、第1導電物質CM1は情報格納膜116及びピラーPLと共に接地選択トランジスターGSTを構成することができる。第1導電物質CM1は接地選択ラインGSLを構成することができる。第1導電物質CM1は互いに連結されて、共通に連結された1つの接地選択ラインGSLを構成することができる。

0098

第2から第7導電物質CM2〜CM7は情報格納膜116及びピラーPLと共に第1から第6メモリセルMC1〜MC6を構成することができる。第2から第7導電物質CM2〜CM7は第2から第6ワードラインWL2〜WL6を構成することができる。

0099

第2導電物質CM2は互いに連結されて、共通に連結された第1ワードラインWL1を構成することができる。第3導電物質CM3は互いに連結されて、共通に連結された第2ワードラインWL2を構成することができる。第4導電物質CM4は互いに連結されて、共通に連結された第3ワードラインWL3を構成することができる。第5導電物質CM5は互いに連結されて、共通に連結された第4ワードラインWL4を構成することができる。第6導電物質CM6は互いに連結されて、共通に連結された第5ワードラインWL5を構成することができる。第7導電物質CM7は互いに連結されて、共通に連結された第6ワードラインWL6を構成することができる。

0100

第8導電物質CM8は情報格納膜116及びピラーPLと共にストリング選択トランジスターSSTを構成することができる。第8導電物質CM8はストリング選択ラインSSL1、SSL2を構成することができる。

0101

同一の高さのメモリセルは1つのワードラインに共通に連結されている。したがって、特定高さのワードラインへ電圧が供給される時、全てのセルストリングCS11、CS12、CS21、CS22へ電圧が供給される。

0102

異なる行のセルストリングは異なるストリング選択ラインSSL1、SSL2に各々連結される。第1及び第2ストリング選択ラインSSL1、SSL2を選択及び非選択することによって、セルストリングCS11、CS12、CS21、CS22が行単位に選択及び非選択され得る。例えば、非選択されたストリング選択ラインSSL1又はSSL2に連結されたセルストリングCS11及びCS12、又はCS21及びCS22はビットラインBL1、BL2から電気的に分離され得る。選択されたストリング選択ラインSSL2又はSSL1に連結されたセルストリングCS21及びCS22、又はCS11及びCS12はビットラインBL1、BL2に電気的に連結され得る。

0103

セルストリングCS11、CS12、CS21、CS22は列単位にビットラインBL1、BL2に連結される。第1ビットラインBL1にセルストリングCS11、CS21が連結され、第2ビットラインBL2にセルストリングCS12、CS22が連結される。ビットラインBL1、BL2を選択及び非選択することによって、セルストリングCS11、CS12、CS21、CS22が列単位に選択及び非選択され得る。

0104

図8Aはメモリセルトランジスターのゲートの下端の第2サブ絶縁膜118’に電荷が捕獲される場合のメモリセルトランジスターの例を示す。第2サブ絶縁膜118’は窒化膜又は金属酸化膜であり得る。第2サブ絶縁膜118’はシリコン酸化膜である絶縁膜119’、117’の間に位置することができる。メモリセルトランジスターのチャンネルシリコンゲルマニウムガリウム砒素インジウムリン等のようなシリコンで形成されるチャンネル膜114’に形成され得る。

0105

図8Bはプログラム直後のメモリセルトランジスターの閾値電圧散布範囲Rを示す。複数のメモリセルトランジスターは同一のワードラインに連結されて同時にプログラムされ得る。閾値電圧散布範囲Rは単一レベルセルSLCメモリセルトランジスターの値(例えば、‘0’)を示すか、或いはマルチレベルセルMLCメモリセルトランジスターの値(例えば、‘0/1’)を示し得る。図示されなかった他の閾値電圧散布範囲は他のビット値を示し得る。図8Bの閾値電圧散布範囲Rはプログラム検証電圧VFYから第2電圧値VFY+△に延長され得る。

0106

図8Cは電荷再配列が発生したメモリセルトランジスターの閾値電圧散布を示す。図8Aに示したように、第2サブ絶縁膜118’の内の電荷はプログラムの時に第2サブ絶縁膜118’に捕獲された後、移動することができる。ゲートから下方へ、そしてチャンネル膜114’の方へ移動する電荷はメモリセルトランジスターの閾値電圧を上昇させ得る。水平的に移動する電荷(図8Aの左側又は右側)はメモリセルトランジスターの閾値電圧を低くすることができる。したがって、メモリセルトランジスターの閾値電圧は自然的にプログラム直後の閾値電圧散布範囲Rから増加するか、或いは減少することができる。電荷再配列の以後の閾値電圧散布範囲の例が図8Cに図示されている。

0107

図8Cに示したように、閾値電圧散布範囲Rより高い閾値電圧(C、上部テール)及び低い閾値電圧(A、下部テール)を有する電荷再配列の後の閾値電圧散布範囲は図8Bに図示された閾値電圧散布範囲Rより広い。互いに異なる閾値電圧範囲の間のマージンが少なければ、電荷再配列は読出し間違いを発生させ得る。例えば、メモリセルトランジスターA、Cは異なる閾値電圧散布範囲に属する閾値電圧値を有することができる。

0108

図8D図6のセルトランジスターCTの右側部分の拡大図である。図8Dを参照すれば、第1から第3サブ絶縁膜117〜119を含む情報格納膜116、第5導電物質CM5、及びチャンネル膜114の拡大図が図示されている。

0109

図6及び図8DのセルトランジスターCTがプログラムされる時、チャンネル膜114の電荷eは第1サブ絶縁膜117を通過して第2サブ絶縁膜118に捕獲(trap)され得る。電荷eが第2サブ絶縁膜118に捕獲されることによって、セルトランジスターCTの閾値電圧が調節され得る。

0110

第2サブ絶縁膜118に捕獲されたばかりの電荷eは不安定状態であり得る。捕獲された電荷eは第2サブ絶縁膜118の内で移動して安定状態に到達することができる。このように、捕獲された電荷eが安定状態に到達するために移動する現象は電荷eの再配列(rearrangement)現象であり得る。

0111

電荷eの再配列が発生する以前と以後に、第5導電物質CM5、捕獲された電荷e、及びチャンネル膜114の間の電場(electric filed)の変化が存在することができる。即ち、電荷eの再配列が発生する以前と以後に、セルトランジスターCTの閾値電圧の変化が存在することができる。セルトランジスターCTの閾値電圧が目標電圧レベルにプログラムされても、電荷eの再配列によってセルトランジスターCTの閾値電圧が目標電圧より低くなるか、或いは高くなり得る。

0112

このような問題を防止するために、電荷eの再配列を考慮したプログラムが遂行できる。

0113

図9は本発明の第1実施形態によるプログラム方法を示すフローチャートである。図1図7、及び図9を参照すれば、S110段階でメモリセルにプログラムされるプログラムデータが受信される。例えば、1つの選択されたワードラインに連結されたメモリセルの中で1つの選択されたストリング選択ラインに対応するメモリセルにプログラムされるプログラムデータが受信され得る。プログラムデータは複数のメモリセルに格納される前に先ずデータラッチDLに格納され得る。

0114

S120段階で、プログラムデータが最上位ビット(MSB、Most Significant Bit)プログラムに対応するするか否かが判別される。プログラムデータが最上位ビットMSBプログラムに対応しなければ、S140段階でプログラムデータが通常的な方法でメモリセルにプログラムされる。例えば、プログラムデータは電荷の再配列を考慮しなくてプログラムされ得る。

0115

プログラムデータが最上位ビットMSBプログラムに対応すれば、S130段階及びS150段階の読出し動作がS160段階の最上位ビットプログラムに先行して遂行される。S130段階で、メモリセルを読み出し消去状態及び少なくとも1つのプログラム状態が判別される。例えば、最上位ビットプログラムが以前に最下位ビットLSBデータがプログラムされたメモリセルのワードラインに対するプログラムであれば、このワードラインのメモリセルに対する読出し動作が遂行されて、最下位ビットLSBデータが判別される。メモリセルの最下位ビットLSBデータは消去状態(例えば、最下位ビットLSBデータが‘1’及びプログラム状態(例えば、最下位ビットLSBデータが‘0’に示され得る。読出し結果はデータラッチDLに格納され得る。

0116

S150段階で、複数の状態読出し電圧を利用して少なくとも1つのプログラム状態に状態読出しが遂行される。例えば、メモリセルの少なくとも1つのプログラム状態の各々に対して、複数の状態読出し電圧を利用して状態読出しが遂行できる。状態読出しの結果は再配列ラッチRLに格納され得る。

0117

S160段階で、状態読出し結果にしたがって、互いに異なるレベルを有する複数の検証電圧を利用してメモリセルにプログラムデータがプログラムされる。例えば、最上位ビットプログラムで、メモリセルの一部は閾値電圧のレベルをMSB/LSBデータを示す特定の閾値電圧範囲(例えば、LSB/MSBデータが‘0/0’である閾値電圧範囲)へ移動させる目標になり得る。このような‘0/0’データメモリセルは互いに異なる検証電圧を利用してプログラムされ得る。

0118

例示的に、状態読出し及びそれにしたがうプログラムはプログラムデータが最上位ビットMSBデータである時、遂行されることに限定されない。プログラムデータが最上位ビットMSBデータではなくても、状態読出し及びそれにしたがうプログラムが遂行できる。

0119

図10はメモリセルに最下位ビットLSBデータがプログラムされる時、メモリセルの閾値電圧散布を示す図面である。図10で、横軸は閾値電圧を示し、縦軸はメモリセルの数を示す。

0120

最下位ビットLSBデータがプログラムされる前に、メモリセルは消去状態Eであり得る。消去状態Eのメモリセルに最下位ビットLSBデータがプログラムされれば、メモリセルは消去状態E及び最下位ビットプログラム状態(LSB program state)LPを有することができる。メモリセルは検証電圧VFY1より高いレベルを有するようにプログラムされ得る。

0121

最下位ビットプログラム状態LPにプログラムされたメモリセルで、電荷の再配列(Rearrangement)が発生できる。電荷の再配列が発生すれば、メモリセルの閾値電圧が変化するので、最下位ビットプログラム状態LPのメモリセルの閾値電圧散布が広くなり得る。メモリセルの閾値電圧は電荷漏洩、読出し攪乱又は電荷カップリングのような電荷再配列の以外の要因によっても変化することができる。これは、最下位ビットプログラムのLP状態のメモリセルの閾値電圧散布が広くなり得ることを意味する。

0122

図11図9の状態読出しを遂行する方法(S150)を詳細に示すフローチャートである。図1図9、及び図11を参照すれば、S151段階で正常状態読出し電圧を利用してメモリセルの各プログラム状態を読み出して、下位テールメモリセルが判別される。例えば、正常状態読出し電圧より低い閾値電圧を有するメモリセルとして読み出される、最下位ビットプログラム状態LPにプログラムされたメモリセルは、下位テールメモリセルとして判別され得る。

0123

S153段階で、上部状態読出し電圧を利用してメモリセルの各プログラム状態を読み出して、上位テールメモリセルが判別される。例えば、上部状態読出し電圧より高い閾値電圧を有するメモリセルは上位テールメモリセルとして判別され得る。上部状態読出し電圧は正常状態読出し電圧より高いレベルを有することができる。

0124

S155段階で、状態読出し結果が再配列ラッチRLに格納される。状態読出し結果は最下位ビットのLP状態にプログラムされたメモリセルの中で下位テールメモリセル及び上位テールメモリセル、及び下位及び上位テールメモリセルではないメモリセル(例えば、正常メモリセル)を示す。

0125

図12図11の状態読出しが遂行される方法を示す図面である。図1図11、及び図12を参照すれば、状態読出しは各プログラム状態(例えば、メモリセルに以前にプログラムされたデータを示す各閾値電圧の範囲)で遂行できる。図12で、1つのプログラム状態、最下位ビットプログラム状態LPが図示されている。

0126

読出し電圧Vrd1は消去状態E及び最下位ビットプログラム状態LPを判別する電圧であり得る。例えば、非選択ワードラインに連結されたメモリセルがオンされるように非選択ワードラインへパス電圧が印加される間、読出し電圧Vrd1が選択されたメモリセルへ印加され得る。メモリセルに各々連結されたビットラインへ電荷が印加された後、又は印加される間、読出し電圧Vrd1より低い閾値電圧を有するメモリセル(オンされるメモリセル)に連結されたビットラインの電圧は接地電圧に低くなり、読出し電圧Vrd1より高い閾値電圧を有するメモリセル(タンオフされるメモリセル)に連結されたビットラインの電圧は維持される。ビットラインの電荷又は電圧の検出は選択されたワードラインに連結された対応するメモリセルの閾値電圧レベルを検出するために使用され、データを示し得る。

0127

正常状態読出し電圧VSRN1を利用して状態読出しが遂行できる。正常状態読出し電圧VSRN1より低い閾値電圧を有するメモリセルは下位テールメモリセルLP_Lとして判別され得る。

0128

上部状態読出し電圧VSRU1を利用して状態読出しが遂行できる。上部状態読出し電圧VSRN1より高い閾値電圧を有するメモリセルは上位テールメモリセルLP_Uとして判別され得る。メモリセルに最下位ビットプログラム状態LPより高いプログラム状態がない場合、上部状態読出し電圧VSRU1より高い閾値電圧を有するメモリセルは上位テールメモリセルLP_Uとして判定され得る。

0129

正常状態読出し電圧VSRN1より高くて上部状態読出し電圧VSRU1より低い閾値電圧を有するメモリセルは正常メモリセルLP_Nとして判別され得る。

0130

例示的に、正常状態読出し電圧VSRN1及び上部状態読出し電圧VSRU1は電荷の再配列が発生しない時、最下位ビットプログラム状態LPのメモリセルが有する閾値電圧散布の範囲に該当するレベルを有することができる。正常状態読出し電圧VSRN1はメモリセルを最下位ビットプログラム状態LPとしてプログラム使用される検証電圧VFY1(図10参照)と同一のレベルを有することができる。上部状態読出し電圧VSRU1は最下位ビットプログラム状態LPの上限と同一であるレベルを有することができる。最下位ビットプログラム状態LPの上限はメモリ装置のデザイン過程で測定されるか、或いは類似なメモリ装置のテストに基づいて測定されるか、或いは製造以後過程のテストを通じて測定されるか、或いは周期的にプログラムの直後に最下位ビットプログラム状態LPを順次的に読出し電圧を増加させ、読み出すことによって測定され得る。

0131

下位テールメモリセルLP_Lは正常状態読出し電圧VSRN1より低いレベルを有する。即ち、下位テールメモリセルLP_Lは電荷の再配列によって閾値電圧が低くなったメモリセルであり得る。

0132

上位テールメモリセルLP_Uは上部状態読出し電圧VSRU1より高いレベルを有する。即ち、上位テールメモリセルLP_Uは電荷の再配列によって閾値電圧が高くなるメモリセルであり得る。

0133

状態読出しが遂行されれば、電荷の再配列によって閾値電圧が低くなる下位テールメモリセルLP_L、及び電荷の再配列によって閾値電圧が高くなる上位テールメモリセルLP_Uが判別される。即ち、電荷の再配列にしたがうメモリセルの閾値電圧変化の特性が識別され得る。

0134

図13図9のプログラムデータをメモリセルにプログラムする方法(S160)を詳細に示すフローチャートである。図1図9から図13を参照すれば、S161段階でビットラインBLがバイアスされる。例えば、ビットラインBLはデータラッチDLに格納されたデータにしたがってバイアスされ得る。即ち、ビットラインBLはプログラムデータ及びメモリセルに予めプログラムされたデータにしたがってバイアスされ得る。ビットラインへ印加されたバイアス電圧のレベル(例えば、ロジックハイ又はロジックロー電圧)に応答して、ビットラインに連結されたメモリセルはプログラムのために選択されるか、或いはプログラムされることが禁止され得る。

0135

S162段階で、選択されたワードラインへプログラム電圧VPGMが印加され、非選択されたワードラインへパス電圧VPASSが印加される。プログラム電圧VPGMはメモリセルで、ファウラノルハイム(Fowler−Nordheim)トンネルリングを発生させる電圧であり得る。パス電圧VPGMはメモリセルにチャンネルを形成する電圧であり得る。

0136

S163、S164、S165、S166、S167、及びS168段階の選択されたワードラインのメモリセルの検証は互いに異なる検証電圧を利用して遂行できる。S163段階で、選択されたワードラインへ下位検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。下位検証電圧は正常検証電圧より低いレベルを有することができる。非選択読出し電圧はメモリセルにチャンネルを形成する電圧であり得る。
S164段階で、検証結果が上位テールメモリセルLP_Uに対応するデータラッチDLに格納される。即ち、下位検証電圧は上位テールメモリセルLP_Uの検証のために使用され、正常メモリセルLP_N及び下位テールメモリセルLP_Lの検証のために使用されない。

0137

S165段階で、選択されたワードラインへ正常検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。S166段階で、検証結果が正常メモリセルに対応するデータラッチDLに格納される。即ち、正常検証電圧は正常メモリセルLP_Nを検証するために使用され、上位テールメモリセルLP_U及び下位テールメモリセルLP_Lを検証するために使用されない。

0138

S167段階で、選択されたワードラインへ上位検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。上位検証電圧は正常検証電圧より高いレベルを有することができる。S168段階で、検証結果が下位テールメモリセルLP_Lに対応するデータラッチDLに格納される。即ち、上位検証電圧は下位テールメモリセルLP_Lを検証するために使用され、正常メモリセルLP_N及び上位テールメモリセルLP_Uを検証するために使用されない。

0139

S169段階で、プログラムパスであるか否かを判別される。プログラムされる全てのメモリセルが対応する検証電圧(S163、S165及びS167段階で説明された)を超える閾値電圧レベルにプログラムされれば、プログラム動作は終了される。一部メモリセルがプログラム完了されなければ、動作は最初から反復される。

0140

図14図13のプログラム方法によってプログラムされるメモリセルの閾値電圧散布を示す図面である。例示的に、第2位ビット2SB(second significant bit)がメモリセルにプログラムされ得る。図1図9から図14を参照すれば、消去状態Eのメモリセルは消去状態Eを維持されるか、或いは第1プログラム状態P1にプログラムされ得る。
最下位ビットプログラム状態LPのメモリセルは第2プログラム状態P2又は第3プログラム状態P3にプログラムされ得る。

0141

最下位ビットプログラム状態LPの正常メモリセルLP_Nは正常検証電圧VFYN1又はVFYN2を利用して第2正常プログラム状態P2N又は第3正常プログラム状態P3Nにプログラムされ得る。最下位ビットプログラム状態LPの上位テールメモリセルLP_Uは下位検証電圧VFYL1又はVFYL2を利用して第2下位プログラム状態P2L又は第3下位プログラム状態P3Lにプログラムされ得る。最下位ビットプログラム状態LPの下位テールメモリセルLP_Lは上位検証電圧VFYU1又はVFYU2を利用して第2上位プログラム状態P3U又は第3上位プログラム状態P3Uにプログラムされ得る。

0142

第2下位プログラム状態P2L、第2正常プログラム状態P2N、及び第2上位プログラム状態P2Uは第2プログラム状態Pを形成できる。第3下位プログラム状態P3L、第3正常プログラム状態P3N、及び第3上位プログラム状態P3Uは第3プログラム状態P3を形成できる。

0143

下位検証電圧VFYL1又はVFYL2は正常検証電圧VFYN1又はVFYN2より低いレベルを有し、上位検証電圧VFYU1又はVFYU2は正常検証電圧VFYN1又はVFYN2より高いレベルを有することができる。

0144

図15図14のようにプログラムされたメモリセルで電荷の再配列にしたがう閾値電圧の変化を示す図面である。図1図9から図15を参照すれば、第1から第3プログラム状態P1〜P3にプログラムされたメモリセルで電荷の再配列が発生する。

0145

再配列を通じて閾値電圧が上昇する上位テールメモリセルLP_Uは第2又は第3下位プログラム状態P2L又はP3Lにプログラムされる。再配列が発生すれば、第2又は第3下位プログラム状態P2L又はP3Lのメモリセルの閾値電圧が上昇して、第2又は第3正常プログラム状態P2N又はP3Nと同じくなり得る。

0146

再配列を通じて閾値電圧が下降する下位テールメモリセルLP_Lは第2又は第3上位プログラム状態P2U又はP3Uにプログラムされる。再配列が発生すれば、第2又は第3上位プログラム状態P2U又はP3Uのメモリセルの閾値電圧が下降して、第2又は第3正常プログラム状態P2N又はP3Nと同じくなり得る。

0147

本発明の実施形態によれば、再配列を通じて閾値電圧が上昇するメモリセルは正常検証電圧より低い検証電圧を利用してプログラムされる。再配列を通じて閾値電圧が下降するメモリセルは正常検証電圧より高い検証電圧を利用してプログラムされる。再配列を考慮して検証電圧を使用してプログラムが遂行されれば、メモリセルの閾値電圧散布は狭くなり得る。即ち、向上されたデータ信頼性を有する不揮発性メモリ装置100及びそれのプログラム方法が提供される。

0148

マルチビットデータがメモリセルにプログラムされる時、メモリセルに予めプログラムされたデータを判別するために読出しが遂行される。予めプログラムされたデータを判別するための読出しに加えて、各プログラム状態の上位テールメモリセル及び下位テールメモリセルを判別するための状態読出しが遂行できる。

0149

状態読出しは各プログラム状態に2つの状態読出し電圧を利用して遂行されることと説明された。しかし、各プログラム状態に使用される読出し電圧の数は限定されない。例えば、メモリセルの閾値電圧の変化傾向を判別するのにその他の粒度(granularity)が必要としてもよい。この場合、4つの状態読出し電圧が最上位のテールメモリセル、次上位のテールメモリセル、正常メモリセル、次下位のテールメモリセル、最下位のテールメモリセルを判別するために使用され得る。この例で、メモリセルの分類のために5つの検証電圧が使用され得る。他の応用もまた可能である。例えば、ある方向(上昇又は下降)の閾値電圧の変化が、他方より大きいと決定されれば、より大きな状態読出し電圧が、メモリセルを分類するために該他方よりも該ある方向に使用され得る。その他の例として、状態読出し電圧は上位テールメモリセルを区分するためのみに使用されることもあり得るし、下位テールメモリセルを区分するためのみに使用されることもあり得る。

0150

図16図13及び図14のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第1例を示す。例示的に、メモリセルを第2プログラム状態P2にプログラムする電圧が図示される。図13図14、及び図16を参照すれば、選択されたワードラインへプログラム電圧VPGMが印加される。以後に、選択されたワードラインへ下位検証電圧VFYL1、正常検証電圧VFYN1、及び上位検証電圧VFYU1が順次的に印加される。プログラム電圧VPGM及び検証電圧VFYL1、VFYN1、VFYU1の印加は1つのプログラムループを形成できる。

0151

プログラムループが遂行された後に、不揮発性メモリ装置100(図1参照)の制御部160で、プログラムパス及びプログラムフェイルが判別され得る。プログラムパスが判別されれば、プログラムが終了され得る。プログラムフェイルが判別されれば、次にプログラムループが遂行できる。

0152

次のプログラムループで、増加されたレベルを有するプログラム電圧VPGMが印加され得る。以後に、検証電圧VFYL1、VFYN1、VFYU1が順次的に印加され得る。プログラムループが反復されるほど、プログラム電圧VPGMのレベルは増加され得る。

0153

再配列ラッチRL(図1参照)に格納されたデータにしたがって、ページバッファPBは検証電圧VFYL1、VFYN1、VFYU1の中で有効な検証電圧を選択することができる。例えば、再配列ラッチRLに格納されたデータが上位テールメモリセルを示す時、ページバッファPBは有効な電圧として下位検証電圧VFYL1を選択し、検証電圧VFYN1、VFYU1を使用した読み取り検証操作を無視することができる。例えば、異なる検証電圧VFYN1、VFYU1が印加される時、ページバッファPBはデータラッチの値が変化しないようにビットラインBLをバイアスできる。

0154

同様に、再配列ラッチRLに格納されたデータが正常メモリセルを示す時、ページバッファPBは有効な電圧として正常検証電圧VFYN1を選択し、検証電圧VFYL1、VFYU1を使用した読み取り検証操作をを無視することができる。再配列ラッチRLに格納されたデータが上位テールメモリセルを示す時、ページバッファPBは有効な電圧として下位検証電圧VFYL1を選択し、検証電圧VFYN1、VFYU1を使用した読み取り検証操作を無視することができる。

0155

図17図13及び図14のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第2例を示す。例示的に、メモリセルを第2及び第3プログラム状態P2、P3にプログラムする電圧が図示される。図13図14、及び図17を参照すれば、選択されたワードラインへプログラム電圧VPGMが印加される。以後に、選択されたワードラインへ下位検証電圧VFYL1、正常検証電圧VFYN1、上位検証電圧VFYU1、下位検証電圧VFYL2、正常検証電圧VFYN2、及び上位検証電圧VFYU2が順次的に印加される。プログラム電圧VPGM及び検証電圧VFYL1、VFYN1、VFYU1、VFYL2、VFYN2、VFYU2の印加は1つのプログラムループを形成できる。

0156

プログラムループが遂行された後に、不揮発性メモリ装置100(図1参照)の制御部160でプログラムパス及びプログラムフェイルが判別され得る。プログラムパスが判別されれば、プログラムが終了され得る。プログラムフェイルが判別されれば、次のプログラムループが遂行できる。

0157

次のプログラムループで、増加されたレベルを有するプログラム電圧VPGMが印加され得る。以後に、検証電圧VFYL1、VFYN1、VFYU1、VFYL2、VFYN2、VFYU2が順次的に印加され得る。プログラムループが反復されるほど、プログラム電圧VPGMのレベルは増加され得る。

0158

データラッチDL(図1参照)と再配列ラッチRLとに格納されたデータにしたがって、ページバッファPBは有効な検証電圧を選択することができる。例えば、データラッチDLに格納されたデータが第2プログラム状態P2を示す時、ページバッファPBは検証電圧VFYL2、VFYN2、VFYU2を無視することができる。再配列ラッチRLに格納されたデータが下位テールメモリセルを示す時、ページバッファPBは、有効な電圧として上位検証電圧VFYU1が有効するように選択し、検証電圧VFYN1、VFYU1を使用した読み取り検証操作を無視することができる。非選択された検証電圧が印加される時、ページバッファPBはデータラッチDLのデータが変化しないようにビットラインBLバイアスできる。

0159

データラッチDLに格納されたデータが第2プログラム状態P2を示し、再配列ラッチRLに格納されたデータが正常メモリセルを示す時、ページバッファPBは、有効な電圧として正常検証電圧VFYN1を選択し、残りの検証電圧VFYL1、VFYU1、VFYL2、VFYN2、VFYU2を使用した読み取り検証操作を無視することができる。

0160

データラッチDLに格納されたデータが第2プログラム状態P2を示し、再配列ラッチRLに格納されたデータが上位テールメモリセルを示す時、ページバッファPBは、有効な電圧として下位検証電圧VFYL1を選択し、検証電圧VFYN1、VFYU1、VFYL2、VFYN2、VFYU2を使用した読み取り検証操作を無視することができる。

0161

データラッチDLに格納されたデータが第3プログラム状態P3を示し、再配列ラッチRLに格納されたデータが下位テールメモリセルを示す時、ページバッファPBは、有効な電圧として上位検証電圧VFYU2を選択し、検証電圧VFYL1、VFYN1、VFYU1、VFYL2、VFYN2を使用した読み取り検証操作を無視することができる。

0162

データラッチDLに格納されたデータが第3プログラム状態P3を示し、再配列ラッチRLに格納されたデータが正常メモリセルを示す時、ページバッファPBは、有効な電圧として正常検証電圧VFYN2を選択し、検証電圧VFYL1、VFYN1、VFYU1、VFYL2、VFYU2を使用した読み取り検証操作を無視することができる。

0163

データラッチDLに格納されたデータが第3プログラム状態P3を示し、再配列ラッチRLに格納されたデータが上位テールメモリセルを示す時、ページバッファPBは、有効な電圧として下位検証電圧VFYL2を選択し、検証電圧VFYL1、VFYN1、VFYU1、VFYN2、VFYU2を使用した読み取り検証操作を無視することができる。

0164

図18図13のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の応用例を示す図面である。図14の閾値電圧散布と比較すれば、消去状態Eのメモリセルに対しても状態読出しが遂行されて、下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。

0165

第2ビット2SBプログラムを通じて、消去状態Eの下位テールメモリセルは第1上位プログラム状態P1_Uにプログラムされ得る。消去状態Eの正常メモリセルは第1正常プログラム状態P1_Nにプログラムされ得る。消去状態Eの上位テールメモリセルは第1下位プログラム状態P1_Lにプログラムされ得る。第1下位プログラム状態P1_L、第1正常プログラム状態P1_N、及び第1上位プログラム状態P1_Uは第1プログラム状態P1を形成できる。

0166

消去状態Eに対して状態読出しが追加的に遂行され、再配列を考慮したプログラムが遂行される。再配列が発生すれば、第1から第3プログラム状態P1〜P3の閾値電圧散布は狭くなり得る。

0167

図19図13のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の他の応用例を示す図面である。図14の閾値電圧散布と比較すれば、最下位ビットLSBプログラムが遂行される時、消去状態Eのメモリセルに対しても状態読出しが遂行されて、下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。

0168

最下位ビットLSBプログラムを通じて、消去状態Eのメモリセルは消去状態Eを維持されるか、或いは最下位ビットプログラム状態LPにプログラムされ得る。消去状態Eの下位テールメモリセルは第1上位プログラム状態LP1_Uにプログラムされ得る。消去状態Eの正常メモリセルは第1正常プログラム状態LP1_Nにプログラムされ得る。消去状態Eの上位テールメモリセルは第1下位プログラム状態LP1_Lにプログラムされ得る。第1下位プログラム状態LP1_L、第1正常プログラム状態LP1_N、及び第1上位プログラム状態LP1_Uは最下位ビットプログラム状態LPを形成できる。

0169

最下位ビットLSBプログラムが遂行される時、消去状態Eに対して状態読出しが追加的に遂行され、再配列を考慮したプログラムが遂行できる。

0170

図14から図19を参照して、メモリセルに第2位ビット2SBがプログラムされる時、状態読出し及び再配列を考慮したプログラムが遂行されると説明された。しかし、状態読出し及び再配列を考慮したプログラムは第2位ビット2SBのプログラムの時に遂行されることに限定されない。メモリセルに第2位ビット2SBから最上位ビットMSB(Most Significant Bit)がプログラムされる時、状態読出し及び再配列を考慮したプログラムは1回以上遂行できる。

0171

図20は本発明の第2実施形態による不揮発性メモリ装置200を示すブロック図である。図20を参照すれば、不揮発性メモリ装置200はメモリセルアレイ210、アドレスデコーディング部220、ページバッファ部230、データ入出力部240、電圧生成部250、及び制御部260を含む。

0172

メモリセルアレイ210が使用者データ領域211及びバッファ領域213を含み、バッファ領域213を利用する3−ステッププログラムが遂行されることを除外すれば、不揮発性メモリ装置200は図1の不揮発性メモリ装置100と同一の構成を有し、同一の方法で動作できる。バッファ領域213はメモリセルアレイと集積されて形成され得る。例えば、メモリ装置200が半導体チップである場合、バッファ領域213は半導体チップの一部として形成され、使用者データ領域211のメモリセルと同一のタイプのメモリセルとして形成され得る。バッファ領域213はメモリセルアレイ210の予め決定された物理的位置に形成されるか、或いはブロックの構成を最適化してバッファ領域213及び使用者データ領域211を構成するブロック管理システムによって決定され得る。

0173

図21は本発明の第2実施形態によるプログラム方法を示すフローチャートである。図20及び図21を参照すれば、S210段階でバッファ領域213のメモリセルを読み出して、使用者データ領域211のメモリセルの消去状態及び少なくとも1つのプログラム状態が判別される。

0174

S220段階で、精巧なプログラム(fine program)が遂行されるか否かを判別される。精巧なプログラムが遂行されなかったら、S230段階で1−ステッププログラム又は粗いプログラム(coarse program)が遂行される。1−ステッププログラム及び粗いプログラムは精巧なプログラムより高いプログラム電圧又はさらに長い電圧印加時間を利用してプログラムする動作を包含できる。粗いプログラム状態(例えば、図22AのCP1からCP7)は精巧なプログラムにしたがうプログラム状態より広い閾値電圧散布範囲を有することができる。1−ステッププログラムは1つのプログラムサイクル又は多重プログラムサイクルを包含できる。

0175

精巧なプログラムが遂行される時、S240段階で複数の状態読出し電圧を利用して少なくとも1つのプログラム状態に状態読出しが遂行される。以後に、S250段階で状態読出し結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して精巧なプログラムが遂行される。

0176

図22A図21のプログラム方法にしたがうメモリセルの閾値電圧散布を示す図面である。図20から図22Aを参照すれば、メモリセルで1−ステッププログラムが遂行できる。1−ステッププログラムは状態読出し及びそれにしたがうプログラム無しで遂行できる。1−ステッププログラムを通じて使用者データ領域211の1つのメモリセルに1ビット又は2ビットデータをプログラムすることができる。1−ステッププログラムが遂行される時、プログラムデータはバッファ領域213にさらにプログラムされ得る。例えば、プログラムデータはバッファ領域213の単一レベルセルSLC(Single Level Cells)にプログラムされ得る。

0177

1−ステッププログラムが遂行されれば、使用者データ領域211の消去状態Eのメモリセルは消去状態Eを維持されるか、或いは第1から第3プログラム状態OP1〜OP3の中で1つにプログラムされ得る。1−ステッププログラム結果が4つの状態を包含する時、1−ステッププログラムは2ビットデータLSB、2SBに基づいて遂行できる。

0178

1−ステッププログラムが遂行された後、電荷の再配列(Rearrangement)が発生できる。電荷の再配列が発生すれば、第1から第3プログラム状態OP1〜OP3の閾値電圧散布が広くなり得る。

0179

1−ステッププログラムされたメモリセルに粗いプログラム(Coarse Program)が遂行できる。粗いプログラムが遂行される時、バッファ領域213のメモリセルを読み出して、使用者データ領域211のメモリセルの消去状態及び少なくとも1つのプログラム状態が判別され得る。判別結果及びプログラムされるプログラムデータにしたがって、粗いプログラムを遂行できる。粗いプログラムが遂行されれば、メモリセルは消去状態Eを維持されるか、或いは第1から第7粗いプログラム状態CP1〜CP7にプログラムされ得る。粗いプログラムが遂行される時、プログラムデータはバッファ領域213のメモリセルにさらにプログラムされ得る。例えば、プログラムデータはバッファ領域213の単一レベルセルSLCにプログラムされ得る。

0180

粗いプログラムが遂行された後、電荷の再配列(Rearrangement)が発生できる。電荷の再配列が発生すれば、第1から第7粗いプログラム状態CP1〜CP7の閾値電圧散布が広くなり得る。例示的に、第1から第7粗いプログラム状態CP1〜CP7の閾値電圧散布が互いに重なる部分が発生できる。

0181

粗いプログラムが遂行されたメモリセルに精巧なプログラム(Fine Program)が遂行できる。図21に示したように、精巧なプログラムは状態読出し及びそれにしたがうプログラムを随伴する。

0182

バッファ領域213のメモリセルを読み出して、使用者データ領域211のメモリセルの消去状態及び少なくとも1つのプログラム状態が判別され得る。バッファ領域213はプログラムされるメモリセルの全てのデータを格納できる。このデータはプログラムされるメモリセルの各々の消去又はプログラム状態を判別するために使用され得る。少なくとも1つのプログラム状態(又は消去状態)の各々に対して状態読出し(State read)が遂行できる。状態読出しが遂行されれば、各プログラム状態(又は消去状態)の下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。

0183

状態読出し結果にしたがって、メモリセルが複数の検証電圧を利用してプログラムされる。下位テールメモリセルは上位検証電圧を利用して、正常メモリセルは正常検証電圧を利用して、及び上位テールメモリセルは下位検証電圧を利用して、プログラムされ得る。メモリセルは第1から第7プログラム状態P1〜P7にプログラムされ得る。他の例として、上位テールメモリセルは精巧なプログラム動作でプログラムされないことがあり得る。精巧なプログラム動作は下位テールメモリセル及び正常メモリセルに対して遂行され、上位テールメモリセルは粗いプログラム動作でプログラムされた閾値電圧レベルに残っていることがあり得る。図22Bは粗いプログラム状態CP1の精巧なプログラムと連関された例を示す。図22Bは粗いプログラム状態CP1の上位テールメモリセルUTが粗いプログラム状態に残っているし、正常メモリセルNが精巧なプログラムの時に下部検証電圧VFYNを利用して検証され、そして下位テールメモリセルLTが精巧なプログラムの時に上部検証電圧VFYUを利用して検証される例を示す。この例で、下位テール、正常及び上位テールメモリセルの粗いプログラム状態から精巧なプログラムが遂行された時の閾値電圧散布範囲が各々図示されている。

0184

精巧なプログラムが遂行された後に再配列が発生できる。再配列が発生すれば、第1から第7プログラム状態P1〜P7の閾値電圧散布が狭くなり得る。即ち、不揮発性メモリ装置200のデータ格納信頼性が向上され得る。

0185

図23は本発明の第3実施形態による不揮発性メモリ装置300を示すブロック図である。図23を参照すれば、不揮発性メモリ装置300はメモリセルアレイ310、アドレスデコーディング部320、ページバッファ部330、データ入出力部340、電圧生成部350、及び制御部360を含む。

0186

メモリセルアレイ310が使用者データ領域311及び補助領域313を含み、状態読出しの結果が補助領域313にプログラムされることを除外すれば、不揮発性メモリ装置300は図1の不揮発性メモリ装置100と同一の構造を有し、同一の方法で動作する。

0187

図24は本発明の第3実施形態によるプログラム方法を示すフローチャートである。図24を参照すれば、S310段階で第1プログラムデータがメモリセルにプログラムされる。例えば、第1プログラムデータが受信され、メモリセルに予めプログラムされたデータが読み出され、状態読出しが遂行され、第1プログラムデータ、読出し結果、及び状態読出し結果にしたがって第1プログラムデータがプログラムされ得る。

0188

S320段階で、状態読出し結果が補助領域313にプログラムされる。

0189

S330段階で、メモリセルにプログラムされる第2プログラムデータが受信される。例えば、第2プログラムデータは第1プログラムデータの次にプログラムされる上位ビットデータであり得る。第2プログラムデータはメモリセルが消去された後、プログラムされる下位ビットデータであり得る。

0190

S340段階で、メモリセルを読み出して消去状態及び少なくとも1つのプログラム状態が判別される。S340段階は図9のS120段階に対応することができる。

0191

S350段階で、補助領域313から状態読出し結果が読み出される。S320段階に補助領域313にプログラムされた状態読出し結果がS350段階で読み出され得る。読み出された状態読出し結果は再配列ラッチRLに格納され得る。

0192

S360段階で、読み出された状態読出し結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して第2プログラムデータがメモリセルにプログラムされる。S360段階は図9のS150段階に対応することができる。

0193

上述したように、メモリセルの再配列特性が状態読出しを通じて判別され、状態読出し結果がメモリセルアレイ310の補助領域313にプログラムされ得る。以後に、該当メモリセルにデータがプログラムされる時、補助領域313にプログラムされた状態読出し結果にしたがって再配列特性を判別し、プログラムが遂行できる。したがって、向上されたデータ信頼性を有する不揮発性メモリ装置300及びそれのプログラム方法が提供される。

0194

補助領域313に格納された状態読出し結果の使用は状態読出しの遂行無しで状態読出し結果をプログラム動作で使用できるようにする。例えば、メモリセルのプログラム動作は該当メモリセルの状態読出しによって獲得されて補助領域313に格納された状態読出し結果を使用して遂行できる。

0195

図25は本発明の第4実施形態による不揮発性メモリ装置400を示すフローチャートである。図25を参照すれば、不揮発性メモリ装置400はメモリセルアレイ410、アドレスデコーディング部420、ページバッファ部430、データ入出力部440、電圧生成部450、及び制御部460を含む。

0196

メモリセルアレイ410が使用者データ領域411及びテストデータ領域413を含み、状態読出しが遂行される代わりにテストデータ領域413で読出しが遂行されることを除外すれば、不揮発性メモリ装置400は図1の不揮発性メモリ装置100と同一の構成を有し、同一の方法で動作できる。

0197

テストデータ領域413は使用者データ領域411のメモリセルの再配列特性に対する情報を格納できる。例示的に、不揮発性メモリ装置400の使用者データ領域411のメモリセルがテストされ、テスト結果がテストデータ領域413にプログラムされ得る。

0198

図26は本発明の第4実施形態によるプログラム方法を示すフローチャートである。図25及び図26を参照すれば、S410段階で使用者データ領域411のメモリセルにプログラムされるデータが受信される。S410段階は図9のS110段階に対応することができる。

0199

S420段階で、使用者データ領域のメモリセルを読み出して消去状態及び少なくとも1つのプログラム状態が判別される。S420段階は図9のS120段階に対応することができる。

0200

S430段階で、使用者データ領域411のメモリセルに対応するテストデータ領域413のメモリセルで読出しが遂行される。例えば、使用者データ領域411のメモリセルの再配列特性に対する情報を格納するメモリセルが読み出され得る。

0201

S440段階で、テストデータ領域413のメモリセルの読出し結果にしたがって、互いに異なるレベルを有する複数の検証電圧を利用して使用者データ領域411のメモリセルにプログラムデータがプログラムされ得る。S440段階は図9のS150段階に対応することができる。

0202

図25及び図26を参照して説明されたように、メモリセルの再配列特性はテストを通じて検出されることができ、再配列特性を示す情報はテストデータ領域413にプログラムされることができる。テストは製造工程の一部として遂行できる。例えば、テストはメモリ装置のパッケイジングの後又はパッケイジングの前に、パッケイジング欠陥の検出の前に、又はパッケイジングの後、サードパーティー(third party)へ配送される前に遂行できる。他の例又は追加的な例として、テストはメモリ装置がアクセスされない間の背景動作として遂行できる。例えば、自由ブロックのようなNANDフラッシュメモリのブロックはブロックの物理的ページに書き込まれるテストデータを有することができる。以後に、メモリセルの再配列特性を判別するために読出しが遂行できる。テストデータ領域413にプログラムされた再配列特性に対する情報を利用して、使用者データ領域411で再配列を考慮したプログラムが遂行できる。

0203

図27は本発明の第5実施形態によるプログラム方法を示すフローチャートである。図25及び図27を参照すれば、S510段階で第1メモリセルにプログラムされる第1データが受信されて第1ワードラインに連結された第1メモリセルにプログラムされる。

0204

S520段階で、第2データが受信され、第1ワードラインに隣接する第2ワードラインに連結されたメモリセルにプログラムされる。

0205

S530段階で、複数の状態読出し電圧を利用して、第1メモリセルにプログラムされた第1データのプログラム状態が状態読出しを通じて読み出され得る。状態読出しは図12図22A又はそれと連関された説明と類似な方法で遂行できる。

0206

S540段階で、第3データが受信され、複数の検証電圧を利用して第1ワードラインに連結された第1メモリセルにプログラムされる。それにしたがうプログラム状態は第1及び第3データの組合を示され得る。例えば、第1データはLSBデータ及び2SBデータであり、S510段階のプログラム動作の以後の図22Aに図示されたプログラム状態E、OP1、OP2、OP3であり得る。第3データはMSBデータであり、S540段階のプログラム動作は図22Aに図示されたプログラム状態E、P1〜P7を導出できる。図22Aに図示された粗いプログラムは遂行されることもあり、遂行されないこともあり得る。S540段階で、メモリセルの検証電圧の選択はS530段階の状態読出しの結果及び第2メモリセルにプログラムされた第2データを考慮して遂行できる。第2データはS540段階に先行して第2ワードラインから読み出されるか、或いはS520段階の第2データのプログラムの後に再配列ラッチRLのようなページバッファのラッチに維持され得る。第2データは第1ワードラインに連結されたメモリセルに第3データをプログラムする検証電圧を決定する時に使用され得る。

0207

例えば、S540段階で第1メモリセルの中で特定のメモリセルに第3データをプログラムする検証電圧は、第1データがプログラムされた特定のメモリセルの閾値電圧と特定のメモリセルに隣接する1つ又はその以上のメモリセルの閾値電圧の間の差異にしたがって決定され得る。他の例又は追加的な例として、S540段階で第1メモリセルの中で特定のメモリセルに第3データをプログラムする検証電圧は、S510段階の第1データのプログラムの後、S520段階の第2データのプログラムによる閾値電圧の増加にしたがって決定され得る。

0208

プログラムデータのプログラムによって、特定メモリセルの情報格納膜に電荷が捕獲され得る。特定メモリセルに捕獲された電荷は隣接するメモリセルに捕獲された電荷から電場の影響を受けられる。特定メモリセルに捕獲された電荷の再配列は電場の影響を受けられる。特定メモリセルの閾値電圧及び隣接するメモリセルの閾値電圧の間の差異が大きいほど、電場の強さは増加し、再配列に及ぶ影響が増加する。即ち、隣接する第2メモリセルの再配列への影響が増加することができる。また、隣接する第2メモリセルは寄生カップリングのような他のメカニズムによって特定メモリセルの閾値電圧に影響を与えられる。したがって、特定メモリセル(第1ワードラインの第1メモリセル)の閾値電圧変化は再配列及び隣接するメモリセルの多様な影響によって発生され得る。隣接する第2メモリセルの閾値電圧変化又は閾値電圧差異を分析することによって、第2メモリセルの影響による特定メモリセルの閾値電圧変化が測定され得る。

0209

隣接する第2メモリセルの影響から測定された変化がS530段階の状態読出しから決定された閾値電圧変化と一致すれば、特定のメモリセルは正常メモリセルとして判別され、正常検証電圧がS540段階のプログラム動作で使用され得る。隣接する第2メモリセルから測定された変化がS530段階の状態読出しから決定される閾値電圧変化と一致しなければ、正常検証電圧ではない他の検証電圧がS540段階のプログラム動作で使用され得る。例えば、上位検証電圧又は下位検証電圧が使用され得る。また、隣接する第2メモリセルから測定された変化は再配列による閾値電圧変化と相殺され得る。この場合、再配列から決定された閾値電圧変化はS530段階の状態読出しで閾値電圧が変化されなくとも、今後のプログラムで使用され得る。

0210

S540段階の第3データのプログラムは検出(又は予測)された再配列特性によって、図13及び図14を参照して説明されたように再配列を考慮して遂行できる。

0211

例示的に、図27のプログラム方法が遂行される時、図25の不揮発性メモリ装置400で正常状態読出し電圧VSRN及び上位状態読出し電圧VSRUは発生されるか、或いは利用されないことがあり得る。

0212

図28は本発明の第6実施形態によるプログラム方法を示すフローチャートである。図25及び図28を参照すれば、S610段階で第1メモリセルにプログラムされる第1プログラムデータが受信される。第1プログラムデータはデータラッチDL0に格納され得る。

0213

S620段階で、第1メモリセルに連結されたワードラインに隣接する少なくとも1つのワードラインに連結された第2メモリセルにプログラムされる第2プログラムデータが受信される。第2プログラムデータは第1プログラムデータがプログラムされた後にプログラムされるデータであり得る。第2プログラムデータはデータラッチDL又は再配列ラッチRLに格納され得る。

0214

S630段階で、第2プログラムデータにしたがって、互いに異なるレベルを有する複数の検証電圧を利用して第1プログラムデータが第1メモリセルにプログラムされる。第1プログラムデータがプログラムされたメモリセルは第2プログラムデータがプログラムされる時の電場の影響で再配列又は寄生的な影響による閾値電圧変化を経験することができる。したがって、隣接するメモリセルに予めプログラムされたデータと隣接するメモリセルが次にプログラムされるデータにしたがって再配列効果が考慮されれば、データ信頼性が向上された不揮発性メモリ装置400及びプログラム方法が提供され得る。

0215

例示的に、図28のプログラム方法が遂行される時、図25の不揮発性メモリ装置400で正常状態読出し電圧VSRN及び上位状態読出し電圧VSRUは発生されるか、或いは利用されないことがあり得る。

0216

図29は本発明の第7実施形態によるプログラム方法を示すフローチャートである。図29を参照すれば、S810段階でメモリセルにプログラムされるプログラムデータが受信される。例示的に、最下位ビットLSBデータがプログラムデータに受信され得る。

0217

S820段階で、プログラムデータがデータラッチDL(図1参照)へローディングされる。データラッチDLへローディングされたプログラムデータにしたがって、ビットラインBLがバイアスされ得る。

0218

S830段階で、プログラムループが遂行されて、プログラム電圧及び検証電圧が印加される。例えば、選択されたワードラインへプログラム電圧が1回印加され、以後に検証電圧が1回印加され得る。

0219

S840段階で、閾値条件満足されるか否かを判別される。例えば、閾値条件はプログラムループの数であり得る。プログラムループが反復された回数特定値以上になる時、閾値条件が満足され得る。閾値条件は最初のプログラムパスであり得る。プログラムパスされたメモリセルが最初に検出される時、閾値条件が満足され得る。閾値条件はプログラムパスされたメモリセルの数であり得る。プログラムパスされたメモリセルの数が特定値以上である時、閾値条件が満足され得る。その以外に、多様な条件が閾値条件として使用され得る。閾値条件が満足されれば、S850段階が遂行される。閾値条件が満足されなければ、S830段階でプログラムループが再び遂行できる。この時、プログラム電圧のレベルは増加され得る。

0220

S850段階で、プログラムの中であるメモリセル(閾値電圧が調節されるメモリセル)に複数の状態読出し電圧を利用して状態読出しが遂行される。S830段階及びS850段階の間に電荷再配列が生じる充分な時間を与えるための遅延時間が提供され得る。S860段階で、プログラムループが遂行されて、プログラム電圧が1回印加され複数の検証電圧が1回ずつ印加される。複数の検証電圧は互いに異なるレベルを有することができる。プログラムの中であるメモリセルが複数の検証電圧の中でいずれか検証電圧によって検証されるか否かは状態読出しの結果にしたがって判別され得る。

0221

S860段階でプログラムされるメモリセルへ印加されるプログラム電圧はS830段階でプログラムされるメモリセルへ印加されるプログラム電圧と同一であり得る。他の例として、S860段階でプログラムされるメモリセルへ印加されるプログラム電圧はS830段階でプログラムされるメモリセルへ印加されるプログラム電圧より低いことがあり得る。

0222

S870段階で、プログラムパスであるか否かを判別される。プログラムパスであれば、プログラムは終了される。プログラムフェイルであれば、S860段階でプログラムループが再び遂行される。この時、プログラム電圧のレベルは増加され得る。

0223

図30A図29のプログラム方法によって選択されたワードラインへ印加される電圧を示すタイミング図である。図30B図29のプログラム方法及び図30Aの電圧印加にしたがうメモリセルの閾値電圧散布の変化を示すグラフである。

0224

図30A及び図30Bを参照すれば、プログラムループが遂行される時、プログラム電圧VPGMが1回印加され、検証電圧VFY1が1回印加され得る。プログラムループが反復される度に、プログラム電圧VPGMのレベルは増加され得る。プログラムループが反復されることにしたがって、プログラムされるメモリセルの閾値電圧が消去状態Eから上昇する。閾値電圧が上昇したメモリセル(プログラムの中であるメモリセル)は中間状態(IS、Intermediate State)を有することができる。

0225

閾値条件が満足されれば、状態読出しが遂行される。中間状態ISのメモリセルに対して状態読出しが遂行できる。正常状態読出し電圧VSRN及び上位状態読出し電圧VSRUが中間状態のメモリセルへ印加されて、状態読出しが遂行できる。正常状態読出し電圧VSRNは検証電圧VFY1より低いレベルを有することができる。上位状態読出し電圧VSRUは検証電圧VFY1のようなレベルを有することができる。

0226

状態読出しが遂行されれば、上部テールメモリセルLP_U、正常メモリセルLP_N、及び下部テールメモリセルLP_Lが判別され得る。例示的に、製造工程の微細化によってメモリセルの大きさが小さくなるほど、再配列が発生する時間は短くなり得る。即ち、メモリセルの大きさが小さくなるほど、プログラム電圧が印加された後、検証が遂行される時、メモリセルで再配列がさらに多く発生できる。閾値条件が満足される時に状態読出しが遂行されれば、再配列によって閾値電圧が上昇する上部テールメモリセルLP_U、再配列が生じても閾値電圧に大きいな変化がない正常メモリセルLP_N、及び再配列によって閾値電圧が低くなる下部テールメモリセルLP_Uが検出され得る。

0227

以後に、再配列を考慮したプログラムループが遂行できる。上部テールメモリセルLP_Uは下位検証電圧VFYLを利用してプログラムされ、正常メモリセルLP_Nは正常検証電圧VFYNを利用してプログラムされ、そして下部テールメモリセルLP_Uは上位検証電圧VFYUを利用してプログラムされ得る。プログラムを通じて、中間状態ISのメモリセルはプログラム状態LPを有することができる。再配列を考慮したプログラムが遂行されれば、再配列が発生する時にメモリセルの閾値電圧散布が狭くなり得る。

0228

例示的に、状態読出しの結果はメモリセルアレイの補助領域に格納され、必要とする時に読み出され得る。状態読出しの結果は外部へ出力され得る。メモリセルの再配列特性がメモリセルアレイのテスト領域に予め格納された場合、状態読出しは遂行されなくテスト領域から読み出された再配列特性を参照してプログラムが遂行できる。

0229

図31図3の平面図の一部分ECの第2例にしたがう等価回路BLKa2を示す回路図である。図7の等価回路BLKa1と比較すれば、各セルストリングに側面トランジスターLTRが追加的に提供される。

0230

図3から図6、及び図31を参照すれば、各セルストリングで、側面トランジスターLTRは接地選択トランジスターGST及び共通ソースラインCSLの間に連結される。側面トランジスターLTRのゲート(又は制御ゲート)は接地選択トランジスターGSTのゲート(又は制御ゲート)と共に接地選択ラインGSLに連結される。

0231

チャンネル膜114は第1導電物質CM1の垂直ボディーとして動作する。即ち、第1導電物質CM1はチャンネル膜114と共に垂直トランジスターを構成する。第1導電物質CM1はチャンネル膜114と共に基板111と垂直になる接地選択トランジスターGSTを構成することができる。

0232

基板111と第1導電物質CM1との間に情報格納膜116が提供される。基板111は第1導電物質CM1の水平ボディーとして動作できる。即ち、第1導電物質CM1は基板111と共に水平トランジスターLTRを構成することができる。

0233

第1導電物質CM1へ電圧が供給される時、第1導電物質CM1とチャンネル膜114との間に電場が形成される。形成された電場によって、チャンネル膜114にチャンネルが形成され得る。第1導電物質CM1へ電圧が供給される時、第1導電物質CM1と基板111との間に電場が形成される。形成された電場によって、基板111にチャンネルが形成される。基板111に形成されたチャンネルは共通ソース領域CSR及びチャンネル膜114に連結され得る。即ち、接地選択ラインGSLへ電圧が供給される時に接地選択トランジスターGSTと水平トランジスターLTRとが共にオンされて、セルストリングCS11、CS12、CS21、CS22は共通ソースラインCSLに連結され得る。

0234

図32図3の平面図の一部分ECの第3例にしたがう等価回路BLKa3を示す回路図である。図7に図示された等価回路BLKa1と比較すれば、接地選択トランジスターGSTは第1及び第2接地選択ラインGSL1、GSL2に連結される。図3から図6、及び図32を参照すれば、第1導電物質CM1は第1及び第2接地選択ラインGSL1、GSL2を構成することができる。

0235

図1から図28を参照して説明されたように、読出しを通じてメモリセルMC1〜MC6の再配列特性が検出(又は予測)され得る。図1から図28を参照して説明されたように、検出(又は予測)された再配列特性を考慮して、メモリセルMC1〜MC6がプログラムされ得る。

0236

図31を参照して説明されたように、等価回路BLKa3に側面トランジスターLTRが提供され得る。

0237

図33図3の平面図の一部分ECの第4例にしたがう等価回路BLKa4を示す回路図である。図3から図6、及び図33を参照すれば、複数のサブブロックが提供され得る。例示的に、第2及び第3導電物質CM2、CM3は第1及び第2メモリセルMC1、MC2を構成し、第1サブブロックとして使用され得る。第6及び第7導電物質CM6、CM7は第3及び第4メモリセルMC3、MC4を構成し、第2サブブロックとして使用され得る。第4及び第5導電物質CM4、CM5は第1及び第2サブブロックの間に提供される第1及び第2ダミーメモリセルDMC1、DMC2を構成することができる。第1及び第2サブブロックは独立的にプログラムされ、読み出され、そして消去され得る。

0238

図1から図28を参照して説明されたように、読出しを通じてメモリセルMC1〜MC4の再配列特性が検出(又は予測)され得る。図1から図28を参照して説明されたように、検出(又は予測)された再配列特性を考慮して、メモリセルMC1〜MC4がプログラムされ得る。

0239

図31を参照して説明されたように、等価回路BLKa3に側面トランジスターLTRが提供され得る。

0240

図34図3の平面図の一部分ECの第5例にしたがう等価回路BLKa5を示す回路図である。図3から図6、及び図34を参照すれば、第1及び第2導電物質CM1、CM2は各々の第1及び第2高さを有する接地選択トランジスターGSTa、GSTbを形成できる。第7及び第8導電物質CM7、CM8は各々の第7及び第8高さを有するストリング選択トランジスターSSTa、SSTbを形成できる。第3から第6導電物質CM3〜CM6は第1から第4メモリセルMC1〜MC4を形成できる。

0241

第1及び第2導電物質CM1、CM2は共通に連結されて1つの接地選択ラインGSLを構成することができる。セルストリングCS11、CS12、CS21、CS22は接地選択ラインGSLに共通に連結され得る。

0242

セルストリングCS11、CS12は第7及び第8導電物質CM7、CM8によって各々形成された第7及び第8高さを有する2つのストリング選択ラインSSL1a、SSL1bに連結され得る。セルストリングCS21、CS22は第7及び第8導電物質CM7、CM8によって各々形成された第7及び第8高さを有する2つのストリング選択ラインSSL2a、SSL2bに連結され得る。

0243

少なくとも3つの高さに対応する導電物質が接地選択トランジスターを形成できる。少なくとも3つの高さに対応する導電物質がストリング選択トランジスターを形成できる。

0244

図1から図28を参照して説明されたように、読出しを通じてメモリセルMC1〜MC4の再配列特性が検出(又は予測)され得る。図1から図28を参照して説明されたように、検出(又は予測)された再配列特性を考慮して、メモリセルMC1〜MC4がプログラムされ得る。

0245

図31を参照して説明されたように、等価回路BLKa5に側面トランジスターLTRが提供され得る。図32を参照して説明された等価回路BLKa3と同様に、セルストリングCS11、CS12は1つの接地選択ライン(図示せず)に連結され、セルストリングCS21、CS22は他の1つの接地選択ライン(図示せず)に連結され得る。図33を参照して説明された等価回路BLKa4と同様に、メモリセルMC1〜MC4は複数のサブブロックを形成できる。

0246

図35図3の平面図の一部分ECの第6例にしたがう等価回路BLKa6を示す回路図である。図34に図示された等価回路BLKa5と比較すれば、同一の行のセルストリングで、ストリング選択トランジスターSSTa、SSTbは1つのストリング選択ラインを共有する。セルストリングCS11、CS12のストリング選択トランジスターSSTa、SSTbは第1ストリング選択ラインSSL1に共通に連結される。セルストリングCS21、CS22のストリング選択トランジスターSSTa、SSTbは第2ストリング選択ラインSSL2に共通に連結される。

0247

図1から図28を参照して説明されたように、読出しを通じてメモリセルMC1〜MC4の再配列特性が検出(又は予測)され得る。図1から図28を参照して説明されたように、検出(又は予測)された再配列特性を考慮して、メモリセルMC1〜MC4がプログラムされ得る。

0248

図31を参照して説明されたように、等価回路BLKa5に側面トランジスターLTRが提供され得る。図32を参照して説明された等価回路BLKa3と同様に、セルストリングCS11、CS12は1つの接地選択ライン(図示せず)に連結され、セルストリングCS21、CS22は他の1つの接地選択ライン(図示せず)に連結され得る。図33を参照して説明された等価回路BLKa4と同様に、メモリセルMC1〜MC4は複数のサブブロックを形成できる。

0249

図36図3の平面図の一部分ECの第7例にしたがう等価回路BLKa7を示す回路図である。図3から図6、及び図36を参照すれば、第2導電物質CM2は第1ダミーメモリセルDMC1を構成する。第7導電物質CM7は第2ダミーメモリセルDMC2を構成する。

0250

例示的に、2以上の高さに対応する導電物質がメモリセルと接地選択トランジスターGSTとの間のダミーメモリセル(図示せず)を構成することができる。2以上の高さに対応する導電物質がメモリセルとストリング選択トランジスターSSTとの間のダミーメモリセル(図示せず)を構成することができる。接地選択トランジスターGSTの側とストリング選択トランジスターSSTの側の中で一方のみにダミーメモリセル(図示せず)が提供され得る。

0251

図1から図28を参照して説明されたように、読出しを通じてメモリセルMC1〜MC4の再配列特性が検出(又は予測)され得る。図1から図28を参照して説明されたように、検出(又は予測)された再配列特性を考慮して、メモリセルMC1〜MC4がプログラムされ得る。

0252

図31を参照して説明されたように、等価回路BLKa5に側面トランジスターLTRが提供され得る。図32を参照して説明された等価回路BLKa3と同様に、セルストリングCS11、CS12は1つの接地選択ライン(図示せず)に連結され、セルストリングCS21、CS22は他の1つの接地選択ライン(図示せず)に連結され得る。図33を参照して説明された等価回路BLKa4と同様に、メモリセルMC1〜MC4は複数のサブブロックを形成できる。

0253

図34を参照して説明されたように、2以上の高さの導電物質がストリング選択トランジスターSSTa、SSTbを構成することができる。2以上の高さの導電物質が接地選択トランジスターGSTa、GSTbを構成することができる。図35を参照して説明されたように、同一の行のストリング選択トランジスターSSTa、SSTbは1つのストリング選択ラインSSL1又はSSL2に連結され得る。

0254

図37図3のIV−IV’線に沿う斜視断面図の第2例を示す。図38図3のIV−IV’線に沿う断面図の第2例を示す。図3図37、及び図38を参照すれば、導電物質CM1〜CM8と絶縁物質112、112a及びピラーPLの間に第1情報格納膜116aが提供され、ピラーPLの内側壁に第2情報格納膜116bが提供される。

0255

第1情報格納膜116aは第3サブ絶縁膜119(図4及び図5参照)のようなブロッキング絶縁膜を包含できる。第1情報格納膜116aは図4及び図5に図示された情報格納膜116と同一の位置に形成され得る。第2情報格納膜116bは第1及び第2サブ絶縁膜117、118のような電荷捕獲膜及びトンネルリング絶縁膜を包含できる。

0256

図3図37、及び図38を参照して説明されたメモリブロックの等価回路は上述された等価回路BLKa1〜BLKa7の中で1つであり得る。

0257

図39図3のIV−IV’線に沿う斜視断面図の第3例を示す。図40図3のIV−IV’線に沿う断面図の第3例を示す。図3図39、及び図40を参照すれば、基板と垂直になる方向に積層された下部ピラーPLa及び上部ピラーPLbが提供される。

0258

下部ピラーPLaは第3方向に沿って絶縁膜112、112aを貫通して基板111と接触する。下部ピラーPLaは下部チャンネル膜114a及び下部内部物質115aを含む。下部チャンネル膜114aは基板111と同一の導電形を有する半導体物質又は真性半導体を含む。下部チャンネル膜114aは第1から第4導電物質CM1〜CM4の垂直ボディーとして動作する。下部内部物質115aは絶縁物質を含む。

0259

下部ピラーPLaの上に上部ピラーPLbが提供される。上部ピラーPLbは第3方向に沿って絶縁膜112を貫通して、下部ピラーPLaの上部面と接触する。上部ピラーPLbは上部チャンネル膜114b及び上部内部物質115bを含む。上部チャンネル膜114bは下部チャンネル膜114aと同一の導電形を有する半導体物質又は真性半導体を含む。上部チャンネル膜114bは第5から第8導電物質CM5〜CM8の垂直ボディーとして動作する。上部内部物質115bは絶縁物質を含む。

0260

下部チャンネル膜114a及び上部チャンネル膜114bは互いに連結されて垂直方向のボディーとして動作する。例示的に、下部ピラーPLaの上部に半導体パッドSPが提供され得る。半導体パッドSPは下部チャンネル膜114aと同一の導電形を有する半導体物質又は真性半導体を含む。下部チャンネル膜114a及び上部チャンネル膜114bは半導体パッドSPを通じて結合され得る。

0261

例示的に、第1から第8導電物質CM1〜CM8の中で半導体パッドSPに隣接する導電物質はダミーワードライン及びダミーメモリセルを構成することができる。例えば、半導体パッドSPに隣接する第4導電物質CM4、第5導電物質CM5、又は第4及び第5導電物質CM4、CM5はダミーワードライン及びダミーメモリセルを構成することができる。

0262

図3図39、及び図40を参照して説明されたメモリブロックの等価回路は上述された等価回路BLKa1〜BLKa7の中で1つであり得る。

0263

図41図3のIV−IV’線に沿う斜視断面図の第4例を示す。図42図3のIV−IV’線に沿う断面図の第4例を示す。図3図41、及び図42を参照すれば、下部ピラーPLa及び上部ピラーPLbが提供され得る(図39及び図40参照)。そして、導電物質CM1〜CM8と絶縁物質112、112a及びピラーPLa、PLbの間に第1情報格納膜116aが提供され、ピラーPLa、PLbの内側壁に第2情報格納膜116bが提供され得る(図37及び図38参照)。

0264

図3図41、及び図42を参照して説明されたメモリブロックの等価回路は上述された等価回路BLKa1〜BLKa7の中で1つであり得る。

0265

図43図2のメモリブロックBLK1〜BLKzの中で1つのメモリブロックBLKbの一部を示す第2例にしたがう平面図である。図44図43のXXXXIV−XXXXIV’線に沿う斜視断面図を示す。図45図43のXXXXIV−XXXXIV’線に沿う断面図を示す。

0266

図3から図6を参照して説明されたメモリブロックBLKaと比較すれば、第1方向に沿って伸張されるストリング選択ラインカット(SSL Cut)とワードラインカット(WL Cut)とが第2方向に沿って交互いに提供される。ワードラインカット(WL Cut)は導電物質CM1〜CM8及び絶縁物質112、112aを貫通して、共通ソース領域CSRの一部分を露出することができる。ストリング選択ラインカット(SSL Cut)は1つ又はその以上の導電物質(例えば、CM8)及びその上の絶縁物質112を貫通できる。ストリング選択ラインカット(SSL Cut)はストリング選択トランジスターSSTを構成する第8導電物質CM8を分離できる。2以上の高さの導電物質がストリング選択トランジスターSSTを構成する時、ストリング選択ラインカット(SSL Cut)は2以上の高さの導電物質を分離できる。

0267

図43の平面図の一部分ECは第1から第7例にしたがう等価回路BLKa1〜BLKa7の中で1つに対応することができる。

0268

例示的に、図39及び図40を参照して説明されたように、ピラーPLは下部ピラー及び上部ピラーで構成され得る。

0269

例示的に、図37及び図38を参照して説明されたように、第1情報格納膜116a及び第2情報格納膜116bが提供され得る。

0270

図46図2のメモリブロックBLK1〜BLKzの中で1つのメモリブロックBLKcの一部を示す第3例にしたがう平面図である。図47図46のXXXXVII−XXXXVII’線に沿う斜視断面図を示す。図48図46のXXXXVII−XXXXVII’線に沿う断面図を示す。

0271

図3から図6を参照して説明されたメモリブロックBLKaと比較すれば、隣接する共通ソース領域の間に提供されるピラーは第1方向に沿ってジグザグ形態に配置される。

0272

例示的に、図39及び図40を参照して説明されたように、ピラーPLは下部ピラー及び上部ピラーで構成され得る。図37及び図38を参照して説明されたように、第1情報格納膜116a及び第2情報格納膜116bが提供され得る。図43から図45を参照して説明されたように、ストリング選択ラインカット(SSL Cut)が提供され得る。隣接するワードラインカット(WL Cut)とストリング選択ラインカット(SSL Cut)の間に、第1方向に沿ってジグザグ形態に配置される1列のピラーが提供され得る。

0273

図46の平面図の一部分ECは第1から第7例にしたがう等価回路BLKa1〜BLKa7の中で1つに対応することができる。

0274

図49図2のメモリブロックBLK1〜BLKzの中で1つのメモリブロックBLKdの一部を示す第4例にしたがう平面図である。図50図49のXXXXX−XXXXX’線に沿う斜視断面図を示す。図49のXXXXX−XXXXX’線に沿う断面図は図5に図示された断面図と同一である。したがって、断面図は省略される。

0275

図3から図6を参照して説明されたメモリブロックBLKaと比較すれば、メモリブロックBLKdで方形柱形態のピラーPLが提供される。隣接する共通ソース領域CSRの間で第1方向に沿って1列に配置されたピラーの間に、絶縁物質IMが提供される。絶縁物質IMは第3方向に沿って伸張されて基板111と接触する。

0276

ピラーPLはチャンネル膜114及び内部物質PLを含む。例示的に、チャンネル膜114はピラーPLの各々の4側面の中で導電物質CM1〜CM8と隣接する2つの側面に提供され得る。

0277

各ピラーの1側面のチャンネル膜は導電物質CM1〜CM8及び情報格納膜116と共に1つのセルストリングを構成することができる。各ピラーの他の一側面のチャンネル膜は導電物質CM1〜CM8及び情報格納膜116と共に他の1つのセルストリングを構成することができる。即ち、1つのピラーは2つのセルストリングを構成することができる。

0278

例示的に、図39及び図40を参照して説明されたように、ピラーPLは下部ピラー及び上部ピラーで構成され得る。図37及び図38を参照して説明されたように、第1情報格納膜116a及び第2情報格納膜116bが提供され得る。図43から図45を参照して説明されたように、ストリング選択ラインカット(SSL Cut)が提供され得る。隣接するワードラインカット(WL Cut)とストリング選択ラインカット(SSL Cut)との間に、第1方向に沿ってジグザグ形態に配置される1列のピラーが提供され得る。

0279

図49の平面図の一部分ECは第1から第7例にしたがう等価回路BLKa1〜BLKa7の中で1つに対応することができる。

0280

図51図2のメモリブロックBLK1〜BLKzの中で1つのメモリブロックBLKeの一部を示す第5例にしたがう平面図である。図52図51のXXXXXII−XXXXXII’線に沿う斜視断面図を示す。図53図51のXXXXXII−XXXXXII’線に沿う断面図を示す。

0281

図51から図53を参照すれば、基板111の上に、第1方向に沿って伸張される第1から第4上部導電物質CMU1〜CMU4と第5から第8上部導電物質CMU5〜CMU8とが提供される。第1から第4上部導電物質CMU1〜CMU4は基板111と垂直になる方向に積層され、基板111と垂直になる方向に互いに離隔される。第5から第8上部導電物質CMU5〜CMU8は基板111と垂直になる方向に積層され、基板111と垂直になる方向に互いに離隔される。第1から第4上部導電物質CMU1〜CMU4と第5から第8上部導電物質CMU5〜CMU8は第2方向に沿って互いに離隔される。

0282

第1から第4上部導電物質CMU1〜CMU4と第5から第8上部導電物質CMU5〜CMU8との間に、第1方向に沿って伸張される第1a及び第1b下部導電物質CMD1a、CMD1b、及び第2から第4下部導電物質CMD2〜CMD4が提供される。第2から第4下部導電物質CMD2〜CMD4は基板111と垂直になる方向に積層され、基板111と垂直になる方向に互いに離隔される。第2下部導電物質CMD2の上に、第1a及び第1bの下部導電物質CMD1a、CMD1bが提供される。第1a及び第1bの下部導電物質CMD1a、CMD1bは第2方向に沿って互いに離隔される。

0283

基板111と垂直になる方向に第1から第4上部導電物質CMU1〜CMU4、又は第5から第8上部導電物質CMU5〜CMU8を貫通して基板111と接触する複数の上部ピラーPLUが形成される。第1上部導電物質CMU1で、上部ピラーは第1方向に沿って1列に配置され、第1方向に沿って互いに離隔される。第8上部導電物質CMU8で、上部ピラーは第1方向に沿って1列に配置され、第1方向に沿って互いに離隔される。

0284

複数の上部ピラーPLUは情報格納膜116及びチャンネル膜114を含む。情報格納膜116は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜116はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。

0285

チャンネル膜114は複数の上部ピラーPLUの垂直ボディーとして動作できる。チャンネル膜114は真性半導体(intrinsic semiconductor)を包含できる。チャンネル膜114は基板111と同一の導電形(例えば、P導電形)を有する半導体を包含できる。

0286

基板111と垂直になる方向に第2から第4下部導電物質CMD2〜CMD4、及び第1a又は第1bの下部導電物質CMD1a又はCMD1bを貫通して基板111と接触する複数の下部ピラーPLDが形成される。第1aの下部導電物質CMD1aで、下部ピラーは第1方向に沿って1列に配置され、第1方向に沿って互いに離隔される。第1bの下部導電物質CMD1bで、下部ピラーは第1方向に沿って1列に配置され、第1方向に沿って互いに離隔される。

0287

複数の下部ピラーPLDは情報格納膜116及びチャンネル膜114を含む。情報格納膜116は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜116はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。

0288

チャンネル膜114は複数の下部ピラーPLDの垂直ボディーとして動作できる。チャンネル膜114は真性半導体(intrinsic semiconductor)を包含できる。チャンネル膜114は基板111と同一の導電形(例えば、P導電形)を有する半導体を包含できる。

0289

基板111に複数のパイプラインコンタクトPCが提供される。パイプラインコンタクトPCはビットラインBLの方向に伸張されて、第1上部導電物質CMU1に形成された上部ピラーの下部面、及び第1a下部導電物質CMD1aに形成された下部ピラーPLDの下部面を互いに連結する。パイプラインコンタクトPCはビットラインBLの方向に伸張されて、第8上部導電物質CMU8に形成された上部ピラーの下部面、及び第1bの下部導電物質CMD1bに形成された下部ピラーPLDの下部面を互いに連結する。

0290

例示的に、パイプラインコンタクトPCはチャンネル膜114及び情報格納膜116を包含できる。パイプラインコンタクトPCのチャンネル膜114は上部ピラーPLUのチャンネル膜114と下部ピラーPLDのチャンネル膜とを互いに連結することができる。パイプラインコンタクトPCの情報格納膜116は上部ピラーPLUの情報格納膜116と下部ピラーPLDの情報格納膜116とを互いに連結することができる。

0291

下部ピラーPLDの上に、第1方向に沿って伸張される共通ソース領域CSRが提供され得る。共通ソース領域CSRは第1方向に沿って伸張されて複数の下部ピラーPLDに連結され得る。共通ソース領域CSRは共通ソースラインCSLを形成できる。共通ソース領域CSRは金属物質を包含できる。共通ソース領域CSRは基板111と異なる導電形を有することができる。

0292

上部ピラーPLUの上にドレーン320が提供され得る。ドレーン320は基板111と異なる導電形(例えば、N導電形)を有する半導体物質を包含できる。ドレーン320の上にビットラインBLが形成される。ビットラインBLは第1方向に沿って互いに離隔される。ビットラインBLは第2方向に沿って伸張されて、複数のドレーン320に連結される。

0293

例示的に、ビットラインBLとドレーン320、及び共通ソース領域CSRと下部ピラーPLDとはコンタクトプラグを通じて連結され得る。

0294

1つのパイプラインコンタクトを通じて連結された1つの下部ピラーと1つの上部ピラーとは1つのセルストリングを構成することができる。

0295

例示的に、図43から図45を参照して説明されたように、上部ピラーPLU及び下部ピラーPLDは第1方向に沿ってジグザグ形態に配置され得る。

0296

図51の平面図の一部分ECは第1から第7例にしたがう等価回路BLKa1〜BLKa7の中で1つに対応することができる。

0297

図54図2のメモリブロックBLK1〜BLKzの中で1つのメモリブロックBLKfの一部を示す第6例にしたがう平面図である。図55図54のXXXXXV−XXXXXV’線に沿う斜視断面図の第1例を示す。図56図54のXXXXXV−XXXXXV’線に沿う断面図の第1例を示す。

0298

図54から図56を参照すれば、基板111に共通ソース領域CSRが形成される。例示的に、共通ソース領域CSRは1つのドーピング領域であり得る。共通ソース領域CSRは共通ソースラインCSLを構成することができる。

0299

共通ソース領域CSR上に、基板111と垂直になる方向に積層され、基板111と垂直になる方向に互いに離隔された第1から第8導電物質CM1〜CM8が形成される。第1から第8導電物質CM1〜CM8の中でストリング選択トランジスターSSTを構成する導電物質はストリング選択ラインカット(SSL Cut)によって分離され得る。ストリング選択ラインカット(SSL Cut)は第1方向に沿って伸張され、第2方向に沿って互いに離隔され得る。ストリング選択トランジスターSSTを構成しない導電物質は共通ソース領域CSRの上で第1及び第2方向に沿って伸張されるプレート(plate)形態を有することができる。

0300

例示的に、第1から第7導電物質CM1〜CM7はプレート形態を有し、第8導電物質CM8はストリング選択ラインカット(SSL Cut)によって分離され得る。第8導電物質CM8は共通ソース領域CSRの上で第1方向に沿って伸張され、第2方向に沿って互いに離隔され得る。

0301

第1から第8導電物質CM1〜CM8で、基板111と垂直になる方向に第1から第8導電物質CM1〜CM8を貫通して共通ソース領域CSRと接触する複数のピラーPLが提供される。第8導電物質CM8の中で1つの導電物質で、第1方向に沿って1列のピラーPLが提供され得る。ピラーPLは情報格納膜116、チャンネル膜114、及び内部物質115を包含できる。

0302

情報格納膜116は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜116はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。チャンネル膜114は複数のピラーPLの垂直ボディーとして動作できる。チャンネル膜114は真性半導体(intrinsic semiconductor)を包含できる。チャンネル膜114は基板111と同一の導電形(例えば、P導電形)を有する半導体を包含できる。内部物質115は絶縁物質又はエアーギャップ(air gap)を包含できる。

0303

例示的に、図39及び図40を参照して説明されたように、ピラーPLは下部ピラー及び上部ピラーで構成され得る。図43から図45を参照して説明されたように、ピラーPLは第1方向に沿ってジグザグ形態に配置され得る。

0304

図54の平面図の一部分ECの第1例にしたがう等価回路BLKf1が図57に図示されている。図54から図57を参照すれば、ピラーPLと基板111との間に共通ソース領域CSRが形成される。

0305

チャンネル膜114はP導電形を有し得り、共通ソース領域CSRはN導電形を有することができる。チャンネル膜114の中で接地選択トランジスターGSTに対応する部分はP導電形を有することができ、共通ソース領域CSRはN導電形を有することができる。即ち、チャンネル膜114と共通ソース領域CSRとはPN接合を形成できる。したがって、ピラーPLによって構成されるセルストリングCS11、CS12、CS21、CS22と共通ソース領域CSRによって構成される共通ソースラインCSLの間にダイオードDが形成され得る。ダイオードDが提供されることを除外すれば、等価回路BLKf1は図7を参照して説明された等価回路BLKa1と同一である。

0306

等価回路BLKf1は第2から第7例にしたがう等価回路BLKa2〜BLKa7のように応用され得る。

0307

図58図54のXXXXXV−XXXXXV’線に沿う斜視断面図の第2例を示す。図59図54のXXXXXV−XXXXXV’線に沿う断面図の第2例を示す。

0308

図54図58、及び図59を参照すれば、第1から第8導電物質CM1〜CM8の中で接地選択トランジスターGSTを構成する導電物質は第1方向に沿って伸張され、第2方向に沿って互いに離隔され得る。接地選択トランジスターGSTを構成する導電物質はストリング選択トランジスターSSTを構成する導電物質と同一の構造を有することができる。例示的に、第1導電物質CM1は第8導電物質CM8と同一の構造を有することができる。

0309

例示的に、図39及び図40を参照して説明されたように、ピラーPLは下部ピラー及び上部ピラーで構成され得る。図43から図45を参照して説明されたように、ピラーPLは第1方向に沿ってジグザグ形態に配置され得る。

0310

図54の平面図の一部分ECの第2例にしたがう等価回路BLKf2が図60に図示されている。図54図58から図60を参照すれば、セルストリングCS11、CS12、CS21、CS22と共通ソースラインCSLとの間にダイオードDが形成される。接地選択トランジスターGSTは複数の接地選択ラインGSL1、GSL2に連結される。例示的に、セルストリングCS11、CS12の接地選択トランジスターは第1接地選択ラインGSL1に連結され、セルストリングCS21、CS22の接地選択トランジスターは第2接地選択ラインGSL2に連結される。

0311

等価回路BLKf2は第2から第7例にしたがう等価回路BLKa2〜BLKa7のように応用され得る。

0312

図61は本発明の実施形態によるメモリシステム1000を示すブロック図である。図61を参照すれば、メモリシステム1000は不揮発性メモリ装置1100及びコントローラ1200を含む。

0313

不揮発性メモリ装置1100は本発明の実施形態による不揮発性メモリ装置100〜500の中で1つと同一の構造を有することができる。即ち、不揮発性メモリ装置1100は基板111の上に提供される複数のセルストリングCS11、CS12、CS21、CS22を含み、複数のセルストリングCS11、CS12、CS21、CS22の各々は基板111と垂直になる方向に積層された複数のセルトランジスターCTを含む。不揮発性メモリ装置1100は上述されたプログラム方法によってプログラムを遂行できる。不揮発性メモリ装置1100は状態読出しを遂行し、状態読出し結果にしたがって再配列を考慮してプログラムを遂行できる。

0314

コントローラ1200はホスト(Host)及び不揮発性メモリ装置1100に連結される。ホスト(Host)からの要請に応答して、コントローラ1200は不揮発性メモリ装置1100をアクセスするように構成される。例えば、コントローラ1200は不揮発性メモリ装置1100の読出し、プログラム、消去、状態読出し、再配列を考慮したプログラム、及び背景(background)動作を制御するように構成される。コントローラ1200は不揮発性メモリ装置1100及びホスト(Host)の間にインターフェイスを提供するように構成される。コントローラ1200は不揮発性メモリ装置1100を制御するためのファームウェア(firmware)を駆動するように構成される。

0315

コントローラ1200は不揮発性メモリ装置1100へ制御信号CTRL、コマンドCMD及びアドレスADDRを提供するように構成される。コントローラ1200から提供される制御信号CTRL、コマンドCMD、及びアドレスADDRに応答して、不揮発性メモリ装置1100は読出し、プログラム、状態読出し、再配列を考慮したプログラム、及び消去動作を遂行するように構成される。

0316

例示的に、コントローラ1200はプロセシングユニット(processing unit)、ホストインターフェイス(host interface)、及びメモリインターフェイス(memory interface)のような構成要素をさらに包含できる。プロセシングユニットはコントローラ1200の諸般動作を制御する。

0317

ホストインターフェイスはホスト(Host)及びコントローラ1200の間のデータ交換を遂行するためのプロトコルを含む。例示的に、コントローラ1200はUSB(Universal Serial Bus)プロトコル、MMC(multimedia card)プロトコル、PCI(peripheral component interconnection)プロトコル、PCI−E(PCI−express)プロトコル、ATA(Advanced Technology Attachment)プロトコル、Serial−ATAプロトコル、Parallel−ATAプロトコル、SCSI(small computer small interface)プロトコル、ESDI(enhanced small disk interface)プロトコル、及びIDE(Integrated Drive Electronics)プロトコル等のような多様なインターフェイスプロトコルの中で少なくとも1つを通じて外部(ホスト)と通信するように構成される。メモリインターフェイスは不揮発性メモリ装置1100とインターフェイシングする。例えば、メモリインターフェイスはNANDインターフェイス又はNORインターフェイスを含む。

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