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技術 CMOSイメージセンサ及びその製造方法

出願人 インテレクチュアル・ヴェンチャーズ・II・リミテッド・ライアビリティ・カンパニー
発明者 チャハンソブ
出願日 2012年9月11日 (8年3ヶ月経過) 出願番号 2012-199478
公開日 2012年12月20日 (8年0ヶ月経過) 公開番号 2012-253387
状態 特許登録済
技術分野 固体撮像素子
主要キーワード 電子ホール シリコン物質 ソースフォロワー バッファ増幅器 インサイチュウ EHP トランスファートランジスタ ゲルマニウム濃度
関連する未来課題
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図面 (9)

課題

フォトダイオード電子ホール対生成率を増加させ、ノイズに対する抵抗性の高いCMOSイメージセンサ及びその製造方法を提供する。

解決手段

CMOSイメージセンサは、シリコン基板と、この基板上のシリコンゲルマニウムエピタキシャル層と、この層上のアンドープシリコンエピタキシャル層と、この層の表面からシリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さに形成されたフォトダイオード領域とを備える。シリコンゲルマニウムエピタキシャル層は、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第1シリコンゲルマニウムエピタキシャル層と、この層上で成長し、高濃度P型不純物ドーピングされた第2シリコンゲルマニウムエピタキシャル層と、この層上で成長し、低濃度のP型不純物がドーピングされた第3シリコンゲルマニウムエピタキシャル層とを備える。

概要

背景

通常、イメージセンサは、半導体物質が光に反応する性質を利用して映像情報キャプチャーする装置であって、光の明るさ及び波長等が、他の被写体を感知する各画素(Pixel)において、それぞれ異なって現れる電気的な値を信号処理の可能なレベルに作る装置を称する。

このようなイメージセンサとしては、CCD(Charge Coupled Device)イメージセンサとCMOSイメージセンサとがあり、外部の被写体映像撮像した光を吸収し、光電荷集積する受光素子としてフォトダイオードを用いる。

通常のCMOSイメージセンサの単位画素は、1つのフォトダイオードと、4つのNMOSとからなり、4つのNMOSは、フォトダイオードで集束された光電荷をフローティング拡散領域運送するトランスファートランジスタ、所望の値にノード電位をセットし、電荷(Cpd)を排出してフローティング拡散領域をリセットするリセットトランジスタソースフォロワーバッファ増幅器の役目をするドライブトランジスタスイッチングによってアドレッシングできるようにするセレクトトランジスタからなる。ここで、トランスファートランジスタ及びリセットトランジスタは、ネイティブトランジスタ(Native NMOS)を用い、ドライブトランジスタ及びセレクトトランジスタは、通常のトランジスタを用いており、リセットトランジスタは、CDS(Correlated Double Sampling)のためのトランジスタである。

上記のようなCMOSイメージセンサの単位画素は、ネイティブトランジスタを用いてフォトダイオードにおいて可視光線波長帯域の光を感知した後、感知された光電荷をフローティング拡散領域に、すなわち、ドライブトランジスタのゲートに伝えられた量を出力端Voutから電気的信号として出力する。

図1は、従来の技術に係るCMOSイメージセンサの構造を示した図であり、フォトダイオードとトランスファートランジスタのみを示している。

図1に示すように、P型不純物高濃度ドーピングされたP++基板11に、P型不純物をインサイチュウでドーピングし、エピタキシャル成長させたP型エピタキシャル層12が形成され、P型エピタキシャル層12の一部に素子間を隔離させるためのフィールド酸化膜13が形成される。

そして、P型エピタキシャル層12の一側面上にゲート酸化膜14が形成され、ゲート酸化膜14上にトランスファートランジスタのゲート電極15が形成され、ゲート酸化膜14及びゲート電極15の両壁には、スペーサ16が形成されている。

そして、ゲート電極15の一側のスペーサ16エッジ整列するとともにP型エピタキシャル層12の内部に所定の深さを有するN型不純物領域17が形成され、N型不純物領域17の上及びP型エピタキシャル層12の表面下にスペーサ16に整列されるP型不純物領域18が形成される。ここで、N型不純物領域17は深いN−領域であると称し、P型不純物領域18はP0領域であると称する。

図1の従来の技術は、N型不純物領域17及びP型エピタキシャル層12からなるPN接合付近において、光による電子ホール対(EHPキャリアが発生し、このキャリアが印加されたバイアスによってトランスファートランジスタに移動して電流を発生することによって、光エネルギーを電流に切り換える。

結局、N型不純物領域17及びP型エピタキシャル層12からなるPN接合がフォトダイオードになる。

概要

フォトダイオードの電子ホール対生成率を増加させ、ノイズに対する抵抗性の高いCMOSイメージセンサ及びその製造方法を提供する。CMOSイメージセンサは、シリコン基板と、この基板上のシリコンゲルマニウムエピタキシャル層と、この層上のアンドープシリコンエピタキシャル層と、この層の表面からシリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さに形成されたフォトダイオード領域とを備える。シリコンゲルマニウムエピタキシャル層は、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第1シリコンゲルマニウムエピタキシャル層と、この層上で成長し、高濃度のP型不純物がドーピングされた第2シリコンゲルマニウムエピタキシャル層と、この層上で成長し、低濃度のP型不純物がドーピングされた第3シリコンゲルマニウムエピタキシャル層とを備える。F

目的

本発明は、上記のような従来の技術における問題を解決するためになされたものであって、その目的は、フォトダイオードの電子ホール対生成率を増加させ、ノイズに対する抵抗性の高いCMOSイメージセンサ及びその製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

シリコン基板と、該シリコン基板上にエピタキシャル工程を介して成長し、所定濃度不純物ドーピングされたシリコンゲルマニウムエピタキシャル層と、該シリコンゲルマニウムエピタキシャル層上に、エピタキシャル工程を介して成長させたアンドープシリコンエピタキシャル層と、該アンドープのシリコンエピタキシャル層の表面から前記シリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さに形成されたフォトダイオード領域とを備え、前記シリコンゲルマニウムエピタキシャル層が、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第1シリコンゲルマニウムエピタキシャル層と、該第1シリコンゲルマニウムエピタキシャル層上で成長し、高濃度P型不純物がドーピングされた第2シリコンゲルマニウムエピタキシャル層と、該第2シリコンゲルマニウムエピタキシャル層上で成長し、低濃度のP型不純物がドーピングされた第3シリコンゲルマニウムエピタキシャル層とを備えたことを特徴とするCMOSイメージセンサ

請求項2

前記第1シリコンゲルマニウムエピタキシャル層が、ゲルマニウム濃度が0%〜20%まで漸進的に増加し、前記第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層のゲルマニウム濃度が、20%で一定に保たれることを特徴とする請求項1に記載のCMOSイメージセンサ。

請求項3

前記第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層にドーピングされたP型不純物が、ボロンであることを特徴とする請求項1に記載のCMOSイメージセンサ。

請求項4

前記第2シリコンゲルマニウムエピタキシャル層にドーピングされたボロンの濃度が、1E15/cm3〜1E18/cm3の範囲であることを特徴とする請求項3に記載のCMOSイメージセンサ。

請求項5

前記第3シリコンゲルマニウムエピタキシャル層にドーピングされたボロンの濃度が、1E14/cm3〜1E17/cm3の範囲であることを特徴とする請求項3に記載のCMOSイメージセンサ。

請求項6

前記第1シリコンゲルマニウムエピタキシャル層の厚さが1μm〜5μmの範囲の厚さにあり、前記第2シリコンゲルマニウムエピタキシャル層の厚さが1μm〜5μmの範囲の厚さにあり、前記第3シリコンゲルマニウムエピタキシャル層の厚さが3μm〜8μmの範囲の厚さにあることを特徴とする請求項1に記載のCMOSイメージセンサ。

請求項7

前記シリコン基板が、P型不純物がドーピングされたことを特徴とする請求項1に記載のCMOSイメージセンサ。

請求項8

前記シリコン基板が、ボロンがドーピングされたことを特徴とする請求項7に記載のCMOSイメージセンサ。

請求項9

前記シリコン基板にドーピングされたボロンの濃度が1E14/cm3〜1E17/cm3の範囲であることを特徴とする請求項8に記載のCMOSイメージセンサ。

請求項10

シリコン基板上に、エピタキシャル工程を介して所定濃度の不純物がドーピングされたシリコンゲルマニウムエピタキシャル層を成長させるステップと、前記シリコンゲルマニウムエピタキシャル層上に、エピタキシャル工程を介してアンドープのシリコンエピタキシャル層を成長させるステップと、イオン注入を介して前記アンドープのシリコンエピタキシャル層の表面から前記シリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さのフォトダイオード領域を形成するステップとを含み、前記シリコンゲルマニウムエピタキシャル層を成長させるステップが、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第1シリコンゲルマニウムエピタキシャル層を成長させるステップと、アニールを実施し、前記第1シリコンゲルマニウムエピタキシャル層に生じた応力を解消させるステップと、前記アニールが実施された第1シリコンゲルマニウムエピタキシャル層上に、高濃度のP型不純物がドーピングされた第2シリコンゲルマニウムエピタキシャル層を成長させるステップと、前記第2シリコンゲルマニウムエピタキシャル層上に、低濃度のP型不純物がドーピングされた第3シリコンゲルマニウムエピタキシャル層を成長させるステップとを含み、前記フォトダイオード領域が、前記アンドープのシリコンエピタキシャル層の表面から前記第3シリコンゲルマニウムエピタキシャル層の一部に至るまでの深さに形成されることを特徴とするCMOSイメージセンサの製造方法。

請求項11

前記第1シリコンゲルマニウムエピタキシャル層が、その成長過程において、ゲルマニウム濃度が0%〜20%まで漸進的に増加し、前記第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層のゲルマニウム濃度が、20%で一定に保たれることを特徴とする請求項10に記載のCMOSイメージセンサの製造方法。

請求項12

前記第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層にドーピングされるP型不純物が、ボロンがインサイチュウでドーピングされることを特徴とする請求項10に記載のCMOSイメージセンサの製造方法。

請求項13

前記第2シリコンゲルマニウムエピタキシャル層にドーピングされるボロンの濃度が、1E15/cm3〜1E18/cm3の範囲であることを特徴とする請求項12に記載のCMOSイメージセンサの製造方法。

請求項14

前記第3シリコンゲルマニウムエピタキシャル層にドーピングされるボロンの濃度が、1E14/cm3〜1E17/cm3の範囲であることを特徴とする請求項12に記載のCMOSイメージセンサの製造方法。

請求項15

前記第1シリコンゲルマニウムエピタキシャル層を1μm〜5μmの範囲の厚さに成長させ、前記第2シリコンゲルマニウムエピタキシャル層を1μm〜5μmの範囲の厚さに成長させ、前記第3シリコンゲルマニウムエピタキシャル層を3μm〜8μmの範囲の厚さに成長させることを特徴とする請求項10に記載のCMOSイメージセンサの製造方法。

請求項16

前記第1シリコンゲルマニウムエピタキシャル層に生じた応力を解消させるためのアニールが、炉アニールで行われることを特徴とする請求項10に記載のCMOSイメージセンサの製造方法。

請求項17

前記炉アニールが、窒素(N2)雰囲気又は水素(H2)雰囲気において、800℃〜1100℃の範囲の温度下で行われることを特徴とする請求項16に記載のCMOSイメージセンサの製造方法。

請求項18

前記シリコン基板が、P型不純物がドーピングされたことを特徴とする請求項10に記載のCMOSイメージセンサの製造方法。

請求項19

前記シリコン基板が、ボロンがドーピングされたことを特徴とする請求項18に記載のCMOSイメージセンサの製造方法。

請求項20

前記シリコン基板にドーピングされたボロンの濃度が、1E14/cm3〜1E17/cm3の範囲であることを特徴とする請求項19に記載のCMOSイメージセンサの製造方法。

技術分野

0001

本発明は、イメージセンサに関し、特に、CMOSイメージセンサ及びその製造方法に関する。

背景技術

0002

通常、イメージセンサは、半導体物質が光に反応する性質を利用して映像情報キャプチャーする装置であって、光の明るさ及び波長等が、他の被写体を感知する各画素(Pixel)において、それぞれ異なって現れる電気的な値を信号処理の可能なレベルに作る装置を称する。

0003

このようなイメージセンサとしては、CCD(Charge Coupled Device)イメージセンサとCMOSイメージセンサとがあり、外部の被写体映像撮像した光を吸収し、光電荷集積する受光素子としてフォトダイオードを用いる。

0004

通常のCMOSイメージセンサの単位画素は、1つのフォトダイオードと、4つのNMOSとからなり、4つのNMOSは、フォトダイオードで集束された光電荷をフローティング拡散領域運送するトランスファートランジスタ、所望の値にノード電位をセットし、電荷(Cpd)を排出してフローティング拡散領域をリセットするリセットトランジスタソースフォロワーバッファ増幅器の役目をするドライブトランジスタスイッチングによってアドレッシングできるようにするセレクトトランジスタからなる。ここで、トランスファートランジスタ及びリセットトランジスタは、ネイティブトランジスタ(Native NMOS)を用い、ドライブトランジスタ及びセレクトトランジスタは、通常のトランジスタを用いており、リセットトランジスタは、CDS(Correlated Double Sampling)のためのトランジスタである。

0005

上記のようなCMOSイメージセンサの単位画素は、ネイティブトランジスタを用いてフォトダイオードにおいて可視光線波長帯域の光を感知した後、感知された光電荷をフローティング拡散領域に、すなわち、ドライブトランジスタのゲートに伝えられた量を出力端Voutから電気的信号として出力する。

0006

図1は、従来の技術に係るCMOSイメージセンサの構造を示した図であり、フォトダイオードとトランスファートランジスタのみを示している。

0007

図1に示すように、P型不純物高濃度ドーピングされたP++基板11に、P型不純物をインサイチュウでドーピングし、エピタキシャル成長させたP型エピタキシャル層12が形成され、P型エピタキシャル層12の一部に素子間を隔離させるためのフィールド酸化膜13が形成される。

0008

そして、P型エピタキシャル層12の一側面上にゲート酸化膜14が形成され、ゲート酸化膜14上にトランスファートランジスタのゲート電極15が形成され、ゲート酸化膜14及びゲート電極15の両壁には、スペーサ16が形成されている。

0009

そして、ゲート電極15の一側のスペーサ16エッジ整列するとともにP型エピタキシャル層12の内部に所定の深さを有するN型不純物領域17が形成され、N型不純物領域17の上及びP型エピタキシャル層12の表面下にスペーサ16に整列されるP型不純物領域18が形成される。ここで、N型不純物領域17は深いN−領域であると称し、P型不純物領域18はP0領域であると称する。

0010

図1の従来の技術は、N型不純物領域17及びP型エピタキシャル層12からなるPN接合付近において、光による電子ホール対(EHPキャリアが発生し、このキャリアが印加されたバイアスによってトランスファートランジスタに移動して電流を発生することによって、光エネルギーを電流に切り換える。

0011

結局、N型不純物領域17及びP型エピタキシャル層12からなるPN接合がフォトダイオードになる。

発明が解決しようとする課題

0012

しかしながら、従来の技術によるフォトダイオードは、基本的にシリコン(P型エピタキシャル層及びN型不純物領域が全てシリコン物質)を媒質としているため、光エネルギーを入射の際、電子ホール対(EHP)の生成率が低下し、低い電流を発生させる。このような特性は、ノイズに対する抵抗性を低下させる。

0013

本発明は、上記のような従来の技術における問題を解決するためになされたものであって、その目的は、フォトダイオードの電子ホール対生成率を増加させ、ノイズに対する抵抗性の高いCMOSイメージセンサ及びその製造方法を提供することにある。

課題を解決するための手段

0014

上記の目的を達成するための本発明のCMOSイメージセンサは、シリコン基板と、該シリコン基板上にエピタキシャル工程を介して成長し、所定濃度不純物がドーピングされたシリコンゲルマニウムエピタキシャル層と、該シリコンゲルマニウムエピタキシャル層上に、エピタキシャル工程を介して成長させたアンドープシリコンエピタキシャル層と、該アンドープのシリコンエピタキシャル層の表面から前記シリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さに形成されたフォトダイオード領域とを備えたことを特徴とする。

0015

前記シリコンゲルマニウムエピタキシャル層が、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第1シリコンゲルマニウムエピタキシャル層と、該第1シリコンゲルマニウムエピタキシャル層上で成長し、高濃度のP型不純物がドーピングされた第2シリコンゲルマニウムエピタキシャル層と、該第2シリコンゲルマニウムエピタキシャル層上で成長し、低濃度のP型不純物がドーピングされた第3シリコンゲルマニウムエピタキシャル層とを備えることが望ましい。

0016

前記第1シリコンゲルマニウムエピタキシャル層が、ゲルマニウム濃度が0%〜20%まで漸進的に増加し、前記第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層のゲルマニウム濃度が、20%程度で一定に保たれることが望ましい。

0017

前記第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層にドーピングされたP型不純物が、ボロンであることが望ましい。

0018

前記第2シリコンゲルマニウムエピタキシャル層にドーピングされたボロンの濃度が、1E15/cm3〜1E18/cm3の範囲であることが望ましい。

0019

そして、本発明のCMOSイメージセンサの製造方法は、シリコン基板上に、エピタキシャル工程を介して所定濃度の不純物がドーピングされたシリコンゲルマニウムエピタキシャル層を成長させるステップと、前記シリコンゲルマニウムエピタキシャル層上に、エピタキシャル工程を介してアンドープのシリコンエピタキシャル層を成長させるステップと、イオン注入を介して前記アンドープのシリコンエピタキシャル層の表面から前記シリコンゲルマニウムエピタキシャル層の一部に至るまでの所定の深さのフォトダイオード領域を形成するステップとを含むことを特徴とする。

0020

前記シリコンゲルマニウムエピタキシャル層を成長させるステップが、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第1シリコンゲルマニウムエピタキシャル層を成長させるステップと、アニールを実施し、前記第1シリコンゲルマニウムエピタキシャル層に生じた応力を解消させるステップと、前記アニールが実施された第1シリコンゲルマニウムエピタキシャル層上に、高濃度のP型不純物がドーピングされた第2シリコンゲルマニウムエピタキシャル層を成長させるステップと、前記第2シリコンゲルマニウムエピタキシャル層上に、低濃度のP型不純物がドーピングされた第3シリコンゲルマニウムエピタキシャル層を成長させるステップとを含み、前記フォトダイオード領域が、前記アンドープのシリコンエピタキシャル層の表面から前記第3シリコンゲルマニウムエピタキシャル層の一部に至るまでの深さに形成されることが望ましい。

0021

前記第1シリコンゲルマニウムエピタキシャル層が、その成長過程において、ゲルマニウム濃度が0%〜20%まで漸進的に増加し、前記第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層のゲルマニウム濃度が、20%程度で一定に保たれることが望ましい。

0022

前記第2シリコンゲルマニウムエピタキシャル層にドーピングされるボロンの濃度が、1E15/cm3〜1E18/cm3の範囲であることが望ましい。

0023

前記第3シリコンゲルマニウムエピタキシャル層にドーピングされるボロンの濃度が、1E14/cm3〜1E17/cm3の範囲であることが望ましい。

0024

前記第1シリコンゲルマニウムエピタキシャル層に生じた応力を解消させるためのアニールが、炉アニールで行われることが望ましい。

発明の効果

0025

本発明は、フォトダイオード領域をシリコンゲルマニウムエピタキシャル層に形成し、高い量子効率(Quantum efficiency)を確保することによって、シリコンエピタキシャル層に比べ、より多くの電子ホール対を生成し、フォトダイオードの感度を向上させるという効果がある。

0026

また、本発明は、シリコンゲルマニウムエピタキシャル層上に形成され、引張応力を有するアンドープのシリコンエピタキシャル層にトランジスタを製造することによって、電子及びホール移動度を増加させ、高速素子を製造できるばかりでなく、ノイズ特性をも改善できるという効果がある。

図面の簡単な説明

0027

従来の技術に係るCMOSイメージセンサの構造を示した図である。
本発明の実施形態に係るCMOSイメージセンサの構造を示した図である。
本発明の実施形態に係るCMOSイメージセンサの製造方法を示した工程を説明するための断面図である。
本発明の実施形態に係るCMOSイメージセンサの製造方法を示した工程を説明するための断面図である。
本発明の実施形態に係るCMOSイメージセンサの製造方法を示した工程を説明するための断面図である。
本発明の実施形態に係るCMOSイメージセンサの製造方法を示した工程を説明するための断面図である。
本発明の実施形態に係るCMOSイメージセンサの製造方法を示した工程を説明するための断面図である。
本発明の実施形態に係るCMOSイメージセンサの製造方法を示した工程を説明するための断面図である。

実施例

0028

以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。

0029

図2は、本発明の実施形態に係るCMOSイメージセンサの構造を示した図である。

0030

図2に示すように、P型不純物がドーピングされたシリコン基板21と、シリコン基板21上にエピタキシャル工程を介して成長し、所定濃度の不純物がドーピングされたシリコンゲルマニウムエピタキシャル層100と、該シリコンゲルマニウムエピタキシャル層100上にエピタキシャル工程を介して成長したアンドープのシリコンエピタキシャル層25と、該アンドープのシリコンエピタキシャル層25の表面からシリコンゲルマニウムエピタキシャル層100の一部に至るまでの所定の深さに形成されたフォトダイオード領域30とを備え、アンドープのシリコンエピタキシャル層25の所定の表面上にゲート酸化膜27、ゲート電極28及びスペーサ29からなるゲートパターンが形成され、アンドープのシリコンエピタキシャル層25及びシリコンゲルマニウムエピタキシャル層100の一部を貫通するフィールド酸化膜26が、フォトダイオード領域30に隣接して形成される。したがって、フォトダイオード領域30は、フィールド酸化膜26及びゲートパターンの間に形成される。

0031

さらに詳しく説明すると、シリコンゲルマニウムエピタキシャル層100は、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有する第1シリコンゲルマニウムエピタキシャル層22、該第1シリコンゲルマニウムエピタキシャル層22上で成長し、高濃度のP型不純物がドーピングされた第2シリコンゲルマニウムエピタキシャル層23、及び第2シリコンゲルマニウムエピタキシャル層23上で成長し、低濃度のP型不純物がドーピングされた第3シリコンゲルマニウムエピタキシャル層24を備える。

0032

上記のようなシリコンゲルマニウムエピタキシャル層100において、第1シリコンゲルマニウムエピタキシャル層22は、ゲルマニウム濃度が0%〜20%まで漸進的に増加することにより変位が生成されたものであり、第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層23,24のゲルマニウム濃度は、20%程度で一定に保たれる。

0033

そして、第2シリコンゲルマニウムエピタキシャル層及び第3シリコンゲルマニウムエピタキシャル層23,24にドーピングされたP型不純物はボロンであり、第2シリコンゲルマニウムエピタキシャル層23にドーピングされたボロンの濃度は、1E15/cm3〜1E18/cm3になって第2シリコンゲルマニウムエピタキシャル層23は、P++導電型となり、第3シリコンゲルマニウムエピタキシャル層24にドーピングされたボロンの濃度は、1E14/cm3〜1E17/cm3であって、第3シリコンゲルマニウムエピタキシャル層24は、P−導電型となる。

0034

そして、第1及び第2シリコンゲルマニウムエピタキシャル層22,23の厚さは1μm〜5μmであり、第3シリコンゲルマニウムエピタキシャル層24の厚さは3μm〜8μmである。

0035

そして、シリコン基板21は、P型不純物がドーピングされているが、ボロンが1E14/cm3〜1E17/cm3の範囲の低濃度でドーピングされ、シリコン基板21は、P−導電型となる。

0036

そして、アンドープのシリコンエピタキシャル層25は、ゲート電極28の下でチャネル領域となる。

0037

そして、フォトダイオード領域30は、深いN−不純物領域30A及び浅いP0不純物領域30Bからなり、フォトダイオード領域30は、アンドープのシリコンエピタキシャル層25の表面から第3シリコンゲルマニウムエピタキシャル層24の一部に至るまでの深さに形成される。

0038

図2に示すように、本発明のCMOSイメージセンサは、フォトダイオード領域30が形成される部分が、シリコンゲルマニウムエピタキシャル層100であるため、シリコンエピタキシャル層で形成されたフォトダイオードより高い量子効率を確保し、同じ光子に対し、より多くの電子ホール対が生成されるため、高い感度を実現できる。

0039

また、アンドープのシリコンエピタキシャル層25は、引張応力が印加されているが、この構造にトランジスタを製造する場合、電子及びホールの移動度が増加し、素子の速度を大きく改善できるため、高速素子を製造できるだけでなく、ノイズ特性をも大きく改善することができる。

0040

図3A図3Fは、本発明の実施形態に係るCMOSイメージセンサの製造方法を示した工程を説明するための断面図である。

0041

図3Aに示すように、低濃度P型不純物(ボロン)がドーピングされたP型シリコン基板21上に、エピタキシャル工程を介し、第1シリコンゲルマニウムエピタキシャル層22を成長させる。

0042

この時、第1シリコンゲルマニウムエピタキシャル層22は、ゲルマニウムをドーピングするためのゲルマニウムソースとしてGeH4を用いて1μm〜5μmの範囲の厚さに成長させ、第1シリコンゲルマニウムエピタキシャル層22の内部のゲルマニウム濃度を、0%〜20%まで漸進的に増加させる。すなわち、第1シリコンゲルマニウムエピタキシャル層22の成長の際、成長初期において、ゲルマニウム濃度を0%にし、成長が進むにつれてゲルマニウム濃度を漸進的に20%程度まで増加させ、第1シリコンゲルマニウムエピタキシャル層22内におけるエピタキシャルの成長過程において、ゲルマニウム濃度が漸進的に増加するドーピングプロファイルを有するようにする。

0043

一方、第1シリコンゲルマニウムエピタキシャル層22の内部のゲルマニウム濃度は、成長初期から漸進的に増加させるものではなく、10%程度から漸進的に増加させることも可能であり、最大50%程度まで増加させることも可能である。

0044

図3Bに示すように、第1シリコンゲルマニウムエピタキシャル層22の成長後に炉アニールを行う。この時、炉アニールは窒素雰囲気又は水素雰囲気において800℃〜1100℃の範囲の温度下で行う。

0045

こうした炉アニール工程を行うと、ゲルマニウムの大きな格子定数によって発生した応力により、変位が生成される。ゲルマニウムは、シリコンより格子定数が大きいため、シリコン上部にエピタキシャル工程を介して成長させるとき、応力が誘発される。ゲルマニウム濃度が高いほど、また、第1シリコンゲルマニウムエピタキシャル層22の厚みが厚いほど応力の強度は高くなる。

0046

図3Aに示すように、1μm〜5μmの範囲の厚さに第1シリコンゲルマニウムエピタキシャル層22を成長させる場合、既にその成長段階で変位が生成される。その後、1000℃の温度下で、約1時間炉アニールを行うと、変位は、十分に生成され、このような変位によって、第1シリコンゲルマニウムエピタキシャル層22に印加されていた応力は、全て解消される。

0047

次に、図3Cに示すように、エピタキシャル工程を利用してボロンが高濃度(1E15/cm3〜1E18/cm3)でインサイチュウドーピングされた第2シリコンゲルマニウムエピタキシャル層23を1μm〜5μmの範囲の厚さまで成長させる。

0048

この時、第2シリコンゲルマニウムエピタキシャル層23のゲルマニウム濃度は、第1シリコンゲルマニウムエピタキシャル層22の表面ゲルマニウム濃度と同様に20%程度にし、全領域にわたって20%程度に一定に保つようにする。

0049

ここで、ゲルマニウムをドーピングするためのゲルマニウムソースとしてGeH4を用い、ボロンをドーピングするためのボロンソースとしてはB2H6を用い、ボロンが高濃度(1E15/cm3〜1E18/cm3)でドーピングされることにより、P++導電型の第2シリコンゲルマニウムエピタキシャル層23となる。

0050

上述したように、第2シリコンゲルマニウムエピタキシャル層23の成長時には、下部の第1シリコンゲルマニウムエピタキシャル層22の応力が全て解消され、シリコンゲルマニウムの正常な格子定数を回復した状態であるため、応力はほとんど発生しない。したがって、第2シリコンゲルマニウムエピタキシャル層23の成長時には、厚みを増やしても、変位を生成しない、完璧な単結晶層を成長させることができる。

0051

図3Dに示すように、第2シリコンゲルマニウムエピタキシャル層23上に、ボロンが低濃度(1E14/cm3〜1E17/cm3)でドーピングされた第3シリコンゲルマニウムエピタキシャル層24を3μm〜8μmの範囲の厚さに成長させる。ここで、第3シリコンゲルマニウムエピタキシャル層24のボロン濃度は、第2シリコンゲルマニウムエピタキシャル層23のボロン濃度より、1オーダー程度低い濃度を有する。そして、第3シリコンゲルマニウムエピタキシャル層24のゲルマニウム濃度は、第2シリコンゲルマニウムエピタキシャル層23のゲルマニウム濃度と等しく20%程度にし、全領域にわたって20%程度に一定にする。このように、ゲルマニウムをドーピングするためのゲルマニウムソースとしてGeH4を用い、ボロンをドーピングするためのボロンソースとしてはB2H6を用い、ボロンが第2シリコンゲルマニウムエピタキシャル層23に比べて相対的に低濃度(1E14/cm3〜1E17/cm3)でドーピングされるため、P−導電型の第3シリコンゲルマニウムエピタキシャル層24となる。参考に、P型シリコン基板21は、ボロンが低濃度(1E14/cm3〜1E17/cm3)でドーピングされたP−導電型のシリコン基板である。

0052

この時、第3シリコンゲルマニウムエピタキシャル層24も、応力が発生していない第2シリコンゲルマニウムエピタキシャル層23上に成長するため、変位を生成しない完璧な単結晶層として成長する。

0053

前述のように、本発明は、フォトダイオードが形成される予定エピタキシャル層をシリコンエピタキシャル層として形成するものではなく、シリコンゲルマニウムエピタキシャル層100として形成するものであり、第1シリコンゲルマニウムエピタキシャル層22、第2シリコンゲルマニウムエピタキシャル層23及び第3シリコンゲルマニウムエピタキシャル層24として形成する。

0054

ここで、第1シリコンゲルマニウムエピタキシャル層22は、エピタキシャルの成長中に、ゲルマニウム濃度が0%〜20%まで漸進的に増加するドーピングプロファイルを有し、第2シリコンゲルマニウムエピタキシャル層23は、一定(約20%)のゲルマニウム濃度を有すると共にボロンが高濃度(1E15/cm3〜1E18/cm3)でドーピングされており、第3シリコンゲルマニウムエピタキシャル層24は、一定(約20%)のゲルマニウム濃度を有すると共にボロンが低濃度(1E14/cm3〜1E17/cm3)でドーピングされている。

0055

図3Eに示すように、第3シリコンゲルマニウムエピタキシャル層24上にエピタキシャル工程を利用し、不純物がドーピングされていないアンドープのシリコンエピタキシャル層25を150Å〜500Åの範囲の厚さに成長させる。この時、アンドープのシリコンエピタキシャル層25を形成するためのシリコンソースとしてはDCS(SiH2Cl2)又はSiH4を用いる。

0056

ここで、アンドープのシリコンエピタキシャル層25は、単位画素を構成するトランジスタのチャネルが形成される予定の領域であり、その下の層は、第3シリコンゲルマニウムエピタキシャル層24であるため、アンドープのシリコンエピタキシャル層25には、応力、特に引張応力が印加される。

0057

図3Fに示すように、アンドープのシリコンエピタキシャル層25及び第3シリコンゲルマニウムエピタキシャル層24の一部をエッチングしてトレンチを形成し、このトレンチにフィールド酸化膜26を埋め込む。

0058

続いて、アンドープのシリコンエピタキシャル層25の選択された表面上にゲート酸化膜27を形成した後、ゲート酸化膜27の上に単位画素の4つのトランジスタのゲート電極28を形成する。ここで、ゲート電極28は、トランスファートランジスタのゲート電極という。

0059

続いて、ゲート電極28の両壁に接するスペーサ29を形成する。この時、スペーサ29は、窒化膜蒸着及びエッチバックを介して形成する。

0060

上記のように、単位画素を構成するトランジスタのゲート電極28を形成した後、フォトダイオード領域を形成するための工程に入る。

0061

すなわち、ゲート電極28の一側(フィールド酸化膜とゲート電極との間)のアンドープのシリコンエピタキシャル層25及び第3シリコンゲルマニウムエピタキシャル層24の一部に至るまでわたる深さに、スペーサ29エッジに整列されるフォトダイオード領域30を形成する。この時、フォトダイオード領域30は、深いN−不純物領域30A及び浅いP0不純物領域30Bからなり、フォトダイオード領域30は、アンドープのシリコンエピタキシャル層25の表面から第3シリコンゲルマニウムエピタキシャル層24の一部に至るまでの深さに形成される。

0062

上記のようなN型不純物領域30Aの形成を介し、P型エピタキシャル層及びN型不純物領域30AからなるPN接合が形成され、このPN接合は、フォトダイオードを構成する。

0063

このようにして、フォトダイオードが形成される部分は、既存のシリコンエピタキシャル層からシリコンゲルマニウムエピタキシャル層へと交替される。この場合、シリコンエピタキシャル層に形成されたフォトダイオードより、高い量子効率が確保され、同じ光子に対し、より多くの電子ホール対が生成されることから高い感度を実現することができる。

0064

また、上部のアンドープのシリコンエピタキシャル層25は、引張応力が印加されているが、この構造にトランジスタを製造する場合、電子及びホールの移動度が増加し、素子の速度を大きく改善させることができ、高速素子を製造できるだけでなく、ノイズ特性をも大きく改善できる。

0065

そして、本発明は、フォトダイオードをエピタキシャル工程を介して成長させたシリコンゲルマニウムエピタキシャル層、すなわち単結晶のシリコンゲルマニウムエピタキシャル層を用いるため、欠陥が発生しない。参考に、シリコンゲルマニウムをエピタキシャル工程を介さず、単純な蒸着法を介して形成する場合には、単結晶ではなく、多結晶の特性を有することになり、多量の欠陥が存在することは避けられなくなる。また、本発明は、第1シリコンゲルマニウムエピタキシャル層〜第3シリコンゲルマニウムエピタキシャル層をそれぞれ異なる濃度で形成することによって充分な厚さのシリコンゲルマニウムエピタキシャル層を成長させることが可能であり、そのドーピング濃度もまた、高濃度での実現が可能である。このように、高濃度で形成すると、ブルー系の波長はもちろん、グリーン系の波長に対する光特性をも改善させることができる。

0066

尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

0067

21シリコン基板
22 第1シリコンゲルマニウムエピタキシャル層
23 第2シリコンゲルマニウムエピタキシャル層
24 第3シリコンゲルマニウムエピタキシャル層
25アンドープのシリコンエピタキシャル層
30フォトダイオード領域
100 シリコンゲルマニウムエピタキシャル層

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