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技術 時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ

出願人 三星電子株式会社
発明者 金晟禎金志ヒョン
出願日 2012年5月23日 (8年6ヶ月経過) 出願番号 2012-117722
公開日 2012年12月13日 (7年11ヶ月経過) 公開番号 2012-249286
状態 特許登録済
技術分野 パルスの操作 発信器の安定化、同期、周波数シンセサイザ アナログ←→デジタル変換
主要キーワード ホールド端子 ランプ生成器 NOR演算 温度敏感 電圧ドメイン 転換器 リセットラッチ プリチャージ端子
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2012年12月13日)のものです。
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図面 (20)

課題

解決手段

時間差加算器100は、第1入力信号SIN1、第2入力信号SIN2、第3入力信号SIN3、及び第4入力信号SIN4に応答して第1出力信号SOUT1及び第2出力信号SOUT2を生成する。時間差加算器100は、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1、及び、第3入力信号SIN3と第4入力信号SIN4との間の第2時間差TD2を加算することによって、第1時間差TD1と第2時間差TD2との和に相応する時間差(TD1+TD2)を有する第1出力信号SOUT1及び第2出力信号SOUT2を出力する。これにより、低い電源電圧環境において、時間ドメイン信号処理遂行することができ、性能を向上させることができる。

概要

背景

タイムデジタル変換器(Time−to−Digital Converter;TDC)は、入力信号間時間差(Time Difference)をデジタル信号に変換する装置である。一方、デザインルールが減少して電源電圧が低くなることによって、電圧信号信号対雑音比(Signal−to−Noise Raito;SNR)が低くなり、電圧信号をデジタル信号に変換するアナログ−デジタル変換器(Analog−to−Digital Converter;ADC)の性能が悪化することになりうる。これに従って、アナログ−デジタル変換器は時間差をデジタル信号に変換するタイムデジタル変換器に代替される。

概要

入力信号間の時間差を加算する時間差加算器を含むシステムオンチップを提供する。 時間差加算器100は、第1入力信号SIN1、第2入力信号SIN2、第3入力信号SIN3、及び第4入力信号SIN4に応答して第1出力信号SOUT1及び第2出力信号SOUT2を生成する。時間差加算器100は、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1、及び、第3入力信号SIN3と第4入力信号SIN4との間の第2時間差TD2を加算することによって、第1時間差TD1と第2時間差TD2との和に相応する時間差(TD1+TD2)を有する第1出力信号SOUT1及び第2出力信号SOUT2を出力する。これにより、低い電源電圧環境において、時間ドメイン信号処理遂行することができ、性能を向上させることができる。

目的

本発明の目的は、入力信号間の時間差を加算する時間差加算器(Time Difference Adder)を含むシステムオンチップを提供する

効果

実績

技術文献被引用数
1件
牽制数
1件

この技術が所属する分野

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請求項1

第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する第1レジスタ部と、第2時間差を有する第3入力信号及び第4入力信号を受信し、前記第1信号に応答して、前記第1出力信号に対して前記第1時間差と前記第2時間差との和に相当する第3時間差を有する第2出力信号を生成する第2レジスタ部と、を含むことを特徴とする時間差加算器を含むシステムオンチップ

請求項2

前記第1レジスタ部は、前記第2入力信号をオフセット時間程度遅延させて第1ホールド信号を生成する第1オフセット遅延器と、前記第1入力信号を受信する第1入力端子、前記第1ホールド信号を受信する第1ホールド端子、前記第1信号を受信する第1アウェイク端子、及び前記第1出力信号を出力する第1出力端子を有する第1時間レジスタと、を含み、前記第2レジスタ部は、前記第3入力信号を前記オフセット時間程度遅延させて第2ホールド信号を生成する第2オフセット遅延器と、前記第4入力信号を受信する第2入力端子、前記第2ホールド信号を受信する第2ホールド端子、前記第1信号を受信する第2アウェイク端子、及び前記第2出力信号を出力する第2出力端子を有する第2時間レジスタと、を含むことを特徴とする請求項1に記載の時間差加算器を含むシステムオンチップ。

請求項3

前記第1時間レジスタは、前記第1信号が有する第1信号上昇エッジが発生した時刻からディスチャージ時間から前記オフセット時間及び前記第1時間差が減算された時間の経過後、第1出力信号上昇エッジを有する前記第1出力信号を出力し、前記第2時間レジスタは、前記第1信号上昇エッジが発生した時刻から前記ディスチャージ時間から前記オフセット時間が減算されて前記第2時間差が加算された時間の経過後、第2出力信号上昇エッジを有する前記第2出力信号を出力することを特徴とする請求項2に記載の時間差加算器を含むシステムオンチップ。

請求項4

前記第1時間レジスタ及び前記第2時間レジスタは、第1キャパシタ及び第2キャパシタを各々含み、前記第1キャパシタ及び前記第2キャパシタは同じキャパシタンスを有し、前記ディスチャージ時間は、前記第1キャパシタ及び前記第2キャパシタが有するキャパシタンスによって決定されることを特徴とする請求項3に記載の時間差加算器を含むシステムオンチップ。

請求項5

前記第1時間レジスタは、前記第1入力信号を反転させる第1インバータと、前記第1ホールド信号に応答して前記第1インバータを非活性化させ、前記第1信号に応答して前記第1インバータを活性化させるインバータ制御部と、前記第1インバータの出力信号に応答して充電または放電されるキャパシタと、前記キャパシタの電圧に基づいて前記第1出力信号を生成する第2インバータと、を含むことを特徴とする請求項2に記載の時間差加算器を含むシステムオンチップ。

請求項6

前記キャパシタは、前記第1入力信号と前記第1ホールド信号との間の時間差に相当する時間に放電されることによって、前記第1入力信号と前記第1ホールド信号との間の前記時間差に対する情報を保存することを特徴とする請求項5に記載の時間差加算器を含むシステムオンチップ。

請求項7

前記キャパシタの放電は、前記第1入力信号が有する第1入力信号上昇エッジに応答して始まり、前記第1ホールド信号が有する第1ホールド信号上昇エッジに応答して中止され、前記第1信号上昇エッジに応答して再開することを特徴とする請求項5に記載の時間差加算器を含むシステムオンチップ。

請求項8

前記第1インバータは、前記第1入力信号が印加される第1Pゲート、前記インバータ制御部を通じて電源電圧に接続された第1Pソース、及び中間ノードに接続された第1Pドレーンを含む第1PMOSトランジスタと、前記第1入力信号が印加される第1Nゲート、前記インバータ制御部を通じて接地電圧に接続された第1Nソース、及び前記中間ノードに接続された第1Nドレーンを含む第1NMOSトランジスタと、を含み、前記インバータ制御部は、前記電源電圧と前記第1PMOSトランジスタとの間に接続された第2PMOSトランジスタと、前記接地電圧と前記第1NMOSトランジスタとの間に接続された第2NMOSトランジスタと、前記第2PMOSトランジスタが有する第2Pゲートに接続された出力端子、前記第2NMOSトランジスタが有する第2Nゲートに接続された反転出力端子、前記反転出力端子に接続されたデータ端子、及びクロック端子を含むD−フリップフロップと、前記反転出力端子から出力される反転出力信号に応答して前記クロック端子に前記第1ホールド信号、または、前記第1信号を選択的に出力する選択器と、を含み、前記キャパシタは前記中間ノードと前記接地電圧との間に接続され、前記第2インバータは、前記中間ノードに接続された第3Pゲート、前記電源電圧に接続された第3Pソース、及び前記第1出力信号が出力される第3Pドレーンを含む第3PMOSトランジスタと、前記中間ノードに接続された第3Nゲート、前記接地電圧に接続された第3Nソース、及び前記第1出力信号が出力される第3Nドレーンを含む第3NMOSトランジスタと、を含むことを特徴とする請求項5に記載の時間差加算器を含むシステムオンチップ。

請求項9

前記第1時間レジスタは、前記第1入力信号を反転させる第1インバータと、前記第1ホールド信号に応答して前記第1インバータを非活性化させ、前記第1信号に応答して前記第1インバータを活性化させるインバータ制御部と、前記第1インバータの出力信号に応答して充電または放電されるキャパシタと、前記キャパシタの電圧を基準電圧と比較して前記第1出力信号を生成する比較器と、を含むことを特徴とする請求項2に記載の時間差加算器を含むシステムオンチップ。

請求項10

前記第1信号は、前記第1入力信号、前記第2入力信号、前記第3入力信号、または、前記第4入力信号のうち、いずれか1つの信号を遅延または反転させて生成されたアウェイク信号であることを特徴とする請求項1に記載の時間差加算器を含むシステムオンチップ。

請求項11

第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する第1レジスタ部と、第2時間差を有する第3入力信号及び第4入力信号を受信し、前記第1信号に応答して前記第1出力信号に対して前記第1時間差と前記第2時間差との和に相当する第3時間差を有する第2出力信号を生成する第2レジスタ部と、を含み、前記第1レジスタ部は、前記第2入力信号をオフセット時間程度遅延させて第1ホールド信号を生成する第1オフセット遅延器と、前記第1入力信号を受信する第1入力端子、前記第1ホールド信号を受信する第1ホールド端子、前記第1信号を受信する第1アウェイク端子、及び前記第1出力信号を出力する第1出力端子を有する第1時間レジスタと、を含み、前記第2レジスタ部は、前記第3入力信号を前記オフセット時間程度遅延させて第2ホールド信号を生成する第2オフセット遅延器と、前記第4入力信号を受信する第2入力端子、前記第2ホールド信号を受信する第2ホールド端子、前記第1信号を受信する第2アウェイク端子、及び前記第2出力信号を出力する第2出力端子を有する第2時間レジスタと、を含むことを特徴とする時間差加算器を含むシステムオンチップ。

請求項12

第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する第1レジスタ部と、第2時間差を有する第3入力信号及び第4入力信号を受信し、前記第1信号に応答して前記第1出力信号に対して前記第1時間差と前記第2時間差との和に相当する第3時間差を有する第2出力信号を生成する第2レジスタ部と、を含み、前記第1レジスタ部は、前記第1入力信号を受信する第1入力端子、前記第2入力信号を受信する第1ホールド端子、前記第1信号を受信する第1アウェイク端子、及び前記第1出力信号を出力する第1出力端子を有する第1時間レジスタを含み、前記第2レジスタ部は、前記第4入力信号を受信する第2入力端子、前記第3入力信号を受信する第2ホールド端子、前記第1信号を受信する第2アウェイク端子、及び前記第2出力信号を出力する第2出力端子を有する第2時間レジスタを含むことを特徴とする時間差加算器を含むシステムオンチップ。

請求項13

前記第1時間レジスタは、前記第1信号が有する第1信号上昇エッジが発生した時刻からディスチャージ時間から前記第1時間差が減算された時間の経過後、第1出力信号上昇エッジを有する前記第1出力信号を出力し、前記第2時間レジスタは、前記第1信号上昇エッジが発生した時刻から前記ディスチャージ時間に前記第2時間差が加算された時間の経過後、第2出力信号上昇エッジを有する前記第2出力信号を出力することを特徴とする請求項12に記載の時間差加算器を含むシステムオンチップ。

請求項14

第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する第1レジスタ部と、第2時間差を有する第3入力信号及び第4入力信号を受信し、前記第1信号に応答して前記第1出力信号に対して前記第1時間差と前記第2時間差との和に相当する第3時間差を有する第2出力信号を生成する第2レジスタ部と、を含み、前記第1レジスタ部は、前記第2入力信号をオフセット時間程度遅延させて第1ホールド信号を生成する第1オフセット遅延器と、前記第1入力信号を受信する第1入力端子、前記第1ホールド信号を受信する第1ホールド端子、第2信号を受信する第1プリチャージ端子、前記第1信号を受信する第1アウェイク端子、及び前記第1出力信号を出力する第1出力端子を有する第1時間レジスタと、を含み、前記第2レジスタ部は、前記第3入力信号を前記オフセット時間程度遅延させて第2ホールド信号を生成する第2オフセット遅延器と、前記第4入力信号を受信する第2入力端子、前記第2ホールド信号を受信する第2ホールド端子、前記第2信号を受信する第2プリチャージ端子、前記第1信号を受信する第2アウェイク端子、及び前記第2出力信号を出力する第2出力端子を有する第2時間レジスタと、を含むことを特徴とする時間差加算器を含むシステムオンチップ。

請求項15

前記第1時間レジスタは、中間ノードと接地電圧との間に接続されたキャパシタと、前記中間ノードと電源電圧との間に接続され、前記第2信号に応答して前記キャパシタを充電させるプルアップトランジスタと、前記中間ノードと前記接地電圧との間に接続されたプルダウントランジスタと、前記第1入力信号に応答して前記プルダウントランジスタをターンオンさせ、前記第1ホールド信号に応答して前記プルダウントランジスタをターンオフさせ、前記第1信号に応答して前記プルダウントランジスタをターンオンさせるプルダウントランジスタ制御部と、前記キャパシタの電圧に基づいて前記第1出力信号を生成する出力部と、を含むことを特徴とする請求項14に記載の時間差加算器を含むシステムオンチップ。

請求項16

前記プルダウントランジスタ制御部は、前記第1入力信号を受信するセット端子、前記第1ホールド信号を受信するリセット端子、及び出力端子を含むセット−リセットラッチと、前記セット−リセットラッチの前記出力端子で出力された出力信号及び前記第1信号にOR演算遂行し、前記プルダウントランジスタのゲートに接続された出力端子を含むORゲートと、を含むことを特徴とする請求項15に記載の時間差加算器を含むシステムオンチップ。

請求項17

前記時間差加算器は、前記第1信号及び前記第2信号を生成する制御部をさらに含み、前記制御部は、前記第1入力信号を反転させて前記第1入力信号の反転信号を生成する第1インバータと、前記第1入力信号の前記反転信号を遅延させるアウェイク遅延器と、前記第1入力信号の前記反転信号を受信するセット端子、前記アウェイク遅延器の出力信号を受信するリセット端子、及び前記第1信号を出力する出力端子を有する第1セット−リセットラッチと、前記アウェイク遅延器の前記出力信号を遅延させるプリチャージ遅延器と、前記アウェイク遅延器の前記出力信号を受信するセット端子、前記プリチャージ遅延器の出力信号を受信するリセット端子、及び出力端子を有する第2セット−リセットラッチと、前記第2セット−リセットラッチの出力信号を反転させて前記第2信号を生成する第2インバータと、を含むことを特徴とする請求項14に記載の時間差加算器を含むシステムオンチップ。

請求項18

第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する第1レジスタ部と、第2時間差を有する第3入力信号及び第4入力信号を受信し、前記第1信号に応答して前記第1出力信号に対して前記第1時間差と前記第2時間差との和に相当する第3時間差を有する第2出力信号を生成する第2レジスタ部と、を含み、前記第1レジスタ部は、前記第1入力信号を受信する第1入力端子、前記第2入力信号を受信する第1ホールド端子、第2信号を受信する第1プリチャージ端子、前記第1信号を受信する第1アウェイク端子、及び前記第1出力信号を出力する第1出力端子を有する第1時間レジスタを含み、前記第2レジスタ部は、前記第4入力信号を受信する第2入力端子、前記第3入力信号を受信する第2ホールド端子、前記第2信号を受信する第2プリチャージ端子、前記第1信号を受信する第2アウェイク端子、及び前記第2出力信号を出力する第2出力端子を有する第2時間レジスタを含むことを特徴とする時間差加算器を含むシステムオンチップ。

請求項19

第1入力信号と第2入力信号との間の第1時間差、及び、第1出力済み信号と第2出力済み信号との間の第2時間差を加算して、前記第1時間差と前記第2時間差との和に相当する第3時間差を有する第1出力信号及び第2出力信号を生成する第1時間差加算器と、前記第1出力信号と前記第2出力信号との間の前記第3時間差、及び、実質的に同じ信号間の時間差を加算して前記第3時間差を有する前記第1出力済み信号及び前記第2出力済み信号を生成する第2時間差加算器と、を含むことを特徴とする時間差累算器を含むシステムオンチップ。

請求項20

前記実質的に同じ信号は、前記第1出力信号、前記第2出力信号、前記第1出力信号の反転信号、または前記第2出力信号の反転信号のうち、いずれか1つであることを特徴とする請求項19に記載の時間差累算器を含むシステムオンチップ。

請求項21

第1入力信号と第2入力信号との間の第1時間差、及び、第1出力済み信号と第2出力済み信号との間の第2時間差を加算して、前記第1時間差と前記第2時間差との和に相当する第3時間差を有する第1出力信号及び第2出力信号を生成する時間差加算器と、前記第1出力信号を所定時間程度遅延させて前記第1出力済み信号を生成する第1遅延器と、前記第2出力信号を前記所定時間程度遅延させて前記第2出力済み信号を生成する第2遅延器と、を含むことを特徴とする時間差累算器を含むシステムオンチップ。

請求項22

第1入力信号と第2入力信号との間の第1時間差から第1フィードバック信号と第2フィードバック信号との間の第2時間差を減算し得られた第3時間差を有する第1加算信号及び第2加算信号を生成する時間差加算器と、前記第1加算信号と前記第2加算信号との間の前記第3時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、前記第1累算信号と前記第2累算信号との間の時間差をデジタル出力信号に変換する時間ドメイン量子化器と、前記デジタル出力信号を前記第1フィードバック信号及び前記第2フィードバック信号に変換するデジタルタイム変換器と、を含むことを特徴とするシグマデルタタイムデジタル変換器

請求項23

第1入力信号、第2入力信号、及びデジタル出力信号を受信し、前記デジタル出力信号に基づいて前記第1入力信号または前記第2入力信号を前記デジタル出力信号に相当する遅延時間程度遅延させることによって、第1加算信号及び第2加算信号を生成する時間差調節部と、前記第1加算信号と前記第2加算信号との間の時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、前記第1累算信号と前記第2累算信号との間の時間差を前記デジタル出力信号に変換する時間ドメイン量子化器と、を含むシグマ−デルタタイムデジタル変換器。

請求項24

前記時間差調節部は、前記第1入力信号を遅延させる少なくとも1つの第1遅延器と、前記デジタル出力信号に応答して前記第1加算信号として、前記第1入力信号、または、前記第1遅延器の出力信号を選択的に出力する少なくとも第1選択器と、前記第2入力信号を遅延させる少なくとも1つの第2遅延器と、前記デジタル出力信号に応答して前記第2加算信号として、前記第2入力信号、または、前記第2遅延器の出力信号を選択的に出力する第2選択器と、を含むことを特徴とする請求項23に記載のシグマ−デルタタイムデジタル変換器。

請求項25

基準入力信号とフィードバック信号との間の第1時間差に相当するデジタル時間差信号を生成する位相検出器と、前記デジタル時間差信号をフィルタリングしてデジタル制御信号を生成するデジタルループフィルタと、前記デジタル制御信号に応答して出力信号を生成するデジタル制御発振器と、前記出力信号を分周して前記フィードバック信号を生成する分周器と、を含み、前記位相検出器は、前記基準入力信号と前記フィードバック信号との間の前記第1時間差から第1内部フィードバック信号と第2内部フィードバック信号との間の第2時間差を減算し得られた第3時間差を有する第1加算信号及び第2加算信号を生成する時間差加算器と、前記第1加算信号と前記第2加算信号との間の前記第3時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、前記第1累算信号と前記第2累算信号との間の時間差を前記デジタル時間差信号に変換する時間ドメイン量子化器と、前記デジタル時間差信号を前記第1内部フィードバック信号及び前記第2内部フィードバック信号に変換するデジタルタイム変換器と、を含むことを特徴とするデジタル位相ロックループ

請求項26

基準入力信号とフィードバック信号との間の時間差に相当するデジタル時間差信号を生成する位相検出器と、前記デジタル時間差信号をフィルタリングして、デジタル制御信号を生成するデジタルループフィルタと、前記デジタル制御信号に応答して出力信号を生成するデジタル制御発振器と、前記出力信号を分周して前記フィードバック信号を生成する分周器と、を含み、前記位相検出器は、前記デジタル時間差信号に基づいて前記基準入力信号、または、前記フィードバック信号を前記デジタル時間差信号に相当する遅延時間程度遅延させることによって第1加算信号及び第2加算信号を生成する時間差調節部と、前記第1加算信号と前記第2加算信号との間の時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、前記第1累算信号と前記第2累算信号との間の時間差を前記デジタル時間差信号に変換する時間ドメイン量子化器と、を含むことを特徴とするデジタル位相ロックループ。

請求項27

温度を感知し感知した温度に相当する第1時間差を有する第1入力信号及び第2入力信号を生成するセンシング部と、前記第1入力信号と前記第2入力信号との間の前記第1時間差に相当するデジタル出力信号を生成するシグマ−デルタタイムデジタル変換器と、を含み、前記シグマ−デルタタイムデジタル変換器は、前記第1入力信号と前記第2入力信号との間の前記第1時間差から第1フィードバック信号と第2フィードバック信号との間の第2時間差を減算し得られた第3時間差を有する第1加算信号及び第2加算信号を生成する時間差加算器と、前記第1加算信号と前記第2加算信号との間の前記第3時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、前記第1累算信号と前記第2累算信号との間の時間差を前記デジタル出力信号に変換する時間ドメイン量子化器と、前記デジタル出力信号を前記第1フィードバック信号及び前記第2フィードバック信号に変換するデジタルタイム変換器と、を含むことを特徴とする温度センサ

請求項28

前記センシング部は、パルスを生成するパルス生成器と、前記パルスを実質的に一定の第1遅延時間程度遅延させて前記第1入力信号として出力する温度鈍感遅延ラインと、前記パルスを温度により変更される第2遅延時間程度遅延させて前記第2入力信号として出力する温度敏感遅延ラインと、を含むことを特徴とする請求項27に記載の温度センサ。

請求項29

温度を感知して前記温度に相当する時間差を有する第1入力信号及び第2入力信号を生成するセンシング部と、前記第1入力信号と前記第2入力信号との間の前記時間差に相当するデジタル出力信号を生成するシグマ−デルタタイムデジタル変換器と、を含み、前記シグマ−デルタタイムデジタル変換器は、前記デジタル出力信号に基づいて前記第1入力信号、または、前記第2入力信号を前記デジタル出力信号に相当する遅延時間程度遅延させることによって第1加算信号及び第2加算信号を生成する時間差調節部と、前記第1加算信号と前記第2加算信号との間の時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、前記第1累算信号と前記第2累算信号との間の時間差を前記デジタル出力信号に変換する時間ドメイン量子化器と、を含むことを特徴とする温度センサ。

請求項30

複数の入力信号に基づいて第1出力信号及び第2出力信号を生成する時間差加算器を含み、前記第1出力信号は前記複数の入力信号のうち第1時間差を有する第1入力信号カップルに基づいてトリガ信号に応答して生成され、前記第2出力信号は前記複数の入力信号のうち第2時間差を有する第2入力信号カップルに基づいて前記トリガ信号に応答して生成され、前記第1出力信号及び前記第2出力信号は、前記第1時間差及び前記第2時間差に基づいて決定される第3時間差を有することを特徴とするシステムオンチップ。

請求項31

前記時間差加算器は、前記第1入力信号カップルに基づいて前記トリガ信号に応答して前記第1出力信号を生成する第1レジスタ部と、前記第2入力信号カップルに基づいて前記トリガ信号に応答して前記第2出力信号を生成する第2レジスタ部と、を含むことを特徴とする請求項30に記載のシステムオンチップ。

請求項32

前記第1入力信号カップルは第1入力信号及び第2入力信号を含み、前記第1レジスタ部は、前記第2入力信号をオフセット時間程度遅延させて第1ホールド信号を生成する第1オフセット遅延器と、前記第1入力信号を受信する第1入力端子、前記第1ホールド信号を受信する第1ホールド端子、前記トリガ信号を受信する第1アウェイク端子、及び前記第1出力信号を出力する第1出力端子を有する第1時間レジスタと、を含むことを特徴とする請求項31に記載のシステムオンチップ。

請求項33

前記第2入力信号カップルは第3入力信号及び第4入力信号を含み、前記第2レジスタ部は、前記第3入力信号を前記オフセット時間程度遅延させて第2ホールド信号を生成する第2オフセット遅延器と、前記第4入力信号を受信する第2入力端子、前記第2ホールド信号を受信する第2ホールド端子、前記トリガ信号を受信する第2アウェイク端子、及び前記第2出力信号を出力する第2出力端子を有する第2時間レジスタと、を含むことを特徴とする請求項32に記載のシステムオンチップ。

請求項34

前記第1入力信号カップルは第1入力信号及び第2入力信号を含み、前記第1レジスタ部は、前記第1入力信号を受信する第1入力端子、前記第2入力信号を受信する第1ホールド端子、前記トリガ信号を受信する第1アウェイク端子、及び前記第1出力信号を出力する第1出力端子を有する第1時間レジスタを含むことを特徴とする請求項31に記載のシステムオンチップ。

請求項35

前記第2入力信号カップルは第3入力信号及び第4入力信号を含み、前記第2レジスタ部は、前記第4入力信号を受信する第2入力端子、前記第3入力信号を受信する第2ホールド端子、前記トリガ信号を受信する第2アウェイク端子、及び前記第2出力信号を出力する第2出力端子を有する第2時間レジスタを含むことを特徴とする請求項34に記載のシステムオンチップ。

技術分野

0001

本発明は、信号処理に関し、より詳細には時間差加算器を含むシステムオンチップ(System−On−Chip;SOC)、時間差累算器を含むシステムオンチップ、シグマデルタタイムデジタル変換器デジタル位相ロックループ温度センサ、およびシステムオンチップに関する。

背景技術

0002

タイムデジタル変換器(Time−to−Digital Converter;TDC)は、入力信号間時間差(Time Difference)をデジタル信号に変換する装置である。一方、デザインルールが減少して電源電圧が低くなることによって、電圧信号信号対雑音比(Signal−to−Noise Raito;SNR)が低くなり、電圧信号をデジタル信号に変換するアナログ−デジタル変換器(Analog−to−Digital Converter;ADC)の性能が悪化することになりうる。これに従って、アナログ−デジタル変換器は時間差をデジタル信号に変換するタイムデジタル変換器に代替される。

先行技術

0003

特開2009−218729号公報
韓国特許出願公開2010-0062908号
韓国特許出願公開2010-0018934号
韓国特許出願公開2008-0043978号

発明が解決しようとする課題

0004

本発明の目的は、入力信号間の時間差を加算する時間差加算器(Time Difference Adder)を含むシステムオンチップを提供することにある。

0005

本発明の他の目的は、入力信号間の時間差を累算する時間差累算器(Time Difference Accumulator)を含むシステムオンチップを提供することにある。

0006

本発明のまた他の目的は、シグマ−デルタ方式で入力信号間の時間差をデジタル信号に変換するシグマ−デルタタイムデジタル変換器(Sigma−Delta Time−to−Digital Converter)を提供することにある。

0007

本発明のまた他の目的は、シグマ−デルタタイムデジタル変換器を含むデジタル位相ロックループ(Digital Phase Locked Loop;DPLL)を提供することにある。

0008

本発明のまた他の目的は、シグマ−デルタタイムデジタル変換器を含む温度センサを提供することにある。

課題を解決するための手段

0009

本発明の時間差加算器を含むシステムオンチップは、第1レジスタ部及び第2レジスタ部を含む。第1レジスタ部は、第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する。第2レジスタ部は、第2時間差を有する第3入力信号及び第4入力信号を受信し、第1信号に応答して第1出力信号に対して第1時間差と第2時間差との和に相当する第3時間差を有する第2出力信号を生成する。

0010

第1レジスタ部は、第2入力信号をオフセット時間ほど遅延させて第1ホールド信号を生成する第1オフセット遅延器と、第1入力信号を受信する第1入力端子、第1ホールド信号を受信する第1ホールド端子、第1信号を受信する第1アウェイク端子、及び第1出力信号を出力する第1出力端子を有する第1時間レジスタと、を含むことができる。
第2レジスタ部は、第3入力信号をオフセット時間ほど遅延させて第2ホールド信号を生成する第2オフセット遅延器と、第4入力信号を受信する第2入力端子、第2ホールド信号を受信する第2ホールド端子、第1信号を受信する第2アウェイク端子、及び第2出力信号を出力する第2出力端子を有する第2時間レジスタと、を含むことができる。

0011

第1時間レジスタは、第1信号が有する第1信号上昇エッジが発生した時刻から、ディスチャージ時間からオフセット時間及び第1時間差が減算された時間の経過後、第1出力信号上昇エッジを有する第1出力信号を出力し、第2時間レジスタは、第1信号上昇エッジが発生した時刻から、ディスチャージ時間からオフセット時間が減算され第2時間差が加算された時間の経過後、第21出力信号上昇エッジを有する第2出力信号を出力することができる。

0012

第1時間レジスタ及び第2時間レジスタは、第1キャパシタ及び第2キャパシタを各々含み、第1キャパシタ及び第2キャパシタは実質的に同じキャパシタンスを有し、ディスチャージ時間は実質的に同じキャパシタンスによって決定される。

0013

第1時間レジスタは、第1入力信号を反転させる第1インバータと、第1ホールド信号に応答して第1インバータを非活性化させ、第1信号に応答して第1インバータを活性化させるインバータ制御部と、第1インバータの出力信号に応答して充電または放電されるキャパシタと、キャパシタの電圧に基づいて第1出力信号を生成する第2インバータと、を含むことができる。

0014

キャパシタは、第1入力信号と第1ホールド信号との間の時間差に相当する時間の間に放電されることによって、第1入力信号と第1ホールド信号との間の時間差に対する情報を保存することができる。

0015

キャパシタの放電は、第1入力信号上昇エッジに応答して始まり、第1ホールド信号が有する第1ホールド信号上昇エッジに応答して中止し、第1信号上昇エッジに応答して再開することができる。

0016

第1インバータは、第1入力信号が印加される第1Pゲート、インバータ制御部を通じて電源電圧に接続された第1Pソース、及び中間ノードに接続された第1Pドレーンを含む第1PMOSトランジスタと、第1入力信号が印加される第1Nゲート、インバータ制御部を通じて接地電圧に接続された第1Nソース、及び中間ノードに接続された第1Nドレーンを含む第1NMOSトランジスタと、を含むことができる。インバータ制御部は、電源電圧と第1PMOSトランジスタとの間に接続された第2PMOSトランジスタと、接地電圧と第1NMOSトランジスタとの間に接続された第2NMOSトランジスタと、第2PMOSトランジスタが有する第2Pゲートに接続された出力端子、第2NMOSトランジスタが有する第2Nゲートに接続された反転出力端子、反転出力端子に接続されたデータ端子、及びクロック端子を含むD−フリップフロップと、D−フリップフロップの反転出力端子から出力される反転出力信号に応答してD−フリップフロップのクロック端子に第1ホールド信号または第1信号を選択的に出力する選択器と、を含むことができる。キャパシタは中間ノードと接地電圧との間に接続される。第2インバータは、中間ノードに接続された第3Pゲート、電源電圧に接続された第3Pソース、及び第1出力信号が出力される第3Pドレーンを含む第3PMOSトランジスタと、中間ノードに接続された第3Nゲート、接地電圧に接続された第3Nソース、及び第1出力信号が出力される第3Nドレーンを含む第3NMOSトランジスタと、を含むことができる。

0017

第1時間レジスタは、第1入力信号を反転させる第1インバータと、第1ホールド信号に応答して第1インバータを非活性化させ、第1信号に応答して第1インバータを活性化させるインバータ制御部と、第1インバータの出力信号に応答して充電または放電されるキャパシタと、キャパシタの電圧を基準電圧と比較して第1出力信号を生成する比較器と、を含むことができる。

0018

第1信号は、第1入力信号、第2入力信号、第3入力信号、または第4入力信号のうち、いずれか1つの信号を遅延または反転させて生成されたアウェイク信号であることができる。

0019

本発明の時間差加算器を含むシステムオンチップは、第1レジスタ部及び第2レジスタ部を含む。第1レジスタ部は、第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する。第2レジスタ部は、第2時間差を有する第3入力信号及び第4入力信号を受信し、第1信号に応答して第1出力信号に対して第1時間差と第2時間差との和に相当する第3時間差を有する第2出力信号を生成する。第1レジスタ部は、第2入力信号をオフセット時間ほど遅延させて第1ホールド信号を生成する第1オフセット遅延器と、第1入力信号を受信する第1入力端子、第1ホールド信号を受信する第1ホールド端子、第1信号を受信する第1アウェイク端子、及び第1出力信号を出力する第1出力端子を有する第1時間レジスタと、を含む。第2レジスタ部は、第3入力信号をオフセット時間ほど遅延させて第2ホールド信号を生成する第2オフセット遅延器と、第4入力信号を受信する第2入力端子、第2ホールド信号を受信する第2ホールド端子、第1信号を受信する第2アウェイク端子、及び第2出力信号を出力する第2出力端子を有する第2時間レジスタと、を含む。

0020

本発明の時間差加算器を含むシステムオンチップは、第1レジスタ部及び第2レジスタ部を含む。第1レジスタ部は、第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する。第2レジスタ部は、第2時間差を有する第3入力信号及び第4入力信号を受信し、第1信号に応答して第1出力信号に対して第1時間差と第2時間差との和に相当する第3時間差を有する第2出力信号を生成する。第1レジスタ部は、第1入力信号を受信する第1入力端子、第2入力信号を受信する第1ホールド端子、第1信号を受信する第1アウェイク端子、及び第1出力信号を出力する第1出力端子を有する第1時間レジスタを含み、第2レジスタ部は、第4入力信号を受信する第2入力端子、第3入力信号を受信する第2ホールド端子、第1信号を受信する第2アウェイク端子、及び第2出力信号を出力する第2出力端子を有する第2時間レジスタを含む。

0021

第1時間レジスタは、第1信号上昇エッジから、ディスチャージ時間から第1時間差が減算された時間の後、第1出力信号上昇エッジを有する第1出力信号を出力し、第2時間レジスタは、第1信号上昇エッジから、ディスチャージ時間に第2時間差が加算された時間の後、第2出力信号上昇エッジを有する第2出力信号を出力することができる。

0022

本発明の時間差加算器を含むシステムオンチップは、第1レジスタ部及び第2レジスタ部を含む。第1レジスタ部は、第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する。第2レジスタ部は、第2時間差を有する第3入力信号及び第4入力信号を受信し、第1信号に応答して第1出力信号に対して第1時間差と第2時間差との和に相当する第3時間差を有する第2出力信号を生成する。第1レジスタ部は、第2入力信号をオフセット時間ほど遅延させて第1ホールド信号を生成する第1オフセット遅延器と、第1入力信号を受信する第1入力端子、第1ホールド信号を受信する第1ホールド端子、第2信号を受信する第1プリチャージ端子、第1信号を受信する第1アウェイク端子、及び第1出力信号を出力する第1出力端子を有する第1時間レジスタと、を含む。第2レジスタ部は、第3入力信号をオフセット時間ほど遅延させて第2ホールド信号を生成する第2オフセット遅延器と、第4入力信号を受信する第2入力端子、第2ホールド信号を受信する第2ホールド端子、第2信号を受信する第1プリチャージ端子、第1信号を受信する第2アウェイク端子、及び、第2出力信号を出力する第2出力端子を有する第2時間レジスタと、を含む。

0023

第1時間レジスタは、中間ノードと接地電圧との間に接続されたキャパシタと、中間ノードと電源電圧との間に接続され第2信号に応答してキャパシタを充電させるプルアップトランジスタと、中間ノードと接地電圧との間に接続されたプルダウントランジスタと、第1入力信号に応答してプルダウントランジスタをターンオンさせ、ホールド信号に応答してプルダウントランジスタをターンオフさせ、第1信号に応答してプルダウントランジスタをターンオンさせるプルダウントランジスタ制御部と、キャパシタの電圧に基づいて第1出力信号を生成する出力部と、を含むことができる。

0024

プルダウントランジスタ制御部は、第1入力信号を受信するセット端子、第1ホールド信号を受信するリセット端子、及び出力端子を含むセット−リセットラッチと、セット−リセットラッチの出力端子で出力された出力信号及び第1信号にOR演算遂行し、プルダウントランジスタのゲートに接続された出力端子を含むORゲートと、を含むことができる。

0025

時間差加算器は、第1信号及び第2信号を生成する制御部をさらに含むことができる。制御部は、第1入力信号を反転させて第1入力信号の反転信号を生成する第1インバータと、第1入力信号の反転信号を遅延させるアウェイク遅延器と、第1入力信号の反転信号を受信するセット端子、アウェイク遅延器の出力信号を受信するリセット端子、及び第1信号を出力する出力端子を有する第1セット−リセットラッチと、アウェイク遅延器の出力信号を遅延させるプリチャージ遅延器と、アウェイク遅延器の出力信号を受信するセット端子、プリチャージ遅延器の出力信号を受信するリセット端子、及び出力端子を有する第2セット−リセットラッチと、第2セット−リセットラッチの出力信号を反転させて第2信号を生成する第2インバータと、を含むことができる。

0026

また、本発明の時間差加算器を含むシステムオンチップは、第1レジスタ部及び第2レジスタ部を含む。第1レジスタ部は、第1時間差を有する第1入力信号及び第2入力信号を受信し、第1信号に応答して第1出力信号を生成する。第2レジスタ部は、第2時間差を有する第3入力信号及び第4入力信号を受信し、第1信号に応答して第1出力信号に対して第1時間差と第2時間差との和に相当する第3時間差を有する第2出力信号を生成する。第1レジスタ部は、第1入力信号を受信する第1入力端子、第2入力信号を受信する第1ホールド端子、第2信号を受信する第1プリチャージ端子、第1信号を受信する第1アウェイク端子、及び第1出力信号を出力する第1出力端子を有する第1時間レジスタを含み、第2レジスタ部は、第4入力信号を受信する第2入力端子、第3入力信号を受信する第2ホールド端子、第2信号を受信する第1プリチャージ端子、第1信号を受信する第2アウェイク端子、及び第2出力信号を出力する第2出力端子を有する第2時間レジスタを含む。

0027

本発明の時間差累算器を含むシステムオンチップは、第1時間差加算器及び第2時間差加算器を含む。第1時間差加算器は、第1入力信号と第2入力信号との間の第1時間差、及び、第1出力済み信号と第2出力済み信号と間の第2時間差を加算して、第1時間差と第2時間差との和に相当する第3時間差を有する第1出力信号及び第2出力信号を生成する。第2時間差加算器は、第1出力信号と第2出力信号との間の第3時間差、及び、実質的に同一信号間の時間差を加算して、第3時間差を有する第1出力済み信号及び第2出力済み信号を生成する。

0028

実質的に同一信号は、第1出力信号、第2出力信号、第1出力信号の反転信号、または、第2出力信号の反転信号のうち、いずれか1つであることができる。

0029

また、本発明の時間差累算器を含むシステムオンチップは、時間差加算器、第1遅延器及び第2遅延器を含む。時間差加算器は、第1入力信号と第2入力信号との間の第1時間差、及び、第1出力済み信号と第2出力済み信号との間の第2時間差を加算して第1時間差と第2時間差との和に相当する第3時間差を有する第1出力信号及び第2出力信号を生成する。第1遅延器は、第1出力信号を所定時間ほど遅延させて第1出力済み信号を生成する。第2遅延器は、第2出力信号を所定時間ほど遅延させて第2出力済み信号を生成する。

0030

本発明のシグマ−デルタタイムデジタル変換器は、時間差加算器、時間差累算器、時間ドメイン量子化器、及びデジタルタイム変換器を含む。時間差加算器は、第1入力信号と第2入力信号との間の第1時間差から、第1フィードバック信号と第2フィードバック信号との間の第2時間差を減算し得られた第3時間差を有する第1加算信号及び第2加算信号を生成する。時間差累算器は、第1加算信号と第2加算信号との間の第3時間差を累算して第1累算信号及び第2累算信号を生成する。時間ドメイン量子化器は、第1累算信号と第2累算信号との間の時間差をデジタル出力信号に変換する。デジタルタイム変換器は、デジタル出力信号を第1フィードバック信号及び第2フィードバック信号に変換する。

0031

また、本発明のシグマ−デルタタイムデジタル変換器は、時間差調節部、時間差累算器、及び時間ドメイン量子化器を含む。時間差調節部は第1入力信号、第2入力信号及びデジタル出力信号を受信し、デジタル出力信号に基づいて第1入力信号または第2入力信号をデジタル出力信号に相当する遅延時間ほど遅延させることによって第1加算信号及び第2加算信号を生成する。時間差累算器は、第1加算信号と第2加算信号との間の時間差を累算して第1累算信号及び第2累算信号を生成する。時間ドメイン量子化器は、第1累算信号と第2累算信号との間の時間差をデジタル出力信号に変換する。

0032

時間差調節部は、第1入力信号または第2入力信号のうち少なくとも1つの信号を遅延させる少なくとも1つの遅延器と、デジタル出力信号に応答して遅延器によって遅れなかった少なくとも1つの信号、または、遅延器によって遅れた遅延器の出力信号を選択的に出力する少なくとも1つの選択器とを含むことができる。

0033

本発明のデジタル位相ロックループは、位相検出器デジタルループフィルタデジタル制御発振器、及び分周器を含む。位相検出器は、基準入力信号とフィードバック信号との間の第1時間差に相当するデジタル時間差信号を生成する。デジタルループフィルタは、デジタル時間差信号をフィルタリングしてデジタル制御信号を生成する。デジタル制御発振器は、デジタル制御信号に応答して出力信号を生成する。分周器は、出力信号を分周してフィードバック信号を生成する。位相検出器は、基準入力信号とフィードバック信号との間の第1時間差から、第1内部フィードバック信号と第2内部フィードバック信号との間の第2時間差を減算して、第1時間差から第2時間差が減算された第3時間差を有する第1加算信号及び第2加算信号を生成する時間差加算器と、第1加算信号と第2加算信号との間の第3時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、第1累算信号と第2累算信号との間の時間差をデジタル時間差信号に変換する時間ドメイン量子化器と、デジタル時間差信号を第1内部フィードバック信号及び第2内部フィードバック信号に変換するデジタルタイム変換器と、を含む。

0034

また、本発明のデジタル位相ロックループは、位相検出器、デジタルループフィルタ、デジタル制御発振器、及び分周器を含む。位相検出器は、基準入力信号とフィードバック信号との間の時間差に相当するデジタル時間差信号を生成する。デジタルループフィルタはデジタル時間差信号をフィルタリングしてデジタル制御信号を生成する。デジタル制御発振器は、デジタル制御信号に応答して出力信号を生成する。分周器は出力信号を分周してフィードバック信号を生成する。位相検出器は、デジタル時間差信号に基づいて基準入力信号、または、フィードバック信号をデジタル時間差信号に相当する遅延時間ほど遅延させることによって第1加算信号及び第2加算信号を生成する時間差調節部と、第1加算信号と第2加算信号との間の時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、第1累算信号と第2累算信号との間の時間差をデジタル時間差信号に変換する時間ドメイン量子化器と、を含む。

0035

本発明の温度センサは、センシング部及びシグマ−デルタタイムデジタル変換器を含む。センシング部は、温度を感知して温度に相当する第1時間差を有する第1入力信号及び第2入力信号を生成する。シグマ−デルタタイムデジタル変換器は、第1入力信号と第2入力信号との間の第1時間差に相当するデジタル出力信号を生成する。シグマ−デルタタイムデジタル変換器は、第1入力信号と第2入力信号との間の第1時間差から第1フィードバック信号と第2フィードバック信号との間の第2時間差を減算し得られた第3時間差を有する第1加算信号及び第2加算信号を生成する時間差加算器と、第1加算信号と第2加算信号との間の第3時間差を累算して、第1累算信号及び第2累算信号を生成する時間差累算器と、第1累算信号と第2累算信号との間の時間差をデジタル出力信号に変換する時間ドメイン量子化器と、デジタル出力信号を第1フィードバック信号及び第2フィードバック信号に変換するデジタルタイム変換器と、を含む。

0036

センシング部は、パルスを生成するパルス生成器と、パルスを実質的に一定の第1遅延時間ほど遅延させて第1入力信号として出力する温度鈍感遅延ラインと、パルスを温度に従がって変更される第2遅延時間ほど遅延させて第2入力信号として出力する温度敏感遅延ラインと、を含むことができる。

0037

また、本発明の温度センサは、センシング部及びシグマ−デルタタイムデジタル変換器を含む。センシング部は温度を感知して温度に相当する時間差を有する第1入力信号及び第2入力信号を生成する。シグマ−デルタタイムデジタル変換器は、第1入力信号と第2入力信号との間の時間差に相当するデジタル出力信号を生成する。シグマ−デルタタイムデジタル変換器は、デジタル出力信号に基づいて第1入力信号または第2入力信号をデジタル出力信号に相当する遅延時間ほどさらに遅延させることによって第1加算信号及び第2加算信号を生成する時間差調節部と、第1加算信号と第2加算信号との間の時間差を累算して第1累算信号及び第2累算信号を生成する時間差累算器と、第1累算信号と第2累算信号との間の時間差をデジタル出力信号に変換する時間ドメイン量子化器と、を含む。

0038

本発明のシステムオンチップは、時間差加算器を含む。時間差加算器は、複数の入力信号に基づいて第1出力信号及び第2出力信号を生成する。第1出力信号は、複数の入力信号のうち第1時間差を有する第1入力信号カップルに基づいてトリガ信号に応答して生成され、第2出力信号は、複数の入力信号のうち第2時間差を有する第2入力信号カップルに基づいてトリガ信号に応答して生成される。第1出力信号及び第2出力信号は、第1時間差及び第2時間差に基づいて決定される第3時間差を有する。

0039

時間差加算器は、第1入力信号カップルに基づいてトリガ信号に応答して第1出力信号を生成する第1レジスタ部と、第2入力信号カップルに基づいてトリガ信号に応答して第2出力信号を生成する第2レジスタ部と、を含むことができる。

0040

第1入力信号カップルは、第1入力信号及び第2入力信号を含み、第1レジスタ部は、第2入力信号をオフセット時間ほど遅延させて第1ホールド信号を生成する第1オフセット遅延器と、第1入力信号を受信する第1入力端子、第1ホールド信号を受信する第1ホールド端子、トリガ信号を受信する第1アウェイク端子、及び第1出力信号を出力する第1出力端子を有する第1時間レジスタと、を含むことができる。

0041

第2入力信号カップルは、第3入力信号及び第4入力信号を含み、第2レジスタ部は、第3入力信号をオフセット時間ほど遅延させて第2ホールド信号を生成する第2オフセット遅延器と、第4入力信号を受信する第2入力端子、第2ホールド信号を受信する第2ホールド端子、トリガ信号を受信する第2アウェイク端子、及び第2出力信号を出力する第2出力端子を有する第2時間レジスタと、を含むことができる。

0042

第1入力信号カップルは、第1入力信号及び第2入力信号を含み、第1レジスタ部は、第1入力信号を受信する第1入力端子、第2入力信号を受信する第1ホールド端子、トリガ信号を受信する第1アウェイク端子、及び第1出力信号を出力する第1出力端子を有する第1時間レジスタを含むことができる。

0043

第2入力信号カップルは、第3入力信号及び第4入力信号を含み、第2レジスタ部は、第4入力信号を受信する第2入力端子、第3入力信号を受信する第2ホールド端子、トリガ信号を受信する第2アウェイク端子、及び第2出力信号を出力する第2出力端子を有する第2時間レジスタを含むことができる。

発明の効果

0044

本発明の時間差加算器を含むシステムオンチップは、入力信号間の時間差を正確に加算することができる。

0045

また、本発明の時間差累算器を含むシステムオンチップは、入力信号間の時間差を正確に累算することができる。

0046

また、本発明のシグマ−デルタタイムデジタル変換器は、入力信号間の時間差が正確に反映されているデジタル信号に変換することができる。

0047

また、デジタル位相ロックループは、シグマ−デルタタイムデジタル変換器を含んでおり、低い電源電圧環境においても望む周波数を有する信号を正確に出力することができる。

0048

また、本発明の温度センサは、シグマ−デルタタイムデジタル変換器を含んでおり、低い電源電圧環境においても温度を正確に感知することができる。

図面の簡単な説明

0049

本発明の第1実施形態に係る時間差加算器を示す図面である。
図1の時間差加算器で遂行される時間差加算の恒等元及び逆元を示す図面である。
図1の時間差加算器で遂行される時間差加算の恒等元及び逆元を示す図面である。
本発明の第1実施形態に係る時間差加算器を示すブロック図である。
図4の時間差加算器に含まれた時間レジスタの一例を示す回路図である。
図5の時間レジスタの動作を説明するためのタイミング図である。
図4の時間差加算器に含まれた時間レジスタの他の例を示す回路図である。
図4の時間差加算器に含まれた時間レジスタのまた他の例を示す回路図である。
図4の時間差加算器に含まれた時間レジスタのまた他の例を示す回路図である。
図4の時間差加算器の動作の一例を説明するためのタイミング図である。
図4の時間差加算器の動作の他の例を説明するためのタイミング図である。
本発明の第2実施形態に係る時間差加算器を示すブロック図である。
図12の時間差加算器の動作の一例を説明するためのタイミング図である。
本発明の第3実施形態に係る時間差加算器を示すブロック図である。
図14の時間差加算器に含まれた時間レジスタの一例を示す回路図である。
図14の時間差加算器に含まれた制御部の一例を示す回路図である。
図15の時間レジスタの動作を説明するためのタイミング図である。
図14の時間差加算器に含まれた時間レジスタの他の例を示す回路図である。
図14の時間差加算器の動作の一例を説明するためのタイミング図である。
本発明の第4実施形態に係る時間差加算器を示すブロック図である。
本発明の第5実施形態に係る時間差累算器を示す図面である。
本発明の第5実施形態に係る時間差累算器を示すブロック図である。
本発明の第6実施形態に係る時間差累算器を示すブロック図である。
図23の時間差累算器に含まれた遅延部の一例を示す回路図である。
図24の遅延部に含まれたトランジスタの配置の一例を説明するための図面である。
本発明の第7実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。
図26のシグマ−デルタタイムデジタル変換器で遂行されるノイズシェーピングを説明するための図面である。
図26のシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の一例を示すブロック図である。
図26のシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の他の例を示すブロック図である。
図26のシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の一例を示すブロック図である。
図26のシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の他の例を示すブロック図である。
本発明の第8実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。
本発明の第9実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。
図33のシグマ−デルタタイムデジタル変換器の一例を示すブロック図である。
図33のシグマ−デルタタイムデジタル変換器の他の例を示すブロック図である。
本発明の第10実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。
本発明の第11実施形態に係るデジタル位相ロックループを示すブロック図である。
本発明の第12実施形態に係るシグマ−デルタタイムデジタル変換器を含むアナログデジタル変換器を示すブロック図である。
本発明の第13実施形態に係るシグマ−デルタタイムデジタル変換器を含むセンサを示すブロック図である。
本発明の第14実施形態に係るデジタル位相ロックループを含む集積回路を示すブロック図である。
本発明の第15実施形態に係るデジタル位相ロックループを含む送受信器を示すブロック図である。
本発明の第16実施形態に係るデジタル位相ロックループを含むメモリ装置を示すブロック図である。
本発明の第17実施形態に係るデジタル位相ロックループをモバイルシステムに応用した例を示すブロック図である。
本発明の第18実施形態に係るデジタル位相ロックループをコンピューティングシステムに応用した例を示すブロック図である。

発明を実施するための最良の形態

0050

本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。

0051

本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解するべきである。

0052

本明細書において、「第1」、「第2」等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は1つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第1構成要素は第2構成要素と命名することができ、同様に第2構成要素も第1構成要素と命名することができる。

0053

ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、または接続されていたりすることを意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、即ち、「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。

0054

本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、1つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。

0055

また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。

0056

以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一または類似する参照符号を使用する。

0057

(第1実施形態)
図1は本発明の実施形態に係る時間差加算器を示す図面であり、図2及び図3図1の時間差加算器で遂行される時間差加算の恒等元及び逆元を示す図面である。

0058

図1を参照すれば、時間差加算器100は、第1入力信号SIN1、第2入力信号SIN2、第3入力信号SIN3、及び第4入力信号SIN4に応答して第1出力信号SOUT1及び第2出力信号SOUT2を生成する。時間差加算器100は、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1、及び、第3入力信号SIN3と第4入力信号SIN4との間の第2時間差TD2を加算することによって、第1時間差TD1と第2時間差TD2との和に相当する時間差(TD1+TD2)を有する第1出力信号SOUT1及び第2出力信号SOUT2を出力する。

0059

図2及び図3に示したように、任意の時間差TDを有する信号に対して時間差加算器100で遂行される時間差加算(例えば、演算子「+」)の恒等元及び逆元を定義することができる。即ち、任意の時間差TDを有する信号に対して、式(1)を満足する時間差加算の恒等元「0」が存在する。
TD+0=0+TD=TD ・・・・・(1)

0060

また、任意の時間差TDを有する信号に対する時間差加算で、式(2)を満足する任意の時間差TDの逆元(−TD)が存在する。
TD+(−TD)=(−TD)+TD=0 ・・・・・(2)
このように、本発明の第1実施形態に係る時間差加算器100は、任意の時間差TDを有する信号が閉じられている時間差加算を遂行できる。

0061

一方、半導体装置に対するデザインルールが減少することによって、電源電圧、及び/または、動作電圧が低くなり、これに従って、電圧ドメインでの信号対雑音比が減少している。しかし、電源電圧、及び/または、動作電圧が低くなることによって、電圧信号のローレベルからハイレベルへの遷移時間、または、ハイレベルからローレベルへの遷移時間は減少する。これに従って、時間ドメインでの信号対雑音比を増加することができる。従って、低い電源電圧環境において、電子回路及び装置は、時間ドメインで信号処理を遂行することによって性能を向上させることができる。即ち、低い電源電圧環境において、本発明の第1実施形態に係る時間差加算器100、及び/または、時間差累算器が時間ドメインで信号処理を遂行することによって時間差加算器100、及び/または、時間差累算器を含む多様な電子回路及び装置の性能を向上することができる。

0062

図4は本発明の第1実施形態に係る時間差加算器を示すブロック図である。

0063

図4を参照すれば、時間差加算器200aは、第1レジスタ部210a及び第2レジスタ部250aを含む。

0064

第1レジスタ部210aは、第1入力信号SIN1及び第2入力信号SIN2を受信し、アウェイク信号SAWK、または、トリガ(trigger)信号に応答して第1出力信号SOUT1を生成する。第1レジスタ部210aは、第1オフセット遅延器220及び第1時間レジスタ230を含むことができる。第1オフセット遅延器220は、第2入力信号SIN2をオフセット時間ほど遅延させて第1ホールド信号SHLD1を生成することができる。第1時間レジスタ230は、第1入力信号SIN1を受信する第1入力端子IN1、第1ホールド信号SHLD1を受信する第1ホールド端子HLD1、アウェイク信号SAWKを受信する第1アウェイク端子AWK1、及び第1出力信号SOUT1を出力する第1出力端子OUT1を有することができる。

0065

第2レジスタ部250aは、第3入力信号SIN3及び第4入力信号SIN4を受信して、アウェイク信号SAWKに応答して第2出力信号SOUT2を生成する。第2レジスタ部250aは第2オフセット遅延器260及び第2時間レジスタ270を含むことができる。第2オフセット遅延器260は、第3入力信号SIN3をオフセット時間ほど遅延させて第2ホールド信号SHLD2を生成することができる。第2時間レジスタ270は、第4入力信号SIN4を受信する第2入力端子IN2、第2ホールド信号SHLD2を受信する第2ホールド端子HLD2、アウェイク信号SAWKを受信する第2アウェイク端子AWK2、及び第2出力信号SOUT2を出力する第2出力端子OUT2を有することができる。

0066

アウェイク信号SAWKは、外部の回路または装置で受信されたり、または、時間差加算器200aがアウェイク信号SAWKを生成する回路を含んだりすることができる。例えば、時間差加算器200aは、第1入力信号SIN1、第2入力信号SIN2、第3入力信号SIN3、または第4入力信号SIN4のうち、いずれか1つの信号を遅延または反転させてアウェイク信号SAWKを生成することができる。

0067

第1時間レジスタ230は、アウェイク信号SAWKに応答して、アウェイク信号SAWKが有するアウェイク信号上昇エッジから、ディスチャージ時間からオフセット時間が減算され、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差が減算された時間の後、第1出力信号上昇エッジを有する第1出力信号SOUT1を出力することができる。即ち、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差は、ディスチャージ時間からオフセット時間が減算され、第1時間差がさらに減算された時間に相当することができる。

0068

また、第2時間レジスタ270は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間からオフセット時間が減算されて第3入力信号SIN3と第4入力信号SIN4との間の第2時間差が加算された時間の後、第2出力信号上昇エッジを有する第2出力信号SOUT2を出力することができる。即ち、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差は、ディスチャージ時間からオフセット時間が減算され、第2時間差が加算された時間に相当することができる。

0069

第1オフセット遅延器220のオフセット時間と第2オフセット遅延器260のオフセット時間を、実質的に同一とすることもできる。オフセット時間は時間差加算器200aに入力される時間差の範囲に相当するように設定される。例えば、オフセット時間は、時間差加算器200aに入力される負の時間差の最大値以上と設定される。

0070

また、第1時間レジスタ230のディスチャージ時間と第2時間レジスタ270のディスチャージ時間は、実質的に同一とすることもできる。一方、ディスチャージ時間は、第1時間レジスタ230及び第2時間レジスタ270の各々に含まれたキャパシタのキャパシタンスによって決定されることができ、第1時間レジスタ230に含まれたキャパシタのキャパシタンスと第2時間レジスタ270に含まれたキャパシタのキャパシタンスは実質的に同一とすることもできる。ディスチャージ時間は、オフセット時間及び時間差加算器200aに入力される時間差の範囲に相当するように設定することができる。例えば、ディスチャージ時間は、オフセット時間と時間差加算器200aに入力される正の時間差の最大値の和以上と設定される。また、実施形態に従って、ディスチャージ時間は、第1入力信号SIN1、第2入力信号SIN2、第3入力信号SIN3、第4入力信号SIN4のうち、いずれか1つのパルス幅より小さくなるように設定することができる。

0071

第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、第2出力信号上昇エッジが発生する時間から第1出力信号上昇エッジが発生する時間を減算した時間として、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差から、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差が減算された時間に相当する。従って、第1オフセット遅延器220及び第2オフセット遅延器260が実質的に同じオフセット時間を有し、第1時間レジスタ230及び第2時間レジスタ270が実質的に同じディスチャージ時間を有するので、第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、第1時間差と第2時間差との和に相当することができる。

0072

このように、本発明の第1実施形態に係る時間差加算器200aは、第1時間差と第2時間差との和に相当する時間差を有する第1出力信号SOUT1及び第2出力信号SOUT2を出力することができる。

0073

第1レジスタ部210aの少なくとも一部の構成要素、例えば、トランジスタと第2レジスタ部250aの少なくとも一部の構成要素、例えば、トランジスタは、互いに交互に配置することができる。これに従って、工程、電圧、温度などの変化にも第1レジスタ部210aと第2レジスタ部250aとの間のミスマッチが最小化される。

0074

図5図4の時間差加算器に含まれた時間レジスタの一例を示す回路図である。

0075

図5を参照すれば、時間レジスタ300aは、第1インバータ310、インバータ制御部320a、キャパシタ330、及び出力部340を含む。第1実施形態において、図4の第1時間レジスタ230及び第2時間レジスタ270は、時間レジスタ300aとともに具現することができる。例えば、時間レジスタ300aが図4の第1時間レジスタ230の場合、入力信号SINは、図4の第1入力信号SIN1であり、ホールド信号SHLDは、図4の第1ホールド信号SHLD1であり、出力信号SOUTは、図4の第1出力信号SOUT1であることができる。また、時間レジスタ300aが図4の第2時間レジスタ270の場合、入力信号SINは図4の第4入力信号SIN4であり、ホールド信号SHLDは図4の第2ホールド信号SHLD2であり、出力信号SOUTは図4の第2出力信号SOUT2であることができる。

0076

第1インバータ310は入力信号SINを反転させる。第1インバータ310は、第1PMOSトランジスタP1及び第1NMOSトランジスタN1を含むことができる。第1PMOSトランジスタP1は、入力信号SINが印加されるゲート、インバータ制御部320aを通じて電源電圧に接続されたソース、及び中間ノードNMIDに接続されたドレーンを含むことができる。また、第1NMOSトランジスタN1は、入力信号SINが印加されるゲート、インバータ制御部320aを通じて接地電圧に接続されたソース、及び中間ノードNMIDに接続されたドレーンを含むことができる。

0077

インバータ制御部320aは、ホールド信号SHLDに応答して第1インバータ310を非活性化させ、アウェイク信号SAWKに応答して第1インバータ310を活性化させることができる。インバータ制御部320aは、第2PMOSトランジスタP2、第2NMOSトランジスタN2、D−フリップフロップ323、及び選択器321を含むことができる。

0078

第2PMOSトランジスタP2は、電源電圧と第1PMOSトランジスタP1との間に接続される。例えば、第2PMOSトランジスタP2は、D−フリップフロップ323の出力端子Qに接続されたゲート、電源電圧に接続されたソース、及び第1PMOSトランジスタP1のソースに接続されたドレーンを含むことができる。第2NMOSトランジスタN2は、接地電圧と第1NMOSトランジスタN1との間に接続される。例えば、第2NMOSトランジスタN2は、D−フリップフロップ323の反転出力端子/Qに接続されたゲート、接地電圧に接続されたソース、及び第1NMOSトランジスタN1のソースに接続されたドレーンを含むことができる。第2PMOSトランジスタP2及び第2NMOSトランジスタN2は、電源または、接地電圧と第1インバータ310の接続を制御することができる。例えば、第2PMOSトランジスタP2及び第2NMOSトランジスタN2がターンオンされると、第1インバータ310が電源電圧または、接地電圧に電気的に接続され、第2PMOSトランジスタP2及び第2NMOSトランジスタN2がターンオフされると、第1インバータ310が電源電圧または、接地電圧から電気的に遮断される。

0079

D−フリップフロップ323は、第2PMOSトランジスタP2のゲートに接続された出力端子Q、第2NMOSトランジスタN2のゲートに接続された反転出力端子/Q、反転出力端子/Qに接続されたデータ端子D、及び選択器321の出力信号が印加されるクロック端子を含むことができる。一方、データ端子Dに反転出力端子/Qが接続されるので、D−フリップフロップ323の出力端子Qで出力される出力信号及び反転出力端子/Qで出力される反転出力信号は、クロック端子に印加される選択器321の出力信号が上昇エッジを有する時間ごとに、トグルすることができる。

0080

選択器321は、反転出力端子/Qで出力される反転出力信号に応答してクロック端子にホールド信号SHLD、または、アウェイク信号SAWKを選択的に出力することができる。例えば、選択器321は、マルチプレクサで具現することができる。マルチプレクサは、ホールド信号SHLDを受信する第1入力端子、アウェイク信号SAWKを受信する第2入力端子、反転出力信号を選択信号として受信する選択端子、及び選択信号に応答してホールド信号SHLD、または、アウェイク信号SAWKを選択的に出力する出力端子を含むことができる。

0081

キャパシタ330は、第1インバータ310の出力信号に応答して充電または放電される。また、キャパシタ330は中間ノードNMIDに接続された第1端子及び接地電圧に接続された第2端子を有することができる。例えば、第1インバータ310の出力信号がロジックハイレベルを有する場合、即ち、第1PMOSトランジスタP1及び第2PMOSトランジスタP2がターンオンされた場合、キャパシタ330の第1端子は、第1PMOSトランジスタP1及び第2PMOSトランジスタP2を通じて電源電圧に電気的に接続され、キャパシタ330を充電することができる。また、第1インバータ310の出力信号がロジックローレベルを有する場合、即ち、第1NMOSトランジスタN1及び第2NMOSトランジスタN2がターンオンされた場合、キャパシタ330の第1端子は、第1NMOSトランジスタN1及び第2NMOSトランジスタN2を通じて接地電圧に電気的に接続され、キャパシタ330を放電することができる。

0082

出力部340は、キャパシタ330の電圧、即ち、中間ノードNMIDの電圧に基づいて出力信号SOUTを生成することができる。例えば、出力部340は、第2インバータ340を含むことができる。第2インバータ340は、第3PMOSトランジスタP3及び第3NMOSトランジスタN3を含むことができる。例えば、第3PMOSトランジスタP3は、中間ノードNMIDに接続されたゲート、電源電圧に接続されたソース、及び出力信号SOUTが出力されるドレーンを含むことができる。また、第3NMOSトランジスタN3は、中間ノードNMIDに接続されたゲート、接地電圧に接続されたソース、及び出力信号SOUTが出力されるドレーンを含むことができる。第2インバータ340は、キャパシタ330の電圧が、所定のしきい電圧以下の時、ロジックハイレベルを有する出力信号SOUTを出力することができる。即ち、キャパシタ330の電圧が第3PMOSトランジスタP3のしきい電圧以下の時、第3PMOSトランジスタP3がターンオンされ、第2インバータ340はロジックハイレベルを有する出力信号SOUTを出力することができる。

0083

キャパシタ330は、入力信号SINとホールド信号SHLD間の時間差に相当する時間の間に放電されることによって、入力信号SINとホールド信号SHLDとの間の時間差に対する情報を保存することができる。即ち、キャパシタ330の放電が入力信号SINが有する入力信号上昇エッジに応答して始まり、キャパシタ330の放電がホールド信号SHLDが有するホールド信号上昇エッジに応答して中止されることによって、キャパシタ330は入力信号SINとホールド信号SHLDとの間の時間差に相当する時間の間に放電される。また、キャパシタ330の放電は、アウェイク信号上昇エッジに応答して再開にされる。これによって、キャパシタ330の電圧は、アウェイク信号上昇エッジから所定の時間の後、所定のしきい電圧、例えば、第3PMOSトランジスタP3のしきい電圧以下よりも低くなることができ、所定の時間は、入力信号SINとホールド信号SHLDとの間の時間差により決定される。例えば、時間差が増加する場合、所定の時間は減少し、時間差が減少する場合、所定の時間は増加することができる。また、出力部340は、キャパシタ330の電圧が所定のしきい電圧以下よりも低くなる時、ロジックハイレベルを有する出力信号SOUTを出力することができる。これに従って、出力信号SOUTは、アウェイク信号上昇エッジから時間差によって決定される所定の時間の後、出力信号上昇エッジを有することができる。即ち、出力信号上昇エッジを有する時刻は、入力信号SINとホールド信号SHLDとの間の時間差により決定される。

0084

例えば、第1インバータ310は、キャパシタ330の放電が始まるように、入力信号上昇エッジに応答してキャパシタ330を接地電圧に電気的に接続することができる。この後、インバータ制御部320aは、キャパシタ330の放電が中止できるように、ホールド信号上昇エッジに応答して第1インバータ310を非活性化させることができる。続いて、インバータ制御部320aは、キャパシタ330の放電が再開できるように、アウェイク信号上昇エッジに応答して第1インバータ310を活性化させることができる。キャパシタ330の放電が再開された後、キャパシタ330の電圧、即ち、中間ノードNMIDの電圧が所定のしきい電圧以下よりも低くなる時、出力部340はロジックハイレベルを有する出力信号SOUTを出力することができる。

0085

これに従って、時間レジスタ300aはアウェイク信号SAWKに応答して入力信号SINとホールド信号SHLDとの間の時間差により決定される時刻で出力信号上昇エッジを有する出力信号SOUTを出力することができる。

0086

図6図5の時間レジスタの動作を説明するためのタイミング図である。

0087

図5及び図6を参照すれば、第1インバータ310は入力信号上昇エッジに応答してロジックローレベルの出力信号を出力することができる。一方、入力信号SINが入力信号上昇エッジを有する間、D−フリップフロップ323は出力端子Qでロジックローレベルの出力信号を出力し、反転出力端子/Qでロジックハイレベルの反転出力信号を出力することができる。これに従って、第1NMOSトランジスタN1が入力信号上昇エッジに応答してターンオンされ、第2NMOSトランジスタN2がロジックハイレベルの反転出力信号に応答してターンオンされる。第1NMOSトランジスタN1及び第2NMOSトランジスタN2がターンオンされると、中間ノードNMID、即ち、キャパシタ330の第1端子は、第1NMOSトランジスタN1及び第2NMOSトランジスタN2を通じて接地電圧に接続され、キャパシタ330を放電することができる。このように、入力信号上昇エッジに応答してキャパシタ330が放電され、キャパシタ330の電圧、即ち、中間ノードNMIDの電圧V_NMIDを減少することができる。

0088

インバータ制御部320aは、ホールド信号上昇エッジに応答して第1インバータ310を非活性化させる。例えば、選択器321は、反転出力端子/Qで出力されたロジックハイレベルの反転出力信号に応答してクロック端子にホールド信号SHLDを出力し、D−フリップフロップ323は出力端子Qでロジックハイレベルの出力信号を出力し、反転出力端子/Qでロジックローレベルの反転出力信号を出力することができる。これに従って、第2PMOSトランジスタP2がロジックハイレベルの出力信号に応答してターンオフされ、第2NMOSトランジスタN2がロジックローレベルの反転出力信号に応答してターンオフできる。第2NMOSトランジスタN2がターンオフされると、キャパシタ330の放電が中止される。これに従って、ホールド信号上昇エッジに応答してキャパシタ330の放電が中止され、キャパシタ330の電圧、即ち、中間ノードNMIDの電圧V_NMIDの減少が中止される。

0089

インバータ制御部320aは、アウェイク信号上昇エッジに応答して第1インバータ310を活性化させる。例えば、選択器321は、反転出力端子/Qで出力されたロジックローレベルの反転出力信号に応答してクロック端子にアウェイク信号SHLDを出力し、D−フリップフロップ323は、出力端子Qでロジックローレベルの出力信号を出力し、反転出力端子/Qでロジックハイレベルの反転出力信号を出力することができる。これに従って、第2PMOSトランジスタP2がロジックローレベルの出力信号に応答してターンオンされ、第2NMOSトランジスタN2がロジックハイレベルの反転出力信号に応答してターンオンできる。また、第1NMOSトランジスタN1は、ロジックハイレベルの入力信号SINに応答してターンオンできる。第1NMOSトランジスタN1及び第2NMOSトランジスタN2がターンオンされると、中間ノードNMIDは、第1NMOSトランジスタN1及び第2NMOSトランジスタN2を通じて接地電圧に接続され、キャパシタ330の放電を再開することができる。このように、アウェイク信号上昇エッジに応答してキャパシタ330の放電が再開され、キャパシタ330の電圧、即ち、中間ノードNMIDの電圧V_NMIDをまた減少することができる。

0090

出力部340はキャパシタ330の電圧、即ち、中間ノードNMIDの電圧V_NMIDに基づいて出力信号SOUTを出力する。出力部340は、中間ノードNMIDの電圧V_NMIDが所定のしきい電圧VTH以下の場合、ロジックハイレベルの出力信号SOUTを出力することができる。例えば、しきい電圧VTHは、第3PMOSトランジスタP3のしきい電圧でありうる。即ち、中間ノードNMIDの電圧V_NMIDが第3PMOSトランジスタP3のしきい電圧以下よりも低くなる場合、第3PMOSトランジスタP3がターンオンされ、出力信号SOUTはロジックハイレベルを有することができる。

0091

一方、出力信号SOUTは、アウェイク信号上昇エッジから、所定のディスチャージ時間Tdisから入力信号SINとホールド信号SHLDとの間の時間差TD+Toffが減算された時間(Tdis−TD−Toff)の後、出力信号上昇エッジを有することができる。例えば、入力信号SINが図4の第1入力信号SIN1であり、ホールド信号SHLDが図4の第1オフセット遅延器220から出力された第1ホールド信号SHLD1の場合、入力信号SINとホールド信号SHLDとの間の時間差TD+Toffは、第1入力信号SIN1と第2入力信号SIN2との間の時間差TDと第1オフセット遅延器220のオフセット時間Toffとの和に相当することができる。この場合、出力信号SOUTは、アウェイク信号上昇エッジからディスチャージ時間Tdisにおいて、第1入力信号SIN1と第2入力信号SIN2との間の時間差TDと、第1オフセット遅延器220のオフセット時間Toffとが減算された時間(Tdis−TD−Toff)の後に出力信号上昇エッジを有することができる。

0092

ここで、ディスチャージ時間Tdisは、キャパシタ330の電圧、即ち、中間ノードNMIDの電圧V_NMIDがハイレベルから所定のしきい電圧VTH以下に減少する時までの時間として、第1及び第2NMOSトランジスタN1、N2の電流駆動能力及びキャパシタ330のキャパシタンスにより決定される。即ち、第1及び第2NMOSトランジスタN1、N2の電流駆動能力が一定の場合、ディスチャージ時間Tdisはキャパシタ330のキャパシタンスによって決定される。一方、図4の第1時間レジスタ230に含まれたキャパシタと図4の第2時間レジスタ270に含まれたキャパシタが実質的に同じキャパシタンスを有することによって、第1時間レジスタ230及び第2時間レジスタ270は、実質的に同じディスチャージ時間Tdisを有することができる。また、図4の第1オフセット遅延器220と第2オフセット遅延器260は、実質的に同じオフセット時間Toffを有することができる。

0093

これに従って、図4の第1出力信号SOUT1と第2出力信号SOUT2との間の時間差、即ち、第1出力信号SOUT1が第1出力信号上昇エッジを有する時刻と第2出力信号SOUT2が第2出力信号上昇エッジを有する時刻との間の差は、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差、及び、第3入力信号SIN3と第4入力信号SIN4との間の第2時間差によって決定することができる。

0094

出力部340からロジックハイレベルの出力信号SOUTが出力された後、第1インバータ310は、入力信号SINが有する入力信号下降エッジに応答してロジックローレベルの出力信号を出力することができる。例えば、第1PMOSトランジスタP1が入力信号下降エッジに応答してターンオンされ、第2PMOSトランジスタP2がロジックローレベルの反転出力信号に応答してターンオンできる。第1PMOSトランジスタP1及び第2PMOSトランジスタP2がターンオンされると、中間ノードNMID、即ち、キャパシタ330の第1端子は、第1PMOSトランジスタP1及び第2PMOSトランジスタP2を通じて電源電圧に接続され、キャパシタ330は、また充電される。他の実施形態において、アウェイク信号SAWKは、入力信号SINの反転信号であり、入力信号SINと第1インバータ310との間に、入力信号下降エッジを有しても第1インバータ310に一定時間の間にロジックハイレベルの入力信号を印加するための論理ゲートが位置することができる。この場合、第1インバータ310は論理ゲートの出力信号に応答してキャパシタ330を充電することができる。

0095

図7図4の時間差加算器に含まれた時間レジスタの他の例を示す回路図である。

0096

図7を参照すれば、時間レジスタ300bは、第1インバータ310、インバータ制御部320b、キャパシタ330、及び出力部340を含む。時間レジスタ300bは、インバータ制御部320bに含まれた選択器325、327、329の構成及び動作を除いて図5の時間レジスタ300aと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。

0097

インバータ制御部320bは、ホールド信号SHLDに応答して第1インバータ310を非活性化させ、アウェイク信号SAWKに応答して第1インバータ310を活性化させることができる。インバータ制御部320bは、第2PMOSトランジスタP2、第2NMOSトランジスタN2、D−フリップフロップ323、及び選択器325、327、329を含むことができる。

0098

選択器325、327、329はロジックゲート325、327、329で具現することができる。例えば、選択器325、327、329は第1ANDゲート325、第2ANDゲート327及びORゲート329を含むことができる。第1ANDゲート325は、ホールド信号SHLD及び反転出力端子/Qから出力された反転出力信号にAND演算を遂行できる。第2ANDゲート327は、アウェイク信号SAWK及び出力端子Qから出力された出力信号にAND演算を遂行できる。また、ORゲート329は、第1ANDゲート325の出力信号及び第2ANDゲート327の出力信号にOR演算を遂行できる。反転出力信号がロジックハイレベルを有し、出力信号がロジックローレベルを有する場合、ロジックゲート325、327、329は、ホールド信号SHLDを出力し、反転出力信号がロジックローレベルを有し、出力信号がロジックハイレベルを有する場合、ロジックゲート325、327、329は、アウェイク信号SAWKを出力することができる。

0099

図8図4の時間差加算器に含まれた時間レジスタのまた他の例を示す回路図である。

0100

図8を参照すれば、時間レジスタ300cは、第1インバータ310、インバータ制御部320c、キャパシタ330、及び出力部340を含む。時間レジスタ300cは、インバータ制御部320cに含まれた選択器P4、N4、P5、N5の構成及び動作を除いて、図5の時間レジスタ300aと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。

0101

インバータ制御部320cは、ホールド信号SHLDに応答して第1インバータ310を非活性化させ、アウェイク信号SAWKに応答して第1インバータ310を活性化させることができる。インバータ制御部320cは、第2PMOSトランジスタP2、第2NMOSトランジスタN2、D−フリップフロップ323、及び選択器P4、N4、P5、N5を含むことができる。

0102

選択器P4、N4、P5、N5は、伝送ゲートP4、N4、P5、N5で具現することができる。例えば、選択器P4、N4、P5、N5は、第1伝送ゲートP4、N4、及び、第2伝送ゲートP5、N5を含むことができる。第1伝送ゲートP4、N4は、反転出力端子/Qから出力された反転出力信号がロジックハイレベルを有し、出力端子Qから出力された出力信号がロジックローレベルを有する場合、ホールド信号SHLDを出力することができる。第1伝送ゲートP4、N4は、出力端子Qに接続されたゲートを有する第4PMOSトランジスタP4、及び反転出力端子/Qに接続されたゲートを有する第4NMOSトランジスタN4を含むことができる。

0103

第2伝送ゲートP5、N5は、反転出力端子/Qで出力された反転出力信号がロジックローレベルを有し、出力端子Qから出力された出力信号がロジックハイレベルを有する場合、アウェイク信号SAWKを出力することができる。第2伝送ゲートP5、N5は、反転出力端子/Qに接続されたゲートを有する第5PMOSトランジスタP5、及び出力端子Qに接続されたゲートを有する第5NMOSトランジスタN5を含むことができる。

0104

図9図4の時間差加算器に含まれた時間レジスタのまた他の例を示す回路図である。

0105

図9を参照すれば、時間レジスタ300dは、第1インバータ310、インバータ制御部320、キャパシタ330、及び出力部350を含む。時間レジスタ300dは、出力部350の構成及び動作を除いて図5の時間レジスタ300aと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。実施形態に従って、インバータ制御部320は、図5のインバータ制御部320a、図7のインバータ制御部320b、図8のインバータ制御部320c、または、これと類似する構成のインバータ制御部で具現することができる。

0106

出力部350はキャパシタ330の電圧、即ち、中間ノードNMIDの電圧に基づいて出力信号SOUTを生成することができる。例えば、出力部350は比較器350を含むことができる。比較器350は、基準電圧VREFを受信する非反転入力端子、キャパシタ330の電圧を受信する反転入力端子、及び出力信号SOUTを出力する出力端子を含むことができる。比較器350は、基準電圧VREFがキャパシタ330の電圧より高い場合、即ち、キャパシタ330の電圧が基準電圧VREF以下よりも低くなる場合、ロジックハイレベルの出力信号SOUTを生成することができる。実施形態に従って、基準電圧VREFは、外部の回路または装置で受信されるか、または、時間レジスタ300dが基準電圧VREFを生成する回路を含むことができる。基準電圧VREFは、電源電圧より低くすることもできる。例えば、基準電圧VREFは電源電圧の約0.2倍とすることもできる。

0107

図10図4の時間差加算器の動作の一例を説明するためのタイミング図である。図10には第1入力信号SIN1及び第2入力信号SIN2が正の第1時間差TD1を有し、第3入力信号SIN3、及び第4入力信号SIN4が正の第2時間差TD2を有する例が図示されている。

0108

図4及び図10を参照すれば、第1入力信号SIN1は、第1時間レジスタ230の第1入力端子IN1に印加され、第2入力信号SIN2は、第1オフセット遅延器220によってオフセット時間Toffほど遅れて第1ホールド信号SHLD1として第1時間レジスタ230の第1ホールド端子HLD1に印加される。これによって、第1入力信号SIN1及び第1ホールド信号SHLD1は、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1とオフセット時間Toffとの和に相当する時間差(TD1+Toff)を有することができる。

0109

第4入力信号SIN4は第2時間レジスタ270の第2入力端子IN2に印加され、第3入力信号SIN3は第2オフセット遅延器260によってオフセット時間Toffほど遅れて第2ホールド信号SHLD2として第2時間レジスタ270の第2ホールド端子HLD2に印加される。これによって、第4入力信号SIN4及び第2ホールド信号SHLD2は、オフセット時間Toffから、第3入力信号SIN1と第4入力信号SIN2との間の第2時間差TD2が減算された時間に相当する時間差(−TD2+Toff)を有することができる。

0110

第1時間レジスタ230は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Tdisから第1入力信号SIN1と第1ホールド信号SHLD1との間の時間差(TD1+Toff)が減算された時間(Tdis−TD1−Toff)の後、第1出力信号上昇エッジを有する第1出力信号SOUT1を出力することができる。即ち、アウェイク信号SAWK及び第1出力信号SOUT1は、ディスチャージ時間Tdisから、第1入力信号SIN1と第1ホールド信号SHLD1との間の時間差(TD1+Toff)が減算された時間に相当する時間差(Tdis−TD1−Toff)を有することができる。

0111

第2時間レジスタ270は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Tdisから第4入力信号SIN4と第2ホールド信号SHLD2との間の時間差(−TD2+Toff)が減算された時間(Tdis+TD2−Toff)の後、第2出力信号上昇エッジを有する第2出力信号SOUT2を出力することができる。即ち、アウェイク信号SAWK及び第2出力信号SOUT2は、ディスチャージ時間Tdisから、第4入力信号SIN4と第2ホールド信号SHLD2との間の時間差(−TD2+Toff)が減算された時間に相当する時間差(Tdis+TD2−Toff)を有することができる。

0112

一方、第1オフセット遅延器220と第2オフセット遅延器260は、実質的に同じオフセット時間Toffを有し、第1時間レジスタ230と第2時間レジスタ270は、実質的に同じディスチャージ時間Tdisを有することができる。これに従って、第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差(Tdis+TD2−Toff)から、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差(Tdis−TD1−Toff)が減算された時間((Tdis+TD2−Toff)−(Tdis−TD1−Toff)=TD2+TD1)に相応し、従って、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1及び第3入力信号SIN3と第4入力信号SIN4との間の第2時間差TD2の和(TD1+TD2)に相当することができる。

0113

このように、本発明の一実施形態に係る時間差加算器200aは、入力信号SIN1、SIN2、SIN3、SIN4間の時間差TD1、TD2を正確に加算することができる。

0114

図11は、図4の時間差加算器の動作の他の例を説明するためのタイミング図である。図11には第1入力信号SIN1及び第2入力信号SIN2が、負の第1時間差(−TD1)を有し、第3入力信号SIN3及び第4入力信号SIN4が、負の第2時間差(−TD2)を有する例が図示されている。

0115

図4及び図11を参照すれば、第1入力信号SIN1は第1時間レジスタ230の第1入力端子IN1に印加され、第2入力信号SIN2は第1オフセット遅延器220によってオフセット時間Toffほど遅れて第1ホールド信号SHLD1として第1時間レジスタ230の第1ホールド端子HLD1に印加される。これに従って、第1入力信号SIN1及び第1ホールド信号SHLD1は、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差(−TD1)とオフセット時間Toffの和に相当する時間差(−TD1+Toff)を有することができる。

0116

第4入力信号SIN4は、第2時間レジスタ270の第2入力端子IN2に印加され、第3入力信号SIN3は第2オフセット遅延器260によりオフセット時間Toffほど遅れて第2ホールド信号SHLD2として第2時間レジスタ270の第2ホールド端子HLD2に印加される。これに従って、第4入力信号SIN4及び第2ホールド信号SHLD2はオフセット時間Toffから、第3入力信号SIN1と第4入力信号SIN2との間の第2時間差(−TD2)が減算された時間に相当する時間差(TD2+Toff)を有することができる。

0117

第1時間レジスタ230は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Tdisから第1入力信号SIN1と第1ホールド信号SHLD1との間の時間差(−TD1+Toff)が減算された時間(Tdis+TD1−Toff)の後、第1出力信号上昇エッジを有する第1出力信号SOUT1を出力することができる。即ち、アウェイク信号SAWK及び第1出力信号SOUT1は、ディスチャージ時間Tdisから、第1入力信号SIN1と第1ホールド信号SHLD1との間の時間差(−TD1+Toff)が減算された時間に相当する時間差(Tdis+TD1−Toff)を有することができる。

0118

第2時間レジスタ270は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Tdisから第4入力信号SIN4と第2ホールド信号SHLD2との間の時間差(TD2+Toff)が減算された時間(Tdis−TD2−Toff)の後、第2出力信号上昇エッジを有する第2出力信号SOUT2を出力することができる。即ち、アウェイク信号SAWK及び第2出力信号SOUT2は、ディスチャージ時間Tdisから第4入力信号SIN4と第2ホールド信号SHLD2との間の時間差(TD2+Toff)が減算された時間に相当する時間差(Tdis−TD2−Toff)を有することができる。

0119

一方、第1オフセット遅延器220と第2オフセット遅延器260は実質的に同じオフセット時間Toffを有し、第1時間レジスタ230と第2時間レジスタ270は実質的に同じディスチャージ時間Tdisを有することができる。これに従って、第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差(Tdis−TD2−Toff)から、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差(Tdis+TD1−Toff)が減算された時間((Tdis−TD2−Toff)−(Tdis+TD1−Toff)=−TD2−TD1)に相応し、よって、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差(−TD1)及び第3入力信号SIN3と第4入力信号SIN4との間の第2時間差(−TD2)の和(−TD1−TD2)に相当することができる。

0120

このように、本発明の一実施形態に係る時間差加算器200aは、入力信号SIN1、SIN2、SIN3、SIN4間の時間差TD1、TD2を正確に加算することができる。

0121

一方、図10及び図11には第1入力信号上昇エッジと第2入力信号上昇エッジとの間の第1時間差、及び、第3入力信号SIN3が有する第3入力信号上昇エッジと第4入力信号SIN4が有する第4入力信号上昇エッジとの間の第2時間差を加算して、第1時間差と第2時間差との和に相当する時間差を有する第1出力信号SOUT1及び第2出力信号SOUT2を生成する時間差加算器の時間差加算の例が図示されているが、時間差加算器は第1入力信号SIN1が有する第1入力信号下降エッジと第2入力信号SIN2が有する第2入力信号下降エッジとの間の第3時間差、及び、第3入力信号SIN3が有する第3入力信号下降エッジと第4入力信号SIN4が有する第4入力信号下降エッジとの間の第4時間差を加算して第3時間差と第4時間差との和に相当する時間差を有する第1出力信号SOUT1、並びに、第2出力信号SOUT2を生成することができる。また、他の実施形態において、時間差加算器は上昇エッジに対する時間差加算及び下降エッジに対する時間差加算を全部遂行できる。

0122

(第2実施形態)
図12は本発明の第2実施形態に係る時間差加算器を示すブロック図である。

0123

図12を参照すれば、時間差加算器200bは、第1レジスタ部210b及び第2レジスタ部250bを含む。時間差加算器200bは、図4の時間差加算器200aと比較して、図4の第1オフセット遅延器220及び第2オフセット遅延器260を含めないことができる。実施形態に従って、時間差加算器200bには正の時間差を有する第1入力信号SIN1及び第2入力信号SIN2が印加され、負の時間差を有する第3入力信号SIN3及び第4入力信号SIN4が印加される。

0124

第1レジスタ部210bは、第1入力信号SIN1及び第2入力信号SIN2を受信し、アウェイク信号SAWKに応答して第1出力信号SOUT1を生成する。第1レジスタ部210bは、第1時間レジスタ230を含むことができる。第1時間レジスタ230は、第1入力信号SIN1を受信する第1入力端子IN1、第2入力信号SIN2を受信する第1ホールド端子HLD1、アウェイク信号SAWKを受信する第1アウェイク端子AWK1、及び第1出力信号SOUT1を出力する第1出力端子OUT1を有することができる。

0125

第2レジスタ部250bは、第3入力信号SIN3、及び第4入力信号SIN4を受信し、アウェイク信号SAWKに応答して第2出力信号SOUT2を生成する。第2レジスタ部250bは第2時間レジスタ270を含むことができる。第2時間レジスタ270は、第4入力信号SIN4を受信する第2入力端子IN2、第3入力信号SIN3を受信する第2ホールド端子HLD2、アウェイク信号SAWKを受信する第2アウェイク端子AWK2、及び第2出力信号SOUT2を出力する第2出力端子OUT2を有することができる。

0126

第1時間レジスタ230及び第2時間レジスタ270の各々は、図5の時間レジスタ300a、図7の時間レジスタ300b、図8の時間レジスタ300c、図9の時間レジスタ300d、または、これと類似する構成を有する時間レジスタで具現することができる。

0127

第1時間レジスタ230は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間から第1入力信号SIN1と第2入力信号SIN2との間の第1時間差が減算された時間の後、第1出力信号上昇エッジを有する第1出力信号SOUT1を出力することができる。即ち、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差は、ディスチャージ時間から第1時間差が減算された時間に相当することができる。

0128

また、第2時間レジスタ270は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間に第3入力信号SIN3と第4入力信号SIN4との間の第2時間差が加算された時間の後、第2出力信号上昇エッジを有する第2出力信号SOUT2を出力することができる。即ち、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差は、ディスチャージ時間に第2時間差が加算された時間に相当することができる。

0129

第1時間レジスタ230のディスチャージ時間と第2時間レジスタ270のディスチャージ時間は、実質的に同一であることもできる。これに従って、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差から、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差が減算された時間に相当する第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、第1時間差と第2時間差との和に相当することができる。

0130

これと共に、本発明の第2実施形態に係る時間差加算器200bは第1時間差と第2時間差との和に相当する時間差を有する第1出力信号SOUT1及び第2出力信号SOUT2を出力することができる。

0131

図13図12の時間差加算器の動作の一例を説明するためのタイミング図である。図13には第1入力信号SIN1及び第2入力信号SIN2が正の第1時間差TD1を有し、第3入力信号SIN3及び第4入力信号SIN4が負の第2時間差(−TD2)を有する例が図示されている。

0132

図12及び図13を参照すれば、第1入力信号SIN1は第1時間レジスタ230の第1入力端子IN1に印加され、第2入力信号SIN2は第1時間レジスタ230の第1ホールド端子HLD1に印加される。また、第4入力信号SIN4は、第2時間レジスタ270の第2入力端子IN2に印加され、第3入力信号SIN3は第2時間レジスタ270の第2ホールド端子HLD2に印加される。

0133

第1時間レジスタ230は、アウェイク信号SAWKに応答し、アウェイク信号上昇エッジから、ディスチャージ時間Tdisから第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1が減算された時間(Tdis−TD1)の後、第1出力信号上昇エッジを有する第1出力信号SOUT1を出力することができる。即ち、アウェイク信号SAWK及び第1出力信号SOUT1は、ディスチャージ時間Tdisから第1時間差TD1が減算された時間に相当する時間差(Tdis−TD1)を有することができる。

0134

第2時間レジスタ270は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Tdisに第3入力信号SIN3と第4入力信号SIN4との間の時間差(−TD2)が加算された時間(Tdis−TD2)の後、第2出力信号上昇エッジを有する第2出力信号SOUT2を出力することができる。即ち、アウェイク信号SAWK及び第2出力信号SOUT2は、ディスチャージ時間Tdisに第2時間差(−TD2)が加算された時間に相当する時間差(Tdis−TD2)を有することができる。

0135

一方、第1時間レジスタ230と第2時間レジスタ270は、実質的に同じディスチャージ時間Tdisを有することができる。これに従って、第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差(Tdis−TD2)からアウェイク信号SAWKと第1出力信号SOUT1との間の時間差(Tdis−TD1)が減算された時間((Tdis−TD2)−(Tdis−TD1)=−TD2+TD1)に相応し、従って、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1及び第3入力信号SIN3と第4入力信号SIN4との間の第2時間差(−TD2)の和(TD1−TD2)に相当することができる。

0136

これと従って、本発明の他の実施形態に係る時間差加算器200bは入力信号SIN1、SIN2、SIN3、SIN4間の時間差TD1、TD2を正確に加算することができる。

0137

(第3実施形態)
図14は本発明の第3実施形態に係る時間差加算器を示すブロック図である。

0138

図14を参照すれば、時間差加算器200cは、第1レジスタ部210c、第2レジスタ部250c、及び制御部290を含む。

0139

第1レジスタ部210cは第1入力信号SIN1及び第2入力信号SIN2を受信し、アウェイク信号SAWKに応答して第1出力信号SOUT1を生成する。第1レジスタ部210cは、第1オフセット遅延器220及び第1時間レジスタ240を含むことができる。第1オフセット遅延器220は第2入力信号SIN2をオフセット時間ほど遅延させて第1ホールド信号SHLD1を生成することができる。第1時間レジスタ240は、第1入力信号SIN1を受信する第1入力端子IN1、第1ホールド信号SHLD1を受信する第1ホールド端子HLD1、プリチャージ信号SPRCHを受信する第1プリチャージ端子PRCH1、アウェイク信号SAWKを受信する第1アウェイク端子AWK1、及び第1出力信号SOUT1を出力する第1出力端子OUT1を有することができる。

0140

第2レジスタ部250cは、第3入力信号SIN3及び第4入力信号SIN4を受信し、アウェイク信号SAWKに応答して第2出力信号SOUT2を生成する。第2レジスタ部250cは第2オフセット遅延器260及び第2時間レジスタ280を含むことができる。第2オフセット遅延器260は、第3入力信号SIN3をオフセット時間ほど遅延させて第2ホールド信号SHLD2を生成することができる。第2時間レジスタ280は、第4入力信号SIN4を受信する第2入力端子IN2、第2ホールド信号SHLD2を受信する第2ホールド端子HLD2、プリチャージ信号SPRCHを受信する第2プリチャージ端子PRCH2、アウェイク信号SAWKを受信する第2アウェイク端子AWK2、及び第2出力信号SOUT2を出力する第2出力端子OUT2を有することができる。

0141

制御部290はプリチャージ信号SPRCH及びアウェイク信号SAWKを生成する。例えば、制御部290は第1入力信号SIN1、第2入力信号SIN2、第3入力信号SIN3、または第4入力信号SIN4のうち、いずれか1つの信号を遅延、及び/または、反転させて、プリチャージ信号SPRCH及びアウェイク信号SAWKを生成することができる。一実施形態において、制御部290はアウェイク信号SAWKがアウェイク信号上昇エッジを有する後、プリチャージ信号SPRCHが有するプリチャージ信号上昇エッジを有するようにプリチャージ信号SPRCH及びアウェイク信号SAWKを生成することができる。

0142

第1時間レジスタ240は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間からオフセット時間が減算されて第1入力信号SIN1と第2入力信号SIN2との間の第1時間差が減算された時間の後、第1出力信号上昇エッジを有する第1出力信号SOUT1を出力することができる。即ち、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差はディスチャージ時間からオフセット時間が減算され、第1時間差がさらに減算された時間に相当することができる。

0143

また、第2時間レジスタ280は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間からオフセット時間が減算されて第3入力信号SIN3と第4入力信号SIN4との間の第2時間差が加算された時間の後、第2出力信号上昇エッジを有する第2出力信号SOUT2を出力することができる。即ち、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差は、ディスチャージ時間からオフセット時間が減算されて第2時間差が加算された時間に相当することができる。

0144

第1オフセット遅延器220のオフセット時間と第2オフセット遅延器260のオフセット時間は、実質的に同一であることもできる。また、第1時間レジスタ240のディスチャージ時間と第2時間レジスタ280のディスチャージ時間は、実質的に同一であることもできる。これに従って、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差からアウェイク信号SAWKと第1出力信号SOUT1との間の時間差が減算された時間に相当する第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、第1時間差と第2時間差との和に相当することができる。

0145

第1時間レジスタ240及び第2時間レジスタ280は、プリチャージ信号SPRCHに応答して各々に含まれたキャパシタを充電することができる。

0146

上述した通り、本発明のまた他の実施形態に係る時間差加算器200cは、第1時間差と第2時間差との和に相当する時間差を有する第1出力信号SOUT1及び第2出力信号SOUT2を出力することができる。

0147

図15図14の時間差加算器に含まれた時間レジスタの一例を示す回路図である。

0148

図15を参照すれば、時間レジスタ400aは、プルダウントランジスタ410、プルアップトランジスタ460、プルダウントランジスタ制御部420、キャパシタ430、及び出力部440を含む。一実施形態において、図14の第1時間レジスタ240及び第2時間レジスタ280は、時間レジスタ400aのように具現することができる。

0149

プルダウントランジスタ410は、中間ノードNMIDと接地電圧との間に接続され、キャパシタ430を放電させるようにプルダウントランジスタ制御部420によって制御される。例えば、プルダウントランジスタ410は、プルダウントランジスタ制御部420の出力信号が印加されるゲート、接地電圧に接続されたソース、及び中間ノードNMIDに接続されたドレーンを有するNMOSトランジスタN6を含むことができる。

0150

プルアップトランジスタ460は、中間ノードNMIDと電源電圧との間に接続され、プリチャージ信号SPRCHに応答してキャパシタ430を充電させることができる。例えば、プルアップトランジスタ460は、プリチャージ信号SPRCHが印加されるゲート、電源電圧に接続されたソース、及び中間ノードNMIDに接続されたドレーンを有するPMOSトランジスタP6を含むことができる。

0151

プルダウントランジスタ制御部420は、入力信号SINに応答してプルダウントランジスタ410をターンオンさせ、ホールド信号SHLDに応答してプルダウントランジスタ410をターンオフさせ、アウェイク信号SAWKに応答してプルダウントランジスタ410をターンオンさせることができる。プルダウントランジスタ制御部420は、セット−リセットラッチ421及びORゲート427を含むことができる。

0152

セット−リセットラッチ421は入力信号SINを受信するセット端子S、ホールド信号SHLDを受信するリセット端子R、及び出力信号を出力する出力端子Qを含むことができる。セット−リセットラッチ421は、第1NORゲート423及び第2NORゲート425を含むことができる。第1NORゲート423は、入力信号SIN及び第2NORゲート425の出力信号にNOR演算を遂行し、第2NORゲート425は、ホールド信号SHLD及び第1NORゲート423の出力信号にNOR演算を遂行できる。

0153

セット−リセットラッチ421は、入力信号SINがロジックハイレベルを有し、ホールド信号SHLDがロジックローレベルを有する時、ロジックハイレベルの出力信号を生成することができる。また、セット−リセットラッチ421は、ホールド信号SHLDがロジックハイレベルを有する時、入力信号SINのロジックレベルと関係なくロジックローレベルの出力信号を生成することができる。また、セット−リセットラッチ421は、入力信号SIN及びホールド信号SHLDが全部ロジックローレベルを有する時、出力済み信号のロジックレベルと同じロジックレベルを有する出力信号を生成することができる。

0154

ORゲート427はセット−リセットラッチ421の出力端子Qで出力された出力信号及びアウェイク信号SAWKにOR演算を遂行する。ORゲート427の出力端子は、プルダウントランジスタ410のゲートに接続され、プルダウントランジスタ410は、ORゲート427の出力信号によって制御される。

0155

キャパシタ430はプルアップトランジスタ460によって充電され、プルダウントランジスタ410によって放電される。また、キャパシタ430は中間ノードNMIDに接続された第1端子及び接地電圧に接続された第2端子を有することができる。例えば、プルアップトランジスタ460がターンオンされた場合、キャパシタ430の第1端子はプルアップトランジスタ460を通じて電源電圧に電気的に接続され、キャパシタ430が充電される。また、プルダウントランジスタ410がターンオンされた場合、キャパシタ430の第1端子は、プルダウントランジスタ410を通じて接地電圧に電気的に接続され、キャパシタ430が放電される。

0156

出力部440は、キャパシタ430の電圧、即ち、中間ノードNMIDの電圧に基づいて出力信号SOUTを生成することができる。例えば、出力部440はインバータ440を含むことができる。インバータ440はPMOSトランジスタP3及びNMOSトランジスタN3を含むことができる。インバータ440は、キャパシタ430の電圧が所定のしきい電圧以下の時、ロジックハイレベルを有する出力信号SOUTを出力することができる。即ち、キャパシタ430の電圧がPMOSトランジスタP3のしきい電圧以下の時、PMOSトランジスタP3がターンオンされ、インバータ440は、ロジックハイレベルを有する出力信号SOUTを出力することができる。

0157

キャパシタ430は、入力信号SINとホールド信号SHLDとの間の時間差に相当する時間の間に放電されることによって、入力信号SINとホールド信号SHLDとの間の時間差に対する情報を保存することができる。即ち、キャパシタ430の放電が入力信号上昇エッジに応答して始まり、キャパシタ430の放電がホールド信号上昇エッジに応答して中止されることによって、キャパシタ430は入力信号SINとホールド信号SHLDとの間の時間差に相当する時間の間に放電される。また、キャパシタ430の放電は、アウェイク信号上昇エッジに応答して再開にすることができる。これに従って、キャパシタ430の電圧は、アウェイク信号上昇エッジから所定の時間の後、所定のしきい電圧(例えば、PMOSトランジスタP3のしきい電圧)以下よりも低くなることができ、所定の時間は入力信号SINとホールド信号SHLDとの間の時間差によって決定される。また、出力部440は、キャパシタ430の電圧が所定のしきい電圧以下よりも低くなる時、ロジックハイレベルを有する出力信号SOUTを出力することができる。これに従って、出力信号SOUTは、アウェイク信号上昇エッジから時間差によって決定される所定の時間の後、出力信号上昇エッジを有することができる。即ち、出力信号SOUTが出力信号上昇エッジを有する時刻は入力信号SINとホールド信号SHLDとの間の時間差により決定される。

0158

例えば、セット−リセットラッチ421は、入力信号上昇エッジに応答してロジックハイレベルの出力信号を生成し、ORゲート427は、セット−リセットラッチ421のロジックハイレベルの出力信号に応答してロジックハイレベルの出力信号を生成することができる。プルダウントランジスタ410は、ORゲート427のロジックハイレベルの出力信号に応答してターンオンされ、ターンオンされたプルダウントランジスタ410によってキャパシタ430は放電を始めることができる。

0159

この後、セット−リセットラッチ421はホールド信号上昇エッジに応答してロジックローレベルの出力信号を生成し、ORゲート427は、セット−リセットラッチ421のロジックローレベルの出力信号及びロジックローレベルのアウェイク信号SAWKに応答してロジックローレベルの出力信号を生成することができる。プルダウントランジスタ410は、ORゲート427のロジックローレベルの出力信号に応答してターンオフされ、ターンオフされたプルダウントランジスタ410によってキャパシタ430の放電が中止される。

0160

続いて、ORゲート427は、アウェイク信号上昇エッジに応答してロジックハイレベルの出力信号を生成することができる。プルダウントランジスタ410は、ORゲート427のロジックハイレベルの出力信号に応答してターンオンされ、ターンオンされたプルダウントランジスタ410によってキャパシタ430の放電が再開される。キャパシタ430の放電が再開になった後、キャパシタ430の電圧、即ち、中間ノードNMIDの電圧が所定のしきい電圧以下よりも低くなる時、出力部440はロジックハイレベルを有する出力信号SOUTを出力することができる。

0161

これに従って、時間レジスタ400aは、アウェイク信号SAWKに応答して入力信号SINとホールド信号SHLDとの間の時間差によって決定される時刻において、出力信号上昇エッジを有する出力信号SOUTを出力することができる。

0162

図16図14の時間差加算器に含まれた制御部の一例を示す回路図である。

0163

図16を参照すれば、制御部290は第1インバータ291、アウェイク遅延器292、第1セット−リセットラッチ293、プリチャージ遅延器296、第2セット−リセットラッチ297、及び第2インバータ298を含む。

0164

第1インバータ291は、入力信号SINを反転させて入力信号SINの反転信号を生成する。実施形態によって、入力信号SINは図14の第1入力信号SIN1、第2入力信号SIN2、第3入力信号SIN3、第4入力信号SIN4、または、他の信号であることができる。第1インバータ291は、入力信号SINの反転信号をアウェイク遅延器292及び第1セット−リセットラッチ293に提供することができる。

0165

アウェイク遅延器292及び第1セット−リセットラッチ293は、アウェイクパルス生成器を構成することができる。アウェイク遅延器292は、入力信号SINの反転信号を所定の遅延時間ほど遅延させる。実施形態に従って、アウェイク遅延器292の遅延時間は、時間レジスタのディスチャージ時間以上になるように設定される。

0166

第1セット−リセットラッチ293は、入力信号SINの反転信号を受信するセット端子S、アウェイク遅延器292の出力信号を受信するリセット端子R、及びアウェイク信号SAWKを出力する出力端子Qを含むことができる。第1セット−リセットラッチ293は、アウェイク信号SAWKが入力信号SINの反転信号、即ち、アウェイク遅延器292の入力信号の上昇エッジに応答してアウェイク信号上昇エッジを有し、アウェイク遅延器292の出力信号の上昇エッジに応答してアウェイク信号下エッジを有するように、アウェイク信号SAWKを生成することができる。これに従って、アウェイク信号上昇エッジとアウェイク信号下降エッジの間隔であるアウェイク信号SAWKのパルス幅は、アウェイク遅延器292の入力信号の上昇エッジとアウェイク遅延器292の出力信号の上昇エッジの間隔、即ち、アウェイク遅延器292の遅延時間に相当することができる。

0167

プリチャージ遅延器296及び第2セット−リセットラッチ297は、プリチャージパルス生成器を構成することができる。プリチャージ遅延器296はアウェイク遅延器292の出力信号を所定の遅延時間ほど遅延させる。実施形態に従って、プリチャージ遅延器296の遅延時間は、時間レジスタに含まれたキャパシタが実質的に完全に充電されるための時間以上に設定される。

0168

第2セット−リセットラッチ297は、アウェイク遅延器292の出力信号を受信するセット端子S、プリチャージ遅延器296の出力信号を受信するリセット端子R、及び出力信号を出力する出力端子Qを含むことができる。また、第2インバータ298は第2セット−リセットラッチ297の出力信号を反転させてプリチャージ信号SPRCHを生成することができる。

0169

第2セット−リセットラッチ297及び第2インバータ298は、プリチャージ信号SPRCHがアウェイク遅延器292の出力信号、即ち、プリチャージ遅延器296の入力信号の上昇エッジに応答してプリチャージ信号下降エッジを有し、プリチャージ遅延器296の出力信号の上昇エッジに応答してプリチャージ信号上昇エッジを有するように、プリチャージ信号SPRCHを生成することができる。これに従って、プリチャージ信号下降エッジとプリチャージ信号上昇エッジとの間隔は、プリチャージ遅延器296の入力信号の上昇エッジとプリチャージ遅延器296の出力信号の上昇エッジの間隔、即ち、プリチャージ遅延器296の遅延時間に相当することができる。

0170

図17図15の時間レジスタの動作を説明するためのタイミング図である。

0171

図15図16、及び図17を参照すれば、プルダウントランジスタ制御部420は、入力信号上昇エッジに応答してロジックハイレベルの出力信号を生成することができる。例えば、セット−リセットラッチ421は、入力信号上昇エッジに応答して出力端子Qからロジックハイレベルの出力信号を生成し、ORゲート427はセット−リセットラッチ421のロジックハイレベルの出力信号に応答してロジックハイレベルの出力信号を生成することができる。プルダウントランジスタ410のNMOSトランジスタN6は、ORゲート427のロジックハイレベルの出力信号に応答してターンオンすることができる。プルダウントランジスタ410のNMOSトランジスタN6がターンオンされると、中間ノードNMID、即ち、キャパシタ430の第1端子はNMOSトランジスタN6を通じて接地電圧に接続され、キャパシタ430は放電される。このように、入力信号上昇エッジに応答してキャパシタ430が放電され、キャパシタ430の電圧、即ち、中間ノードNMIDの電圧V_NMIDが減少する。

0172

プルダウントランジスタ制御部420は、ホールド信号上昇エッジに応答してロジックローレベルの出力信号を生成することができる。例えば、セット−リセットラッチ421は、ホールド信号上昇エッジに応答して出力端子Qからロジックローレベルの出力信号を生成し、ORゲート427はセット−リセットラッチ421のロジックローレベルの出力信号及びロジックローレベルのアウェイク信号SAWKに応答してロジックローレベルの出力信号を生成することができる。プルダウントランジスタ410のNMOSトランジスタN6は、ORゲート427のロジックローレベルの出力信号に応答してターンオフできる。プルダウントランジスタ410のNMOSトランジスタN6がターンオフなれば、キャパシタ430の放電が中止される。このように、ホールド信号上昇エッジに応答してキャパシタ430の放電が中止され、キャパシタ430の電圧、即ち、中間ノードNMIDの電圧V_NMIDの減少が中止される。

0173

制御部290は入力信号下降エッジに応答してロジックハイレベルのアウェイク信号SAWKを生成することができる。アウェイク信号SAWKは時間レジスタ400aのディスチャージ時間Tdis以上のロジックハイ区間Tawkを有することができる。アウェイク信号SAWKのパルス幅、即ち、ロジックハイ区間Tawkは、アウェイク遅延器292の遅延時間に相当することができる。

0174

プルダウントランジスタ制御部420は、アウェイク信号上昇エッジに応答してロジックハイレベルの出力信号を生成することができる。例えば、ORゲート427は、アウェイク信号上昇エッジに応答してロジックハイレベルの出力信号を生成することができる。プルダウントランジスタ410のNMOSトランジスタN6は、ORゲート427のロジックハイレベルの出力信号に応答してターンオンされる。プルダウントランジスタ410のNMOSトランジスタN6が、ターンオンされると、中間ノードNMIDはNMOSトランジスタN6を通じて接地電圧に接続され、キャパシタ430の放電が再開される。このように、アウェイク信号上昇エッジに応答してキャパシタ430の放電が再開され、キャパシタ430の電圧、即ち、中間ノードNMIDの電圧V_NMIDが再び減少される。

0175

出力部440はキャパシタ430の電圧、即ち、中間ノードNMIDの電圧V_NMIDに基づいて出力信号SOUTを出力する。出力部440は、中間ノードNMIDの電圧V_NMIDが所定のしきい電圧VTH以下の場合、ロジックハイレベルの出力信号SOUTを出力することができる。例えば、しきい電圧VTHは出力部440のPMOSトランジスタP3のしきい電圧であることができる。即ち、中間ノードNMIDの電圧V_NMIDがPMOSトランジスタP3のしきい電圧以下よりも低くなる場合、PMOSトランジスタP3がターンオンされ、出力信号SOUTはロジックハイレベルを有することができる。

0176

一方、出力信号SOUTは、アウェイク信号上昇エッジから、所定のディスチャージ時間Tdisから入力信号SINとホールド信号SHLDとの間の時間差TD+Toffが減算された時間(Tdis−TD−Toff)の後、出力信号上昇エッジを有することができる。即ち、出力信号SOUTが出力信号上昇エッジを有する時刻は、入力信号SINとホールド信号SHLDとの間の時間差TD+Toffによって決定される。

0177

制御部290は、アウェイク信号下降エッジに応答してロジックローレベルのプリチャージ信号SPRCHを生成することができる。プリチャージ信号SPRCHは、キャパシタ430が実質的に完全に充電されるための時間以上のロジックロー区間Tprchを有することができる。プリチャージ信号SPRCHのロジックロー区間Tprchは、プリチャージ遅延器296の遅延時間に相当することができる。

0178

プルアップトランジスタ460のPMOSトランジスタP6は、プリチャージ信号下降エッジに応答してターンオンされる。プルアップトランジスタ460のPMOSトランジスタP6がターンオンされると、中間ノードNMID、即ち、キャパシタ430の第1端子は、PMOSトランジスタP6を通じて電源電圧に接続され、キャパシタ430は再び充電される。

0179

図18図14の時間差加算器に含まれた時間レジスタの他の例を示す回路図である。

0180

図18を参照すれば、時間レジスタ400bは、プルダウントランジスタ410、プルアップトランジスタ460、プルダウントランジスタ制御部420、キャパシタ430、及び出力部450を含む。時間レジスタ400bは、出力部450の構成及び動作を除いて図15の時間レジスタ400aと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。

0181

出力部450はキャパシタ430の電圧、即ち、中間ノードNMIDの電圧に基づいて出力信号SOUTを生成することができる。例えば、出力部450は比較器450を含むことができる。比較器450は基準電圧VREFを受信する非反転入力端子、キャパシタ430の電圧を受信する反転入力端子、及び出力信号SOUTを出力する出力端子を含むことができる。実施形態に従って、基準電圧VREFは、外部の回路または装置にて受信されるか、或いは、時間レジスタ400bが基準電圧VREFを生成する回路を含むことができる。基準電圧VREFは電源電圧より低いこともできる。

0182

図19は、図14の時間差加算器の動作の一例を説明するためのタイミング図である。図19には第1入力信号SIN1及び第2入力信号SIN2が正の第1時間差TD1を有し、第3入力信号SIN3及び第4入力信号SIN4が正の第2時間差TD2を有する例が図示されている。

0183

図14及び図19を参照すると、第1入力信号SIN1は第1時間レジスタ240の第1入力端子IN1に印加され、第2入力信号SIN2は、第1オフセット遅延器220によってオフセット時間Toffほど遅れて第1ホールド信号SHLD1として第1時間レジスタ240の第1ホールド端子HLD1に印加される。これに従って、第1入力信号SIN1及び第1ホールド信号SHLD1は、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1とオフセット時間Toffとの和に相当する時間差(TD1+Toff)を有することができる。

0184

第4入力信号SIN4は第2時間レジスタ280の第2入力端子IN2に印加され、第3入力信号SIN3は第2オフセット遅延器260によりオフセット時間Toffほど遅れて第2ホールド信号SHLD2として第2時間レジスタ280の第2ホールド端子HLD2に印加される。これに従って、第4入力信号SIN4及び第2ホールド信号SHLD2は、オフセット時間Toffから第3入力信号SIN1と第4入力信号SIN2との間の第2時間差TD2が減算された時間に相当する時間差(−TD2+Toff)を有することができる。

0185

第1時間レジスタ240は、アウェイク信号SAWKに応答して、アウェイク信号S上昇エッジから、ディスチャージ時間Tdisから第1入力信号SIN1と第1ホールド信号SHLD1との間の時間差(TD1+Toff)が減算された時間(Tdis−TD1−Toff)の後、第1出力信号上昇エッジを有する第1出力信号SOUT1を出力することができる。即ち、アウェイク信号SAWK及び第1出力信号SOUT1は、ディスチャージ時間Tdisから第1入力信号SIN1と第1ホールド信号SHLD1との間の時間差(TD1+Toff)が減算された時間に相当する時間差(Tdis−TD1−Toff)を有することができる。

0186

第2時間レジスタ280は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間Tdisから第4入力信号SIN4と第2ホールド信号SHLD2との間の時間差(−TD2+Toff)が減算された時間(Tdis+TD2−Toff)の後、第2出力信号上昇エッジを有する第2出力信号SOUT2を出力することができる。即ち、アウェイク信号SAWK及び第2出力信号SOUT2は、ディスチャージ時間Tdisから第4入力信号SIN4と第2ホールド信号SHLD2との間の時間差(−TD2+Toff)が減算された時間に相当する時間差(Tdis+TD2−Toff)を有することができる。

0187

一方、第1オフセット遅延器220と第2オフセット遅延器260は、実質的に同じオフセット時間Toffを有し、第1時間レジスタ240と第2時間レジスタ280は、実質的に同じディスチャージ時間Tdisを有することができる。これに従って、第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差(Tdis+TD2−Toff)から、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差(Tdis−TD1−Toff)が減算された時間((Tdis+TD2−Toff)−(Tdis−TD1−Toff)=TD2+TD1)に相応し、従って、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差TD1と、第3入力信号SIN3と第4入力信号SIN4との間の第2時間差TD2との和(TD1+TD2)に相当することができる。

0188

このように、本発明のまた他の実施形態に係る時間差加算器200cは入力信号SIN1、SIN2、SIN3、SIN4間の時間差TD1、TD2を正確に加算することができる。

0189

(第4実施形態)
図20は本発明の第4実施形態に係る時間差加算器を示すブロック図である。

0190

図20を参照すれば、時間差加算器200dは、第1レジスタ部210d、第2レジスタ部250d、及び制御部290を含む。時間差加算器200dは、図14の時間差加算器200cと比較して、第1オフセット遅延器220及び第2オフセット遅延器260を含めないことができる。実施形態に従って、時間差加算器200dには正の時間差を有する第1入力信号SIN1及び第2入力信号SIN2が印加され、負の時間差を有する第3入力信号SIN3及び第4入力信号SIN4が印加される。

0191

第1レジスタ部210dは、第1入力信号SIN1及び第2入力信号SIN2を受信し、アウェイク信号SAWKに応答して第1出力信号SOUT1を生成する。第1レジスタ部210dは第1時間レジスタ240を含むことができる。第1時間レジスタ240は、第1入力信号SIN1を受信する第1入力端子IN1、第2入力信号SIN2を受信する第1ホールド端子HLD1、プリチャージ信号SPRCHを受信する第1プリチャージ端子PRCH1、アウェイク信号SAWKを受信する第1アウェイク端子AWK1、及び第1出力信号SOUT1を出力する第1出力端子OUT1を有することができる。

0192

第2レジスタ部250dは、第3入力信号SIN3及び第4入力信号SIN4を受信し、アウェイク信号SAWKに応答して第2出力信号SOUT2を生成する。第2レジスタ部250dは第2時間レジスタ280を含むことができる。第2時間レジスタ280は、第4入力信号SIN4を受信する第2入力端子IN2、第3入力信号SIN3を受信する第2ホールド端子HLD2、プリチャージ信号SPRCHを受信する第2プリチャージ端子PRCH2、アウェイク信号SAWKを受信する第2アウェイク端子AWK2、及び第2出力信号SOUT2を出力する第2出力端子OUT2を有することができる。

0193

実施形態に従って、第1時間レジスタ240及び第2時間レジスタ280の各々は、図15の時間レジスタ400a、図18の時間レジスタ400b、または、これと類似する構成を有する時間レジスタで具現することができる。

0194

制御部290は、プリチャージ信号SPRCH及びアウェイク信号SAWKを生成する。例えば、制御部290は第1入力信号SIN1、第2入力信号SIN2、第3入力信号SIN3または、第4入力信号SIN4のうち、いずれか1つの信号を遅延、及び/または、反転させてプリチャージ信号SPRCH及びアウェイク信号SAWKを生成することができる。

0195

第1時間レジスタ240は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間から第1入力信号SIN1と第2入力信号SIN2との間の第1時間差が減算された時間の後、第1出力信号上昇エッジを有する第1出力信号SOUT1を出力することができる。即ち、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差は、ディスチャージ時間から第1時間差が減算された時間に相当することができる。

0196

また、第2時間レジスタ280は、アウェイク信号SAWKに応答して、アウェイク信号上昇エッジから、ディスチャージ時間に第3入力信号SIN3と第4入力信号SIN4との間の第2時間差が加算された時間の後、第2出力信号上昇エッジを有する第2出力信号SOUT2を出力することができる。即ち、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差は、ディスチャージ時間に第2時間差が加算された時間に相当することができる。

0197

第1時間レジスタ240のディスチャージ時間と第2時間レジスタ280のディスチャージ時間は、実質的に同一であることもできる。これに従って、アウェイク信号SAWKと第2出力信号SOUT2との間の時間差から、アウェイク信号SAWKと第1出力信号SOUT1との間の時間差が減算された時間に相当する第1出力信号SOUT1と第2出力信号SOUT2との間の時間差は、第1時間差と第2時間差との和に相当することができる。

0198

このように、本発明のまた他の実施形態に係る時間差加算器200dは、第1時間差と第2時間差との和に相当する時間差を有する第1出力信号SOUT1及び第2出力信号SOUT2を出力することができる。

0199

(第5実施形態)
図21は本発明の第5実施形態に係る時間差累算器を示す図面である。

0200

図21を参照すれば、時間差累算器500は、第1入力信号IN1及び第2入力信号IN2に応答して、第1出力信号OUT1及び第2出力信号OUT2を生成する。時間差累算器500は、第1入力信号IN1と第2入力信号IN2との間の時間差を累算して累積した時間差を有する第1出力信号OUT1及び第2出力信号OUT2を生成することができる。例えば、第1時間差TD1を有する第1入力信号IN1及び第2入力信号IN2が入力された場合、時間差累算器500は第1時間差TD1を有する第1出力信号OUT1及び第2出力信号OUT2を生成することができる。続いて、第2時間差TD2を有する第1入力信号IN1及び第2入力信号IN2が入力された場合、時間差累算器500は第1時間差TD1と第2時間差TD2との和を有する第1出力信号OUT1及び第2出力信号OUT2を生成することができる。また、続いて、第2時間差TD3を有する第1入力信号IN1及び第2入力信号IN2が入力された場合、時間差累算器500は、第1時間差TD1、第2時間差TD2及び第3時間差TD3の和を有する第1出力信号OUT1及び第2出力信号OUT2を生成することができる。

0201

図22は本発明の第5実施形態に係る時間差累算器を示すブロック図である。

0202

図22を参照すれば、時間差累算器500aは、第1時間差加算器510及び遅延部520aを含む。

0203

第1時間差加算器510は第1入力信号IN1、第2入力信号IN2、第1出力済み信号POUT1及び第2出力済み信号POUT2に応答して第1出力信号OUT1及び第2出力信号OUT2を生成する。第1時間差加算器510は、第1入力信号IN1と第2入力信号IN2との間の第1時間差、及び、第1出力済み信号POUT1と第2出力済み信号POUT2との間の第2時間差を加算して、第1時間差と第2時間差との和に相当する時間差を有する第1出力信号OUT1並びに第2出力信号OUT2を生成することができる。ここで、第1出力済み信号POUT1と第2出力済み信号POUT2は、第1時間差加算器510が直前に時間差加算を遂行して出力した第1出力信号OUT1及び第2出力信号OUT2を示す。

0204

実施形態に従って、第1時間差加算器510は、図4の時間差加算器200a、図12の時間差加算器200b、図14の時間差加算器200c、図20の時間差加算器200d、または、これと類似する構成の時間差加算器で具現することができる。

0205

遅延部520aは第1出力信号OUT1及び第2出力信号OUT2を遅延させて第1出力済み信号POUT1及び第2出力済み信号POUT2を生成する。遅延部520aは第2時間差加算器530を含むことができる。実施形態に従って、第2時間差加算器530は図4の時間差加算器200a、図12の時間差加算器200b、図14の時間差加算器200c、図20の時間差加算器200d、または、これと類似する構成の時間差加算器で具現することができる。

0206

第2時間差加算器530は第1出力信号OUT1、第2出力信号OUT2及び2つの実質的に同じ信号に応答して、第1出力済み信号POUT1及び第2出力済み信号POUT2を生成する。第2時間差加算器530は、第1出力信号OUT1と第2出力信号OUT2との間の第3時間差及び実質的に同じ信号の第4時間差を加算して、第3時間差と第4時間差との和に相当する時間差を有する第1出力済み信号POUT1及び第2出力済み信号POUT2を生成する。実質的に同じ信号は実質的に同じ時刻で上昇エッジを有し、第4時間差は時間差加算の恒等元の「0」であることができる。これに従って、第1出力済み信号POUT1と第2出力済み信号POUT2との間の時間差は、第1出力信号OUT1と第2出力信号OUT2との間の第3時間差と実質的に同一とすることもできる。即ち、第2時間差加算器530は第1出力信号OUT1及び第2出力信号OUT2を時間差の変更なしで互いに同じ遅延時間ほど遅延させて第1出力済み信号POUT1及び第2出力済み信号POUT2を生成することができる。

0207

一方、図22には実質的に同じ信号として第1出力信号OUT1を利用した例が図示されているが、実施形態に従って、実質的に同じ信号は、第2出力信号OUT2、第1出力信号OUT1の反転信号、第2出力信号OUT2の反転信号、または、他の信号のうち、いずれか1つであることができる。

0208

(第6実施形態)
図23は本発明の第6実施形態に係る時間差累算器を示すブロック図である。

0209

図23を参照すれば、時間差累算器500bは第1時間差加算器510及び遅延部520bを含む。時間差累算器500bは、遅延部520bの構成を除いて、図22の時間差累算器500aと実質的に類似する構成を有し、実質的に類似する動作を遂行できる。

0210

遅延部520bは、第1出力信号OUT1及び第2出力信号OUT2を遅延させて第1出力済み信号POUT1及び第2出力済み信号POUT2を生成する。遅延部520bは、第1遅延器540及び第2遅延器550を含むことができる。

0211

第1遅延器540は、第1出力信号OUT1を遅延させて第1出力済み信号POUT1を生成し、第2遅延器550は第2出力信号OUT2を遅延させて第2出力済み信号POUT2を生成することができる。第1遅延器540及び第2遅延器550は、実質的に同じ遅延時間を有することができる。これに従って、第1遅延器540及び第2遅延器550は、第1出力信号OUT1及び第2出力信号OUT2は、互いに同じ遅延時間ほど遅延させて第1出力済み信号POUT1及び第2出力済み信号POUT2を生成することができる。

0212

図24図23の時間差累算器に含まれた遅延部の一例を示す回路図であり、図25図24の遅延部に含まれたトランジスタの配置の一例を説明するための図面である。

0213

図24を参照すれば、遅延部520bは、第1遅延器540及び第2遅延器550を含む。第1遅延器540は、複数のPMOSトランジスタP11、P12、P13、P14及び複数のNMOSトランジスタN11、N12、N13、N14から構成された複数のインバータを含むことができる。また、第2遅延器550は、複数のPMOSトランジスタP21、P22、P23、P24及び複数のNMOSトランジスタN21、N22、N23、N24から構成された複数のインバータを含むことができる。第1遅延器540及び第2遅延器550は互いに同じ数のインバータを含むことによって互いに同じ遅延時間を有することができる。

0214

図25に示したように、第1遅延器540の複数のトランジスタP11、P12、P13、P14、N11、N12、N13、N14及び第2遅延器550の複数のトランジスタP21、P22、P23、P24、N21、N22、N23、N24は、互いに交互に配置することができる。例えば、第1遅延器540の第1PMOSトランジスタP11と第1NMOSトランジスタN11との間に第2遅延器550の第1PMOS及びNMOSトランジスタP21、N21が配置され、第2遅延器550の第2PMOSトランジスタP22と第2NMOSトランジスタN22との間に第1遅延器540の第2PMOS及びNMOSトランジスタP12、N12が配置することができる。このように、第1遅延器540と第2遅延器550のトランジスタが互いに交互に配置されることによって、工程、電圧、温度(Process、Voltage、Temperature;PVT)の変化(Variation)においても第1遅延器540と第2遅延器550との間のミスマッチが最小化される。

0215

(第7実施形態)
図26は本発明の第7実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。

0216

図26を参照すると、シグマ−デルタタイムデジタル変換器600aは時間差加算器610、時間差累算器630、時間ドメイン量子化器650、及びデジタルタイム変換器670を含む。

0217

時間差加算器610は、第1入力信号SIN1と第2入力信号SIN2との間の第1時間差から第1フィードバック信号SFEED1と第2フィードバック信号SFEED2との間の第2時間差を減算して、第1時間差から第2時間差が減算された第3時間差を有する第1加算信号SADD1及び第2加算信号SADD2を生成する。実施形態に従って、時間差加算器610は、図4の時間差加算器200a、図12の時間差加算器200b、図14の時間差加算器200c、図20の時間差加算器200d、または、これと類似する構成の時間差加算器で具現することができる。例えば、時間差加算器610は図4の時間差加算器200aで具現された場合、第1入力信号SIN1は図4の第1時間レジスタ230の第1入力端子IN1に印加され、第2入力信号SIN2は図4の第1オフセット遅延器220に印加され、第1フィードバック信号SFEED1は図4の第2時間レジスタ270の第2入力端子IN2に印加され、第2フィードバック信号SFEED2は図4の第2オフセット遅延器260に印加される。即ち、第1フィードバック信号SFEED1は図4の第4入力信号SIN4に相応し、第2フィードバック信号SFEED2は図4の第3入力信号SIN3に相当することができる。

0218

時間差累算器630は第1加算信号SADD1と第2加算信号SADD2との間の第3時間差を累算して第1累算信号SACC1及び第2累算信号SACC2を生成する。実施形態に従って、時間差累算器630は図22の時間差累算器500a、図23の時間差累算器500b、または、これと類似する構成の時間差累算器で具現することができる。

0219

時間ドメイン量子化器650は第1累算信号SACC1と第2累算信号SACC2との間の時間差をデジタル出力信号DOUTに変換する。実施形態に従って、デジタル出力信号DOUTは、2レベルを有する1ビットの信号や、3レベル以上を有する2以上のビットの信号であることができる。

0220

デジタルタイム変換器670は、デジタル出力信号DOUTを第1フィードバック信号SFEED1及び第2フィードバック信号SFEED2に変換する。例えば、デジタルタイム変換器670は、デジタル出力信号DOUTの値が増加するほど第1フィードバック信号SFEED1と第2フィードバック信号SFEED2との間の第2時間差を増加させることができる。

0221

本発明の第7実施形態に係るシグマ−デルタタイムデジタル変換器600aで、時間差加算器610が第1時間差と第2時間差との差を出力し、時間差累算器630がこのような差を累算し、時間ドメイン量子化器650が累算された信号をデジタル値に変換し、デジタルタイム変換器670はデジタル値を時間差に変換して時間差加算器610に提供する。即ち、シグマ−デルタタイムデジタル変換器600aは、時間差加算器610、時間差累算器630、時間ドメイン量子化器650、及びデジタルタイム変換器670を含むことによってシグマ−デルタ方式を採用することができる。これに従って、本発明の一実施形態に係るシグマ−デルタタイムデジタル変換器600aは高解像度(High Resolution)を有することができる。

0222

図27図26のシグマ−デルタタイムデジタル変換器で遂行されるノイズシェーピングを説明するための図面である。

0223

図27を参照すれば、本発明の実施形態に係るシグマ−デルタタイムデジタル変換器はオーバーサンプリング(Over−Sampling)及びノイズシェーピング(Noise Shaping)を遂行できる。シグマ−デルタタイムデジタル変換器がオーバーサンプリングを遂行することによって、量子化雑音(Quantization Noise)の広い帯域広がり信号帯域で量子化雑音が実質的に減少することができる。また、シグマ−デルタタイムデジタル変換器がノイズシェーピングを遂行することによって、量子化雑音を使わない帯域に移動させることができる。即ち、シグマ−デルタタイムデジタル変換器が量子化雑音に対して、ハイパスフィルタ(High Pass Filter)の役割を遂行して量子化雑音を移動させることができる。

0224

これに従って、本発明の実施形態に係るシグマ−デルタタイムデジタル変換器はノイズを最小化でき、高解像度を有することができる。

0225

図28図26のシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の一例を示すブロック図である。

0226

図28を参照すれば、時間ドメイン量子化器650aは遅延ライン651a、複数のD−フリップフロップ653a及びエンコーダ655を含む。

0227

遅延ライン651aは第1累算信号SACC1を順次に遅延させるN個(Nは1以上の自然数)の遅延セルDELAY1、DELAY2、DELAYNを含むことができる。遅延セルDELAY1、DELAY2、DELAYNから出力された信号は、N個のD−フリップフロップ653aに各々印加される。D−フリップフロップ653aは、第2累算信号SACC2が有する第2累算信号上昇エッジに応答してN個の出力信号(d1,d2,…,dn)を出力することができる。これに従って、D−フリップフロップ653aは第1累算信号SACC1と第2累算信号SACC2との間の時間差によって「1」という値を有する出力信号(d1,d2,…,dn)を出力することができる。

0228

エンコーダ655はD−フリップフロップ653aの出力信号(d1,d2,…,dn)に基づいてデジタル出力信号DOUTを生成することができる。例えば、エンコーダ655は温度計コード(Thermometer Code)のD−フリップフロップ653aの出力信号(d1,d2,…,dn)を2進コード(Binary Code)のデジタル出力信号DOUTに変換することができる。

0229

これに従って、時間ドメイン量子化器650aは第1累算信号SACC1と第2累算信号SACC2との間の時間差に相当するデジタル出力信号DOUTを生成することができる。

0230

図29図26のシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の他の例を示すブロック図である。

0231

図29を参照すれば、時間ドメイン量子化器650bは、第1遅延ライン651b、第2遅延ライン652b、複数のD−フリップフロップ653b及びエンコーダ655を含む。

0232

第1遅延ライン651bは第1累算信号SACC1を順次に遅延させるN個(Nは1以上の自然数)の第1遅延セルを含み、第2遅延ライン652bは第2累算信号SACC2を順次に遅延させるN個の第2遅延セルを含むことができる。第1遅延セルから出力された信号は、N個のD−フリップフロップ653bのデータ端子Dに各々印加され、第2遅延セルで出力された信号はD−フリップフロップ653bのクロック端子に各々印加される。これに従って、D−フリップフロップ653bは第2遅延セルから出力された信号に応答してN個の出力信号(d1,d2,…,dn)を出力することができる。これに従って、D−フリップフロップ653bは、第1累算信号SACC1と第2累算信号SACC2との間の時間差によって「1」という値を有する出力信号(d1,d2,…,dn)を出力することができる。

0233

一方、第1遅延セルそれぞれの遅延時間は第2遅延セルそれぞれの遅延時間より長いこともできる。これに従って、時間ドメイン量子化器650bは各遅延セル最小遅延時間より小さい単位で時間差をデジタル値に変換することができる。

0234

エンコーダ655は、D−フリップフロップ653bの出力信号(d1,d2,…,dn)に基づいてデジタル出力信号DOUTを生成することができる。

0235

これに従って、時間ドメイン量子化器650bは第1累算信号SACC1と第2累算信号SACC2との間の時間差に相当するデジタル出力信号DOUTを生成することができる。

0236

一方、図28及び図29には本発明の実施形態に係るシグマ−デルタタイムデジタル変換器に含まれた時間ドメイン量子化器の例が図示されているが、本発明の実施形態に係るシグマ−デルタタイムデジタル変換器は多様な構成を有する時間ドメイン量子化器を含むことができる。

0237

図30図26のシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の一例を示すブロック図である。

0238

図30を参照すれば、デジタルタイム変換器670aは、パルス生成器671、遅延ライン673、及びマルチプレクサ675を含む。

0239

パルス生成器671はパルスを生成し、パルスを第1フィードバック信号SFEED1として出力することができる。遅延ライン673はパルスを順次に遅延させるM個(Mは1以上の自然数)の遅延セルを含むことができる。マルチプレクサ675はデジタル出力信号DOUTに応答して遅延セルで出力されたM個の順次に遅延された信号(D1,D2,…,DM)のうち、いずれか1つの信号を第2フィードバック信号SFEED2として出力することができる。これに従って、デジタルタイム変換器670aは、デジタル出力信号DOUTに相当する時間差を有する第1フィードバック信号SFEED1及び第2フィードバック信号SFEED2を生成することができる。

0240

図31図26のシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の他の例を示すブロック図である。

0241

図31を参照すれば、デジタルタイム変換器670bは、パルス生成器671、第1遅延セル672、第2遅延セル674、複数のキャパシタ(C1,C2,…,CM)及び複数のスイッチ(SWS1,SWS2,…,SWSM)を含む。

0242

パルス生成器671はパルスを生成し、パルスを第1フィードバック信号SFEED1として出力することができる。第1遅延セル672及び第2遅延セル674は、パルスを遅延させて第2フィードバック信号として出力することができる。M個(Mは1以上の自然数)のキャパシタ(C1,C2,…,CM)はM個のスイッチ(SWS1,SWS2,…,SWSM)を通じて接地電圧、並びに、第1遅延セル672と第2遅延セル674との間のノードに各々接続される。スイッチ(SWS1,SWS2,…,SWSM)は、デジタル出力信号DOUTに応答してターンオンまたはターンオフされて、キャパシタ(C1,C2,…,CM)はスイッチ(SWS1,SWS2,…,SWSM)によって、第1遅延セル672及び第2遅延セル674に選択的に接続される。このように、デジタル出力信号DOUTに従って、第1遅延セル672及び第2遅延セル674に接続されたキャパシタ(C1,C2,…,CM)のキャパシタンスが調節されることによって、第1遅延セル672及び第2遅延セル674の遅延時間が調節される。これに従って、デジタルタイム変換器670bはデジタル出力信号DOUTに相当する時間差を有する第1フィードバック信号SFEED1及び第2フィードバック信号SFEED2を生成することができる。

0243

一方、図30及び図31には本発明の第7実施形態に係るシグマ−デルタタイムデジタル変換器に含まれたデジタルタイム変換器の例が図示されているが、本発明の実施形態に係るシグマ−デルタタイムデジタル変換器は多様な構成を有するデジタルタイム変換器を含むことができる。

0244

(第8実施形態)
図32は本発明の第8実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。

0245

図32を参照すれば、シグマ−デルタタイムデジタル変換器600bは、時間差加算器610、第1時間差累算器630、第2時間差累算器640、時間ドメイン量子化器650、及びデジタルタイム変換器670を含む。シグマ−デルタタイムデジタル変換器600bは、図26のシグマ−デルタタイムデジタル変換器600aに比較して、第2時間差累算器640をさらに含むことができる。

0246

第1時間差累算器630及び第2時間差累算器640は、2次累算器を構成し、これに従って、シグマ−デルタタイムデジタル変換器600bは、2次(Second Order)シグマ−デルタタイムデジタル変換器であることができる。実施形態に従って、シグマ−デルタタイムデジタル変換器600bは、3次以上のシグマ−デルタタイムデジタル変換器であることができる。

0247

本発明の他の実施形態に係るシグマ−デルタタイムデジタル変換器600bは2次以上の累算器を含んで信号帯域で量子化雑音をさらに減少させることができる。

0248

(第9実施形態)
図33は本発明の第9実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。

0249

図33を参照すれば、シグマ−デルタタイムデジタル変換器600cは、時間差調節部620、時間差累算器630、及び時間ドメイン量子化器650を含む。シグマ−デルタタイムデジタル変換器600cは、図26のシグマ−デルタタイムデジタル変換器600aに比較して、時間差加算器610及びデジタルタイム変換器670の代わりに時間差調節部620を含むことができる。

0250

時間差調節部620は、第1入力信号SIN1、第2入力信号SIN2、及びデジタル出力信号DOUTを受信し、デジタル出力信号DOUTに基づいて第1入力信号SIN1または第2入力信号SIN2をデジタル出力信号DOUTに相当する遅延時間ほど遅延させることによって第1加算信号SADD1及び第2加算信号SADD2を生成する。時間差調節部620は第1入力信号SIN1または、第2入力信号SIN2のうち少なくとも1つの信号を遅延させる少なくとも1つの遅延器及びデジタル出力信号DOUTに応答して、遅延器によって遅延されなかった少なくとも1つの信号または遅延器によって遅れた遅延器の出力信号を選択的に出力する少なくとも1つの選択器を含むことができる。これに従って、時間差調節部620は第1入力信号SIN1と第2入力信号SIN2との間の第1時間差からデジタル出力信号DOUTに相当する第2時間差が減算された第3時間差を有する第1加算信号SADD1及び第2加算信号SADD2を生成することができる。

0251

時間差累算器630は、第1加算信号SADD1と第2加算信号SADD2との間の第3時間差を累算して第1累算信号SACC1及び第2累算信号SACC2を生成する。時間ドメイン量子化器650は、第1累算信号SACC1と第2累算信号SACC2との間の時間差をデジタル出力信号DOUTに変換する。

0252

本発明の第9実施形態に係るシグマ−デルタタイムデジタル変換器600cで、時間差調節部620が第1時間差と第2時間差との差を出力し、時間差累算器630がこのような差を累算し、時間ドメイン量子化器650が累算された信号をデジタル値に変換する。即ち、シグマ−デルタタイムデジタル変換器600cは、時間差調節部620、時間差累算器630、及び時間ドメイン量子化器650を含むことによってシグマ−デルタ方式を採用することができる。これに従って、本発明のまた他の実施形態に係るシグマ−デルタタイムデジタル変換器600cは高解像度を有することができる。

0253

図34図33のシグマ−デルタタイムデジタル変換器の一例を示すブロック図である。

0254

図34を参照すれば、シグマ−デルタタイムデジタル変換器700aは時間差調節部720a、時間差累算器730、及び時間ドメイン量子化器750を含む。図34のシグマ−デルタタイムデジタル変換器700aは1ビットのデジタル出力信号DOUTを生成することができる。

0255

時間差調節部720aは第1遅延器721a、第1選択器726a、第2遅延器722a、及び第2選択器727aを含むことができる。第1遅延器721aは第1入力信号SIN1を遅延させ、第1選択器726aはデジタル出力信号DOUTに応答して第1加算信号SADD1として第1入力信号SIN1、または、第1遅延器721aの出力信号を選択的に出力することができる。第2遅延器722aは、第2入力信号SIN2を遅延させ、第2選択器727aはデジタル出力信号DOUTに応答して第2加算信号SADD2として第2入力信号SIN2、または、第2遅延器722aの出力信号を選択的に出力することができる。

0256

例えば、デジタル出力信号DOUTの値が「0」である場合、第1選択器726aは第1加算信号SADD1として第1入力信号SIN1を出力し、第2選択器727aは第2加算信号SADD2として第2入力信号SIN2に対して所定の遅延時間ほど遅れた第2遅延器722aの出力信号を出力することができる。これに従って、時間差調節部720aはデジタル出力信号DOUTに応答して第1入力信号SIN1と第2入力信号SIN2との間の時間差より増加した時間差を有する第1加算信号SADD1及び第2加算信号SADD2を生成することができる。

0257

デジタル出力信号DOUTの値が「1」の場合、第1選択器726aは第1加算信号SADD1として第1入力信号SIN1に対して所定の遅延時間ほど遅れた第1遅延器721aの出力信号を出力し、第2選択器727aは第2加算信号SADD2として第2入力信号SIN2を出力することができる。これに従って、時間差調節部720aはデジタル出力信号DOUTに応答して第1入力信号SIN1と第2入力信号SIN2との間の時間差より減少した時間差を有する第1加算信号SADD1及び第2加算信号SADD2を生成することができる。

0258

このように、時間差調節部720aはデジタル出力信号DOUTの値により第1入力信号SIN1と第2入力信号SIN2との間の時間差を調節して、調節された時間差を有する第1加算信号SADD1及び第2加算信号SADD2を生成することができる。

0259

時間差累算器730は第1加算信号SADD1と第2加算信号SADD2との間の時間差を累算して第1累算信号SACC1及び第2累算信号SACC2を生成する。時間ドメイン量子化器750は第1累算信号SACC1と第2累算信号SACC2との間の時間差をデジタル出力信号DOUTに変換する。

0260

上述した通り、シグマ−デルタタイムデジタル変換器700aは、時間差調節部720a、時間差累算器730、及び時間ドメイン量子化器750を含むことによってシグマ−デルタ方式を採用する。これに従って、シグマ−デルタタイムデジタル変換器700aは高解像度を有することができる。

0261

一方、図34には、第1入力信号SIN1の経路及び第2入力信号SIN2の経路ともに遅延器及び選択器を含む時間差調節部720aの例が図示されているが、実施形態に従って、時間差調節部720aは第1入力信号SIN1の経路または入力信号SIN2の経路のうち、いずれか1つにだけ遅延器及び選択器を含むことができる。

0262

図35図33のシグマ−デルタタイムデジタル変換器の他の例を示すブロック図である。

0263

図35を参照すれば、シグマ−デルタタイムデジタル変換器700bは、時間差調節部720b、時間差累算器730、及び時間ドメイン量子化器750を含む。図35のシグマ−デルタタイムデジタル変換器700bは、2ビットのデジタル出力信号DOUTを生成することができる。

0264

時間差調節部720bは第1遅延器721b、第2遅延器722b、第1選択器726b、第3遅延器723b、第4遅延器724b及び第2選択器727bを含むことができる。第1遅延器721bは第1入力信号SIN1を第1遅延時間ほど遅延させ、第2遅延器722bは、第1入力信号SIN1を第2遅延時間ほど遅延させ、第1選択器726bはデジタル出力信号DOUTに応答して第1加算信号SADD1として第1入力信号SIN1、第1遅延器721bの出力信号、または、第2遅延器722bの出力信号を選択的に出力することができる。例えば、第2遅延時間は、第1遅延時間の約3倍であることができる。第3遅延器723bは第2入力信号SIN2を第2遅延時間ほど遅延させ、第4遅延器724bは第2入力信号SIN2を第1遅延時間ほど遅延させ、第2選択器727bはデジタル出力信号DOUTに応答して第2加算信号SADD2として第2入力信号SIN2、第3遅延器723bの出力信号、または、第4遅延器724bの出力信号を選択的に出力することができる。

0265

例えば、デジタル出力信号DOUTの値が「0」である場合、第1選択器726bは、第1加算信号SADD1として第1入力信号SIN1を出力し、第2選択器727bは第2加算信号SADD2として第2入力信号SIN2に対して第2遅延時間ほど遅れた第3遅延器723bの出力信号を出力することができる。また、デジタル出力信号DOUTの値が「1」である場合、第1選択器726bは第1加算信号SADD1として第1入力信号SIN1を出力し、第2選択器727bは第2加算信号SADD2として第2入力信号SIN2に対して第1遅延時間ほど遅れた第3遅延器723bの出力信号を出力することができる。また、デジタル出力信号DOUTの値が「2」である場合、第1選択器726bは第1加算信号SADD1として第1入力信号SIN1に対して第1遅延時間ほど遅れた第1遅延器721bの出力信号を出力し、第2選択器727bは第2加算信号SADD2として第2入力信号SIN2を出力することができる。また、デジタル出力信号DOUTの値が「3」である場合、第1選択器726bは第1加算信号SADD1として第1入力信号SIN1に対し第2遅延時間ほど遅れた第2遅延器722bの出力信号を出力し、第2選択器727bは第2加算信号SADD2として第2入力信号SIN2を出力することができる。

0266

このように、時間差調節部720bは、デジタル出力信号DOUTの値によって第1入力信号SIN1と第2入力信号SIN2との間の時間差を調節して、調節された時間差を有する第1加算信号SADD1及び第2加算信号SADD2を生成することができる。

0267

時間差累算器730は第1加算信号SADD1と第2加算信号SADD2との間の時間差を累算して第1累算信号SACC1及び第2累算信号SACC2を生成する。時間ドメイン量子化器750は第1累算信号SACC1と第2累算信号SACC2との間の時間差をデジタル出力信号DOUTに変換する。

0268

上述した通り、シグマ−デルタタイムデジタル変換器700bは時間差調節部720b、時間差累算器730、及び時間ドメイン量子化器750を含むことによってシグマ−デルタ方式を採用することができる。これに従って、シグマ−デルタタイムデジタル変換器700bは高解像度を有することができる。

0269

一方、図35には、第1入力信号SIN1の経路及び第2入力信号SIN2の経路ともに遅延器及び選択器を含む時間差調節部720bの例が図示されているが、実施形態に従って、時間差調節部720bは第1入力信号SIN1の経路または入力信号SIN2の経路のうち、いずれか1つにだけ遅延器及び選択器を含むことができる。

0270

(第10実施形態)
図36は本発明のまた他の実施形態に係るシグマ−デルタタイムデジタル変換器を示すブロック図である。

0271

図36を参照すれば、シグマ−デルタタイムデジタル変換器600dは時間差調節部620、第1時間差累算器630、第2時間差累算器640、及び時間ドメイン量子化器650を含む。シグマ−デルタタイムデジタル変換器600dは、図33ののシグマ−デルタタイムデジタル変換器600cに比較して、第2時間差累算器640をさらに含むことができる。

0272

第1時間差累算器630及び第2時間差累算器640は、2次累算器を構成し、これに従って、シグマ−デルタタイムデジタル変換器600bは2次(Second Order)シグマ−デルタタイムデジタル変換器であることができる。実施形態に従って、シグマ−デルタタイムデジタル変換器600dは3次以上のシグマ−デルタタイムデジタル変換器であることができる。

0273

本発明の第10実施形態に係るシグマ−デルタタイムデジタル変換器600dは、2次以上の累算器を含んで信号帯域で量子化雑音をさらに減少させることができる。

0274

(第11実施形態)
図37は本発明の第11実施形態に係るデジタル位相ロックループを示すブロック図である。

0275

図37を参照すれば、デジタル位相ロックループ800は、シグマ−デルタタイムデジタル変換器600、デジタルループフィルタ810、デジタル制御発振器820、及び分周器830を含む。

0276

シグマ−デルタタイムデジタル変換器600は、時間差加算器、時間差累算器、時間ドメイン量子化器、及びデジタルタイム変換器を含む。シグマ−デルタタイムデジタル変換器600は、基準入力信号FREFとフィードバック信号FFEEDとの間の時間差に相当するデジタル時間差信号DOUTを生成する。シグマ−デルタタイムデジタル変換器600は、シグマ−デルタ方式で時間差をデジタル信号に変換することによって高解像度を有することができる。実施形態に従って、基準入力信号FREFは外部の回路または装置から有線または無線転送された信号、或いは、内部または外部に位置した発振器から生成された発振信号であることができる。例えば、基準入力信号FREFはクリスタル発振器(Crystal Oscillator)で生成された発振信号であることができる。

0277

実施形態に従って、シグマ−デルタタイムデジタル変換器600は、図26のシグマ−デルタタイムデジタル変換器600a、図32のシグマ−デルタタイムデジタル変換器600b、図33のシグマ−デルタタイムデジタル変換器600c、図36のシグマ−デルタタイムデジタル変換器600d、または、これと類似する構成のシグマ−デルタタイムデジタル変換器で具現することができる。

0278

デジタルループフィルタ810は、デジタル時間差信号DOUTをフィルタリングしてデジタル制御信号DCONを生成する。デジタルループフィルタ810は、ローパスフィルタ(Low Pass Filter)であることができる。例えば、デジタルループフィルタ810は、「α+β×z−1/(1−z−1)」の伝達関数を有することができる。

0279

デジタル制御発振器820はデジタル制御信号DCONに応答して望む周波数を有する出力信号FOUTを生成する。例えば、デジタル制御発振器820は、デジタル制御信号DCONに基づいて出力信号FOUTの周波数を増加させたり、または、減少させたりすることができる。

0280

分周器830は、出力信号FOUTを分周してフィードバック信号FFEEDを生成する。実施形態に従って、デジタル位相ロックループ800は、分周器830を含まないことがあって、この場合、シグマ−デルタタイムデジタル変換器600は、フィードバック信号FFEEDとして出力信号FOUTをそのまま受信することができる。

0281

本発明の第11実施形態に係るデジタル位相ロックループ800は、高解像度を有するシグマ−デルタ方式のシグマ−デルタタイムデジタル変換器600を含むことによって、ジッタ性能を向上させることができ、低い電源電圧環境においても望む周波数を有する出力信号FOUTを正確に生成することができる。一方、本発明の実施形態に係るデジタル位相ロックループ800は、周波数合成(Frequency Synthesis)、クロック再生(Clock Recovery)、クロック生成(Clock Generation)、帯域拡散(Spread Spectrum)、クロック分配(Clock Distribution)、デスキューイング(De−skewing)、ジッタ及びノイズ減少(Jitter and Noise Reduction)などに利用される。

0282

(第12実施形態)
図38は本発明の第12実施形態に係るシグマ−デルタタイムデジタル変換器を含むアナログデジタル変換器を示すブロック図である。

0283

図38を参照すれば、アナログデジタル変換器900は、アナログタイム変換部910及びシグマ−デルタタイムデジタル変換器600を含む。

0284

アナログタイム変換部910は、アナログ信号をアナログ信号に相当する時間差を有する第1入力信号SIN1及び第2入力信号SIN2に変換する。

0285

例えば、アナログタイム変換部910はパルス生成器911、ランプ生成器913、及び比較器915を含むことができる。パルス生成器911は、パルスを生成してパルスをランプ開始信号としてランプ生成器913に提供し、第1入力信号SIN1としてシグマ−デルタタイムデジタル変換器600に提供することができる。ランプ生成器913はランプ開始信号に応答して、ランプ信号を比較器915に出力することができる。比較器915はランプ信号とアナログ信号とを比較してアナログ信号の値に相当する時刻に第2入力信号上昇エッジを有する第2入力信号SIN2を生成することができる。

0286

シグマ−デルタタイムデジタル変換器600は、第1入力信号SIN1と第2入力信号SIN2との間の時間差に相当するデジタル信号を生成することができる。シグマ−デルタタイムデジタル変換器600は、シグマ−デルタ方式で時間差をデジタル信号に変換することによって高解像度を有することができる。

0287

アナログデジタル変換器900は、高解像度を有するシグマ−デルタ方式のシグマ−デルタタイムデジタル変換器600を含むことによって、低い電源電圧環境においてもアナログ信号をデジタル信号に正確に変換することができる。

0288

(第13実施形態)
図39は本発明の第13実施形態に係るシグマ−デルタタイムデジタル変換器を含むセンサを示すブロック図である。

0289

図39を参照すれば、センサ1000は、センシング部1010及びシグマ−デルタタイムデジタル変換器600を含む。

0290

センシング部1010は温度、速度、質量、光量など物理量を測定して測定した物理量に相当する時間差を有する第1入力信号SIN1及び第2入力信号SIN2を生成する。

0291

例えば、センサ1000が温度センサの場合、センシング部1010はパルス生成器1011、温度鈍感遅延ライン1013、及び温度敏感遅延ライン1015を含むことができる。パルス生成器1011は、パルスを生成してパルスを温度鈍感遅延ライン1013及び温度敏感遅延ライン1015に提供することができる。温度鈍感遅延ライン1013は、パルスを温度と関係なく実質的に一定の遅延時間ほど遅延させて、第1入力信号SIN1として出力することができる。温度敏感遅延ライン1015は、パルスを温度によって変更される遅延時間ほど遅延させて、第2入力信号SIN2として出力することができる。これに従って、第1入力信号SIN1と第2入力信号SIN2との間の時間差は、温度によって決定することができる。

0292

シグマ−デルタタイムデジタル変換器600は、第1入力信号SIN1と第2入力信号SIN2との間の時間差に相当するデジタル出力信号DOUTを生成することができる。シグマ−デルタタイムデジタル変換器600は、シグマ−デルタ方式で時間差をデジタル信号に変換することによって高解像度を有することができる。例えば、センサ1000が温度センサの場合、シグマ−デルタタイムデジタル変換器600は、測定された温度に相当するデジタル出力信号DOUTを生成することができる。

0293

センサ1000は、高解像度を有するシグマ−デルタ方式のシグマ−デルタタイムデジタル変換器600を含むことによって、低い電源電圧環境においても測定された物理量に相当するデジタル出力信号DOUTを正確に生成することができる。

0294

(第14実施形態)
図40は本発明の第14実施形態に係るデジタル位相ロックループを含む集積回路を示すブロック図である。

0295

図40を参照すれば、集積回路1100は、デジタル位相ロックループ800及び内部回路1110を含む。実施形態に従って、集積回路1100は、アプリケーションプロセッサ(Application Processor;AP)、マイクロプロセッサ(Microprocessor)、中央処理装置(Central Processing Unit;CPU)、ASIC(Application−Specific IntegratedCircuit)、モバイルSoC(Mobile System on Chip)、マルチメディア(Multimedia)SoC、スマートカード、または、これと類似する装置またはシステムであることができる。

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