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技術 受信装置、及び、受信方法

出願人 ソニー株式会社
発明者 高岡勝美吉持直樹川内豪紀長谷川亮丸山浩史
出願日 2011年5月23日 (9年1ヶ月経過) 出願番号 2011-114905
公開日 2012年12月10日 (7年6ヶ月経過) 公開番号 2012-244543
状態 特許登録済
技術分野 交流方式デジタル伝送 時分割方式以外の多重化通信方式 有線伝送方式及び無線の等化,エコーの低減
主要キーワード リセット機構 ODT 可変係数フィルタ 訂正エラー 判定演算 周波数等化 インパルス応答信号 キャリアモード
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重要な関連分野

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図面 (20)

課題

等化性能を向上させる。

解決手段

等化処理部は、受信信号を時間域において等化する時間域等化部と、時間域等化部と並列に設けられ、受信信号を周波数域において等化する周波数域等化部とを有し、時間域等化部と周波数域等化部の切替制御を行う。本技術は、信号の等化を行う場合に適用できる。

概要

背景

地上デジタル放送規格DTMB(Digital Terrestrial Multimedia Broadcast)規格がある。DTMB規格では、データの変調方式として、シングルキャリアを使った変調方式とマルチキャリアを使った変調方式のうちのいずれかを選択することができるようになされている。

以下、適宜、シングルキャリアを使った変調方式でデータを伝送することをシングルキャリア伝送といい、マルチキャリアを使った変調方式でデータを伝送することをマルチキャリア伝送という。

DTMB規格によるデータ伝送は、シングルキャリア伝送時には、PN信号データ信号周期的に送信するようにして行われる。また、マルチキャリア伝送時には、PN信号と、データ信号に対してIFFT(Inverse Fast Fourier Transform)演算を施して得られたデータを周期的に送信するようにして行われる。PN信号は所定のデータ系列からなる既知信号であり、データ信号間干渉を防ぐためのガードインターバルとして挿入される。

DTMB規格に対応した受信装置には、シングルキャリア伝送によって伝送されてきたデータを受信するための等化器と、マルチキャリア伝送によって伝送されてきたデータを受信するための等化器が設けられる。

[シングルキャリア等化器の構成]

図1は、シングルキャリア伝送によって伝送されてきたデータを受信するシングルキャリア等化器の構成を示す図である。

シングルキャリア等化器の前段回路においては、受信信号周波数変換が行われ、得られたIF信号に対してA/D変換、直交復調などの処理が施される。各処理が施されることによって得られた入力信号ID(t)は、FFE21に入力される。シングルキャリア等化器においては、FFE(Feed Forward Equalizer)21、FBE(Feed Back Equalizer)23を用いて、時間域の信号を対象として等化が行われる。

FFE21は可変係数フィルタ係数更新部よりなり、係数更新部により求められた係数を用いて、入力信号ID(t)と係数との畳み込み演算を行う。FFE21は、畳み込み演算の結果を表す信号OD0(t)を加算器22に出力する。

加算器22は、FFE11の出力信号OD0(t)とFBE23の出力信号OD1(t)とを加算することによって等化後信号OD(t)(OD(t) = OD0(t) + OD1(t))を生成し、出力する。加算器22から出力された等化後信号OD(t)は、シングルキャリア等化器の外部に出力されるとともに、硬判定部24と減算器25に供給される。

硬判定部24は、加算器22から供給された等化後信号OD(t)の硬判定を行い、硬判定結果を表す信号OD'(t)を出力する。信号OD'(t)は、FBE23、減算器25に供給される。

FBE23も可変係数フィルタと係数更新部よりなり、係数更新部により求められた係数を用いて、硬判定部24から供給された信号OD'(t)と係数との畳み込み演算を行う。FBE23は、畳み込み演算の結果を表す信号OD1(t)を出力する。出力信号OD1(t)は加算器22に供給され、出力信号OD0(t)との加算に用いられる。

減算器25は、加算器22から供給された等化後信号OD(t)から、硬判定部24から供給された硬判定結果を表す信号OD'(t)を引き、誤差信号ED(t)(ED(t) = OD(t) - OD' (t))を出力する。減算器25から出力された誤差信号ED(t)はFFE21とFBE23に供給される。

FFE21の係数更新部は、入力信号ID(t)と、減算器25から供給された誤差信号ED(t)に基づいてLMS演算を行い、FFE21の係数を更新する。

FBE23の係数更新部は、硬判定部24から供給された硬判定結果を表す信号OD'(t)と、減算器25から供給された誤差信号ED(t)に基づいてLMS演算を行い、FBE23の係数を更新する。

このように、シングルキャリア等化器においては、入力信号ID(t)の等化のための演算である硬判定演算、誤差信号の演算、および、可変係数フィルタ(FFE21、FBE23)の係数更新の演算が、時間域の信号を用いて行われる。「(t)」はその信号が時間域の信号であることを表す。

[マルチキャリア等化器の構成]

図2は、マルチキャリア伝送によって伝送されてきたデータを受信するマルチキャリア等化器の構成を示す図である。入力信号ID(t)は減算器11に入力される。

減算器11は、チャネル推定部15から供給されたPN信号の推定値PN'(t)を入力信号ID(t)から引くことによってPN信号を除去し、データ信号(ID(t) - PN'(t))をFFT演算部12に出力する。

FFT演算部12は、減算器11から供給されたデータ信号に対してFFT演算を施し、データ信号D(f)を歪み補償部13に出力する。マルチキャリア伝送によって伝送されてくるデータ信号に対しては送信側の装置においてIFFT演算が施されているから、マルチキャリア等化器においては、データ信号に対してFFT演算が施される。データ信号D(f)は周波数域の信号である。

PN再生部14は、PN信号PN(t)を再生し、チャネル推定部15に出力する。

チャネル推定部15は可変係数フィルタと係数更新部よりなり、係数更新部により求められた係数を用いて、PN再生部14により再生されたPN信号PN(t)と、係数との畳み込み演算を行う。チャネル推定部15は、畳み込み演算によって求めたPN信号の推定値PN'(t)を減算器11に出力する。

チャネル推定部15の係数更新部は、PN再生部14により供給されたPN信号PN(t)、減算器11から供給された誤差信号EP(t)に基づいてLMS演算を行い、チャネル推定部15の係数を更新する。

制御部16は、チャネル推定部15の係数更新部で求められた係数、すなわち、推定されるインパルス応答h(f)を、FFT演算部17に供給する。

FFT演算部17は、制御部16から供給されたインパルス応答信号に対してFFT演算を施し、インパルス応答H(f)を歪み補償部13に出力する。

歪み補償部13は、FFT演算部12から供給されたデータ信号D(f)に対し、FFT演算部17から供給されたインパルス応答H(f)を用いて歪み補償を行うことにより、等化後信号OD(f)を生成し、出力する。

歪み補償部13から出力された等化後信号OD(f)は外部に出力される。

このように、マルチキャリア等化器においては、入力信号ID(t)の等化のための演算である歪み補償の演算が、PN除去後のデータ、および、チャネル推定部15の係数を周波数に変換した、周波数域の信号を用いて行われる。「(f)」はその信号が周波数域の信号であることを表す。

ここで、シングルキャリアの等化については、例えば、非特許文献1に、マルチキャリアの等化については、例えば、非特許文献2や3に、それぞれ記載されている。

概要

等化性能を向上させる。等化処理部は、受信信号を時間域において等化する時間域等化部と、時間域等化部と並列に設けられ、受信信号を周波数域において等化する周波数域等化部とを有し、時間域等化部と周波数域等化部の切替制御を行う。本技術は、信号の等化を行う場合に適用できる。

目的

このようなリムーバブル記録媒体1111は、いわゆるパッケージソフトウエアとして提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

受信信号を時間域において等化する時間域等化部と、前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部と、前記時間域等化部と前記周波数域等化部の切替制御を行う等化方式制御部とを備える受信装置

請求項2

前記受信信号は、GB20600-2006規格に規定された信号であり、前記GB20600-2006規格に規定されたC3780信号を受信する際には、前記周波数等化部によって受信信号の等化を行い、前記GB20600-2006規格に規定されたC1信号を受信する際には、前記等化方式制御部によって、前記時間域等化部と前記周波数域等化部を切り替えて受信信号の等化を行う請求項1に記載の受信装置。

請求項3

前記周波数域等化部は、前記受信信号を周波数域信号に変換するFFT演算部と、前記FFT演算部から出力される前記周波数域信号に対し等化係数を用いて歪み補償を行う歪み補償部とを備える請求項1または請求項2に記載の受信装置。

請求項4

前記周波数域等化部は、前記受信信号に基づいてチャネル推定を行うチャネル推定部を備え、前記チャネル推定部によるチャネル推定の結果に基づいて前記受信信号の等化を行う請求項1から請求項3のいずれかに記載の受信装置。

請求項5

前記時間域等化部および前記チャネル推定部は、共有化された適応フィルタを有する請求項4に記載の受信装置。

請求項6

前記周波数域等化部は、残留シンボル間干渉を除去する残留シンボル間干渉除去部を有する請求項1から請求項5のいずれかに記載の受信装置。

請求項7

前記時間域等化部は、時間域等化後信号に対し出力タイミングを遅らせる為の遅延部を有する請求項1から請求項6のいずれかに記載の受信装置。

請求項8

前記等化方式制御部は、チャネル状態に応じて切替制御を行う請求項1から請求項7のいずれかに記載の受信装置。

請求項9

前記等化方式制御部は、前記周波数域等化および前記時間域等化の等化誤差に応じて切替制御を行う請求項1から請求項8のいずれかに記載の受信装置。

請求項10

前記等化方式制御部は、ロック状態に応じて切替制御を行う請求項1から請求項9のいずれかに記載の受信装置。

請求項11

前記時間域等化部と前記周波数域等化部にそれぞれリセット機構を有する請求項8から請求項10のいずれかに記載の受信装置。

請求項12

受信信号を時間域において等化する時間域等化部と、前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部との切替制御を行うステップを含む受信方法

技術分野

0001

本技術は、受信装置、及び、受信方法に関し、特に、等化性能を向上させることができるようにする受信装置、及び、受信方法に関する。

背景技術

0002

地上デジタル放送規格DTMB(Digital Terrestrial Multimedia Broadcast)規格がある。DTMB規格では、データの変調方式として、シングルキャリアを使った変調方式とマルチキャリアを使った変調方式のうちのいずれかを選択することができるようになされている。

0003

以下、適宜、シングルキャリアを使った変調方式でデータを伝送することをシングルキャリア伝送といい、マルチキャリアを使った変調方式でデータを伝送することをマルチキャリア伝送という。

0004

DTMB規格によるデータ伝送は、シングルキャリア伝送時には、PN信号データ信号周期的に送信するようにして行われる。また、マルチキャリア伝送時には、PN信号と、データ信号に対してIFFT(Inverse Fast Fourier Transform)演算を施して得られたデータを周期的に送信するようにして行われる。PN信号は所定のデータ系列からなる既知信号であり、データ信号間干渉を防ぐためのガードインターバルとして挿入される。

0005

DTMB規格に対応した受信装置には、シングルキャリア伝送によって伝送されてきたデータを受信するための等化器と、マルチキャリア伝送によって伝送されてきたデータを受信するための等化器が設けられる。

0006

[シングルキャリア等化器の構成]

0007

図1は、シングルキャリア伝送によって伝送されてきたデータを受信するシングルキャリア等化器の構成を示す図である。

0008

シングルキャリア等化器の前段回路においては、受信信号周波数変換が行われ、得られたIF信号に対してA/D変換、直交復調などの処理が施される。各処理が施されることによって得られた入力信号ID(t)は、FFE21に入力される。シングルキャリア等化器においては、FFE(Feed Forward Equalizer)21、FBE(Feed Back Equalizer)23を用いて、時間域の信号を対象として等化が行われる。

0009

FFE21は可変係数フィルタ係数更新部よりなり、係数更新部により求められた係数を用いて、入力信号ID(t)と係数との畳み込み演算を行う。FFE21は、畳み込み演算の結果を表す信号OD0(t)を加算器22に出力する。

0010

加算器22は、FFE11の出力信号OD0(t)とFBE23の出力信号OD1(t)とを加算することによって等化後信号OD(t)(OD(t) = OD0(t) + OD1(t))を生成し、出力する。加算器22から出力された等化後信号OD(t)は、シングルキャリア等化器の外部に出力されるとともに、硬判定部24と減算器25に供給される。

0011

硬判定部24は、加算器22から供給された等化後信号OD(t)の硬判定を行い、硬判定結果を表す信号OD'(t)を出力する。信号OD'(t)は、FBE23、減算器25に供給される。

0012

FBE23も可変係数フィルタと係数更新部よりなり、係数更新部により求められた係数を用いて、硬判定部24から供給された信号OD'(t)と係数との畳み込み演算を行う。FBE23は、畳み込み演算の結果を表す信号OD1(t)を出力する。出力信号OD1(t)は加算器22に供給され、出力信号OD0(t)との加算に用いられる。

0013

減算器25は、加算器22から供給された等化後信号OD(t)から、硬判定部24から供給された硬判定結果を表す信号OD'(t)を引き、誤差信号ED(t)(ED(t) = OD(t) - OD' (t))を出力する。減算器25から出力された誤差信号ED(t)はFFE21とFBE23に供給される。

0014

FFE21の係数更新部は、入力信号ID(t)と、減算器25から供給された誤差信号ED(t)に基づいてLMS演算を行い、FFE21の係数を更新する。

0015

FBE23の係数更新部は、硬判定部24から供給された硬判定結果を表す信号OD'(t)と、減算器25から供給された誤差信号ED(t)に基づいてLMS演算を行い、FBE23の係数を更新する。

0016

このように、シングルキャリア等化器においては、入力信号ID(t)の等化のための演算である硬判定演算、誤差信号の演算、および、可変係数フィルタ(FFE21、FBE23)の係数更新の演算が、時間域の信号を用いて行われる。「(t)」はその信号が時間域の信号であることを表す。

0017

[マルチキャリア等化器の構成]

0018

図2は、マルチキャリア伝送によって伝送されてきたデータを受信するマルチキャリア等化器の構成を示す図である。入力信号ID(t)は減算器11に入力される。

0019

減算器11は、チャネル推定部15から供給されたPN信号の推定値PN'(t)を入力信号ID(t)から引くことによってPN信号を除去し、データ信号(ID(t) - PN'(t))をFFT演算部12に出力する。

0020

FFT演算部12は、減算器11から供給されたデータ信号に対してFFT演算を施し、データ信号D(f)を歪み補償部13に出力する。マルチキャリア伝送によって伝送されてくるデータ信号に対しては送信側の装置においてIFFT演算が施されているから、マルチキャリア等化器においては、データ信号に対してFFT演算が施される。データ信号D(f)は周波数域の信号である。

0021

PN再生部14は、PN信号PN(t)を再生し、チャネル推定部15に出力する。

0022

チャネル推定部15は可変係数フィルタと係数更新部よりなり、係数更新部により求められた係数を用いて、PN再生部14により再生されたPN信号PN(t)と、係数との畳み込み演算を行う。チャネル推定部15は、畳み込み演算によって求めたPN信号の推定値PN'(t)を減算器11に出力する。

0023

チャネル推定部15の係数更新部は、PN再生部14により供給されたPN信号PN(t)、減算器11から供給された誤差信号EP(t)に基づいてLMS演算を行い、チャネル推定部15の係数を更新する。

0024

制御部16は、チャネル推定部15の係数更新部で求められた係数、すなわち、推定されるインパルス応答h(f)を、FFT演算部17に供給する。

0025

FFT演算部17は、制御部16から供給されたインパルス応答信号に対してFFT演算を施し、インパルス応答H(f)を歪み補償部13に出力する。

0026

歪み補償部13は、FFT演算部12から供給されたデータ信号D(f)に対し、FFT演算部17から供給されたインパルス応答H(f)を用いて歪み補償を行うことにより、等化後信号OD(f)を生成し、出力する。

0027

歪み補償部13から出力された等化後信号OD(f)は外部に出力される。

0028

このように、マルチキャリア等化器においては、入力信号ID(t)の等化のための演算である歪み補償の演算が、PN除去後のデータ、および、チャネル推定部15の係数を周波数に変換した、周波数域の信号を用いて行われる。「(f)」はその信号が周波数域の信号であることを表す。

0029

ここで、シングルキャリアの等化については、例えば、非特許文献1に、マルチキャリアの等化については、例えば、非特許文献2や3に、それぞれ記載されている。

先行技術

0030

Dazhi He, Weiqiang Liang, Wenjun Zhang, Ge Huang, Yunfeng Guan, Feng Ju, "Error rotated decision feedback equalizer for Chinese DTTB Receiver", Broadband Multimedia Systems and Broadcasting, 2008IEEE International Symposium on
Liu, M., Crussiere, M., Helard, J.-F., "A Combined Time and Frequency Algorithm for Improved Channel Estimation in TDS-OFDM", Communications (ICC), 2010 IEEE International Conference on
Zi-Wei Zheng, Zhi-Xing Yang, Chang-Yong Pan, and Yi-Sheng Zhu, Senior Member, IEEE, "Novel Synchronization for TDS-OFDM-Based Digital Television Terrestrial Broadcast Systems", IEEE TRANSACTIONS ON BROADCASTING, VOL. 50, NO. 2, JUNE 2004

発明が解決しようとする課題

0031

DTMB規格に対応した受信装置は、シングルキャリア伝送によって伝送されてきたデータを受信するために、時間域(時間領域)の信号を用いて等化を行う回路と、マルチキャリア伝送によって伝送されてきたデータを受信するために、周波数域(周波数領域)の信号を用いて等化を行う回路とで構成されている。

0032

遅延量が大きなマルチパスの環境においては、時間域による等化が有効であるが、SFN(Single Frequency Network)といった環境において遅延量が大きなプリエコーが存在するような伝送路においては、周波数域等化が有効である。

0033

このように、伝送路によっては、時間域等化と周波数域等化、それぞれ、得意、不得意といった状況がありえる為、あらゆる放送および伝送路の環境において、最適な等化性能を実現するのが難しい。

0034

本技術は、上記の問題を解決するためのものであり、様々な放送および伝送路の環境において、等化性能を向上させることができるようにするものである。

課題を解決するための手段

0035

本技術の一側面の受信装置は、受信信号を時間域において等化する時間域等化部と、前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部と、前記時間域等化部と前記周波数域等化部の切替制御を行う等化方式制御部とを備える受信装置である。

0036

本技術の一側面の受信方法は、受信信号を時間域において等化する時間域等化部と、前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部との切替制御を行うステップを含む受信方法である。

0037

以上のような本技術の一側面においては、受信信号を時間域において等化する時間域等化部と、前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部との切替制御が行われる。

0038

なお、受信装置は、独立した装置であっても良いし、1つの装置を構成している内部ブロックであっても良い。

発明の効果

0039

本技術によれば、様々な放送および伝送路の環境において、等化性能を向上させることができる。

図面の簡単な説明

0040

シングルキャリア等化器の構成を示す図である。
マルチキャリア等化器の構成を示す図である。
本発明の一実施形態に係る受信装置の構成例を示す図である。
シングルキャリア信号ベースバンド信号としてフレームの構成例を示す図である。
マルチキャリア信号のベースバンド信号としてフレームの構成例を示す図である。
PN長を示す図である。
等化処理部の構成例を示す図である。
等化処理部の詳細な構成例を示す図である。
チャネル推定部の構成例を示す図である。
FFEの構成例を示す図である。
FBEの構成例を示す図である。
等化処理部の第2の詳細な構成例を示す図である。
等化処理部の第3の詳細な構成例を示す図である。
チャネルインパルス応答の一例を示すである。
等化処理部の第4の構成例を示す図である。
等化処理部の第5の詳細な構成例を示す図である。
等化処理部の第6の詳細な構成例を示す図である。
等化方式制御部を説明するフローチャートである。
FFE,FBE及びチャネル推定部の構成例を示す図である。
本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。

実施例

0041

以下、本技術を実施するための形態について説明する。

0042

[受信装置の構成例]

0043

図3は、本発明の一実施形態に係る受信装置の構成例を示す図である。

0044

受信装置51は、アンテナ52、チューナ53、A/D変換部54、直交復調部55、同期部56、等化処理部57、及び誤り訂正部58から構成される。受信装置51は、例えば、地上デジタル放送の規格であるDTMB規格に対応した受信装置である。

0045

上述したように、DTMB規格では、データの変調方式として、シングルキャリアを使った変調方式とマルチキャリアを使った変調方式のうちのいずれかを選択することができるようになされている。DTMB規格に対応した受信装置である受信装置51は、シングルキャリアを使った変調方式で伝送されてきたデータを受信するための機能と、マルチキャリアを使った変調方式で伝送されてきたデータを受信するための機能を有している。

0046

チューナ53は、RF信号を受信し、周波数変換を行って得られたIF信号をA/D変換部54に出力する。

0047

A/D変換部54は、チューナ53から供給された信号に対してA/D変換を施し、得られたデータを出力する。

0048

直交復調部55は、A/D変換部54から供給されたデータに対して直交復調を施し、その結果得られる実軸成分(I(In Phase)成分)と虚軸成分(Q(Quadrature Phase)成分)からなる複素数で表される複素信号(以下、IQ信号ともいう)のべースバンド信号を出力する。直交復調部55からは、シングルキャリア伝送によって伝送されてきたデータを表す時間域の信号、または、マルチキャリア伝送によって伝送されてきたデータを表す時間域の信号が出力される。

0049

同期部56は、直交復調部55からのIQ信号を、等化処理部57に供給するとともに、そのIQ信号に含まれるフレームヘッダであるPN系列どうしの相関等を利用して同期を確立する為の同期処理を行う。

0050

等化処理部57は、同期部56から供給された信号の等化を行う。等化処理部57においては、シングルキャリア伝送によって伝送されてきたデータを表す信号と、マルチキャリア伝送によって伝送されてきたデータを表す信号の双方の信号の等化が行われる。等化処理部57は、等化処理を行った信号を出力する。

0051

誤り訂正部58は、等化処理部57から供給された等化後の信号に対して、誤り訂正処理を行う。

0052

図4は、シングルキャリア信号のベースバンド信号としてのフレームの構成例を示す図である。

0053

シングルキャリア信号のベースバンドとしてのフレームは、フレームヘッダ(Frame Header)としてのPN系列の420シンボル(sym)と、3744+36シンボルのフレームボディ(Frame Body)で構成される。そして、フレームボディは、システム情報(SI(System Information))の36シンボルと、実データ(Data)の3744シンボルで構成される。

0054

図5は、マルチキャリア信号のベースバンド信号としてのフレームの構成例を示す図である。

0055

マルチキャリア信号のベースバンドとしてのフレームは、フレームヘッダ(Frame Header)としてのPN系列の420シンボル(sym)と、実データ及びシステム情報の3780シンボルのOFDM信号であるフレームボディで構成される。

0056

次に、時間域における等化と周波数域における等化を利用した等化処理部57について、説明を行う。

0057

図6は、PN長を示す図である。

0058

DTMBの規格において、図4図5で示した、420シンボルのFrame Headerを含めて3種類の異なるPN長が定義されている。PN420は、Frame Header長が420シンボルのPN系列、PN595は、Frame Header長が595シンボルのPN系列、PN945は、Frame Header長が945シンボルのPN系列を有している。

0059

Frame Body長はいずれもの場合も同じで3780シンボルであり、その為、フレーム長は、PN420では、4200シンボル、PN595では、4375シンボル、PN945では、4725シンボルとなる。

0060

[等化処理部57の構成例]

0061

図7は、等化処理部57の構成を示す図である。

0062

詳細な構成については後述するが、図7に示すように、等化処理部57は、主に、周波数域等化部61、時間域等化部65、周波数デインターリーブ部62、セレクタ63、及びセレクタ64から構成される。同期部56から出力された時間域の信号は、周波数域等化部61、時間域等化部65に入力される。

0063

周波数域等化部61は、主に2つの機能を有している。1つは、マルチキャリア伝送によって伝送されてきたデータを表す入力信号を対象として、図1を用いて説明したように、周波数域での等化処理を行い、等化後データを生成し出力する事である。周波数域等化部61から出力された等化後データは、周波数デインターリーブ部62に供給される。もう1つは、シングルキャリア伝送によって伝送されてきたデータを表す入力信号を対象として、周波数域での等化処理を行い、等化後データを生成し出力する事である。周波数域等化部61から出力された等化後データは、セレクタ64に供給される。シングルキャリア伝送における周波数域処理については後述する。

0064

周波数デインターリーブ部62は、マルチキャリア伝送によって伝送された信号を周波数域等化部61によって等化処理した等化後データを対象として、送信側において施された周波数インターリーブにより並び替えられたシンボルの並びを元に戻す周波数デインターリーブを行い、セレクタ63に出力する。

0065

時間域等化部65は、シングルキャリア伝送によって伝送されてきたデータを表す入力信号を対象として、図2を用いて説明したように、時間域での等化処理を行い、等化後データを生成し出力する。時間域等化部65から出力された等化後データは、セレクタ64に供給される。

0066

セレクタ64は、シングルキャリア伝送によって伝送された信号に対し、周波数域等化部61により周波数域等化を行った等化後データ、もしくは時間域等化部65により時間域等化を行った等化後データのうち、いずれかを選択して、後段のセレクタ63へ出力する。

0067

セレクタ63は、キャリアモードに従って、周波数デインターリーブ部62の出力、または、セレクタ64の出力を選択して出力する。すなわち、マルチキャリア伝送時は、周波数デインターリーブ部62の出力、シングルキャリア伝送時は、セレクタ64の出力を出力する。

0068

このように、等化処理部57においては、マルチキャリア伝送によって伝送された信号は、周波数域等化部61により周波数域での等化が行われた後、周波数デインターリーブ部62により周波数デインターリーブ処理が行われ、セレクタ63を介して、出力される。シングルキャリア伝送によって伝送された信号は、周波数域等化部61により周波数域での等化行が行われた信号、もしくは、時間域等化部65により時間域での等化が行われた信号のうち、いずれかがセレクタ64により選択され、セレクタ63を介して、出力される。

0069

[マルチキャリア周波数域等化処理の例]

0070

図8は、等化処理部57の詳細な構成例を示す図である。図8に示す構成のうち、図7に示す構成と同じ構成には同じ符号を付してある。

0071

周波数域等部61は、PN再生部71、チャネル推定部72、減算器66、FFT演算部67、係数制御部73、FFT演算部74、歪み補償部68、残留シンボル間干渉除去部69、およびIFFT演算部70から構成され、時間域等化部65は、FFE75、加算器76、FBE77、硬判定部78、および減算器79から構成される。同期部56から出力された時間域の信号ID(t)は、周波数域等化部61の減算器66、および時間域等化部65のFFE75に入力される。

0072

まず、マルチキャリア伝送によって伝送されてきたデータの受信時に処理を行う構成に
ついて説明する。マルチキャリア伝送によって伝送されてきたデータの受信時、周波数域等化部61のPN再生部71、チャネル推定部72、減算器66、FFT演算部67、係数制御部73、FFT演算部74、歪み補償部68、及び周波数デインターリーブ部62の各部により処理が行われる。

0073

マルチキャリア伝送により伝送された信号を等化対象のIQ信号とし、等化処理部57に入力される信号ID(t)は、OFDM信号の時間域信号であり、フレームヘッダとして既知のPN系列(のシンボル)が含まれることとする。(図5

0074

PN再生部71は、送信側で生成され送信される系列と全く同一のPN系列、すなわち、フレームヘッダとしてのPN系列を再生し、チャネル推定部72に供給する。

0075

チャネル推定部72は、マルチキャリア等化処理の対象のIQ信号であるマルチキャリア信号から、そのマルチキャリア信号が送信されてきた伝送路の伝送路特性を推定し、その伝送路特性(の推定値)としてのインパルス応答を、係数制御部73へ供給するとともに、インパルス応答を利用して伝送路の影響を受けたPN系列、すなわち推定PN系列(PN’(t))を求め、減算器66に供給する。また、減算器66より供給される誤差信号ep(t)を用い、インパルス応答を逐次更新する。

0076

減算器66は、そこに供給される、マルチキャリア等化処理対象のIQ信号であるマルチキャリア信号としての時間領域(時間域)のマルチキャリア信号(以下、マルチキャリア時間領域信号ともいう)から、チャネル推定部72から供給される推定PN系列を減算することにより、マルチキャリア時間領域信号に含まれるフレームヘッダとしてのPN系列を除去し、そのPN系列が除去されたマルチキャリア時間領域信号である、PN除去後信号を、FFT演算部67に供給する。

0077

FFT演算部67は、減算器66から供給されるPN除去後信号に対しFFT演算を行い、周波数領域(周波数域)のマルチキャリア信号であるマルチキャリア周波数領域信号を得て、歪み補償部68に出力する。

0078

係数制御部73は、チャネル推定部72で推定されるインパルス応答を、FFT演算部74に供給する。後述するが、チャネル推定部72では、適応フィルタによってインパルス応答が生成され、その適応フィルタの各タップの係数がインパルス応答に対応する為、各タップより読み出した複数の係数をシリアルに並べ替えてFFT演算部74に供給する。

0079

FFT演算部74は、係数制御部73から供給されるインパルス応答を対象として、FFT演算を行うことにより、その伝送路特性としての伝達関数を求め、歪み補償部68に供給する。

0080

歪み補償部68は、FFT演算部67からのマルチキャリア周波数領域信号を、FFT演算部74からの伝送路特性としての伝達関数で歪み補償することにより、マルチキャリア周波数領域信号が伝送路で受けた歪みの補正を行い、その歪み補正後のマルチキャリア周波数領域信号OD(f)を、マルチキャリア信号のマルチキャリア等化処理の結果として、周波数デインターリーブ部62に供給する。

0081

ここで、歪み補償について説明する。補償方法にはいくつか知られており、ZF(Zero Forcing)等化やMMSE(Minimum Mean Square Error)等化による歪み補償が一般的に用いられる。例えば一例としてZF等化を行う場合、FFT演算部67からのマルチキャリア周波数領域信号を、FFT演算部74からの伝送路特性としての伝達関数で除算することにより実現できる。

0082

周波数デインターリーブ部62は、歪み補償部68から供給されたマルチキャリア周波数領域信号OD(f)に対し、図7を用いて説明したように、送信側において施された周波数インターリーブにより並び替えられたシンボルの並びを元に戻す周波数デインターリーブを行い、セレクタ63に出力する。

0083

セレクタ63は、キャリアモードに従って制御され、マルチキャリア伝送時は、周波数デインターリーブ部62の出力を等化処理部57の等化出力結果OD(k)として後段の誤り訂正部58に供給する。

0084

以上のように、マルチキャリア伝送時に対して等化処理を行う等化処理部57では、周波数域等化部61内のチャネル推定部72において、伝送路特性としてのインパルス応答が推定され、伝送路特性の影響を受けた推定PN系列が求められる。

0085

さらに、減算器66において、マルチキャリア信号としてのマルチキャリア時間領域信号から、伝送路の影響を受けた推定PN系列を減算する事により、マルチキャリア時間領域信号に含まれるフレームヘッダとしてのPN系列を除去したPN除去後信号が求められる。

0086

そして、歪み補償部68において、PN除去後信号を周波数領域の信号に変換したマルチキャリア周波数領域信号を、係数制御部73を介して得られた伝送路特性のインパルス応答を周波数領域の信号に変換した伝達関数で歪み補償処理を行うことにより、マルチキャリア周波数領域信号が等化される。

0087

その等化信号に対し、周波数デインターリーブ処理を施し、誤り訂正部58へ供給される。

0088

マルチキャリア伝送においては、以上のような処理が、マルチキャリア等化処理として行われる。

0089

[チャネル推定部72の構成]

0090

図9は、図8のチャネル推定部72の構成例を示すブロック図である。

0091

チャネル推定部72は、可変係数フィルタ234と、係数更新部235で構成される。

0092

可変係数フィルタ234は、タップ係数可変デジタルフィルタであり、そこに入力される入力データPN(t)と、タップ係数との積和演算を行い、その積和演算結果PN’(t)を、入力データのフィルタリング結果として出力する。

0093

すなわち、可変係数フィルタ234は、KタップのフィルタFIRフィルタ)であり、K個のラッチ回路2311, 2312, ・・・, 231k、K個の乗算器2321, 2322, ・・・, 232k、及び、加算器233から構成される。

0094

K個のラッチ回路2311から231kは、シリーズに接続されており、ラッチ回路231kには、(k=1, 2, ・・・, K)、前段のラッチ回路231k−1がラッチしている入力データが供給される。

0095

すなわち、ラッチ回路231kは、前段のラッチ回路231k—1がラッチしている入力データをラッチし、後段のラッチ回路231k+1、及び、乗算器231kに供給する。

0096

なお、可変係数フィルタ234を構成する最初のラッチ回路2311には、図8のPN再生部71からのPN系列が供給される。

0097

乗算器232kには、ラッチ回路231kから入力データが供給される他、係数更新部235から伝送路特性のインパルス応答に相当するタップ係数が供給される。

0098

乗算器232kは、係数更新部235から伝送路特性のインパルス応答のk番目の値をタップ係数h(k)として、ラッチ回路231kからの入力データと、タップ係数h(k)とを乗算し、その結果得られる乗算値を、加算器233に供給する。

0099

加算器233は、K個の乗算器2321から232kそれぞれから供給される乗算値を加算し、その結果得られる加算値PN'(t)を出力する。

0100

係数更新部235は、図8の減算器66の出力結果であるep(t)、すなわち、マルチキャリア等化処理対象のIQ信号であるマルチキャリア信号に含まれるPN系列とチャネル推定部72から供給される推定PN系列を減算した結果を誤差として用いて、その誤差を小さくするように、可変係数フィルタ234のタップ係数h(1)からh(K)を更新し、可変係数フィルタ234へ供給する。

0101

ここで係数更新部235において、可変係数フィルタ234のタップ係数を更新する方法としては、たとえば、LMSアルゴリズムがある。

0102

したがって、チャネル推定部72は、係数更新部235において、等化対象のIQ信号であるマルチキャリア信号に含まれるPN系列と、推定PN系列との差分を減算器66より得て、その値に基づいて、LMSといったアルゴリズムにより、誤差が小さくなるように係数更新を行いつつ、可変係数フィルタ234では、PN再生部71から供給されるPN系列と、係数更新部235から供給されるタップ係数、すなわち伝送路特性のインパルス応答との積和演算、つまり、畳み込みを行い、PN系列を、伝送路特性でフィルタリングした結果を推定PN系列として減算器66に供給する。

0103

[シングルキャリア周波数域等化処理の例]

0104

次に、図8を用いて、シングルキャリア伝送によって伝送されてきたデータの受信時に処理を行う構成について説明する。シングルキャリア伝送によって伝送されてきたデータの受信時、大きく2つの等化方式、すなわち、周波数域等化部61による周波数領域における等化、および、時間域等化部66による時間領域における等化の2方式を用いて、等化処理を行う。

0105

まず、周波数域等化部61による周波数領域における等化方法について説明する。

0106

周波数域等化部61のPN再生部71、チャネル推定部72、減算器66、FFT演算部67、係数制御部73、FFT演算部74、歪み補償部68、残留シンボル間干渉除去部69、およびIFFT演算部70の各部により処理が行われるが、PN再生部71、チャネル推定部72、減算器66、FFT演算部67、係数制御部73、FFT演算部74、歪み補償部68における動作は、前述のマルチキャリア伝送時のマルチキャリア信号に対する等化処理とほぼ同じである。

0107

これは、図4のシングルキャリア信号のフレームの構成及び、図5のマルチキャリア信号のフレームの構成の図から分かるように、いずれの伝送方式であっても、同じように、時間域において、PN系列がFrame Headerとして印加されており、前述のマルチキャリア伝送時にマルチキャリア信号に対しての等化処理を行う周波数域部61は、このPN系列を利用して等化処理を行う為、シングルキャリア伝送においても動作はほぼ同じであるからである。言い換えると、マルチキャリア等化に必要となる構成は、回路規模的に大きなインパクト無く、シングルキャリア伝送によって伝送されてきたシングルキャリア信号に対する、周波数領域における等化に利用できる。

0108

シングルキャリア伝送により伝送された信号を等化対象のIQ信号とし、等化処理部57に入力される信号ID(t)は、シングルキャリアの時間域信号であり、フレームヘッダとして既知のPN系列(のシンボル)が含まれることとする。(図4

0109

PN再生部73は、送信側で生成され送信される系列と全く同一のPN系列、すなわち、フレームヘッダとしてのPN系列を再生し、チャネル推定部72に供給する。

0110

チャネル推定部72は、シングルキャリア等化処理の対象のIQ信号であるシングルキャリア信号から、そのシングルキャリア信号が送信されてきた伝送路の伝送路特性を推定し、その伝送路特性(の推定値)としてのインパルス応答を、係数制御部73へ供給するとともに、インパルス応答を利用して伝送路の影響を受けたPN系列、すなわち推定PN系列(PN’(t))を求め、減算器66に供給する。また、減算器66より供給される誤差信号ep(t)を用い、インパルス応答を逐次更新する。

0111

また、チャネル推定部72は、前述の図9を用いて説明した動作と全く同様、すなわち、シングルキャリア等化処理においても、マルチキャリア等化処理と同様の処理を行う。

0112

減算器66は、そこに供給される、シングルキャリア等化処理対象のIQ信号であるシングルキャリア信号としての時間領域信号から、チャネル推定部72から供給される推定PN系列を減算することにより、シングルキャリア時間領域信号に含まれるフレームヘッダとしてのPN系列を除去し、そのPN系列が除去された信号である、PN除去後信号を、FFT演算部67に供給する。

0113

FFT演算部67は、減算器67から供給されるPN除去後信号に対しFFT演算を行い、周波数領域のシングルキャリア周波数領域信号を得て、歪み補償部68に出力する。

0114

ここで、FFT演算部67は、マルチキャリア伝送のマルチキャリア信号に対する等化と同様に、1フレームから、PN系列を除去したFrame Body長に相当する3780シンボルに対してFFT演算を行う。

0115

係数制御部73は、チャネル推定部72で推定されるインパルス応答を、FFT演算部74に供給する。チャネル推定部72では、適応フィルタである図9の可変係数フィルタ234及び係数更新部235によってインパルス応答が生成され、その適応フィルタの各タップの係数がインパルス応答に対応する為、各タップより読み出した複数の係数をシリアルに並べ替えてFFT演算部74に供給する。

0116

FFT演算部74は、係数制御部73から供給されるインパルス応答を対象として、FFT演算を行うことにより、その伝送路特性としての伝達関数を求め、歪み補償部68に供給する。

0117

歪み補償部68は、FFT演算部67からのシングルキャリア周波数領域信号を、FFT演算部74からの伝送路特性としての伝達関数で歪み補償することにより、シングルキャリア周波数領域信号が伝送路で受けた歪みの補正を行い、その歪み補正後のシングルキャリア周波数領域信号OD(f)を、残留シンボル間干渉除去部69に供給する。

0118

歪み補償方法は、マルチキャリア等化と同様に、ZF(Zero Forcing)等化やMMSE(Minimum Mean Square Error)等化による歪み補償がある。

0119

残留シンボル間干渉除去部69は、歪み補償部68より供給される等化後の信号に対し、残留シンボル間干渉(RISI: Residual Inter Symbol Interference)を除去し、IFFT演算部70に供給する。

0120

ここで残留シンボル間干渉除去部について説明する。歪み補償部68は、ZF等化やMMSE等化を用いて等化処理を行うが、例えばMMSE等化を用いる場合、MMSE等化Zm,nは式(1)で表される。

0121

・・・(1)

0122

ここで、式(1)において、Xm,nは送信信号を周波数領域に変換した信号、Hm,nは伝送路特性のインパルス応答を周波数領域に変換した信号(伝達関数)、σ2はノイズパワー、Nm,nは各周波数位置におけるノイズ信号、mはフレーム番号、nはキャリア番号(周波数位置)を表す。

0123

式(1)の右辺の第2項の、-(σ2・Xm,n)/(|Hm,n|2+σ2)が、残留シンボル間干渉に相当する成分であり、残留シンボル間干渉除去部69により、等化後の信号から、-(σ2・Xm,n)/(|Hm,n|2+σ2)を除去することにより、残留シンボル間干渉を除去できる。

0124

IFFT演算部70は、残留シンボル間干渉除去部69より供給される残留シンボル間干渉除去後の信号に対し、IFFT演算を行い、その結果得られる、時間領域のシングルキャリア信号を、減算器66に入力されたシングルキャリア信号の周波数域における等化の結果ODF(t)としてセレクタ64へ供給する。

0125

[シングルキャリア時間域等化処理の例]

0126

次に、図8を用いてシングルキャリア伝送によって伝送されてきたデータの受信時に処理を行う構成において、時間域等化部65による時間領域における等化方法について説明する。

0127

図8に示す時間域等化部65は、FFE75、加算器76、FBE77、硬判定部78、および減算器79から構成され、同期部56から出力された時間域の信号ID(t)は、時間等化部65のFFE75に入力される。

0128

FFE75は、Feed Forward Equalizerであり、適応等化フィルタによりなる。詳細は後述するが、可変係数フィルタと、係数更新部で構成される。

0129

FFE75に入力される入力データID(t)と、タップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果OD0(t)として出力する。

0130

また、減算器79より出力される誤差信号ed(t)に基づいて、係数更新部において逐次係数更新を行う。

0131

FBE77は、Feed Back Equalizerであり、FFE75同様、適応等化フィルタによりなり、詳細は後述するが、可変係数フィルタと、係数更新部で構成される。

0132

FBE77には、硬判定部78により出力される硬判定結果OD’(t)が供給され、その信号を入力として、タップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果OD1(t)として出力する。

0133

また、減算器79より出力される誤差信号ed(t)に基づいて、係数更新部において逐次係数更新を行う。

0134

加算器76は、FFE77によるフィルタリング結果OD0(t)と、FBE77によるフィルタリング結果OD1(t)とを加算し、その結果得られる加算値を、FFE75に入力されたシングルキャリア信号の時間域における等化の結果ODT(t)としてセレクタ64に出力する。

0135

さらに、加算器76は、加算した結果を硬判定部78、および、減算器79に供給する。

0136

硬判定部78は、加算器76から供給された加算値の硬判定を行い、その硬判定結果OD’(t)を減算器79に供給するとともに、FBE77へも供給する。

0137

減算器79は、加算器76から供給された等化後信号ODT(t)から、硬判定部78から供給された硬判定結果OD’(t)を減算し、誤差信号ed(t)を得る。誤差信号ed(t)は、FFE75およびFBE77に供給され、係数更新に利用される。

0138

セレクタ64は、等化方式制御部80から供給される制御信号により制御され、シングルキャリア信号に対して、周波数域等化部61により等化された周波数域における等化結果ODF(t)、もしくは、時間域等化部65により等化された時間域における等化結果ODT(t)のうち、どちらか一方を、シングルキャリア信号の等化結果ODS(t)として、セレクタ63へ供給する。

0139

等化方式制御部80は、周波数域等化部61による周波数域における等化結果ODF(t)、時間域等化部65による時間域における等化結果ODT(t)のうち、より信号品質の良い方を選択し、その等化方式結果が後段のセレクタ63へ供給されるように制御信号をセレクタ64へ出力する。

0140

なお、選択方法については、この後、別の等化処理部57の構成例を用いて説明する。

0141

セレクタ63は、キャリアモードに従って制御され、シングルキャリア伝送時は、セレクタ64の出力を等化処理部57の等化出力結果OD(k)として後段の誤り訂正部58に供給する。

0142

以上のように、シングルキャリア伝送に対して等化処理を行う等化処理部57は、周波数域等化部61による周波数域等化、および時間域等化部65による時間域等化を行う。

0143

周波数域等化部61による周波数域等化は、周波数域等化部61内のチャネル推定部72において、伝送路特性としてのインパルス応答が推定され、伝送路特性の影響を受けた推定PN系列(PN’(t))が求められる。

0144

さらに、減算器66において、シングルキャリア信号としての時間領域信号から、伝送路の影響を受けた推定PN系列を減算する事により、時間領域信号に含まれるフレームヘッダとしてのPN系列を除去したPN除去後信号が求められる。

0145

そして、歪み補償部68において、PN除去後信号を周波数領域の信号に変換したシングルキャリア周波数領域信号を対象として、係数制御部73を介して得られた伝送路特性のインパルス応答を周波数領域の信号に変換した伝達関数で歪み補償処理を行うことにより、シングルキャリア周波数領域信号が等化される。

0146

その後、残留シンボル間干渉除去部69により、残留シンボル間干渉成分を除去した後、IFFT演算部70により時間域信号に戻したシングルキャリア時間域信号を周波数域等化の結果として出力する。

0147

時間域等化部65による時間域等化は、シングルキャリア信号を、適応フィルタからなるFFE75及びFBE77により等化する。

0148

ここで、FFE75及びFBE77は可変係数フィルタと係数更新部で構成される。FFE75は、入力データID(t)を可変係数フィルタで積和演算を行った結果を出力し、FBE77は等化結果ODT(t)を硬判定部78で硬判定した硬判定結果OD’(t)を入力として可変係数フィルタで積和演算を行った結果を出力する。時間域等化部65は、その2つの積和演算結果を加算器76で加算した結果を時間域等化の結果として出力する。

0149

また、FFE75およびFBE77の係数更新は、等化結果と等化結果を硬判定した硬判定結果の差を誤差信号として用い、その誤差信号を小さくするように、逐次行われる。

0150

シングルキャリア伝送に対し、上記処理により、周波数域で等化された結果および、時間域で等化された結果を得て、どちらか一方を出力し、後段の誤り訂正部58へ供給される。

0151

シングルキャリア伝送においては、以上のような周波数域および時間域による処理が、シングルキャリア等化処理として行われる。

0152

[FFE75の構成]

0153

図10は、図8のFFE75の構成例を示すブロック図である。

0154

FFE75は、可変係数フィルタ214と、係数更新部215で構成される。

0155

可変係数フィルタ214は、タップ係数が可変のデジタルフィルタであり、そこに入力される入力データID(t)と、タップ係数との積和演算を行い、その積和演算結果OD0(t)を、入力データのフィルタリング結果として出力する。

0156

すなわち、可変係数フィルタ214は、Nタップのフィルタ(FIRフィルタ)であり、N個のラッチ回路2111, 2112, ・・・, 211N、N個の乗算器2121, 2122, ・・・, 212N、及び、加算器213から構成される。

0157

N個のラッチ回路2111から211Nは、シリーズに接続されており、ラッチ回路211nには、(n=1, 2, ・・・, N)、前段のラッチ回路211n−1がラッチしている入力データが供給される。

0158

すなわち、ラッチ回路211nは、前段のラッチ回路211n—1がラッチしている入力データをラッチし、後段のラッチ回路211n+1、及び、乗算器212nに供給する。

0159

なお、可変係数フィルタ214を構成する最初のラッチ回路2111には、図8の等化処理部57の入力データID(t)が供給される。

0160

乗算器212nには、ラッチ回路211nから入力データが供給される他、係数更新部215からタップ係数c0(n)が供給される。

0161

乗算器212nは、ラッチ回路211nからの入力データと、係数更新部215からのタップ係数c0(n)を乗算し、その結果得られる乗算値を、加算器213に供給する。

0162

加算器213は、N個の乗算器2121から212Nそれぞれから供給される乗算値を加算し、その結果得られる加算値OD0(t)を出力する。

0163

係数更新部215は、図8の減算器79の出力結果であるed(t)、すなわち、加算器76から供給された等化後信号ODT(t)から、硬判定部78から供給された硬判定結果OD’(t)を減算した結果を誤差信号ed(t)として、その誤差を小さくするように、可変係数フィルタ214のタップ係数c0(1)からc0(N)を更新し、可変係数フィルタ214へ供給する。

0164

係数更新部215において、可変係数フィルタ214のタップ係数を更新する方法としては、たとえば、LMSアルゴリズムがある。

0165

ここで、FFE75は、Feed Forward Equalizerを構成しており、加算器213が出力する加算値は、FFE75の出力として、図8の加算器76に供給される。

0166

[FBE77の構成]

0167

図11は、図8のFBE77の構成例を示すブロック図である。

0168

FBE77は、可変係数フィルタ224と、係数更新部225で構成される。

0169

可変係数フィルタ224は、タップ係数が可変のデジタルフィルタであり、そこに入力される硬判定結果OD’(t)と、タップ係数との積和演算を行い、その積和演算結果OD1(t)を、入力データのフィルタリング結果として出力する。

0170

すなわち、可変係数フィルタ224は、Mタップのフィルタ(FIRフィルタ)であり、M個のラッチ回路2211, 2212, ・・・, 221M、M個の乗算器2221, 2222, ・・・, 222M、及び、加算器223から構成される。

0171

M個のラッチ回路2211から221Mは、シリーズに接続されており、ラッチ回路221mには、(m=1, 2, ・・・, M)、前段のラッチ回路221m−1がラッチしている入力データが供給される。

0172

すなわち、ラッチ回路221mは、前段のラッチ回路221m—1がラッチしている入力データをラッチし、後段のラッチ回路221m+1、及び、乗算器222mに供給する。

0173

なお、可変係数フィルタ224を構成する最初のラッチ回路2211には、図8の等化処理部57の硬判定結果OD’(t)が供給される。

0174

乗算器222mには、ラッチ回路221mから入力データが供給される他、係数更新部225からタップ係数c1(m)が供給される。

0175

乗算器222mは、ラッチ回路221mからの入力データと、係数更新部225からのタップ係数c1(m)を乗算し、その結果得られる乗算値を、加算器223に供給する。

0176

加算器223は、M個の乗算器2221から222Mそれぞれから供給される乗算値を加算し、その結果得られる加算値OD1(t)を出力する。

0177

係数更新部225は、図8の減算器79の出力結果であるed(t)、すなわち、加算器76から供給された等化後信号ODT(t)から、硬判定部78から供給された硬判定結果OD’(t)を減算した結果を誤差信号ed(t)として、その誤差を小さくするように、可変係数フィルタ224のタップ係数c1(1)からc1(M)を更新し、可変係数フィルタ224へ供給する。

0178

係数更新部225において、可変係数フィルタ224のタップ係数を更新する方法としては、たとえば、LMSアルゴリズムがある。

0179

ここで、FBE77は、Feed Back Equalizerを構成しており、加算器223が出力する加算値は、FBE77の出力として、図8の加算器76に供給される。

0180

以上のようにFFE75とFBE77により構成されるシングルキャリア等化では、シングルキャリア信号を、FFE75で構成されるFeed Forward Equalizerにおいて等化し、その等化結果が、FBE77、加算器76、および、硬判定部78で構成されるDFE(Decision Feedback Equalizer)において等化する処理が、時間域のシングルキャリア等化処理として行われる。

0181

[等化処理部57の第2の構成例]

0182

図12は、等化処理部57の第2の詳細な構成例を示す図である。図12に示す構成のうち、図8に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

0183

図12に示す等化処理部57の構成は、遅延部81が追加して設けられている点で図8と異なる。

0184

マルチキャリア伝送に対する等化処理では、周波数域等化部61内の歪み補償部68より出力される、等化されたマルチキャリア信号を、周波数デインターリーブ部62に供給し、シンボルの並びを元に戻す周波数デインターリーブを行い、セレクタ63により後段の誤り訂正部58に供給される。

0185

その為、図12において追加された遅延部81は、何らマルチキャリア等化時の動作に影響を与えない。

0186

図8では、シングルキャリア伝送に対して等化処理を行う場合、等化処理部57は、周波数域等化部61による周波数域等化結果であるODF(t)、および時間域等化部65による時間域等化結果であるODF(t)をセレクタ64に供給する。

0187

その際、周波数域等化部61および時間域等化部65のいずれも、シングルキャリア信号入力ID(t)に対し、等化処理を行うが、周波数域等化部61は、FFT演算部67およびIFFT演算部70を有し、それぞれFFT演算、IFFT演算がなされる。

0188

一般に、FFT演算、IFFT演算の処理を行うブロックは、入力バッファワークバッファを持って構成される為、周波数域等化部61による周波数域等化結果であるODF(t)と、時間域等化部65による時間域等化結果であるODF(t)には、フレーム単位出力タイミングのずれが発生、すなわち、時間域等化結果であるODF(t)に比べ、周波数域等化結果であるODF(t)は、数フレーム遅れて出力される。

0189

遅延部81は、上記のようなタイミングのずれを無くす為に、時間域等化部65から出力される時間域等化結果に対し、周波数域等化部61で遅れる分を遅延させる処理を行い、セレクタ64へ供給する。

0190

目的としては、周波数域等化部61による周波数域等化結果であるODF(t)と、時間域等化部65による時間域等化結果であるODF(t)のタイミングを合わせることであるため、遅延部81を、メモリとして追加するのではなく、時間域等化結果であるODF(t)を直接セレクタ64に供給するのではなく、既存のFFT演算部74とIFFT演算部70をリソースシェアして時間域等化結果についても使用する事で、出力タイミングを合わせても良い。もちろんその場合、歪む補償部68や残留シンボル間干渉除去部69の処理はスキップするようにする。

0191

上記のように周波数域等化部61による周波数域等化結果であるODF(t)と、時間域等化部65による時間域等化結果であるODF(t)の出力タイミングを合わせることにより、シングルキャリア信号を復調中であっても、セレクタ64による等化方式の切り替えが可能となる。

0192

[等化処理部57の第3の構成例]

0193

図13は、等化処理部57の第3の詳細な構成例を示す図である。図13に示す構成のうち、図12に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

0194

図13に示す等化処理部57の構成は、チャネル状態判定部92が追加して設けられている点、および、チャネル状態判定部92に基づいて等化方式制御部93が動作する点で図12と異なる。

0195

マルチキャリア伝送に対する等化処理の動作について、追加されたチャネル状態判定部92、および、等化方式制御部93は、何らマルチキャリア等化時の動作に影響を与えない。

0196

シングルキャリア伝送に対して等化処理を行う場合、等化処理部57は、周波数域等化部61による周波数域等化結果であるODF(t)、および時間域等化部65による時間域等化結果であるODF(t)をセレクタ64に供給する。

0197

セレクタ64は、等化方式制御部93により制御され、どちらか一方の等化結果を後段に供給する。図13はこの等化方式の制御方法に関する一構成例を示した図である。

0198

チャネル状態判定部92は、周波数域等化部91内の係数制御部73より出力される伝送路特性(の推定値)としてのインパルス応答を入力として、そのインパル応答に基づいて、チャネル状況を判定し、その判定結果を、等化方式制御部93へ供給する。

0199

等化方式制御部93は、チャネル状態判定部92より供給される判定結果に基づき、セレクタ64を制御し、セレクタ64に供給される、周波数域等化部61による周波数域等化結果であるODF(t)、もしくは時間域等化部65による時間域等化結果であるODF(t)のいずれかを、シングルキャリア伝送における等化結果ODS(t)として、セレクタ63へ供給する。

0200

上記は、チャネル状態判定部92により、チャネル状況を判断して、等化方式制御部93により、より良い等化結果と考えられる、周波数域等化結果もしくは時間域等化結果を選択することを目的として動作する。

0201

図14は、チャネルインパルス応答の一例を示す図である。

0202

プリエコー、メインエコーポストエコーの3波のマルチパスからなるマルチパス環境におけるチャネルインパルス応答を示した図である。

0203

プリエコーチャネルは、一般的に時間域等化に比べ周波数域等化が優れる。そこで、チャネル状態判定部92の判定条件の一例として、図14に示すようなプリエコーが存在する事を、係数制御部73より出力される伝送路特性のインパルス応答より判断し、プリエコーありと判定した場合、その判定情報を等化方式制御部93へ供給し、等化方式制御部93が、周波数域等化部61による周波数域等化結果であるODF(t)を選択するように制御する。

0204

[等化処理部57の第4の構成例]

0205

図15は、等化処理部57の第4の詳細な構成例を示す図である。図15に示す構成のうち、図12に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

0206

図15に示す等化処理部57の構成は、周波数域等化部61内に、硬判定部105、減算器106、MSE算出部107、時間域等化部65内に、MSE算出部108、および、等化誤差判定部102が追加されて設けられている点、そして等化誤差判定部102に基づいて等化方式制御部103が動作する点で図12と異なる。

0207

マルチキャリア伝送に対する等化処理の動作について、追加された等化誤差判定部102、および、等化方式制御部103は、何らマルチキャリア等化時の動作に影響を与えない。

0208

シングルキャリア伝送に対して等化処理を行う場合、等化処理部57は、周波数域等化部61による周波数域等化結果であるODF(t)、および時間域等化部65による時間域等化結果であるODF(t)をセレクタ64に供給する。

0209

セレクタ64は、等化方式制御部103により制御され、どちらか一方の等化結果を後段に供給する。図15はこの等化方式の制御方法に関する一構成例を示した図である。

0210

硬判定部105は、IFFT演算部70から出力される等化後の時間領域のシングルキャリア信号に対し硬判定を行い、その硬判定結果を減算器106に供給する。

0211

減算器106は、IFFT演算部70から出力される等化後の時間領域のシングルキャリア信号と、硬判定部105から供給される硬判定結果との減算を行い、その減算結果を、MSE算出部107へ供給する。

0212

MSE算出部107は、減算器106から供給される減算結果、すなわち等化誤差の二乗和(MSE: Mean Square Error)を算出し、等化誤差判定部102へ供給する。

0213

MSE算出部108は、減算器79から供給される減算結果、すなわち等化誤差の二乗和(MSE: Mean Square Error)を算出し、等化誤差判定部102へ供給する。

0214

等化誤差判定部102は、MSE算出部107、MSE算出部108から供給されるそれぞれの等化誤差の二乗和を比較し、誤差が少ない方の等化方式の情報を、等化方式制御部103に供給する。

0215

等化方式制御部103は、等化誤差判定部102より供給される判定結果に基づき、セレクタ64を制御し、セレクタ64に供給される、周波数域等化部61による周波数域等化結果であるODF(t)、もしくは時間域等化部65による時間域等化結果であるODF(t)のいずれかのうち、等化誤差が少ない方を、シングルキャリア伝送における等化結果ODS(t)として、セレクタ63へ供給する。

0216

もちろん、等化誤差の二乗和だけでなく、それ以外の指標、例えば、誤り訂正部58で算出されるエラー等を用いて、周波数域等化部61による周波数域等化結果、もしくは時間域等化部65による時間域等化結果のうち、より良い等化方式を選択してもよい。

0217

[等化処理部57の第5の構成例]

0218

図16は、等化処理部57の第5の詳細な構成例を示す図である。図16に示す構成のうち、図15に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

0219

図16に示す等化処理部57の構成は、等化誤差判定部122の制御により、周波数域等化部61、および、時間域等化部65に対しリセット信号が供給される点で図15と異なる。

0220

シングルキャリア伝送に対して等化処理を行う場合、等化処理部57は、周波数域等化部61による周波数域等化結果であるODF(t)、および時間域等化部65による時間域等化結果であるODF(t)をセレクタ64に供給する。

0221

セレクタ64は、等化方式制御部123により制御され、どちらか一方の等化結果を後段に供給する。図16はこの等化方式の制御方法に関する一構成例を示した図である。

0222

等化誤差判定部122は、前述のように、MSE算出部107、MSE算出部108から供給されるそれぞれの等化誤差の二乗和を比較し、誤差が少ない方の等化方式の情報を、等化方式制御部123に供給すると共に、誤差が大きい方、すなわち、周波数域等化部61もしくは時間域等化部65の一方にリセット信号を供給する。

0223

リセット信号が供給された、周波数域等化部61もしくは時間域等化部65は、等化処理のやり直しを実行する。

0224

等化方式制御部123は、等化誤差判定部122より供給される判定結果に基づき、セレクタ64を制御し、セレクタ64に供給される、周波数域等化部61による周波数域等化結果であるODF(t)、もしくは時間域等化部65による時間域等化結果であるODF(t)のいずれかのうち、等化誤差が少ない方を、シングルキャリア伝送における等化結果ODS(t)として、セレクタ63へ供給する。

0225

等化誤差に基づいてリセット掛ける等化誤差判定部122は、等化誤差が非常に大きく、正常に等化係数収束していない場合に、リセットを掛け等化処理のやり直しを要求する。その際、等化誤差の小さい方、すなわち、周波数域等化部61もしくは時間域等化部65の等化結果をシングルキャリアの等化結果としてセレクタ64より供給する。

0226

上記動作により、後段の処理に影響を与える事無く、常に良い方の等化結果を出力しつつ、誤差が大きい方の等化処理のやり直しを平行して実行する事が出来る。

0227

また、等化器(周波数域等化部61又は時間域等化部65)が正常に動作していない時、受信システム(受信装置51)全体に対しリセットを掛ける必要がなく、同期部56のリセットも発生せず、等化処理部57内の周波数域等化部61もしくは時間域等化部65の一方のリセットのみであり、かつリセットを掛けない方の等化方式による等化結果を出力し続ける為、再同期処理により、放送受信中の画が一旦途切れる事も無い。

0228

[等化処理部57の第6の構成例]

0229

図17は、等化処理部57の第6の詳細な構成例を示す図である。図17に示す構成のうち、図12に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

0230

図17に示す等化処理部57の構成は、ロック判定部132が追加して設けられている点、および、ロック判定部132に基づいて等化方式制御部133が動作する点で図12と異なる。また、誤り訂正部134についても、ロック判定部132が必要とする情報を出力する点で図3の誤り訂正部58と異なる。

0231

マルチキャリア伝送に対する等化処理の動作について、追加されたロック判定部132、および、等化方式制御部133は、何らマルチキャリア等化時の動作に影響を与えない。

0232

シングルキャリア伝送に対して等化処理を行う場合、等化処理部57は、周波数域等化部61による周波数域等化結果であるODF(t)、および時間域等化部65による時間域等化結果であるODF(t)をセレクタ64に供給する。

0233

セレクタ64は、等化方式制御部133により制御され、どちらか一方の等化結果を後段に供給する。図17はこの等化方式の制御方法に関する一構成例を示した図である。

0234

誤り判定部134は、誤り訂正を行い、その結果訂正エラーをロック判定部132に供給する。

0235

ロック判定部132は、誤り訂正部134より供給されるエラー情報を基に、復調ロックしているかどうかを判断し、その結果を等化方式制御部133へ供給する。

0236

等化方式制御部133は、ロック判定部132より供給される判定結果に基づき、セレクタ64を制御し、セレクタ64に供給される、周波数域等化部61による周波数域等化結果であるODF(t)、もしくは時間域等化部65による時間域等化結果であるODF(t)のいずれかを、シングルキャリア伝送における等化結果ODS(t)として、セレクタ63へ供給する。

0237

ここで、ロック判定部132と等化方式制御部133の動作について説明する。セレクタ64により選択されている、周波数域等化もしくは時間域等化のいずれかの等化方式を用いた復調において、ロック判定部132によりロック判定を行う。

0238

ロック判定部132により、ロックしていないと判定された場合、現在選択されている等化方式、すなわち、周波数域等化部61または時間域等化部65のいずれかにリセットを掛けるとともに、等化方式制御部133において、選択されていなかった方の等化方式を選択するように制御される。

0239

ここで、図18のフローチャートを参照して、図17の等化処理部57で行われる等化処理の流れについて説明する。入力信号ID(t)が等化処理部57に入力されたときに開始される。

0240

ステップS11において、等化方式制御部133により開始時点の等化方式が選択され、セレクタ64において、選択された等化方式の結果が後段へ供給される。

0241

ステップS12において、等化方式制御部133が現在の等化方式を判定し、セレクタ64により時間域等化部65による時間域等化が選択されているならば、S13に進む。そうでなく、周波数等化部61による周波数域等化が選択されているならば、S17へ進む。

0242

ステップS13において、時間域等化部65により等化処理を行い、等化結果はセレクタ64、および、セレクタ63を介し、誤り訂正部134へ供給される。

0243

ステップS14において、ロック判断可能となるまでこのステート待機する。回路の動作として、誤り訂正部134においてエラーを算出し、ロック判定部132へ供給する。ステップS15において、ロック判定部132では、そのエラーの発生量に基づいて、正常に復調が行われているか、すなわち、ロックしているか、そうでないかの判定を行う。ここでエラーとは、BCHデコードによるエラーや、パケット単位に変換したエラー等で構わない。

0244

ステップS15において、ロック判定部132による判定の結果、ロックしているならば、セレクタ64により選択されている等化方式を継続して選択し、ステップS14に戻って、繰り返しロック判定を行う。

0245

逆に、ロック判定部132による判定の結果、ロックしていないと判定されたならば、処理は、ステップS15からステップS16に進み、セレクタ64において、等化方式を周波数域等化部61による周波数域等化に切り替えて、時間域等化部65に対し、リセットを行う。そして、処理はステップS12に戻る。

0246

ステップ12では、周波数等化部61による周波数域等化が選択されている為、処理はステップS17へ進む。

0247

ステップS17において、周波数域等化部61により等化処理を行い、等化結果はセレクタ64、および、セレクタ63を介し、誤り訂正部134へ供給される。

0248

ステップS18において、ロック判断可能となるまでこのステートで待機する。回路の動作として、誤り訂正部134においてエラーを算出し、ロック判定部132へ供給する。ステップS19において、ロック判定部132では、そのエラーの発生量に基づいて、正常に復調が行われているか、そなわち、ロックしているか、そうでないかの判定を行う。ここでエラーとは、BCHデコードによるエラーや、パケット単位に変換したエラー等で構わない。

0249

ステップS19において、ロック判定部132による判定の結果、ロックしているならば、セレクタ64により選択されている等化方式を継続して選択し、ステップS18に戻って、繰り返しロック判定を行う。

0250

逆に、ロック判定部132による判定の結果、ロックしていないと判定されたならば、処理は、ステップS19からステップS20に進み、セレクタ64において、等化方式を時間域等化部61による時間域等化に切り替えて、周波数域等化部61に対し、リセットを行う。そして、処理はステップS12に戻る。

0251

以上のように、ロック状態を常に監視し、ロックが外れた場合は、リセットを掛けるとともに、他方の等化方式に切り替えて等化処理を行う事により、後段の処理に影響を与える事無く、常に良い方の等化結果を出力しつつ、ロックが外れた方の等化処理のやり直しを平行して実行する事が出来る。

0252

また、等化器が正常に動作していない時、受信システム全体に対しリセットを掛ける必要がなく、同期部56のリセットも発生せず、等化処理部57内の周波数域等化部61もしくは時間域等化部65の一方のリセットのみであり、かつリセットを掛けない方の等化方式による等化結果を出力し続ける為、再同期処理により、放送受信中の画が一旦途切れる事も無い。

0253

[適応フィルタの構成例]

0254

図19は、FFE,FBE及びチャネル推定部の構成例を示す図である。

0255

前述の通り、図8の周波数域等化部61のチャネル推定部72、時間域等化部65のFFE75、および、FBE77は、適応フィルタで構成される。図19は、それら3つの適応フィルタをリソースシェアして実装する場合の一構成例を示した図である。

0256

DTMB規格は、図6に示すように、3種類のPN、すなわち、PN420、PN595、および、PN945が定義されており、シンボル長は、それぞれ、420シンボル、595シンボル、および、945シンボルである。

0257

まず、各回路の構成と基本動作を説明した後、PN毎の動作について説明する。

0258

チャネル推定部251は、可変係数フィルタ252と、係数更新部253で構成される。

0259

可変係数フィルタ252は、420タップのフィルタであり、420個のラッチ回路2541, 2542, ・・・, 254420、420個の乗算器2551, 2552, ・・・, 255420、及び、加算器256から構成される。

0260

チャネル推定部251の動作は、図9で示したチャネル推定部72と同じであり、可変係数フィルタ252では、図8のPN再生部71から供給されるPN系列と、係数更新部253から供給されるタップ係数、すなわち伝送路特性のインパルス応答との積和演算、つまり、畳み込みを行い、PN系列を、伝送路特性でフィルタリングした結果を推定PN系列としてセレクタ303および加算器301に供給する。

0261

係数更新部253は、図8の減算器66の結果ep(t)に基づいて係数更新を行う。

0262

適応フィルタ261は、可変係数フィルタ262と、係数更新部263で構成される。

0263

可変係数フィルタ262は、175タップのフィルタであり、175個のラッチ回路2641, 2642, ・・・, 264175、175個の乗算器2651, 2652, ・・・, 265175、及び、加算器266から構成される。

0264

適応フィルタ261の動作は、図10で示したFFE75と同じであり、可変係数フィルタ262では、セレクタ267を介して入力される、チャネル推定部251のラッチ回路254420から出力される信号、もしくは、図8の等化処理部57に供給されるID(t)と、係数更新部263から供給されるタップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果として、加算器301および加算器304に供給する。

0265

加算器301は、チャネル推定部251の積和演算結果と、適応フィルタ261の積和演算結果を加算した結果を、セレクタ303に供給する。

0266

加算器304は、適応フィルタ261の積和演算結果と、加算器305の結果を加算した結果を、セレクタ306に供給する。

0267

係数更新部263は、セレクタ268を介して入力される、図8の減算器66の結果ep(t)もしくは、減算器79の結果ed(t)に基づいて係数更新を行う。

0268

適応フィルタ271は、可変係数フィルタ272と、係数更新部273で構成される。

0269

可変係数フィルタ272は、350タップのフィルタであり、350個のラッチ回路2741, 2742, ・・・, 274350、350個の乗算器2751, 2752, ・・・, 275350、及び、加算器276から構成される。

0270

適応フィルタ271の動作は、図10で示したFFE75と同じであり、可変係数フィルタ272では、セレクタ277を介して入力される、適応フィルタ261のラッチ回路264175から出力される信号、もしくは、図8の等化処理部57に供給されるID(t)と、係数更新部273から供給されるタップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果として、加算器302および加算器305に供給する。

0271

加算器302は、加算器301の結果と、適応フィルタ271の積和演算結果を加算した結果を、セレクタ303に供給する。

0272

加算器305は、適応フィルタ271の結果と、加算器307の結果を加算した結果を、セレクタ306に供給する。

0273

係数更新部273は、セレクタ278を介して入力される、図8の減算器66の結果ep(t)もしくは、減算器79の結果ed(t)に基づいて係数更新を行う。

0274

FFE281は、可変係数フィルタ282と、係数更新部283で構成される。

0275

可変係数フィルタ282は、Lタップのフィルタであり、L個のラッチ回路2841, 2842, ・・・, 284L、L個の乗算器2851, 2852, ・・・, 285L、及び、加算器286から構成される。

0276

FFE281の動作は、図10で示したFFE75と同じであり、可変係数フィルタ282では、セレクタ287を介して入力される、適応フィルタ271のラッチ回路274350から出力される信号、もしくは、図8の等化処理部57に供給されるID(t)と、係数更新部283から供給されるタップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果OD0(t)として、加算器307に供給する。

0277

係数更新部283は、図8の減算器79の結果ed(t)に基づいて係数更新を行う。

0278

FBE291は、可変係数フィルタ292と、係数更新部293で構成される。

0279

可変係数フィルタ292は、Qタップのフィルタであり、Q個のラッチ回路2941, 2942, ・・・, 294Q、Q個の乗算器2951, 2952, ・・・, 295L、及び、加算器296から構成される。

0280

FBE291の動作は、図11で示したFBE77と同じであり、可変係数フィルタ292では、図8の硬判定部78から入力される硬判定結果OD’(t)と、係数更新部293から供給されるタップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果OD1(t)として、加算器307に供給する。

0281

係数更新部293は、図8の減算器79の結果ed(t)に基づいて係数更新を行う。

0282

加算器307は、FFE281の積和演算結果と、FBE291の積和演算結果を加算して、加算器305およびセレクタ306に供給する。

0283

以上のように、構成され動作する適応フィルタ、および、各セレクタの動作について、PN毎に説明する。

0284

図中のセレクタに記載の数字は各PNを表す。つまり、PN420時は”420”に接続された信号を選択し、PN595時は”595”に接続された信号を選択し、PN945時は”945”に接続された信号を選択する。

0285

まず、PN420を受信し、等化処理部57で等化処理する際の動作について説明する

0286

セレクタ303は、チャネル推定部251のフィルタリング結果を選択し、図8の減算器66に供給する。

0287

適応フィルタ261は、セレクタ267を介して、図8の等化処理部57への入力データID(t)に対し、積和演算を行うとともに、図8の減算器79の結果ed(t)に基づいて係数更新を行う。

0288

適応フィルタ271は、セレクタ277を介して、適応フィルタ261のラッチ回路264175の出力を入力として、積和演算を行うとともに、図8の減算器79の結果ed(t)に基づいて係数更新を行う。

0289

FFE281は、セレクタ287を介して、適応フィルタ271のラッチ回路274350の出力を入力として、積和演算を行うとともに、図8の減算器79の結果ed(t)に基づいて係数更新を行う。

0290

セレクタ306は、適応フィルタ261、適応フィルタ271、FFE281、および、FBE291のフィルタリング結果を加算した結果を、図8の時間域等化部65の等化結果ODT(T)としてセレクタ64へ供給する。

0291

すなわち、PN420受信時において、図8の周波数域等化部61のチャネル推定部72として、チャネル推定部252のみを使用し、時間域等化部65のFFE75として、適応フィルタ261、適応フィルタ271、および、FFE281をつなぎ合わせて使用する。

0292

次に、PN595を受信し、等化処理部57で等化処理する際の動作について説明する。

0293

適応フィルタ261は、セレクタ267を介して、チャネル推定部251のラッチ回路254420の出力を入力として、積和演算を行うとともに、図8の減算器66の結果ep(t)に基づいて係数更新を行う。

0294

セレクタ303は、チャネル推定部251、適応フィルタ261のフィルタリング結果を加算した結果を、図8の減算器66に供給する。

0295

適応フィルタ271は、セレクタ277を介して、図8の等化処理部57への入力データID(t)に対し、積和演算を行うとともに、図8の減算器79の結果ed(t)に基づいて係数更新を行う。

0296

FFE281は、セレクタ287を介して、適応フィルタ271のラッチ回路274350の出力を入力として、積和演算を行うとともに、図8の減算器79の結果ed(t)に基づいて係数更新を行う。

0297

セレクタ306は、適応フィルタ271、FFE281、および、FBE291のフィルタリング結果を加算した結果を、図8の時間域等化部65の等化結果ODT(T)としてセレクタ64へ供給する。

0298

すなわち、PN595受信時において、図8の周波数域等化部61のチャネル推定部72として、チャネル推定部251、および、適応フィルタ261をつなぎ合わせて使用し、時間域等化部65のFFE75として、適応フィルタ271、および、FFE281をつなぎ合わせて使用する。

0299

次に、PN4945を受信し、等化処理部57で等化処理する際の動作について説明する。

0300

適応フィルタ261は、セレクタ267を介して、チャネル推定部251のラッチ回路254420の出力を入力として、積和演算を行うとともに、図8の減算器66の結果ep(t)に基づいて係数更新を行う。

0301

適応フィルタ271は、セレクタ277を介して、適応フィルタ261のラッチ回路264175の出力を入力として、積和演算を行うとともに、図8の減算器66の結果ep(t)に基づいて係数更新を行う。

0302

セレクタ303は、チャネル推定部251、適応フィルタ261、および、適応フィルタ271のフィルタリング結果を加算した結果を、図8の減算器66に供給する。

0303

FFE281は、セレクタ287を介して、図8の等化処理部57への入力データID(t)に対し、積和演算を行うとともに、図8の減算器79の結果ed(t)に基づいて係数更新を行う。

0304

セレクタ306は、FFE281、および、FBE291のフィルタリング結果を加算した結果を、図8の時間域等化部65の等化結果ODT(T)としてセレクタ64へ供給する。

0305

すなわち、PN945受信時において、図8の周波数域等化部61のチャネル推定部72として、チャネル推定部251、適応フィルタ261、および、適応フィルタ271をつなぎ合わせて使用し、時間域等化部65のFFE75として、FFE281のみを使用する。

0306

以上のように、図8における、チャネル推定部72、FFE75、FBE77の3つの適応フィルタについて、適応フィルタを分割実装し、リソーシェアして使用する事により、回路規模を抑えることが出来る。

0307

また、チャネル推定部251の入力は、PN系列である為、ラッチ回路2541ないし254420のビット幅を少なく構成する事で、チャネル推定部251の積和演算処理部分、(乗算器2551ないし255420、加算器256)および、係数更新部分(係数更新部253)の回路規模を抑えることができる。

0308

以上の説明は、シングルキャリア信号受信時にフォーカスして説明したが、マルチキャリア受信時には、セレクタ303の出力PN’(t)を用いて周波数域等化を行えば、同様の構成で、マルチキャリア受信時の等化処理を行うことができる。

0309

[本技術を適用したコンピュータの説明]

0310

次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。

0311

そこで、図20は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。

0312

プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク1105やROM1103に予め記録しておくことができる。

0313

あるいはまた、プログラムは、リムーバブル記録媒体1111に格納(記録)しておくことができる。このようなリムーバブル記録媒体1111は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体1111としては、例えば、フレキシブルディスクCD-ROM(Compact Disc Read Only Memory),MO(Magneto Optical)ディスク,DVD(Digital Versatile Disc)、磁気ディスク半導体メモリ等がある。

0314

なお、プログラムは、上述したようなリムーバブル記録媒体1111からコンピュータにインストールする他、通信網放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク1105にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用人工衛星を介して、コンピュータに無線転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。

0315

コンピュータは、CPU(Central Processing Unit)1102を内蔵しており、CPU1102には、バス1101を介して、入出力インタフェース1110が接続されている。

0316

CPU1102は、入出力インタフェース1110を介して、ユーザによって、入力部1107が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)1103に格納されているプログラムを実行する。あるいは、CPU1102は、ハードディスク1105に格納されたプログラムを、RAM(Random Access Memory)1104にロードして実行する。

0317

これにより、CPU1102は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU1102は、その処理結果を、必要に応じて、例えば、入出力インタフェース1110を介して、出力部1106から出力、あるいは、通信部1108から送信、さらには、ハードディスク1105に記録等させる。

0318

なお、入力部1107は、キーボードや、マウスマイク等で構成される。また、出力部1106は、LCD(Liquid Crystal Display)やスピーカ等で構成される。

0319

ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理(例えば、並列処理あるいはオブジェクトによる処理)も含む。

0320

また、プログラムは、1のコンピュータ(プロセッサ)により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。

0321

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

0322

11減算器, 12FFT演算部, 13歪み補償部, 14 PN再生部, 15チャネル推定部, 16 制御部, 17 FFT演算部, 21FFE, 22加算器, 23 FBE, 24 硬判定部, 25 減算器, 51受信装置, 52アンテナ, 53チューナ, 54 A/D変換部, 55直交復調部, 56 同期部, 57等化処理部, 58誤り訂正部, 61周波数域等化部, 62周波数デインターリーブ部, 63,64セレクタ, 65時間域等化部, 66 減算器, 67 FFT演算部, 68 歪み補償部, 69残留シンボル間干渉除去部, 70IFFT演算部, 71 PN再生部, 72 チャネル推定部, 73係数制御部, 74 FFT演算部, 75 FFE, 76 加算器, 77 FBE, 78 硬判定部, 79 減算器, 80等化方式制御部, 81遅延部, 92チャネル状態判定部, 93 等化方式制御部, 102等化誤差判定部, 103 等化方式制御部, 105 硬判定部, 106 減算器, 107,108 MSE算出部, 122 等化誤差判定部, 123 等化方式制御部, 132ロック判定部, 133 等化方式制御部, 2111ないし211Nラッチ回路, 2121ないし212N乗算器, 213 加算器, 214可変係数フィルタ, 215係数更新部, 2211ないし221N ラッチ回路, 2221ないし222N 乗算器, 223 加算器, 224 可変係数フィルタ, 225 係数更新部, 2311ないし231K ラッチ回路, 2321ないし232K 乗算器, 233 加算器, 234 可変係数フィルタ, 235 係数更新部, 251 チャネル推定部, 252 可変係数フィルタ252, 253 係数更新部, 2541ないし254420 ラッチ回路, 2551ないし255420 乗算器, 256 加算器, 261適応フィルタ, 262 可変係数フィルタ, 263 係数更新部, 2641ないし264175 ラッチ回路, 2651ないし265175 乗算器, 266 加算器, 267,268 セレクタ, 271 適応フィルタ, 272 可変係数フィルタ, 273 係数更新部, 2741ないし274350 ラッチ回路, 2751ないし275350 乗算器, 276 加算器, 277,278 セレクタ, 281 FFE, 282 可変係数フィルタ, 283 係数更新部, 2841ないし284L ラッチ回路, 2851ないし285L 乗算器, 286 加算器, 287 セレクタ, 291 FBE, 292 可変係数フィルタ, 293 係数更新部, 2941ないし294Q ラッチ回路, 2951ないし295Q 乗算器, 296 加算器, 301,302 加算器, 303 セレクタ, 304,305 加算器, 306 セレクタ, 307 加算器, 1101バス, 1102 CPU, 1103 ROM, 1104 RAM, 1105ハードディスク, 1106 出力部, 1107 入力部, 1108通信部, 1109ドライブ, 1110入出力インタフェース, 1111 リムーバブル記録媒体

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