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技術 セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路

出願人 アギアシステムズエルエルシー
発明者 マーチンジェー.ガスパー,ジュニヤバーナードエル.モリス
出願日 2012年7月5日 (8年7ヶ月経過) 出願番号 2012-151026
公開日 2012年12月6日 (8年2ヶ月経過) 公開番号 2012-239185
状態 特許登録済
技術分野 ICの設計・製造(配線設計等) パルス回路 CAD パルスの操作
主要キーワード 理想的波形 標準設計 波形周期 最終設計 同一ダイ 基本的組 Nチャネル 回路パス
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2012年12月6日)のものです。
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図面 (9)

課題

少なくとも1つのデジタル論理セルおよび少なくとも1つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。

解決手段

スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセルライブラリから選択される。

概要

背景

集積回路の設計は一般的に、「配置配線CADシステムのようなコンピュータ支援設計機器を通して実行される。そのようなシステムでは、集積回路のレイアウトは、回路素子の様々な配置、方位、および配線を生成するために必要なマスク幾何学的構成記述する標準セルによって定義される。所与の製造技術に従って集積回路を設計するのに利用可能な標準セル群は、一般的に標準セル・ライブラリと呼ばれる。標準セル・ライブラリは一般的に、タイミング、ノイズ信頼性等について完全に特徴付けられた所定の組の論理ブロックを含む。

市販の標準セル・ライブラリはブール論理に基づいている。この組合せ論理は主として、論理「and」、「or」、および「invert」機能から形成される。メモリ素子は一般的にフリップフロップおよびラッチにより実現される。通常、ライブラリはこれらの基本的セルの数百のバリエーションを含む。加算器乗算器のような算術ブロックを含む高レベル論理は、これらの標準セルの組合せから構成される。

設計者は通常、ライブラリの頑健性および柔軟性のため、標準セル・ライブラリを使用する。これは、製品開発サイクル時間を短縮することによって、時間および金を節約する。加えて、予め設計され、予め試験され、かつ予め特徴付けられた標準セル・ライブラリを使用することによって、リスクが低減される。

しかし、標準セルで設計された集積回路はしばしば、望ましくない信号スキューを結果的に生じる。例えば、理想信号波は50/50または50%のデューティ・サイクルを持つことができ、所与の周期で信号が高レベルである時間の量は、信号が低レベルである時間の量に等しい。本明細書ではデューティ・サイクル歪みともいう信号スキューは、所与の波形周期で信号が高レベルである時間の量が、信号が低レベルである時間の量よりかなり大きいかまたは小さいときに発生する。例えば、10ns(ナノ秒)の周期を有する理想的波形は5ns高レベル/5ns低レベルのパターンを持つことができ、スキューした波形は6ns高レベル/4ns低レベルのパターンを持つことができ、結果的に2nsの信号スキューを生じる。

この問題を解決しようとする従前の試みは、カスタマイズされたセルを作成したり、既存のセルを手動修正したり、手動の配置配線修正を利用して所与の回路を調整することを含んでいた。米国特許第6690202号および第6507220号は、信号電圧を集積回路の論理しきい電圧に一致させることによりデューティ・サイクル歪みを補正または防止するための回路機構を記載している。米国特許第6411145号は、集積回路の入力のDCレベルを変更するように構成された差動対トランジスタを通して、デューティ・サイクルを補正するように構成された回路を記載している。米国特許第5757218号は、コンパレータ回路および制御回路を有するデューティ・サイクル補正回路を記載している。特許公開公報第2003−152078号および第08−077227号は、セルの総遅延の変更におけるRC効果の使用を記載している。

これらの技術は、集積回路設計者が標準セル集積回路設計で使用される標準設計フロー方法から逸脱することを余儀なくさせる。セルを手動的にカスタマイズしあるいは回路レイアウトを修正する必要性は、設計サイクル時間を長引かせかつ複雑化し、おそらく余分なリスク、コスト、およびスケジュール遅れを追加する。したがって、集積回路のデジタル回路機構における信号スキュー調整の更なる改善が依然として必要である。

概要

少なくとも1つのデジタル論理セルおよび少なくとも1つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。

目的

本発明は例示的実施形態で、集積回路の設計でセル・ライブラリから選択された1つまたは複数の信号スキュー調整セルを使用して、集積回路のデジタル回路機構における信号のスキューを調整するための技術を提供する。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

少なくとも1つのデジタル論理セルと、集積回路デジタル回路機構における信号のスキューを所望の量に調整するように構成された少なくとも1つのスキュー調整セルと、を備えたデジタル回路機構を有する集積回路であって、前記少なくとも1つのデジタル論理セルおよび前記少なくとも1つのスキュー調整セルがセルライブラリから選択される、集積回路。

技術分野

0001

本発明は、一般的に集積回路の分野に関し、さらに詳しくは、集積回路のデジタル回路機構における信号のスキュー調整に関する。

背景技術

0002

集積回路の設計は一般的に、「配置配線CADシステムのようなコンピュータ支援設計機器を通して実行される。そのようなシステムでは、集積回路のレイアウトは、回路素子の様々な配置、方位、および配線を生成するために必要なマスク幾何学的構成記述する標準セルによって定義される。所与の製造技術に従って集積回路を設計するのに利用可能な標準セル群は、一般的に標準セル・ライブラリと呼ばれる。標準セル・ライブラリは一般的に、タイミング、ノイズ信頼性等について完全に特徴付けられた所定の組の論理ブロックを含む。

0003

市販の標準セル・ライブラリはブール論理に基づいている。この組合せ論理は主として、論理「and」、「or」、および「invert」機能から形成される。メモリ素子は一般的にフリップフロップおよびラッチにより実現される。通常、ライブラリはこれらの基本的セルの数百のバリエーションを含む。加算器乗算器のような算術ブロックを含む高レベル論理は、これらの標準セルの組合せから構成される。

0004

設計者は通常、ライブラリの頑健性および柔軟性のため、標準セル・ライブラリを使用する。これは、製品開発サイクル時間を短縮することによって、時間および金を節約する。加えて、予め設計され、予め試験され、かつ予め特徴付けられた標準セル・ライブラリを使用することによって、リスクが低減される。

0005

しかし、標準セルで設計された集積回路はしばしば、望ましくない信号スキューを結果的に生じる。例えば、理想信号波は50/50または50%のデューティ・サイクルを持つことができ、所与の周期で信号が高レベルである時間の量は、信号が低レベルである時間の量に等しい。本明細書ではデューティ・サイクル歪みともいう信号スキューは、所与の波形周期で信号が高レベルである時間の量が、信号が低レベルである時間の量よりかなり大きいかまたは小さいときに発生する。例えば、10ns(ナノ秒)の周期を有する理想的波形は5ns高レベル/5ns低レベルのパターンを持つことができ、スキューした波形は6ns高レベル/4ns低レベルのパターンを持つことができ、結果的に2nsの信号スキューを生じる。

0006

この問題を解決しようとする従前の試みは、カスタマイズされたセルを作成したり、既存のセルを手動修正したり、手動の配置配線修正を利用して所与の回路を調整することを含んでいた。米国特許第6690202号および第6507220号は、信号電圧を集積回路の論理しきい電圧に一致させることによりデューティ・サイクル歪みを補正または防止するための回路機構を記載している。米国特許第6411145号は、集積回路の入力のDCレベルを変更するように構成された差動対トランジスタを通して、デューティ・サイクルを補正するように構成された回路を記載している。米国特許第5757218号は、コンパレータ回路および制御回路を有するデューティ・サイクル補正回路を記載している。特許公開公報第2003−152078号および第08−077227号は、セルの総遅延の変更におけるRC効果の使用を記載している。

0007

これらの技術は、集積回路設計者が標準セル集積回路設計で使用される標準設計フロー方法から逸脱することを余儀なくさせる。セルを手動的にカスタマイズしあるいは回路レイアウトを修正する必要性は、設計サイクル時間を長引かせかつ複雑化し、おそらく余分なリスク、コスト、およびスケジュール遅れを追加する。したがって、集積回路のデジタル回路機構における信号スキュー調整の更なる改善が依然として必要である。

先行技術

0008

米国特許第6690202号
米国特許第6507220号
米国特許第6411145号
米国特許第5757218号
特開2003−152078
特開平08−077227

発明が解決しようとする課題

0009

本発明は例示的実施形態で、集積回路の設計でセル・ライブラリから選択された1つまたは複数の信号スキュー調整セルを使用して、集積回路のデジタル回路機構における信号のスキューを調整するための技術を提供する。

課題を解決するための手段

0010

本発明の一態様では、集積回路のデジタル回路機構は、少なくとも1つのデジタル論理セルと、少なくとも1つのスキュー調整セルとを備える。スキュー調整セルは、集積回路のデジタル回路機構の信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。
セル・ライブラリのスキュー調整セルは、基本的組合わせ論理機能を含むことができ、トランジスタ・レベルで、同様のコア論理セルのスキューとは異なるスキューを提供するように設計することができる。回路設計者は、ライブラリの通常の標準セルの代わりに、またはそれに加えて、これらの特殊スキュー調整セルを使用して、集積回路のデジタル回路機構のクリティカルパスのスキューを低減することができる。

0011

本発明の別の態様では、信号のスキューを調整することのできる集積回路を設計する方法を記載する。セル・ライブラリからの少なくとも1つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューが決定される。セル・ライブラリからの少なくとも1つのスキュー調整セルは、集積回路に組み込まれる。少なくとも1つのスキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。

0012

本発明のさらなる態様では、集積回路のデジタル回路機構における信号のスキューを調整する方法を記載する。信号は集積回路のデジタル回路機能に入力され、集積回路のデジタル回路機構の少なくとも1つのデジタル論理セルおよび少なくとも1つのスキュー調整セルを通して伝達される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。デジタル論理セルは信号にスキューを引き起こし、スキュー調整セルは集積回路のデジタル回路機構における信号のスキューを所望の値に調整するように構成される。所望の量のスキューを有する信号が、集積回路のデジタル回路機構から出力される。

0013

本発明の例示的実施形態は、回路設計者が、スケジュール上の影響をほとんどまたは全く受けずに、標準論理セルを使用する推薦集積回路設計フローを維持しながら、集積回路のデジタル回路機構のクリティカル・パスにおける信号スキューを最小化することを可能にするので、好都合である。

0014

本発明のこれらおよび他の目的、特長、および利点は、添付の図面に関連して読むべき、その例示的実施形態の以下の詳細な説明から明らかになるであろう。

図面の簡単な説明

0015

集積回路のデジタル回路機構における信号スキューを示す図である。
本発明を実現することができる集積回路のデジタル回路機構の一例を示す図である。
本発明と共に利用可能なインバータのトランジスタ実現を示す図である。
本発明の実施形態に係る信号スキュー調整を達成する集積回路設計方法論を示す流れ図である。
図2回路パスに加えられたスキュー調整ステージを有する、本発明の実施形態に係る集積回路のデジタル回路機構を示す図である。
図2の回路パスのインバータをスキュー調整インバータに置換した、本発明の実施形態に係る集積回路のデジタル回路機構を示す図である。
本発明の実施形態に係る信号スキュー調整方法論を示す流れ図である。
本発明の実施形態に係る信号スキュー調整技術を実現するのに適した例示的コンピュータ支援設計機器を示すブロック図である。

実施例

0016

以下に詳述するように、本発明は例示的実施形態で、セル・ライブラリの1つまたは複数のスキュー調整セルを使用することにより、集積回路のデジタル回路機構における信号スキュー調整を達成する。

0017

最初に図1を参照すると、図は信号スキューまたはデューティ・サイクル歪みの概念を示す。50/50(50%)のデューティ・サイクル(スキュー)を持つ理想的波形102は、集積回路のデジタル回路機構104への入力Aである。波形102は、所与の周期で信号が高レベルの時間の量と信号が低レベルの時間の量が実質的に等しいので、零スキューを持つ。デジタル回路機構104は1つまたは複数の論理演算を実行し、結果的に出力波形106として図示された出力信号Zを生じる。出力波形106は60/40デューティ・サイクルを有し、信号が高レベルである時間の量は、信号が低レベルである時間の量より大きい。これが10nsの周期を持つ100MHzの信号であるならば、理想的波形102は5ns高レベル/5ns低ベルのパターンを有する。出力波形106は6ns高レベル/4ns低レベルのパターンを持ち、結果的に2nsのスキューを生じる。

0018

図2を参照すると、図は集積回路における一連のデジタル回路機構の一例を示す。入力信号Aは6個の論理ゲート、すなわちORゲート202、NORゲート204、NANDゲート206、MUXゲート208、ならびにインバータ210および212を通して伝達される。インバータ212は出力信号Zを生成する。図2に示し、かつ本明細書に記載する他の回路機構の構成に示す素子の特定の配置は、単に例示的実施形態として提示するものであることを理解されたい。他の集積回路は、例えばメモリ素子およびフリップフロップまたは他の型の論理ゲートのような、代替的または追加的素子を含むことができる。完全なる設計では、各回路素子は一般的に零スキューとなるように設計される。しかし、実際には、高速および小サイズ要件がしばしば結果的に、かなりのスキューを有する回路素子をもたらす。多くのそのような素子が、図2に示すように、所与の回路パスに沿って直列に配置される場合、結果的に生じるスキューは望ましくないほど大きくなることがある。

0019

MOSインバータのトランジスタ実現を示す図を図3に示す。図3のMOSインバータは、例えば図2のインバータ210または212として利用可能である。MOSインバータにおいて、Pチャネル・トランジスタ302は、Nチャネル・トランジスタ304と相互接続される。この共通ゲートはインバータの入力Aであり、それらの共通ドレイン接続は出力Zである。VSS接地または回路の低位供給電圧を表し、VDDは上位供給電圧を表す。出力信号Zの高レベルから低レベルへの遷移にかかる速度または時間の量は、Nチャネル・トランジスタ304の強度に依存し、出力信号Zの低レベルから高レベルへの遷移にかかる速度または時間の量は、Pチャネル・トランジスタ302の強度に依存する。したがって、Pチャネル・トランジスタ302およびNチャネル・トランジスタ304の強度の比は、このインバータが入力信号Aから生じる信号Zのスキューを決定する。

0020

ほとんどの標準セルでは、トランジスタの強度はそのサイズに依存し、さらに詳しくは、トランジスタの幅/長さ比に依存する。多くの場合、Pチャネル・トランジスタおよびNチャネル・トランジスタのサイズは、セルのサイズおよび速度の考慮事項によって決定される。最新高速CMOS技術で標準セルで使用されるNチャネルおよびPチャネル・トランジスタは一般的に、約0.4μmから2μmの間の幅、および約0.1μmから0.2μmの間のゲート長を有する。プロセスにもよるが、Pチャネル・トランジスタの幅/長さとNチャネル・トランジスタの幅/長さの比が約2から4の間の場合に、最小スキューが得られる。しかし、ほとんどの標準セルでは、サイズおよび速度の考慮事項のため、この比は2未満であり、その結果スキューした出力信号Zが生じる。

0021

図4を参照すると、流れ図は、本発明の一実施形態に係る信号スキュー調整を達成する集積回路設計方法論を示す。該方法論はブロック402から始まり、そこでセル・ライブラリからの少なくとも1つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューが決定される。ブロック404で、セル・ライブラリからの少なくとも1つのスキュー調整セルが、集積回路のデジタル回路機構に組み込まれる。少なくとも1つのスキュー調整セルは、デジタル回路機構における信号のスキューを所望の量に調整するように構成される。この組込み工程は、デジタル回路機構に少なくとも1つのスキュー調整セルを追加すること、または集積回路のデジタル回路機構で少なくとも1つのデジタル論理セルを少なくとも1つのスキュー調整セルに置換することとすることができる。

0022

一例として、図1のスキューした出力波形106が、図2の一連のデジタル回路機構によって生成されると考えた場合、スキューを低減するために、低レベルから高レベルへの遷移の速度を、高レベルから低レベルへの遷移の速度に比較して低減しなければならない。これは、本発明の実施形態に従って、図5に示すように、既存の回路パスの端部に配置された2つの新しいインバータ502および504の追加を通して達成することができる。インバータ502は、通常のインバータ210または212のそれより小さい幅/長さ比を有するNチャネル・トランジスタで作成される。Nチャネル・トランジスタの幅/長さ比が低減するので、その強度も低下し、よってその速度が低下し、図1の出力信号106の反転形の高レベルから低レベルへの遷移にかかる時間が長くなる。

0023

インバータ504は、インバータ210または212のそれより小さい幅/長さ比を有するPチャネル・トランジスタにより作成される。Pチャネル・トランジスタの幅/長さ比は低減するので、その強度も低下し、よってその速度が低下し、インバータ502から受け取った信号の反転形の低レベルから高レベルへの遷移にかかる時間が長くなる。インバータ502および504を図5に示すように直列に接続すると、結果的に得られる出力は、信号の低レベルから高レベルへの遷移は、その高レベルから低レベルへの遷移に比較して遅くなる。この遅くなる低レベルから高レベルへの遷移は出力Zのスキューを低減するので、好都合である。

0024

インバータ502および504は、本明細書でより一般的にスキュー調整セルと呼ぶものの例である。言うまでもなく、本発明は多種多様な他の型のそのようなセルを任意の組合せで利用することができる。

0025

本実施例におけるスキュー補正の代替的解決策は、図2の既存のインバータ210および212を、図6に示すインバータ602および604に置換することである。実際には、セルの置換およびセルの追加の何らかの組合せが必要になるかもしれない。再び、本明細書に提示する実施例はインバータを含むが、本発明に係るスキュー調整技術の実現には、NANDNOR、および他のゲートのような他の素子を利用することもできることを、回路設計業者は理解されるであろう。

0026

本明細書に記載したスキュー調整セルは、組合せ論理機能を実行することもできる。しかし、スキュー調整セルから生じるスキューは、実質的に同様の論理機能を有するセル・ライブラリのデジタル論理セルのそれとは異なる。例えば+/−100ps(ピコ秒)刻みまたは他の刻み間隔である範囲の設計組込みスキューを網羅する一系列のそのような標準セル論理ゲートが開発されると、物理的レイアウト、スケジュール、またはコストにほとんどまたは全く影響を及ぼすことなく、そのようなセルの1つまたは複数を、集積回路の最終設計段階中に追加することができる。

0027

図7を参照すると、流れ図は本発明の実施形態に係る信号スキュー調整プロセスを示している。プロセスはブロック702から始まり、信号が集積回路のデジタル回路機構に入力される。ブロック704で、信号は、集積回路のデジタル回路機構における少なくとも1つのデジタル論理セルおよび少なくとも1つのスキュー調整セルを通して伝達される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。デジタル論理セルは、信号のスキューまたはデューティ・サイクル歪みを引き起こし、スキュー調整セルは信号のスキューを所望の量だけ調整するように構成される。デジタル論理セルおよびスキュー調整セルは、デジタル論理セルをスキュー調整セルの前または後に配置して、あるいは他の配置で、直列に接続することができる。次いで信号は、ブロック706で集積回路のデジタル回路機構から所望のスキューで出力される。多くの場合、この所望のスキューは実質的に零に等しいスキューであるが、記載した技術は言うまでもなく他の所望量のスキューを生成するように利用することができる。

0028

図8を参照すると、ブロック図は、本発明の信号スキュー調整技術を実現することのできる、コンピュータ支援設計機器800の一例を示す。図示するとおり、コンピュータ支援設計機器800はプロセッサ802およびメモリ804を有する。図4に示したブロックの1つまたは複数は少なくとも部分的に、プロセッサ802によって実行されかつメモリ804に格納されたソフトウェアを利用して実行することができる。

0029

したがって、本明細書で記載したように、本発明の例示的実施形態は、セル・ライブラリから選択されたスキュー調整セルを使用して、集積回路のデジタル回路機構における信号のスキューを調整するための技術を提供する。

0030

本発明の追加の実施形態は、所与の集積回路に様々な個数、組合せ、および配置のデジタル論理セル、スキュー調整セル、およびデジタル回路機構を組み込むことができる。追加の実施形態はまた、様々な程度の調整および様々な論理機能を有するスキュー調整セルを組み込むこともできる。さらに、集積回路はデジタル回路機構のみならずアナログ回路機構をも組み込むことができる。

0031

集積回路一般に関して、半導体ウェハの表面に複数の同一ダイが一般的に反復パターンで形成される。各ダイは、本明細書で記述したように、少なくとも1つのデジタル論理セルおよび少なくとも1つのスキュー調整セルを有するデバイスを含むことができ、他の構造または回路を含むことができる。個々のダイは、ウェハから裁断またはダイシングされ、次いで集積回路として実装される。ウェハをダイシングし、ダイを実装して集積回路を製造する方法は、当業者には周知である。そのように製造された集積回路は、本発明の一部とみなされる。

0032

したがって、本明細書では添付の図面を参照しながら本発明の例示的実施形態について説明したが、本発明はこれらの厳密な実施形態に限定されず、本発明の範囲または精神から逸脱することなく、様々な他の変更および変形を当業者が施すことができることを理解されたい。

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