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技術 選択可能閾値リセット回路

出願人 エヌエックスピーユーエスエイインコーポレイテッド
発明者 ウィリアムイー.エドワーズ
出願日 2012年3月23日 (9年5ヶ月経過) 出願番号 2012-067874
公開日 2012年10月22日 (8年10ヶ月経過) 公開番号 2012-205310
状態 特許登録済
技術分野 計算機・初期化 電子的スイッチ1
主要キーワード 金属抵抗器 ゼロオーム 高電圧試験 金属欠陥 チップ選択ライン リセット閾値 調整電源 プラスチック絶縁体
関連する未来課題
重要な関連分野

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図面 (7)

課題

低電圧試験のためのリセット回路及び方法を提供する。

解決手段

低電圧試験回路125と、システム100および200と、集積回路パッケージ104および204における回路127の低電圧試験を実行する方法が、電源電圧の一部分である電圧を生成する電圧分割ラダー320、一部分を基準電圧と比較する比較器310、電圧分割ラダーのトポロジーを制御し、それによって一部分の値を変更するスイッチ350を含む、選択可能閾値リセット回路125を含み、スイッチは製品試験装置102および202からの信号によって制御され、信号は、選択可能閾値リセット回路のリセット閾値標準リセット閾値未満に低減されるようにして、標準リセット閾値未満の電源電圧で回路を試験することを可能にする。

概要

背景

パッケージングされた集積回路は、パッケージングを構成するセラミックプラスチック絶縁体、または樹脂に典型的に封入される少なくとも1つのダイを備える。1つまたは複数の回路がダイに集積される。標準的に封入されたダイについて、ダイ上の回路とパッケージング外部の位置との間の信号の唯一の結合は、パッケージングを通る金属ピンを用いて行なわれる。しかしながら、金属ピンに現れないパッケージング内に存在する信号がある。よって、通常の方法でパッケージングされた集積回路について、パッケージング内にのみ存在する信号には、容易にアクセスできない。

ダイのパッケージング後公称電源電圧未満の電圧でも適切に動作しているかを判定するために、ダイ上の回路を試験する必要があり得る。これは、低電圧試験と呼ばれ、ゲート酸化膜ストレスを与えるために用いられる高電圧試験とは対照的に、低電圧試験は、回路が速度およびタイミング要求を満たすことを保障するために用いられる。これは、アフターパッケージング、またはパッケージレベル試験とも呼ばれ、この試験において、唯一のアクセス可能試験点はパッケージングを通る金属ピンであり、これは、ダイ上のさらなる位置が試験点としてアクセス可能なチッププロービング、またはウェハレベル試験とは対照的である。

デジタル回路電源の電圧が特定レベルリセット閾値電圧)未満になる時、デジタル回路が予想とおりに動作することを信頼することはできない。従って、低電圧検出回路は、電源をモニタし、電源電圧の電圧が低くなり過ぎる前にデジタル回路を強制的にリセットするために用いられる。他の回路をリセットする低電圧検出回路は、リセット回路またはパワーオンリセット(power−on reset:POR)回路と呼ばれる。電源電圧がリセット閾値電圧未満である時、リセット回路は、デジタル回路を強制的にリセットするリセット(RESET)信号を出力し、これはデジタル回路をオフにすることを含む。デジタル回路がリセットされる時であっても、デジタル回路が適切に動作することが重要である。アフターパッケージング、またはパッケージレベル試験は、デジタル回路がリセットされる時に、デジタル回路が適切に動作するかを試験すること含む。

デジタル回路がリセット閾値電圧で適切に動作することを保障する1つの方法は、デジタル回路がリセット閾値電圧未満で適切に動作することを判定することである。デジタル回路がリセット閾値電圧未満で適切に動作することを試験するために、まず被試験デジタル回路に対する電源電圧をリセット閾値電圧未満の電圧に低減することが必要である。被試験デジタル回路はリセット回路に接続され、典型的に両者は通常同一ダイ上にある同一集積回路パッケージ内に配置される。しかしながら、既知のリセット回路は、電源電圧がリセット閾値電圧未満の任意の電圧に達する前にリセット(RESET)信号を出力し、被試験デジタル回路をオフにし、よって、低電圧試験の実行を妨げる。

上述の問題を解決し、デジタル回路がリセット閾値電圧で適切に動作するかを決定する第1の既知の方法は、既知のリセット回路によって出力されているリセット信号を覆し(オーバーライドし)、デジタル回路に対する電源の電圧を低下させることである(リセット信号を「覆す(オーバーライドする)」とは、その状態を変化させないように強制することを意味する)。次に、デジタル回路がより低い電源電圧でも適切に動作しているかを判定する。第1の既知の方法は、例えば、デジタル回路およびリセット回路が存在する集積回路パッケージのピンに現れるように、リセット信号が容易にアクセス可能な場合にのみ、比較的簡単に達成できる。

上述の問題を解決し、デジタル回路がリセット閾値電圧で適切に動作するかを決定する第2の既知の方法は、試験モードを有する集積回路を設計することであり、該試験モードに入る場合に、リセット信号の生成を妨げる。第1の既知の方法と同様に、第2の既知の方法では、試験モードを有する集積回路は、被試験デジタル回路およびリセット回路を含む。典型的に、このような集積回路は通信ポートを介してマイクロプロセッサ通信する。プログラミングの結果、試験モードに入るように、マイクロプロセッサが集積回路に信号を送る。

不都合なことに、集積回路が不意に試験モードに入る可能性があり、不意に試験モードに入った場合、集積回路が試験モードから脱したことを判定するのは容易ではない。

概要

低電圧試験のためのリセット回路及び方法を提供する。低電圧試験回路125と、システム100および200と、集積回路パッケージ104および204における回路127の低電圧試験を実行する方法が、電源電圧の一部分である電圧を生成する電圧分割ラダー320、一部分を基準電圧と比較する比較器310、電圧分割ラダーのトポロジーを制御し、それによって一部分の値を変更するスイッチ350を含む、選択可能閾値リセット回路125を含み、スイッチは製品試験装置102および202からの信号によって制御され、信号は、選択可能閾値リセット回路のリセット閾値を標準リセット閾値未満に低減されるようにして、標準リセット閾値未満の電源電圧で回路を試験することを可能にする。

目的

デジタル回路がリセット閾値電圧で適切に動作することを保障する1つの方法は、デジタル回路がリセット閾値電圧未満で適切に動作することを判定することである

効果

実績

技術文献被引用数
0件
牽制数
2件

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請求項1

第1電源端子および第2電源端子に接続された選択可能閾値リセット回路であって、前記第1電源端子および前記第2電源端子に接続され、前記第1電源端子における電圧の一部分であるVSENSE電圧を生成する電圧分割回路と、前記電圧分割回路に接続された第1入力端子基準電圧に接続された第2入力端子、および前記第1電源端子が前記選択可能閾値リセット回路のリセット閾値以下の電圧にある場合に、リセット信号を出力する出力端子を有する比較器と、前記電圧分割回路を制御するスイッチとを備え、前記スイッチは、前記電圧分割回路に接続された第1スイッチ端子と、前記第2電源端子に接続された第2スイッチ端子と、入力端子であって、前記スイッチが第1状態であり、前記第1電源端子が通常電圧ベルにある場合に、リセット信号が標準リセット閾値で出力され、前記スイッチが第2状態であり、前記第1電源端子が前記通常電圧レベルよりも低い試験モード電圧レベルにある場合に、リセット信号が前記標準リセット閾値よりも低い試験モードリセット閾値で出力されるように前記スイッチを起動する前記入端子とを有する、選択可能閾値リセット回路。

請求項2

前記比較器がVSENSE電圧を基準電圧と比較し、VSENSE電圧は、前記スイッチが第2状態である場合よりも、前記スイッチが第1状態である場合の方が大きい、請求項1に記載の選択可能閾値リセット回路。

請求項3

前記選択可能閾値リセット回路は、被試験回路に接続され、前記被試験回路は電源に接続され、前記電源の電圧レベルは、前記スイッチが前記第2状態となるように起動される場合に低減される、請求項1に記載の選択可能閾値リセット回路。

請求項4

前記電圧分割回路は、前記比較器の第1入力端子と前記第1電源端子との間に接続された第1部分と、前記比較器の第1入力端子と前記第2電源端子との間に接続された第2部分とを含む電圧分割ラダーであり、前記電圧分割ラダーが前記第1部分と前記第2部分との間のノードでVSENSE電圧を生成する、請求項1に記載の選択可能閾値リセット回路。

請求項5

前記電圧分割ラダーの前記第2部分は、前記比較器の第1入力端子と前記第2部分の中間ノードとの間に接続された第1抵抗器と、前記第2部分の中間ノードと前記第2電源端子との間に接続された第2抵抗器とを含み、前記第1スイッチ端子は前記第2部分の中間ノードに接続されている、請求項4に記載の選択可能閾値リセット回路。

請求項6

前記スイッチが前記電圧分割ラダーのトポロジーを制御し、前記スイッチが、前記第2部分に接続された第1スイッチ端子と、前記第2電源端子に接続された第2スイッチ端子と、入力端子であって、前記スイッチが第1状態であり、前記第1電源端子が通常電圧レベルにある場合に、リセット信号が標準リセット閾値で出力され、前記スイッチが第2状態であり、前記第1電源端子が前記通常電圧レベルより低い試験モード電圧レベルにある場合に、リセット信号が前記標準リセット閾値よりも低い試験モードリセット閾値で出力されるように前記スイッチを起動する前記入力端子とを有する、請求項4に記載の選択可能閾値リセット回路。

請求項7

前記試験モードリセット閾値と前記標準リセット閾値との間の比は、電源の試験モード電圧レベルと電源の通常電源レベルとの間の比と比例する、請求項6に記載の選択可能閾値リセット回路。

請求項8

前記第1電源端子の電圧レベルは、前記スイッチが閉じられた後、前記通常電圧レベル未満まで低減される、請求項5に記載の選択可能閾値リセット回路。

請求項9

前記スイッチの入力端子に信号が無い場合に、前記リセット閾値が通常電圧レベルに維持されるように、前記スイッチと前記第1電源端子との間に接続されるプルアップ抵抗器を含む、請求項5に記載の選択可能閾値リセット回路。

請求項10

前記スイッチは、前記スイッチの入力端子に接続されたゲート、前記電圧分割ラダーの下部の中間ノードに接続されたドレイン、および前記第2電源端子に接続されたソースを有するNMOSトランジスタを含む、請求項5に記載の選択可能閾値リセット回路。

請求項11

論理ゼロ信号が前記NMOSトランジスタのゲートに存在しない限り、プルアップ抵抗が前記NMOSトランジスタをオン状態に維持するように、前記NMOSトランジスタのゲートと前記第1電源端子との間に接続されたプルアップ抵抗を含む、請求項10に記載の選択可能閾値リセット回路。

請求項12

集積回路パッケージ内の回路低電圧試験を実行する方法であって、被試験回路およびリセット回路の電源を通常電圧レベルに設定することであって、前記被試験回路および前記リセット回路は、集積回路パッケージ内にあり、前記リセット回路は、試験モードイネーブル信号を受信する入力端子を有し、前記リセット回路は、前記電源の電圧レベルがリセット閾値である場合に、リセット信号を前記被試験回路に出力し、前記リセット回路のリセット閾値は、前記試験モードイネーブル信号の値に依存して、標準リセット閾値及び試験モードリセット閾値のうちの一つに選択可能である、前記設定すること、前記電源の電圧レベルが試験モードリセット閾値以下である場合に、前記試験モードイネーブル信号の値が、前記リセット回路に前記被試験回路へリセット信号を出力させるように、前記リセット回路に前記試験モードイネーブル信号を提供すること、前記リセット回路および前記被試験回路の電源の電圧レベルを試験モード電圧レベルまで低減することであって、前記試験モード電圧レベルは、前記リセット回路の標準リセット閾値未満である、前記低減すること、前記被試験回路の電源の電圧レベルが前記試験モード電圧レベルである場合に、前記被試験回路の動作を判定することを含む、方法。

請求項13

前記試験モードリセット閾値と前記標準リセット閾値との間の比は、前記電源の試験モード電圧レベルと前記電源の通常電圧レベルとの間の比と比例する、請求項12に記載の方法。

請求項14

前記試験モードイネーブル信号を前記リセット回路および前記被試験回路に提供することは、前記被試験回路の電源の電圧レベルを前記試験モード電圧レベルに低減することと同時に起こる、請求項12に記載の方法。

請求項15

前記リセット閾値は、前記リセット回路の入力端子に信号がない場合には、前記標準リセット閾値に維持される、請求項12に記載の方法。

請求項16

第1電源端子および第2電源端子に接続された選択可能閾値リセット回路であって、前記第1電源端子と前記第2電源端子との間に接続され、ノードにおいて前記第1電源端子における電圧の一部分である電圧を生成する電圧分割回路と、前記電圧分割回路の前記ノードに接続された第1入力端子、基準電圧に接続された第2入力端子、および第1電源端子が前記選択可能閾値リセット回路のリセット閾値以下にある場合に、リセット信号を出力する出力端子を有する比較器と、試験信号を受信する入力端子と、出力端子であって、試験信号が第1状態であり、前記第1電源端子が通常電圧レベルにある場合に、リセット信号が標準リセット閾値で出力され、試験信号が第2状態であり、前記第1電源端子が前記通常電圧レベルよりも低い試験モード電圧レベルにある場合に、リセット信号が前記標準リセット閾値よりも低い試験モードリセット閾値で出力される、前記出力端子とを備える、選択可能閾値リセット回路。

請求項17

前記選択可能閾値リセット回路は、前記選択可能閾値リセット回路が配置される同一の集積回路パッケージ内に配置された被試験回路に接続され、前記被試験回路は、前記第1電源端子、前記第2電源端子、および前記出力端子に接続され、前記被試験回路は、リセット信号を受信する時にリセットされる、請求項16に記載の選択可能閾値リセット回路。

請求項18

前記選択可能閾値リセット回路は製品試験装置に接続され、前記製品試験装置は、前記第1電源端子、前記第2電源端子、および前記入力端子に接続され、前記製品試験装置は、前記試験信号を生成し、前記第1電源端子の電圧レベルを標準リセット閾値の電圧レベル未満に低減させ、前記試験モードリセット閾値と前記標準リセット閾値との間の比は、前記第1電源端子の電圧レベルの減少に比例する、請求項17に記載の選択可能閾値リセット回路。

請求項19

前記比較器の第2入力端子は、バンドギャップ電圧基準回路に接続されている、請求項16に記載の選択可能閾値リセット回路。

請求項20

前記基準電圧を生成する選択可能VRF回路を含み、前記選択可能VREF回路は前記比較器の第2入力端子に接続された出力端子と、前記試験信号を受信する入力端子とを有し、前記基準電圧の値は前記試験信号の値に依存する、請求項16に記載の選択可能閾値リセット回路。

技術分野

0001

本発明は、概してリセット回路に関するものであり、さらに詳しくは集積回路パッケージ内の回路低電圧試験の間に使用され得るリセット回路に関する。

背景技術

0002

パッケージングされた集積回路は、パッケージングを構成するセラミックプラスチック絶縁体、または樹脂に典型的に封入される少なくとも1つのダイを備える。1つまたは複数の回路がダイに集積される。標準的に封入されたダイについて、ダイ上の回路とパッケージング外部の位置との間の信号の唯一の結合は、パッケージングを通る金属ピンを用いて行なわれる。しかしながら、金属ピンに現れないパッケージング内に存在する信号がある。よって、通常の方法でパッケージングされた集積回路について、パッケージング内にのみ存在する信号には、容易にアクセスできない。

0003

ダイのパッケージング後公称電源電圧未満の電圧でも適切に動作しているかを判定するために、ダイ上の回路を試験する必要があり得る。これは、低電圧試験と呼ばれ、ゲート酸化膜ストレスを与えるために用いられる高電圧試験とは対照的に、低電圧試験は、回路が速度およびタイミング要求を満たすことを保障するために用いられる。これは、アフターパッケージング、またはパッケージレベル試験とも呼ばれ、この試験において、唯一のアクセス可能試験点はパッケージングを通る金属ピンであり、これは、ダイ上のさらなる位置が試験点としてアクセス可能なチッププロービング、またはウェハレベル試験とは対照的である。

0004

デジタル回路電源の電圧が特定レベルリセット閾値電圧)未満になる時、デジタル回路が予想とおりに動作することを信頼することはできない。従って、低電圧検出回路は、電源をモニタし、電源電圧の電圧が低くなり過ぎる前にデジタル回路を強制的にリセットするために用いられる。他の回路をリセットする低電圧検出回路は、リセット回路またはパワーオンリセット(power−on reset:POR)回路と呼ばれる。電源電圧がリセット閾値電圧未満である時、リセット回路は、デジタル回路を強制的にリセットするリセット(RESET)信号を出力し、これはデジタル回路をオフにすることを含む。デジタル回路がリセットされる時であっても、デジタル回路が適切に動作することが重要である。アフターパッケージング、またはパッケージレベル試験は、デジタル回路がリセットされる時に、デジタル回路が適切に動作するかを試験すること含む。

0005

デジタル回路がリセット閾値電圧で適切に動作することを保障する1つの方法は、デジタル回路がリセット閾値電圧未満で適切に動作することを判定することである。デジタル回路がリセット閾値電圧未満で適切に動作することを試験するために、まず被試験デジタル回路に対する電源電圧をリセット閾値電圧未満の電圧に低減することが必要である。被試験デジタル回路はリセット回路に接続され、典型的に両者は通常同一ダイ上にある同一集積回路パッケージ内に配置される。しかしながら、既知のリセット回路は、電源電圧がリセット閾値電圧未満の任意の電圧に達する前にリセット(RESET)信号を出力し、被試験デジタル回路をオフにし、よって、低電圧試験の実行を妨げる。

0006

上述の問題を解決し、デジタル回路がリセット閾値電圧で適切に動作するかを決定する第1の既知の方法は、既知のリセット回路によって出力されているリセット信号を覆し(オーバーライドし)、デジタル回路に対する電源の電圧を低下させることである(リセット信号を「覆す(オーバーライドする)」とは、その状態を変化させないように強制することを意味する)。次に、デジタル回路がより低い電源電圧でも適切に動作しているかを判定する。第1の既知の方法は、例えば、デジタル回路およびリセット回路が存在する集積回路パッケージのピンに現れるように、リセット信号が容易にアクセス可能な場合にのみ、比較的簡単に達成できる。

0007

上述の問題を解決し、デジタル回路がリセット閾値電圧で適切に動作するかを決定する第2の既知の方法は、試験モードを有する集積回路を設計することであり、該試験モードに入る場合に、リセット信号の生成を妨げる。第1の既知の方法と同様に、第2の既知の方法では、試験モードを有する集積回路は、被試験デジタル回路およびリセット回路を含む。典型的に、このような集積回路は通信ポートを介してマイクロプロセッサ通信する。プログラミングの結果、試験モードに入るように、マイクロプロセッサが集積回路に信号を送る。

0008

不都合なことに、集積回路が不意に試験モードに入る可能性があり、不意に試験モードに入った場合、集積回路が試験モードから脱したことを判定するのは容易ではない。

先行技術

0009

米国特許第5103113号明細書
米国特許第5115146号明細書
米国特許第5149987号明細書
米国特許第5181203号明細書
米国特許第5331209号明細書
米国特許第5394104号明細書
米国特許第5450417号明細書
米国特許第6073263号明細書
米国特許第6144237号明細書
米国特許第6188257号明細書
米国特許第6367024号明細書
米国特許第6618312号明細書
米国特許第7057427号明細書
米国特許第7142024号明細書
米国特許第7265595号明細書
米国特許第7519486号明細書
米国特許第7710105号明細書
米国特許第7711971号明細書

発明が解決しようとする課題

0010

上述の問題を解決する低電圧試験のためのリセット回路及び方法を提供する。

課題を解決するための手段

0011

本発明の一態様によれば、第1電源端子および第2電源端子に接続された選択可能閾値リセット回路が提供され、選択可能閾値リセット回路は、第1電源端子および第2電源端子に接続され、第1電源端子における電圧の一部分であるVSENSE電圧を生成する電圧分割回路と、電圧分割回路に接続された第1入力端子基準電圧に接続された第2入力端子、および第1電源端子が、選択可能閾値リセット回路のリセット閾値以下の電圧にある場合に、リセット信号を出力する出力端子を有する比較器と、電圧分割回路を制御するスイッチとを備える。スイッチは、電圧分割回路に接続された第1スイッチ端子と、第2電源端子に接続された第2スイッチ端子と、入力端子とを有し、入力端子は、スイッチが第1状態であり、第1電源端子が通常電圧ベルにある場合に、リセット信号が標準リセット閾値で出力され、前記スイッチが第2状態であり、第1電源端子が通常電圧レベルよりも低い試験モード電圧レベルにある場合に、リセット信号が標準リセット閾値よりも低い試験モードリセット閾値で出力されるようにスイッチを起動する。

0012

本発明のさらなる態様および具体的な実施形態は以下に説明される。

図面の簡単な説明

0013

選択可能閾値リセット回路を含む本発明の一実施形態による低電圧試験システム簡易化された機能的ブロック図である。
選択可能閾値リセット回路を含む本発明の別の実施形態による低電圧試験システムの簡易化された機能的ブロック図である。
図1および2の選択可能閾値リセット回路の第1実施形態の回路の概略図である。
図1および2の選択可能閾値リセット回路の第2実施形態の回路の概略図である。
図1および2の選択可能閾値リセット回路の第3実施形態の回路の概略図である。
図1および2の選択可能閾値リセット回路の第4実施形態の回路の概略図である。

実施例

0014

本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。

0015

図1は、本発明の一実施形態による低電圧試験システム100の簡易化された機能的ブロック図である。低電圧試験システム100は、集積回路パッケージ104に接続される製品試験装置102を備える。製品試験装置102は、可変DD生成器112と、可変VDD生成器112に接続された試験モードイネーブル信号生成器114とを含む。集積回路パッケージ内の回路に可変電圧を伝えるために、製品試験装置102は第1ライン115を介して集積回路パッケージ104のピン116に接続されている。同様に、集積回路パッケージ104に試験モードイネーブル(TEST MODE ENABLE)信号を伝えるために、製品試験装置102は第2ライン117を介して集積回路パッケージ104の試験ピン118に接続されている。集積回路パッケージ104は、接地電位に接続されることが可能なピン119を含む。

0016

集積回路パッケージ104は、選択可能閾値リセット回路125および被試験回路127をさらに含む。一実施形態において、選択可能閾値リセット回路125はパワーオンリセット(POR)回路である。被試験回路127は、デジタル回路のみ、またはアナログ回路のみを含んでもよく、デジタルおよびアナログ回路の両方を含んでもよく、またはアナログ、デジタル、及び電力回路を含む混合モード回路であってよく、任意の他のタイプの回路であってよい。選択可能閾値リセット回路125は、電源電圧VDDがリセット閾値電圧(リセット閾値)未満である場合、リセット信号を被試験回路127に出力する。通常は、電源電圧レベルが公称電源電圧レベルの約80%まで減少した場合、リセット信号が出力される。有利には、選択可能閾値リセット回路125は、リセット閾値が発生した場合、リセット信号の出力を無効化しない。むしろ、選択可能閾値リセット回路125はリセット閾値を選択的に変更する。選択可能閾値リセット回路125は、選択可能閾値リセット回路がリセット信号を出力する電源の電圧レベルを選択的に減少させる。一実施形態において、より低いリセット閾値、または試験モードリセット閾値は、電源電圧の約80%である。別の実施形態において、より低いリセット閾値は電源電圧の約80%以外の値である。より低いリセット閾値の実際の値は、選択可能閾値リセット回路125における部品の値に依存する。低電圧試験モード(以後、「試験モード」という)がイネーブルされる時、選択可能閾値リセット回路125は、リセット信号が発生する電圧であるリセット閾値の値を低下させる。一実施形態において、VDDが2.5Vである場合、標準リセット閾値は典型的には2.0V(VDDの80%)である。このような実施形態において、電源電圧が標準リセット閾値未満の電圧である、例えば、1.7Vである場合に、被試験回路127が適切に機能するかを判定する必要がある。低電圧試験システム100は、リセット閾値を標準リセット閾値未満の電圧、例えば、1.65Vに低下させることによってこのような決定を容易に実行可能とする。集積回路パッケージ104は、選択可能閾値リセット回路125および被試験回路127を含む集積回路(図示せず)を含み、集積回路は、図1に示されていない追加的な回路を含み得る。製品試験装置102が、集積回路パッケージ104内のすべての回路に対して電圧レベルVDDを変化させ、これは、図1に示されていない回路に対して変化させることも含む。

0017

図2は、本発明の別の実施形態による低電圧試験システム200の簡易化された機能的ブロック図である。低電圧試験システム200は、集積回路パッケージ204に接続された製品試験装置202を備える。製品試験装置はマイクロプロセッサ210を含む。製品試験装置202は通信チャネル203を介して集積回路パッケージ204に接続されている。一実施形態において、通信チャネル203は、集積回路パッケージ204の4つのピン(図示せず)に接続されるクロック・ライン、チップ選択ラインデータ入力ラインデータ出力ラインを備えるシリアル周辺インターフェース(SPI)通信チャネルである。集積回路パッケージ204は、無調整電源(unregulated power supply)220に接続され得るピン216およびピン219を備える。集積回路パッケージ204は、通信チャネル203に接続された通信回路221を備える。通信回路221はライン222を介して選択可能閾値リセット回路125に接続されている。ライン222を介して、製品試験装置202によって指示されるように、通信回路221が試験モードイネーブル信号を選択可能閾値リセット回路125に提供する。通信回路221はプログラマブルVDD調整器223にも接続されている。プログラマブルVDD調整器223は、ピン216及びピン219を介して無調整電源220に接続されることが可能である。プログラマブルVDD調整器223は、集積回路パッケージ204内の回路に給電するための少なくとも2つの電圧レベルVDDを生成する。プログラマブルVDD調整器223は、ライン224を介して選択可能閾値リセット回路125および被試験回路127に接続されている。

0018

製品試験装置プログラマブルVDD調整器223は、ライン224を介して、製品試験装置202によって指示されるように、少なくとも2つの電圧レベルVDDのうちの1つを選択可能閾値リセット回路125に、および被試験回路127に提供する。1つの電圧レベルVDDは公称電源電圧レベルである。別の電圧レベルVDDは公称電源電圧レベルに対して低減されたレベルである。同一電圧レベルVDDは選択可能閾値リセット回路125および被試験回路127に同時に与えられる。プログラマブルVDD調整器223が公称電源電圧レベルに対して低減された電圧レベルVDDを与える場合、通信回路221は試験モードイネーブル信号を選択可能閾値リセット回路125に同時に与え、それにより、選択可能閾値リセット回路125に対して低減された閾値を選択する。プログラマブルVDD調整器223が被試験回路127に低減されたVDDを与える時(同時に、選択可能閾値リセット回路125は低減された閾値で動作するように選択される)、被試験回路は、とりわけ、低減されたVDDで適切に動作するかを判定するように、試験されることが可能であり、試験される。

0019

集積回路パッケージ204は、図2に示されていない回路を含み得る。例えば、プログラマブルVDD調整器223は、試験されていない、集積回路パッケージ204の他の回路(図示せず)に接続され、調整されたVDD電圧を供給し得る。このような他の回路は試験されていないので、プログラマブルVDD調整器223が被試験回路127への電圧VDDを低減する際に、プログラマブルVDD調整器がそのような他の回路への電圧レベルVDDを低減しない可能性がある。

0020

図3は選択可能閾値リセット回路125の第1実施形態の回路300の概略図である。回路300は比較器310を含む。回路300において、比較器310は自己バイアス比較器であり、すなわち比較器310が自己基準電圧VREFを生成する。一実施形態において、比較器310は、集積回路のバンドギャップ電圧を電源電圧VDDのパーセンテージ(部分)と比較する破壊バンドギャップ比較器である。一実施形態において、バンドギャップ電圧、すなわちVREFは約1.25Vである。以下に説明されるように、パーセンテージの値は選択可能閾値リセット回路125の部品の値に依存する。電源電圧が高い場合、比較器310の出力は第1状態である。電源電圧が十分な低電圧に低減される場合、比較器310の出力は状態を変化させる。選択可能閾値リセット回路125は、比較器310がその状態を変化させる電圧を低減させ、同時に、選択可能閾値リセット回路125の電源電圧が低減される。選択可能閾値リセット回路125は、VREFの値が一定に留まる間に比較器310がVREFと比較する電源電圧VDDのパーセンテージを増加させることによって、これを達成する。比較器は大きな電源電圧範囲に対して設計されているので、比較器310の電源の電圧レベルを低電圧試験の電圧レベルへ低減させることは、比較器の動作に悪影響を与えない。選択可能閾値リセット回路125の電源電圧が低減されるのと同時に、比較器310が状態を変化する電圧を低減させることによって、選択可能閾値リセット回路のリセット閾値が有利に低減される。

0021

回路300は、試験モードイネーブル信号を受信する入力端子305、およびリセット信号を出力する出力端子306を有する。比較器310は、ノード335の第1入力端子と、第2入力336とを含む。比較器310の出力端子は、回路300の出力端子306である。回路300は、VDD端子307とVSS端子308との間に接続されている電圧分割回路を含む。一実施形態において、電圧分割回路は、VDD端子307とVSS端子308との間に接続されている電圧分割ラダー(以後「ラダー」という)320である。一実施形態において、ラダー320は、上部330の抵抗素子と、下部340の抵抗素子341および342とを備える。各抵抗素子が1つまたは複数の抵抗器を備えてもよい。また、各抵抗素子が調節抵抗器を含んでもよい(図示せず)。ラダー320は、上部330と下部340との間のノード335を含む。ラダー320は、ノード335で電圧VSENSEを生成する。ノード335における電圧VSENSEはVDDの間接測定値である。ノード335における電圧VSENSEはVDDの部分である。その部分の値は、ノード335より上の抵抗とノード335より下の抵抗の比である。比較器310は、ノード335で生成され、比較器310の第1入力端子に入力される電圧VSENSEを、バンドギャップ電圧基準回路によって生成され、比較器310の第2入力端子336に入力される一定電圧VREFと比較する。

0022

回路300は、ラダーの機能的トポロジー接続形態)を制御するためのスイッチ350を含む。回路300において、スイッチ350は、入力端子305に接続されるゲート、下部340の抵抗素子341と342との間の中間ノード343に接続されるドレイン、およびVSS端子308に接続されるソースを有するNMOSトランジスタである。

0023

製品試験装置102および202が、回路300にアクティブ・ロー(active−low)試験モードイネーブル信号を受信させ、それにより、回路300を試験モードに入らせる。アクティブ・ロー試験モードイネーブル信号は、スイッチ350のNMOSトランジスタをオフにするか、または導通しないようにし、それにより選択可能閾値リセット回路125が試験モードに入る。スイッチ350のNMOSトランジスタは、オフになるために、そのゲートにおいて低(論理ゼロ入力信号を要する。

0024

回路300が試験モードではない場合、NMOSトランジスタはオンであり、NMOSトランジスタがラダー320の下部340から抵抗素子342を短絡し、それにより、ラダーの下部の抵抗を低減させる。スイッチ350のNMOSトランジスタがオンである場合、電源電圧のあるパーセント(部分)はノード335でサンプリングされる。(アクティブ・ロー試験モードイネーブル信号の受信の結果として)選択可能閾値リセット回路125の回路300が試験モードである場合、スイッチ350のNMOSトランジスタはオフであり、ノード335でサンプリングされる電源電圧のパーセントが変化する。スイッチ350のNMOSトランジスタがオフの場合、ノード335でサンプリングされる電源電圧のパーセントが増加する。ノード335でサンプリングされる電源電圧のパーセントを増加させることによって、回路400のリセット閾値は、試験モードリセット閾値にまで低減される。当然ながら、1つの実施形態において、比較器310の閾値は、常に約1.25Vで変化しないままである。

0025

回路300は、スイッチ350のNMOSトランジスタのゲートと、VDD端子307との間に接続されているプルアップ抵抗器360を含む。通信回路221(図2を参照)からの低(low)試験モードイネーブル信号がない場合には、プルアップ抵抗器360がスイッチ350のNMOSトランジスタをオン状態に有利に維持する。試験モードイネーブル信号を製品試験装置102から集積回路パッケージ104に伝える第2ライン117(図1を参照)が遮断されるならば、プルアップ抵抗器360がスイッチ350のNMOSトランジスタをオン状態に有利に維持する。結果として、もし第2ライン117が遮断されるならば、選択可能閾値リセット回路125の回路300は試験モードに入らず、リセット閾値は、その通常の値を維持する。

0026

リセット信号は、
VSENSE=VREF 式(1)
である場合、選択可能閾値リセット回路125によってアサートされる。

0027

選択可能閾値リセット回路125の第1実施形態の回路300が試験モードである場合、
VSENSE=VDD[(R341+R342)/(R330+R341+R342)] 式(2)
である。

0028

式(1)と式(2)とを組み合わせることによって、
VDD=VREF×(R330+R341+R342)/(R341+R342) 式(3)
の場合に、リセット信号が回路300によってアサートされることが理解される。

0029

一実施形態の典型値は、VDD=2.5Vであり、VREF=1.25Vであり、試験モードリセット閾値=1.65Vである。試験モードである場合、ラダーは総抵抗RTOTAL=R330+R341+R342を有する。一実施形態において、試験モードである時、ラダーを流れる総電流ITOTALが約50μAとなるように回路300は設計される。

0030

VDD/ITOTAL=RTOTAL
上式に典型値を挿入すると、RTOTALの値は、
2.5V/50μA=50kΩ
と決定することができる。

0031

このような実施形態において、通常モードにおいて、ITOTALは50μAより高いが、回路300は50μA以上に耐えるように設計されている。
VSENSE/VDD=(R341+R342)/(R330+R341+R342)
VSENSE/VDD=(R341+R342)/RTOTAL
(R341+R342)=RTOTAL×VSENSE/VDD 式(4)
標準リセット閾値および選択可能閾値リセット回路125の試験モードリセット閾値の両方において、VREF=VSENSE=1.25Vである。選択可能閾値リセット回路125が試験モードである場合、VDDは製品試験装置102および202によって1.65Vに設定される。典型値が式(4)に挿入されると、回路300のラダー320の下部340の抵抗が決定される。

0032

(R341+R342)=50kΩ×1.25V/1.65V
(R341+R342)=37.88kΩ
したがって、
R330=RTOTAL−(R341+R342)=50kΩ−37.88kΩ=12.1kΩ
である。

0033

選択可能閾値リセット回路125が試験モードではない場合、回路300のR342はスイッチ350によってバイパスされ、上式(3)において、R342は以下の式に示すように、ゼロオームとすることができる。

0034

VDD=VREF×(R330+R341+0)/(R341+0)
VDD=VREF×(R330+R341)/R341
R341=(VREF×R330)/(VDD−VREF)
選択可能閾値リセット回路125が試験モードではない場合、標準リセット閾値は約2Vなので、VDDは、2Vという低い値であってよく、それでもなお機能し、従って、
R341=(1.25V×12.1kΩ)/(2V−1.25V)
R341=20.17kΩ
従って、
R342=37.88kΩ−20.17kΩ=17.71kΩ
である。

0035

同様に、選択可能閾値リセット回路125の他の実施形態(図4および5を参照)における抵抗素子および抵抗器の値を計算することが可能である。
回路300の別の実施形態(図示せず)において、演算増幅器回路がラダー320、スイッチ350、およびプルアップ抵抗器360を置換する。演算増幅器回路は、VDD端子307と比較器310との間に接続される。演算増幅器回路は、試験モードイネーブル信号を受信するように入力305にも接続される。演算増幅器回路は、試験モードイネーブル信号の値に応答して、比較器310の負入力端子に現れるVDDのパーセンテージを変化させる。演算増幅器回路は、演算増幅器、及びゲインk(k<1)を設定する抵抗器、または他の受動素子を含む。演算増幅器回路の出力信号はVDD/kである。演算増幅器の入力端子はVDD端子307に接続され、演算増幅器の別の入力端子は接地されるか、または別の基準、例えば、バンドギャップ基準に接続される。演算増幅器の出力端子は比較器310の負入力端子に接続される。回路300のさらに別の実施形態(図示せず)において、スイッチトキャパシタがラダー320の抵抗器を置換し、タイミングクロックが加えられる。

0036

図4は選択可能閾値リセット回路125の第2実施形態の回路400の概略図である。回路400は、比較器310と同様に機能する比較器410を含む。回路400は、試験モードイネーブル信号を受信する入力端子405、およびリセット信号を出力する出力端子406を含む。回路400は、VDD端子407とVSS端子408との間に接続されるラダー420を含む。ラダー420は、上部430に抵抗素子431および432と、下部440に抵抗素子とを備える。回路400はスイッチ450を含む。回路400において、スイッチ450はPMOSトランジスタである。スイッチ450のPMOSトランジスタはノーマリーオフであり、従って、ラダー420の上部430から抵抗素子431を短絡する。選択可能閾値リセット回路125の回路400は、スイッチ450のPMOSをオフにすることによって試験モードに入る。PMOSトランジスタは、オンとなるためにそのゲートで低(論理ゼロ)入力信号を要する。低(ロー)試験モードイネーブル信号がスイッチ450のPMOSトランジスタをオンにさせるか、または導通させ、それにより、選択可能閾値リセット回路125の回路400は試験モードに入る。スイッチ450のPMOSトランジスタはオンである時、ラダー420の上部430から抵抗素子431を短絡し、それにより、ラダーの上部の抵抗を低下させる。ラダー420の上部430の抵抗を低下させることによって、ノード435でサンプリングされる電源電圧のパーセントが増加され、それにより、リセット閾値は、試験モードリセット閾値まで低減される。

0037

回路400は、スイッチ450のPMOSトランジスタのゲートと、VDD端子407との間に接続されたプルアップ抵抗器460を含む。低(ロー)試験モードイネーブル信号がない場合には、プルアップ抵抗器460が、スイッチ450のPMOSトランジスタをオフ状態に有利に維持する。結果として、選択可能閾値リセット回路125の回路400が試験モードに入らず、リセット閾値が、その通常値を維持する。

0038

図5は、選択可能閾値リセット回路125の第3実施形態の回路500の概略図である。回路500は、比較器310と同様に機能する比較器510を含む。回路500は、試験モードイネーブル信号を受信する入力端子505、およびリセット信号を出力する出力端子506を有する。回路500は、VDD端子507に接続された1つの端部を有するラダー520を含む。ラダー520は、上部530に抵抗器と、下部540に互いに並列に構成された抵抗素子541および542とを備える。ラダー520は、上部530と下部540との間のノード535を含む。抵抗素子542の1つの端部はノード535に接続され、抵抗素子542の別の端部はVSS端子508に接続されている。回路500は、スイッチ550としてNMOSトランジスタを含む。抵抗素子541の1つの端部はノード535に接続され、抵抗素子541の別の端部はNMOSトランジスタのドレインに接続されている。NMOSトランジスタのソースはVSS端子508に接続され、NMOSトランジスタのゲートは入力端子505に接続されている。ラダー520はノード535で電圧VSENSEを生成する。

0039

製品試験装置102および202は、アクティブ・ロー試験モードイネーブル信号を回路500に受信させ、それにより、回路500を試験モードにする。アクティブ・ロー試験モードイネーブル信号がスイッチ550のNMOSトランジスタをオフにするか、または非導通にし、それにより回路500が試験モードに入る。NMOSトランジスタは、オンになるために、そのゲートで高(論理1)入力信号を要する。NMOSトランジスタは、オンである時、抵抗素子541をVSS端子508に接続し、それにより、ラダー520の下部540の抵抗を低減させる。回路500が試験モードではない場合、NMOSトランジスタはオンであり、電源電圧のあるパーセントはノード535でサンプリングされる。回路500が試験モードである場合、NMOSトランジスタはオフであり、ノード535でサンプリングされる電源電圧のパーセントは変化する。NMOSトランジスタがオフの場合、ノード535でサンプリングされる電源電圧のパーセントは増加される。ノード535でサンプリングされる電源電圧のパーセントを増加させることによって、リセット閾値は試験モードリセット閾値まで低減される。

0040

図6は、選択可能閾値リセット回路125の第4実施形態の回路600の概略図である。回路600は、試験モードイネーブル信号を受信する入力端子、および比較器610に選択可能な値VREFを出力する出力端子を有する選択可能VREF回路602を含む。選択可能VREF回路602によって比較器610へ出力される選択可能な値VREFは、図6には示されていない基準回路からのバンドギャップ電圧に基づくものである。図3、4、および5のバンドギャップ比較器310とは対照的に、図6の比較器610は標準的な比較器である。

0041

選択可能VREF回路602の一実施形態は、適切なゲインまたは減衰を有する増幅器回路(図示せず)を含み、該増幅器回路は、基準として上述のバンドギャップ電圧基準回路を用いて試験モードイネーブル信号によって制御され、それにより、比較器610の入力端子636に入力されるVREFの値が変化される。この場合において、通常モードの間、VREFの1つの値が比較器610に入力され、試験モードの間、VREFの別の値が比較器に入力される。

0042

選択可能VREF回路602の別の実施形態は、VREFと異なる第2のVREF2を生成する第2バンドギャップ電圧基準回路(図示せず)を含み、ここで、比較器610の入力端子636はVREFとVREF2との間で多重化される。この場合において、VREFを生成するバンドギャップ電圧基準回路は通常モードの間に用いられ、VREF2を生成する第2バンドギャップ電圧基準回路は試験モードの間に用いられ、多重化は試験モードイネーブル信号によって制御される。

0043

選択可能VREF回路620のさらに別の実施形態は、デジタル‐アナログ変換機(DAC)を含み、ここで、DACの出力は試験モードイネーブル信号によって制御される。
選択可能VREF回路620のまたさらに別の実施形態は、プログラマブルVDD調整器223からの電圧に基づかないが、バンドギャップ基準または無調整電源(図1参照)のいずれかに基づく抵抗分割ネットワークを含み、ここで、抵抗分割ネットワークは試験モードイネーブル信号によって制御される。

0044

選択可能VREF回路620の実施形態の各々において、比較器610の入力端子636に入力されるVREFの値は、選択可能閾値リセット回路125が試験モードに入る場合、試験モードイネーブル信号に応答して、選択可能VREF回路602によって、通常値からより低い値に低減される。

0045

低電圧試験システム100および200は、リセット回路を無効化することなく、通常の電圧未満のVDDでパッケージレベル論理動作を可能にする。また、低電圧試験システム200は、リセット回路またはVDDへ外部ピンからアクセスすることなしに、標準リセット閾値未満のVDDでパッケージレベル論理動作を可能にする。いくつかの既知の回路とは異なり、低電圧試験システム100および200を用いると、低電圧試験の間、選択可能閾値リセット回路125は無効化されず、リセット信号は阻止されない。

0046

VDD調整器223および選択可能閾値リセット回路125は、SPIまたは試験モードピンによって協働して制御される。低電圧試験またはスキャンを実行する時、集積回路の作成工程によって決定づけられるように、VDDはその公称値(nominal value)、例えば2.5Vから、より低い値、例えば1.75Vまで低減される。同時に、リセット閾値はリセット閾値の公称値、例えば、2.0Vからより低い値、例えば1.65Vに低減される。

0047

低電圧試験システム100および200は、選択可能閾値リセット回路125およびプログラマブルVDD調整器223の制御を統合する。低電圧試験またはスキャンの間、低電圧試験システム100および200は、VDDの低減をリセット閾値の減少と同期化する。低電圧試験システム100および200は、正しい起動の開始を確立するために制御ピンローカルプルアップを含む。低電圧試験システム100および200は、リセット回路を無効化することなく、また、ピンを加えることなく、パッケージレベルで低電圧試験が実行されることを可能にする。

0048

有利なことに、選択可能閾値リセット回路125は不良条件でも動作可能なままである。不良の存在、例えば、試験モードイネーブル信号を伝える第2ライン117をいつもアクティブ(論理高)にするような集積回路における金属欠陥が存在する場合であっても、選択可能閾値リセット回路125は(パラメータ的には正しくないかもしれないが)機能可能および動作可能であり、それにより、起動シーケンスの間、正しい論理リセットを保障する。

0049

抵抗素子は、三端子拡散抵抗器二端子ポリシリコン抵抗器金属抵抗器、NiCad抵抗器、または抵抗器として機能するように構成されたトランジスタを含み得る。
一実施形態において、選択可能閾値リセット回路125は、相補型金属酸化物半導体(CMOS)工程を用いて作製される集積回路に配置される。一実施形態において、選択可能閾値リセット回路125は、薄い酸化膜トランジスタを備える。別の実施形態において、選択可能閾値リセット回路125は、デュアルゲート酸化物(DGO)トランジスタを備える。1つの代表的実施形態において、選択可能閾値リセット回路125はCMOS技術を用いて作製されたる集積回路に配置されるが、増幅器回路は、他の技術を用いて作製された集積回路に配置されてもよい。

0050

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。例えば、典型的な実施形態では、選択可能閾値リセット回路125は集積回路に配置されているが、本発明は個別デバイスからなる部品によって全体的に構築される場合にも同様に利用可能である。選択可能閾値リセット回路125の1つの実施形態はFETを備え得るが、選択可能閾値リセット回路125の別の実施形態がバイポーラ接合トランジスタを備えてもよい。

0051

本発明は特定の導電タイプまたは電位極性に対して説明されてきたが、当業者は導電タイプ及び電位極性を逆にし得ることを理解したであろう。
詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、このような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。具体的な実施例に関して説明された利益、利点、または問題の解決方法は、任意の、または全ての請求項において必須の、必要とされる、または不可欠とされる特徴または要素であると見なされることは意図されていない。特に明記しない限り、「第1」及び「第2」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。「接続」という語は、接続される二つの要素間に一つまたは複数の要素が介在し得ることを示すように用いられている。

0052

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。

0053

102,202…製品試験装置、104,204…集積回路パッケージ、125…選択可能閾値リセット回路、127…被試験回路、310,410,510,610…比較器、320…電圧分割ラダー、350,450,550…スイッチ。

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