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技術 電子装置、集積装置、情報処理システム、および、処理方法

出願人 日本電気株式会社
発明者 佐々木賢一
出願日 2011年2月21日 (9年10ヶ月経過) 出願番号 2011-034490
公開日 2012年9月10日 (8年3ヶ月経過) 公開番号 2012-173927
状態 特許登録済
技術分野 エラー時の再試行 ハードウェアの冗長性 計算機における入出力系RAS
主要キーワード 切り替え信号生成回路 入力用レジスタ 物理ピン 出力用レジスタ 状態監視回路 他デバイス 出力生成 スレーブアドレス
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2012年9月10日)のものです。
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図面 (11)

課題

信頼性を向上させる。

解決手段

電子装置は、第1のバスとは直接に接続され、第2のバスとは前記第2のバスに接続される第2の電子装置を経由して接続され、前記第1のバス、および、第2のバスに接続される第3の電子装置からのアクセスを、前記第1のバスから直接に、または、前記第2のバス、かつ、前記第2の電子装置を経由して受け取る。

概要

背景

バス二重化に関連する技術の一例が特許文献1に記載されている。特許文献1には、1つのシステムバスと1つのシリアルバスを用いた二重化について記載されている。

また、CPUと同じバスに接続される汎用入出力レジスタに関連する技術の一例が特許文献2に記載されている。特許文献2の技術においては、半導体集積回路外部接続端子デバッグシステムとが接続されている。そして、この技術のデバッグモード以外の通常モードにおいては、外部接続端子を介して汎用入出力レジスタへの送受信が行われる。また、この技術のデバッグモードにおいては、外部接続端子がクロックの供給のために使用される。

概要

信頼性を向上させる。電子装置は、第1のバスとは直接に接続され、第2のバスとは前記第2のバスに接続される第2の電子装置を経由して接続され、前記第1のバス、および、第2のバスに接続される第3の電子装置からのアクセスを、前記第1のバスから直接に、または、前記第2のバス、かつ、前記第2の電子装置を経由して受け取る。

目的

本発明の目的は、上記問題点を解決した電子装置、集積装置情報処理システム、および、処理方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のバスとは直接に接続され、第2のバスとは前記第2のバスに接続される第2の電子装置を経由して接続され、前記第1のバス、および、第2のバスに接続される第3の電子装置からのアクセスを、前記第1のバスから直接に、または、前記第2のバス、かつ、前記第2の電子装置を経由して受け取ることを特徴とする電子装置。

請求項2

請求項1記載の前記電子装置である第1の電子装置と、前記第2の電子装置と、前記第3の電子装置と、前記第1のバスと、前記第2のバスと、を含むことを特徴とする集積装置

請求項3

前記第1のバスが正常に動作しない場合、前記第2のバス、かつ、前記第2の電子装置経由で、前記第1の電子装置にアクセスし、前記第2のバスが正常に動作しない場合、前記第1のバス、かつ、前記第1の電子装置経由で、前記第2の電子装置にアクセスする前記第3の電子装置を含むことを特徴とする請求項2記載の集積装置。

請求項4

前記第1のバス、かつ、前記第1の電子装置経由の前記第2の電子装置へのアクセスを受け取ると、前記第2の電子装置に前記第1のバス経由のアクセスを受け取らせるように制御する前記第1の電子装置と、前記第2のバス、かつ、前記第2の電子装置経由の前記第1の電子装置へのアクセスを受け取ると、前記第1の電子装置に前記第2のバス経由のアクセスを受け取らせるように制御する前記第2の電子装置と、を含むことを特徴とする請求項3記載の集積装置。

請求項5

前記第2のバス、かつ、前記第2の電子装置経由のアクセスに対しては、前記第2の電子装置、かつ、前記第2のバス経由で応答する前記第1の電子装置と、前記第1のバス、かつ、前記第1の電子装置経由のアクセスに対しては、前記第1の電子装置、かつ、前記第1のバス経由で応答する前記第2の電子装置と、を含むことを特徴とする請求項4記載の集積装置。

請求項6

第1の入出力用レジスタを含む前記第1の電子装置である第1のスレーブデバイスと、第2の入出力用レジスタを含む前記第2の電子装置である第2のスレーブデバイスと、前記第1のバスが正常に動作しない場合、前記第2のバス、かつ、前記第2のスレーブデバイス経由で前記第1の入出力レジスタに対してアクセスし、前記第2のバスが正常に動作しない場合、前記第1のバス、かつ、前記第1のスレーブデバイス経由で、前記第2の入出力レジスタに対してアクセスする前記第3の電子装置であるサービスプロセッサと、を含むことを特徴とする請求項5記載の集積装置。

請求項7

前記サービスプロセッサから前記第1のバス経由で前記第2の入出力レジスタへのアクセスを受け取ると、前記第2のスレーブデバイスが動作中でなければ、ACKを応答し、動作中であれば、ACKを応答しない前記第1のスレーブデバイスと、前記サービスプロセッサから前記第2のバス経由で前記第1の入出力レジスタへのアクセスを受け取ると、前記第1のスレーブデバイスが動作中でなければ、ACKを応答し、動作中であれば、ACKを応答しない前記第2のスレーブデバイスと、を含むことを特徴とする請求項6記載の集積装置。

請求項8

請求項7記載の集積装置と、前記第1のスレーブデバイスに接続される第1のCPUと、前記第2のスレーブデバイスに接続される第2のCPUと、を含むことを特徴とする情報処理システム

請求項9

第1のバスから直接、または、第2のバス、かつ、第2の電子装置を経由して、アクセスを第1の電子装置に受け取ることを特徴とする処理方法

請求項10

前記第1のバスが正常に動作しない場合、前記第2のバス、かつ、前記第2の電子装置経由で、前記第1の電子装置にアクセスし、前記第2のバスが正常に動作しない場合、前記第1のバス、かつ、前記第1の電子装置経由で、前記第2の電子装置にアクセスすることを特徴とする請求項9記載の処理方法。

技術分野

0001

本発明は、電子装置集積装置情報処理システム、および、処理方法に関する。

背景技術

0002

バス二重化に関連する技術の一例が特許文献1に記載されている。特許文献1には、1つのシステムバスと1つのシリアルバスを用いた二重化について記載されている。

0003

また、CPUと同じバスに接続される汎用入出力レジスタに関連する技術の一例が特許文献2に記載されている。特許文献2の技術においては、半導体集積回路外部接続端子デバッグシステムとが接続されている。そして、この技術のデバッグモード以外の通常モードにおいては、外部接続端子を介して汎用入出力レジスタへの送受信が行われる。また、この技術のデバッグモードにおいては、外部接続端子がクロックの供給のために使用される。

先行技術

0004

特開平9−81469号公報
特開2007−34881号公報

発明が解決しようとする課題

0005

特許文献1記載の技術では、1つのシリアルバスが正常に動作しないと、シリアルバスを用いた制御ができなくなり、全体の動作ができなくなり、信頼性が低いという問題点がある。

0006

また、特許文献2記載の技術では、バスは1つしか存在しないので、バスが正常に動作しないと、全体の動作ができなくなり、信頼性が低いという問題点がある。

0007

本発明の目的は、上記問題点を解決した電子装置、集積装置、情報処理システム、および、処理方法を提供することである。

課題を解決するための手段

0008

本発明の電子装置は、第1のバスとは直接に接続され、第2のバスとは前記第2のバスに接続される第2の電子装置を経由して接続され、前記第1のバス、および、第2のバスに接続される第3の電子装置からのアクセスを、前記第1のバスから直接に、または、前記第2のバス、かつ、前記第2の電子装置を経由して受け取る。

0009

本発明の処理方法は、第1のバスから直接、または、第2のバス、かつ、第2の電子装置を経由して、アクセスを第1の電子装置に受け取る。

発明の効果

0010

本発明は、信頼性が向上するという効果をもつ。

図面の簡単な説明

0011

第1の実施の形態の構成を示すブロック図である。
第2の実施の形態の構成を示すブロック図である。
第2の実施の形態の動作を示すフローチャートである。
第3の実施の形態が適用される情報処理システムの構成を示すブロック図である。
第3の実施の形態の動作を示すフローチャートである。
スレーブデバイスの構成を示す詳細ブロックである。
スレーブデバイスの構成を示す詳細ブロックである。
セレクタの構成を示す詳細ブロック図である。
レジスタセレクタの構成を示す詳細ブロック図である。
調停回路の構成を示す詳細ブロック図である。

実施例

0012

次に、本発明の第1の実施の形態について図面を参照して詳細に説明する。

0013

図1は、本発明の第1の実施の形態の構成を示すブロック図である。図1を参照すると、第1の実施の形態の電子装置001は、第1のバスとは直接に接続され、第2のバスとは第2の電子装置を経由して接続される。

0014

電子装置001は、第1のバス、および、第2のバスに接続される第3の電子装置からのアクセスを、第1のバスから直接に、または、第2のバス、かつ、第2の電子装置を経由して受け取る。

0015

次に、第1の実施の形態の効果について説明する。

0016

第1の実施の形態は、第1のバスが正常に動作しなくても、第2のバス、かつ、第2の電子装置経由で、電子装置001にアクセスが可能な構成である。したがって、第1の実施の形態は、信頼性が向上するという効果をもつ。

0017

次に、本発明の第2の実施の形態について図面を参照して詳細に説明する。

0018

図2は、第2の実施の形態の構成を示すブロック図である。図2を参照すると、第2の実施の形態の集積装置01Aは、電子装置10A、電子装置20A、電子装置30A、電子装置40A、電子装置80A、バス50A、バス60A、および、接続ライン05Aを含む。電子装置30A、電子装置40Aは、存在しなくてもよい。電子装置10A、電子装置20Aは、第1の実施の形態の電子装置001である。バス50A、バス60Aは、それぞれ、第1の実施の形態の第1のバス、第2のバスである。

0019

電子装置80Aは、バス50Aを介して電子装置10A、および、電子装置30Aと接続され、バス60Aを介して電子装置20A、および、電子装置40Aと接続される。電子装置10Aと電子装置20Aとは接続ライン05Aを介して接続される。

0020

次に、第2の実施の形態の動作について説明する。図3は、第2の実施の形態の動作を示すフローチャートである。

0021

電子装置80Aが、電子装置10Aにアクセスしようとする(図3テップA1/YES)。ここで、アクセスとは、たとえば、要求を出力し、書き込み、読み出し等を行うことである。電子装置10Aと接続されているバス50Aが、正常に動作していないと(ステップA2/NO)、電子装置80Aは、電子装置10Aに対する要求を、バス60A上に出力する(ステップA3)。

0022

電子装置20Aは、電子装置80Aからの電子装置10Aに対する要求を受け取ると、接続ライン05Aを介してその要求を電子装置10Aに出力する(ステップA4)。

0023

電子装置10Aは、電子装置80Aからの要求を接続ライン05Aを介して電子装置20Aから受け取ると(ステップA6/NO)、要求を処理し、電子装置80Aに対する応答を接続ライン05Aを介して出力する(ステップA7)。

0024

電子装置20Aは、電子装置10Aから電子装置80Aに対する応答を接続ライン05Aを介して受け取ると、バス60Aを介してその応答を電子装置80Aに出力する(ステップA8)。電子装置80Aは、バス60Aを介してその応答を受け取ると、その応答に対する処理を行う(ステップA10)。

0025

電子装置10Aが接続されているバス50Aが、正常に動作していると(ステップA2/YES)、電子装置80Aは、電子装置10Aに対する要求を、バス50A上の電子装置10Aに直接出力する(ステップA5)。電子装置10Aは、電子装置80Aからの要求をバス50Aを介して受け取ると、要求を処理し、電子装置80Aに対する応答をバス50Aを介して電子装置80Aに出力する(ステップA9)。電子装置80Aは、バス50Aを介してその応答を受け取ると、その応答に対する処理を行う(ステップA10)。

0026

バス50Aが、正常に動作しない原因としては、たとえば、バス50A自身の故障、電子装置30Aの障害に起因する動作不良等がある。

0027

また、電子装置80Aが、電子装置20Aにアクセスしようとし、電子装置20Aが接続されているバス60Aが正常に動作していないと、電子装置80Aは、バス50A、電子装置10Aを介し電子装置20Aに要求を出力する。このときも、接続ライン05Aが使用される。

0028

また、電子装置30Aと電子装置40Aとを図示しない接続ラインで接続し、それぞれ、上述の電子装置10A、電子装置20Aの動作をさせることが可能である。

0029

また、以上では、バスの数が2であるが、バスの数に制限はない。また、バスに接続される電子装置の数にも制限がない。任意の組み合わせで異なるバス上の電子装置が接続ラインで接続可能である。

0030

次に、第2の実施の形態の効果について説明する。第2の実施の形態は、異なるバスに接続された電子装置を接続ラインで接続し、あるバス上の目的の電子装置にアクセスしようとし、そのバスが正常に動作しない場合、他方のバス上の電子装置、接続ラインを介し、目的の電子装置に要求を届ける構成である。

0031

したがって、第2の実施の形態は、目的の電子装置が接続されているバスの動作が正常でなくても、目的の電子装置にアクセスできるので、信頼性が向上するという効果をもつ。

0032

次に、本発明の第3の実施の形態について図面を参照して詳細に説明する。

0033

図4は、第3の実施の形態が適用される情報処理システム020の構成を示すブロック図である。図4を参照すると、情報処理システム020は、集積装置010、CPU701(Central Processing Unit)、CPU702、CPU703、CPU704、システムバス910、主記憶装置920、および、バスアダプタ930を含む。

0034

さらに、情報処理システム020は、I/Oバス940、I/Oプロセッサ951、I/Oプロセッサ952、I/O装置961、I/O装置962、I/O装置963、および、I/O装置964を含む。

0035

集積装置010は、第2の実施の形態の集積装置01Aの1種である。集積装置010は、サービスプロセッサ800、スレーブデバイス100、スレーブデバイス200、スレーブデバイス300、スレーブデバイス400、シリアルバス500、シリアルバス600、および、接続ライン050を含む。シリアルバス500、シリアルバス600は、たとえば、I2C(Inter-IntegratedCircuit)やSMBus(System Management Bus)の仕様を実現するものが可能である。

0036

サービスプロセッサ800、スレーブデバイス100〜スレーブデバイス400は、それぞれ、第2の実施の形態の電子装置80A、電子装置10A〜電子装置40Aの1種である。シリアルバス500、シリアルバス600、接続ライン050は、それぞれ、第2の実施の形態のバス50A、バス60A、接続ライン05Aの1種である。

0037

サービスプロセッサ800は、スレーブデバイス100〜スレーブデバイス400を介して、たとえば、情報処理システム020の管理、運用構成制御監視等を行うプロセッサである。たとえば、サービスプロセッサ800の指示で、スレーブデバイス100、200が、CPU701〜CPU704にリセットクロック選択等を実行させる。

0038

サービスプロセッサ800は、シリアルバス500を介して直接、スレーブデバイス100、スレーブデバイス300にアクセスする。サービスプロセッサ800は、シリアルバス600を介して直接、スレーブデバイス200、スレーブデバイス400にアクセスする。

0039

スレーブデバイス100とスレーブデバイス200とは、接続ライン050を介して直接、接続される。スレーブデバイス100、スレーブデバイス300は、CPU701、および、CPU702と接続され、制御情報、データのやりとりを行う。スレーブデバイス100とスレーブデバイス300とは、互いに異なる役割を担う。スレーブデバイス200、スレーブデバイス400は、CPU703、および、CPU704と接続され、制御情報、データのやりとりを行う。スレーブデバイス200とスレーブデバイス400とは、互いに異なる役割を担う。

0040

また、スレーブデバイス100、スレーブデバイス200が、両方とも、CPU701〜CPU704接続され、異なる役割を担う方式も可能である。また、スレーブデバイス100〜スレーブデバイス400は、全体の管理のため、主記憶装置920、バスアダプタ930、I/Oプロセッサ951、I/Oプロセッサ952、I/O装置961〜I/O装置964と接続されることが可能である。すなわち、図4の接続に限られるわけではない。

0041

次に、第3の実施の形態の動作について図面を参照して説明する。図5は、第3の実施の形態の動作を示すフローチャートである。

0042

サービスプロセッサ800が、スレーブデバイス100にアクセスしようとする(図3ステップB1/YES)。スレーブデバイス100が接続されているシリアルバス500が、正常に動作していないと(ステップB2/NO)、サービスプロセッサ800は、スレーブデバイス100に対する要求を、シリアルバス600上に出力する(ステップB3)。

0043

スレーブデバイス200は、サービスプロセッサ800からのスレーブデバイス100に対する要求を受け取ると、接続ライン050を介してその要求をスレーブデバイス100に出力する(ステップB4)。

0044

スレーブデバイス100は、サービスプロセッサ800からの要求を接続ライン050を介してスレーブデバイス200から受け取ると(ステップB6/NO)、要求を処理し、電子装置80Aに対する応答を接続ライン050を介して出力する(ステップB7)。

0045

スレーブデバイス200は、スレーブデバイス100からサービスプロセッサ800に対する応答を接続ライン050を介して受け取ると、シリアルバス600を介してその応答をサービスプロセッサ800に出力する(ステップB8)。サービスプロセッサ800は、シリアルバス600を介してその応答を受け取ると、その応答に対する処理を行う(ステップB10)。

0046

スレーブデバイス100が接続されているシリアルバス500が、正常に動作していると(ステップB2/YES)、サービスプロセッサ800は、スレーブデバイス100に対する要求を、シリアルバス500上のスレーブデバイス100に直接出力する(ステップB5)。

0047

スレーブデバイス100は、サービスプロセッサ800からの要求をシリアルバス500を介して受け取ると、要求を処理し、サービスプロセッサ800に対する応答をシリアルバス500を介してサービスプロセッサ800に出力する(ステップB9)。サービスプロセッサ800は、シリアルバス500を介してその応答を受け取ると、その応答に対する処理を行う(ステップB10)。

0048

次に、集積装置010のスレーブデバイス100、および、スレーブデバイス200について詳細に説明する。

0049

図6は、スレーブデバイス100の構成を示す詳細ブロックである。図7は、スレーブデバイス200の構成を示す詳細ブロック図である。図6のスレーブデバイス100と図7のスレーブデバイス200とは、接続ライン050により図中の同一の番号で示されるように接続される。

0050

図6を参照すると、スレーブデバイス100は、セレクタ101、データレジスタ102、アドレスレジスタ103、状態監視回路104、自デバイス識別回路105、他デバイス識別回路106、レジスタセレクタ107、および、調停回路108を含む。さらに、スレーブデバイス100は、出力生成レジスタ109、入出力用レジスタ110、および、入出力用レジスタ111、…、入出力用レジスタ11nを含む。

0051

図7を参照すると、スレーブデバイス200は、セレクタ201、データレジスタ202、アドレスレジスタ203、状態監視回路204、自デバイス識別回路205、他デバイス識別回路206、レジスタセレクタ207、および、調停回路208を含む。さらに、スレーブデバイス200は、出力生成レジスタ209、入出力用レジスタ210、および、入出力用レジスタ211、…、入出力用レジスタ21nを含む。

0052

入出力用レジスタ110〜入出力用レジスタ21nは、たとえば、特許文献2に記載されるような汎用入出力レジスタであってよい。

0053

スレーブデバイス100とスレーブデバイス200とにおいて、同一名称の要素は、同一の機能をもつ。

0054

サービスプロセッサ800からの要求は、たとえば、開始情報スレーブアドレス、書き込み指定情報(または、読み出し指定情報)、データ(内部アドレス)、データ(書き込みデータ)、終了情報を含む。開始情報は、サービスプロセッサ800が、スレーブデバイス100〜スレーブデバイス400に対する要求を開始することを示す。

0055

スレーブアドレスは、要求先の(書き込み、または、読み出しする)スレーブデバイス、および、入出力用レジスタを1つ示す。書き込み指定情報は、「要求が書き込みである」ことを示し、読み出し指定情報は、「要求が読み出しである」ことを示す。

0056

データ(内部アドレス)は、スレーブアドレスで示された入出力用レジスタの内部アドレスを指定する。データ(書き込みデータ)は、書き込み要求の場合に、スレーブアドレス、および、データ(内部アドレス)で指定された入出力用レジスタの内部アドレスの領域に書き込まれるデータある。終了情報は、サービスプロセッサ800が、スレーブデバイス100〜スレーブデバイス400に対する要求を終了することを示す。

0057

スレーブデバイス100のセレクタ101は、シリアルバス500、または、シリアルバス600と接続される。セレクタ101は、サービスプロセッサ800からの要求をシリアルバス500経由で受け取るか、シリアルバス600経由で受け取るかを調停回路208からの切り替え信号により選択しスレーブデバイス100内部に出力する。

0058

すなわち、セレクタ101は、選択した要求を、データレジスタ102、アドレスレジスタ103、および、状態監視回路104へ出力する。また、セレクタ101は、出力生成レジスタ109からのデータ等をサービスプロセッサ800へシリアルバス500経由で出力するか、シリアルバス600経由で出力するかを調停回路208から出力された切り替え信号により選択し出力する。

0059

また、セレクタ101は、出力を示す制御信号を出力生成レジスタ109から受け取る。その出力を示す制御信号が有効を示す(オンの)ときのみ、セレクタ101は、シリアルバス500、または、シリアルバス600に出力する。

0060

図8は、セレクタ101の構成の一例を示す詳細ブロック図である。図8を参照すると、バッファ120〜バッファ123は、たとえば、トライステートのバッファである。また、バッファ120〜バッファ123への制御信号は、ゲート124、ゲート125、論理積回路であるAND126、AND127、AND128、および、AND129により生成される。

0061

出力生成レジスタ109からの出力を示す制御信号がオン(論理「1」)で、かつ、調停回路208からの切り替え信号がシリアルバス500を示す場合(論理「0」)、バッファ120が、出力生成レジスタ109からのデータ等をシリアルバス500に出力する。

0062

出力を示す制御信号がオンで、かつ、切り替え信号がシリアルバス600を示す場合(論理「1」)、バッファ122が、出力生成レジスタ109からのデータ等をスレーブデバイス200経由で、シリアルバス600に出力する。

0063

出力を示す制御信号がオフ(論理「0」)で、かつ、切り替え信号がシリアルバス500を示す場合、バッファ121が、シリアルバス500上の要求を取り込み、内部に出力する。

0064

データレジスタ102は、セレクタ101からのデータを格納し、レジスタセレクタ107、および、入出力用レジスタ110〜入出力用レジスタ11nへ出力する。

0065

アドレスレジスタ103は、セレクタ101からのスレーブアドレスを格納し、自デバイス識別回路105、他デバイス識別回路106、レジスタセレクタ107、および、レジスタセレクタ207へ出力する。

0066

状態監視回路104は、セレクタ101からのスレーブアドレス、開始情報、および、終了情報等に基づいてスレーブデバイス100が動作中かどうかを監視し、スレーブデバイス100の動作状態を調停回路208へ出力する。

0067

自デバイス識別回路105は、受け取ったスレーブアドレスがスレーブデバイス100内の入出力用レジスタ110〜入出力用レジスタ11nに対応したスレーブアドレスと一致するかどうか識別し、識別結果をレジスタセレクタ107へ出力する。

0068

他デバイス識別回路106は、受け取ったスレーブアドレスがスレーブデバイス200内の入出力用レジスタ210〜入出力用レジスタ21nに対応したスレーブアドレスと一致するかどうか識別し、識別結果を調停回路108へ出力する。

0069

レジスタセレクタ107は、データレジスタ102から出力された最初のデータ(内部アドレス)を自身に格納する。また、レジスタセレクタ107は、自身に格納している内部アドレス、アドレスレジスタ103からのスレーブアドレス、アドレスレジスタ203からのスレーブアドレス、自デバイス識別回路105からの識別結果、および、調停回路208からの切り替え信号により、入出力用レジスタ110〜入出力用レジスタ11nのどれにデータを書き込むか、または、どれからデータを読み出すかを決定し、選択信号として出力する。

0070

図9は、レジスタセレクタ107の構成の一例を示す詳細ブロック図である。図9を参照すると、内部アドレスレジスタ171は、データレジスタ102からのデータ(内部アドレス)を格納する。選択回路172は、調停回路208からの切り替え信号により、アドレスレジスタ103から、および、アドレスレジスタ203からのスレーブアドレスのどちらかを選択し出力する。また、内部アドレスレジスタ171は、内部アドレスを格納したことを示す信号をACK生成回路174に出力する。

0071

選択信号生成回路173は、選択回路172からのスレーブアドレス、および、内部アドレスレジスタ171からの内部アドレスに基づいて入出力用レジスタ110〜11nへの選択信号を生成し出力する。ACK生成回路174は、自デバイス識別回路105からの識別結果が一致を示せば、内部アドレスレジスタ171に内部アドレスが格納されたときにACK信号を生成し、出力生成レジスタ109へ出力する。

0072

すなわち、レジスタセレクタ107は、自デバイス識別回路105から識別結果として一致を受け取った場合は、アドレスレジスタ103に格納されたスレーブアドレスを採用し、選択信号として入出力用レジスタ110〜入出力用レジスタ11nに出力する。

0073

また、レジスタセレクタ107は、識別結果として不一致受け取り、調停回路208からの切り替え信号がシリアルバス600を示している場合は、アドレスレジスタ203からのスレーブアドレスを選択信号として入出力用レジスタ110〜11nに出力する。

0074

調停回路108は、他デバイス識別回路106からの識別結果、および、状態監視回路204からのスレーブデバイス200の動作状態に基づいて、サービスプロセッサ800への応答を生成する。すなわち、調停回路108は、ACK(acknowledgement)で応答するか、または、応答しない(NACK(non-acknowledgement))。

0075

また、調停回路108は、セレクタ201、および、レジスタセレクタ207へ切り替え信号を出力する。

0076

図10は、調停回路108の構成の一例を示す詳細ブロック図である。図10を参照すると、調停部分回路181は、他デバイス識別回路106からの一致を示す識別結果を受け取ると、状態監視回路204からのスレーブデバイス200の動作状態に応じて調停結果を出力する。スレーブデバイス200が動作中の場合、調停に負けたことを示す調停結果を、スレーブデバイス200が動作中ではない場合は調停に勝ったことを示す調停結果を出力する。

0077

切り替え信号生成回路182は、調停部分回路181からの調停結果に応じて切り替え信号を生成する。切り替え信号生成回路182は、調停結果が勝ちの場合、シリアルバス500を選択させ、調停結果が負けの場合、シリアルバス600を選択させる選択信号をセレクタ201に出力する。

0078

ACK生成回路183は、調停部分回路181からの調停結果に応じてACK信号を生成する。調停結果が勝ちの場合は、ACK信号を生成し、調停結果が負けの場合は、何もしない(すなわち、ACKを送信しない)。

0079

すなわち、サービスプロセッサ800がスレーブデバイス200内の入出力用レジスタ〜21nへのデータの書き込み等を行う場合は、スレーブデバイス200が動作中でなければ、セレクタ201は、シリアルバス500を選択することになる。

0080

入出力用レジスタ110〜11nは、レジスタセレクタ107からの選択信号の内部アドレスで指定されたデータレジスタ102の領域へのデータの書き込み、または、出力生成レジスタ109へデータの読み出し(出力)を行う。

0081

また、たとえば、入出力用レジスタ110〜入出力用レジスタ11nは、CPU701、および、CPU702と接続され、制御情報、データのやりとりを行う。

0082

そのため、入出力用レジスタ110〜入出力用レジスタ11nは、入力用レジスタ出力用レジスタ入出力切り替え用レジスタ、入出力反転用レジスタ等から構成され、各々のレジスタに対応した内部アドレスを割り当てられる。

0083

出力生成レジスタ109は、レジスタセレクタ107、調停回路108、または、入出力用レジスタ110〜入出力用レジスタ11nからのデータ、ACK信号に基づいて出力信号を生成し、セレクタ101へ出力する。この出力信号には、シリアルバス500、シリアルバス600への出力を示す制御信号が含まれる。

0084

次に、スレーブデバイス100、および、スレーブデバイス200の動作について説明する。

0085

サービスプロセッサ800は、スレーブデバイス100内の入出力用レジスタ110に書き込みもしくは読み出しを行う。スレーブデバイス100、スレーブデバイス200は、サービスプロセッサ800により指定されたスレーブアドレスが自デバイス内の入出力用レジスタを指定した場合か、他デバイス内の入出力用レジスタを指定した場合かで動作が異なる。

0086

以下、自デバイス内の入出力用レジスタを指定した場合の書き込みと読み出し、他デバイス内の入出力用レジスタを指定した場合の書き込みと読み出しの順番で説明する。

0087

なお、開始情報、終了情報については、説明を省略する。

0088

ケース1]サービスプロセッサ800が、シリアルバス500を介して、スレーブデバイス100内の入出力用レジスタ110に書き込みをする場合(図5ステップB2/YES)の動作について説明する。

0089

スレーブデバイス100は、サービスプロセッサ800からシリアルバス500を介して、入出力用レジスタ110を示すスレーブアドレス、および、書き込み指定情報を受け取る。スレーブアドレスは、セレクタ101を経由し、アドレスレジスタ103に格納される。自デバイス識別回路105、および、他デバイス識別回路106は、アドレスレジスタ103からスレーブアドレスを受け取り、デバイスアドレス識別を行う。

0090

この場合、スレーブアドレスが入出力用レジスタ110を示しているので、自デバイス識別回路105は、自デバイスアドレスと識別し、一致を示す識別結果を出力する。自デバイスアドレスを示す信号がレジスタセレクタ107へ出力される。レジスタセレクタ107は、ACKを、順次、出力生成レジスタ109、セレクタ101、シリアルバス500を介してサービスプロセッサ800へ出力し、データ受け取りの準備ができたことを伝える。

0091

次に、サービスプロセッサ800は、データ(内部アドレス)をシリアルバス500を介して、セレクタ101へ出力する。セレクタ101からの内部アドレスは、データレジスタ102に格納され、レジスタセレクタ107へ出力される。レジスタセレクタ107は内部アドレスを格納し、ACKを、順次、出力生成レジスタ109、セレクタ101、シリアルバス500を介して、サービスプロセッサ800へ出力する。

0092

次に、サービスプロセッサ800は、データ(書き込みデータ)をシリアルバス500を介して、セレクタ101へ出力する。書き込みデータは、セレクタ101を介してデータレジスタ102に格納される。レジスタセレクタ107は、アドレスレジスタ103内のスレーブアドレス、および、自身に格納した内部アドレスに基づいて、入出力用レジスタ110の領域を選択する。入出力用レジスタ110は、データレジスタ102からのデータをレジスタセレクタ107により選択された領域へ格納する。データ格納完了後、入出力用レジスタ110は、ACKを、順次、出力生成レジスタ109、セレクタ101、シリアルバス500を介して、サービスプロセッサ800へ出力する。

0093

[ケース2]次に、サービスプロセッサ800がシリアルバス500を介して、スレーブデバイス100内の入出力用レジスタ110から読み出しをする場合(図5ステップB2/YES)の動作について説明する。

0094

読み出しの場合も、書き込みの場合と同様に、サービスプロセッサ800は、スレーブアドレス、および、書き込み指定情報、内部アドレスをシリアルバス500を介して、スレーブデバイス100へ出力する。データレジスタ102、および、レジスタセレクタ107は内部アドレスを格納する。

0095

その後、読み出しの場合なので、サービスプロセッサ800から、スレーブアドレス、および、読み出し指定情報が、シリアルバス500を介して、スレーブデバイス100へ出力される。セレクタ101を介して、スレーブアドレスは、アドレスレジスタ103に格納される。自デバイス識別回路105、および、他デバイス識別回路106は、アドレスレジスタ103からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。

0096

この場合、スレーブアドレスが入出力用レジスタ110を示しているので、自デバイス識別回路105は、自デバイスアドレスと識別し、一致を示す識別結果を出力する。自デバイスアドレスを示す信号がレジスタセレクタ107へ出力される。

0097

レジスタセレクタ107は、ACKを、順次、出力生成レジスタ109、セレクタ101、シリアルバス500を介してサービスプロセッサ800へ出力し、読み出しの準備ができたことを伝える。

0098

次に、レジスタセレクタ107は、アドレスレジスタ103内のスレーブアドレス、および、自身に格納した内部アドレスに基づいて、入出力用レジスタ110の領域を選択する。入出力用レジスタ110は、指定された領域からデータを読み出し、順次、出力生成レジスタ109、セレクタ101、シリアルバス500を介して、サービスプロセッサ800へ出力する。

0099

[ケース3]次に、サービスプロセッサ800が、シリアルバス600を介して、スレーブデバイス100内の入出力用レジスタ110へ書き込みをする場合(図5ステップB2/NO)の動作について説明する。

0100

スレーブデバイス200は、シリアルバス600を介して、スレーブデバイス100の入出力用レジスタ110を示すスレーブアドレス、および、書き込み指定情報をサービスプロセッサ800から受け取る。スレーブアドレスは、セレクタ201を経由して、アドレスレジスタ203に格納される。

0101

自デバイス識別回路205、および、他デバイス識別回路206は、アドレスレジスタ203からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。この場合、スレーブアドレスが入出力用レジスタ110を示しているので、他デバイス識別回路206は、他デバイスアドレスと識別し、一致を示す識別結果を調停回路208へ出力する。

0102

調停回路208は、他デバイスアドレスの一致を示す識別結果を受け取ると、状態監視回路104からのスレーブデバイス100の動作状態により、スレーブデバイス100が動作中かどうかを判定する。もし、スレーブデバイス100が動作中であれば、データを、スレーブデバイス100内の入出力用レジスタ110に書き込めない。この場合、調停回路208は、ACKをサービスプロセッサ800へ出力しない。

0103

一方、スレーブデバイス100が動作中でない場合は、スレーブデバイス100内の入出力用レジスタ110へのデータの書き込みが可能である。この場合、調停回路208は、順次、出力生成レジスタ209、セレクタ201、シリアルバス600を介して、ACKをサービスプロセッサ800へ出力する。

0104

また、調停回路208は、サービスプロセッサ800から続いて出力されるデータ(内部アドレス)、および、データ(書き込みデータ)をスレーブデバイス100が受け取れるようにする。すなわち、調停回路208は、セレクタ101をシリアルバス600側に切り替えるための切り替え信号をセレクタ101へ出力する。セレクタ101は、その切り替え信号で、シリアルバス600側へ接続を切り替える。

0105

次に、サービスプロセッサ800は、データ(内部アドレス)をシリアルバス600を介して、セレクタ101へ出力する。セレクタ101は、データレジスタ102に内部アドレスを格納し、レジスタセレクタ107へ出力する。レジスタセレクタ107は、データレジスタ102からの内部アドレスを格納し、ACKを、順次、出力生成レジスタ109、セレクタ101、スレーブデバイス200、シリアルバス600を介して、サービスプロセッサ800へ出力する。

0106

次に、サービスプロセッサ800は、データ(書き込みデータ)をシリアルバス600、スレーブデバイス200を介して、セレクタ101へ出力する。書き込みデータは、セレクタ101を介してデータレジスタ102に格納される。

0107

レジスタセレクタ107は、アドレスレジスタ203内のスレーブアドレス、および、自身に格納した内部アドレスに基づいて、入出力用レジスタ110の領域を選択する。入出力用レジスタ110は、データレジスタ102からのデータをレジスタセレクタ107により選択された領域へ格納する。データ格納完了後、入出力用レジスタ110は、ACKを、順次、出力生成レジスタ109、セレクタ101、スレーブデバイス200、シリアルバス600を介して、サービスプロセッサ800へ出力する。

0108

[ケース4]次に、サービスプロセッサ800がシリアルバス600を介して、スレーブデバイス100内の入出力用レジスタ110から読み出しをする場合(図5ステップB2/NO)の動作について説明する。

0109

読み出しの場合も、書き込みの場合と同様に、スレーブデバイス200は、シリアルバス600を介して、スレーブデバイス100の入出力用レジスタ110を示すスレーブアドレス、および、書き込み指定情報をサービスプロセッサ800から受け取る。スレーブアドレスは、セレクタ201を経由して、アドレスレジスタ203に格納される。

0110

自デバイス識別回路205、および、他デバイス識別回路206は、アドレスレジスタ203からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。この場合、スレーブアドレスが入出力用レジスタ110を示しているので、他デバイス識別回路206は、他デバイスアドレスと識別し、一致を示す識別結果を調停回路208へ出力する。

0111

調停回路208は、他デバイスアドレスの一致を示す識別結果を受け取ると、状態監視回路104からのスレーブデバイス100の動作状態により、スレーブデバイス100が動作中かどうかを判定する。もし、スレーブデバイス100が動作中であれば、データを、スレーブデバイス100内の入出力用レジスタ110から読み出せない。この場合、調停回路208は、ACKをサービスプロセッサ800へ出力しない。

0112

一方、スレーブデバイス100が動作中でない場合は、スレーブデバイス100内の入出力用レジスタ110からのデータの読み出しが可能である。この場合、調停回路208は、順次、出力生成レジスタ209、セレクタ201、シリアルバス600を介して、ACKをサービスプロセッサ800へ出力する。

0113

また、調停回路208は、サービスプロセッサ800から続いて出力されるデータ(内部アドレス)をスレーブデバイス100が受け取れるようにする。すなわち、調停回路208は、セレクタ101をシリアルバス600側に切り替えるための切り替え信号をセレクタ101へ出力する。セレクタ101は、その切り替え信号で、シリアルバス600側へ接続を切り替える。

0114

次に、サービスプロセッサ800は、データ(内部アドレス)をシリアルバス600、スレーブデバイス200を介して、セレクタ101へ出力する。セレクタ101は、データレジスタ102に内部アドレスを格納し、レジスタセレクタ107へ出力する。レジスタセレクタ107は、内部アドレスを格納し、ACKを、順次、出力生成レジスタ109、セレクタ101、スレーブデバイス200、シリアルバス600を介して、サービスプロセッサ800へ出力する。

0115

次に、サービスプロセッサ800は、スレーブアドレス、および、読み出し指定情報をシリアルバス600、スレーブデバイス200を介して、スレーブデバイス100へ出力する。スレーブアドレスは、スレーブデバイス100のセレクタ101を介して、アドレスレジスタ103に格納される。自デバイス識別回路105、および、他デバイス識別回路106はアドレスレジスタ103からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。

0116

この場合、スレーブアドレスが入出力用レジスタ110を示しているので、自デバイス識別回路105は、自デバイスアドレスと識別し、一致を示す識別結果をレジスタセレクタ107へ出力する。

0117

次に、レジスタセレクタ107は、ACKを、順次、出力生成レジスタ109、セレクタ101、スレーブデバイス200、シリアルバス600を介してサービスプロセッサ800へ出力し、読み出しの準備ができたことを伝える。

0118

次に、レジスタセレクタ107は、アドレスレジスタ203内のスレーブアドレス、および、レジスタセレクタ107内の内部アドレスに基づいて、入出力用レジスタ110の領域を選択する。選択された入出力用レジスタ110は、指定された領域からデータを読み出し、順次、出力生成レジスタ109、セレクタ101、スレーブデバイス200、シリアルバス600を介して、サービスプロセッサ800へ出力する。

0119

以上において、サービスプロセッサ800は、シリアルバス500、シリアルバス600のどちらを経由してスレーブデバイス100に要求を出力するかを認識すればよく、スレーブデバイス200を経由するかどうかを認識する必要はない。

0120

また、スレーブデバイス100は、シリアルバス500、シリアルバス600のどちらを経由してサービスプロセッサ800に応答を出力するかを、スレーブデバイス200からの切り替え信号にしたがって選択すればよい。

0121

次に、第3の実施の形態の効果について説明する。

0122

以上説明したように、第3の実施の形態は、シリアルバス500、シリアルバス600のどちらを介しても、入出力用レジスタ110〜11n、および、入出力用レジスタ210〜21nにアクセスできる構成である。

0123

よって、スレーブデバイス300の故障によりシリアルバス500が正常に動作しなくても、シリアルバス600、かつ、スレーブデバイス200経由で、スレーブデバイス100内の入出力用レジスタ110〜11nへアクセスが可能である。

0124

すなわち、第3の実施の形態は、信頼性が向上するという効果をもつ。

0125

また、第3の実施の形態は、スレーブデバイス100がCPU701、CPU702に接続され、スレーブデバイス200がCPU703、CPU704に接続される構成である。よって、1つのスレーブデバイスで、CPU701〜CPU704のすべてに接続する構成に比べて、第3の実施の形態は、各スレーブデバイスの物理ピンの数が減少し、チップが製造しやすいという効果をもつ。

0126

上記の実施の形態の一部、または、全部は、以下の付記のようにも記載されうるが、以下には限られない。

0127

[付記1]
第1のバスとは直接に接続され、第2のバスとは前記第2のバスに接続される第2の電子装置を経由して接続され、前記第1のバス、および、第2のバスに接続される第3の電子装置からのアクセスを、前記第1のバスから直接に、または、前記第2のバス、かつ、前記第2の電子装置を経由して受け取ることを特徴とする電子装置。

0128

[付記2]
付記1記載の前記電子装置である第1の電子装置と、前記第2の電子装置と、前記第3の電子装置と、前記第1のバスと、前記第2のバスと、
を含むことを特徴とする集積装置。

0129

[付記3]
前記第1のバスが正常に動作しない場合、前記第2のバス、かつ、前記第2の電子装置経由で、前記第1の電子装置にアクセスし、
前記第2のバスが正常に動作しない場合、前記第1のバス、かつ、前記第1の電子装置経由で、前記第2の電子装置にアクセスする前記第3の電子装置を含むことを特徴とする付記2記載の集積装置。

0130

[付記4]
前記第1のバス、かつ、前記第1の電子装置経由の前記第2の電子装置へのアクセスを受け取ると、前記第2の電子装置に前記第1のバス経由のアクセスを受け取らせるように制御する前記第1の電子装置と、
前記第2のバス、かつ、前記第2の電子装置経由の前記第1の電子装置へのアクセスを受け取ると、前記第1の電子装置に前記第2のバス経由のアクセスを受け取らせるように制御する前記第2の電子装置と、
を含むことを特徴とする付記3記載の集積装置。

0131

[付記5]
前記第2のバス、かつ、前記第2の電子装置経由のアクセスに対しては、前記第2の電子装置、かつ、前記第2のバス経由で応答する前記第1の電子装置と、
前記第1のバス、かつ、前記第1の電子装置経由のアクセスに対しては、前記第1の電子装置、かつ、前記第1のバス経由で応答する前記第2の電子装置と、
を含むことを特徴とする付記4記載の集積装置。

0132

[付記6]
第1の入出力用レジスタを含む前記第1の電子装置である第1のスレーブデバイスと、
第2の入出力用レジスタを含む前記第2の電子装置である第2のスレーブデバイスと、
前記第1のバスが正常に動作しない場合、前記第2のバス、かつ、前記第2のスレーブデバイス経由で前記第1の入出力レジスタに対してアクセスし、
前記第2のバスが正常に動作しない場合、前記第1のバス、かつ、前記第1のスレーブデバイス経由で、前記第2の入出力レジスタに対してアクセスする前記第3の電子装置であるサービスプロセッサと、
を含むことを特徴とする付記5記載の集積装置。

0133

[付記7]
前記サービスプロセッサから前記第1のバス経由で前記第2の入出力レジスタへのアクセスを受け取ると、前記第2のスレーブデバイスが動作中でなければ、ACKを応答し、動作中であれば、ACKを応答しない前記第1のスレーブデバイスと、
前記サービスプロセッサから前記第2のバス経由で前記第1の入出力レジスタへのアクセスを受け取ると、前記第1のスレーブデバイスが動作中でなければ、ACKを応答し、動作中であれば、ACKを応答しない前記第2のスレーブデバイスと、
を含むことを特徴とする付記6記載の集積装置。

0134

[付記8]
付記7記載の集積装置と、
前記第1のスレーブデバイスに接続される第1のCPUと、
前記第2のスレーブデバイスに接続される第2のCPUと、
を含むことを特徴とする情報処理システム。

0135

[付記9]
第1のバスから直接、または、第2のバス、かつ、第2の電子装置を経由して、アクセスを第1の電子装置に受け取ることを特徴とする処理方法。

0136

[付記10]
前記第1のバスが正常に動作しない場合、前記第2のバス、かつ、前記第2の電子装置経由で、前記第1の電子装置にアクセスし、
前記第2のバスが正常に動作しない場合、前記第1のバス、かつ、前記第1の電子装置経由で、前記第2の電子装置にアクセスすることを特徴とする付記9記載の処理方法。

0137

[付記11]
前記第1のバス、かつ、前記第1の電子装置経由の前記第2の電子装置へのアクセスを受け取ると、前記第2の電子装置に前記第1のバス経由のアクセスを受け取らせるように制御し、
前記第2のバス、かつ、前記第2の電子装置経由の前記第1の電子装置へのアクセスを受け取ると、前記第1の電子装置に前記第2のバス経由のアクセスを受け取らせるように制御することを特徴とする付記10記載の処理方法。

0138

[付記12]
前記第2のバス、かつ、前記第2の電子装置経由のアクセスに対しては、前記第2の電子装置、かつ、前記第2のバス経由で応答し、
前記第1のバス、かつ、前記第1の電子装置経由のアクセスに対しては、前記第1の電子装置、かつ、前記第1のバス経由で応答する前記第2の電子装置と、
を含むことを特徴とする付記11記載の処理方法。

0139

[付記13]
前記第1のバス経由で前記第2の入出力レジスタへのアクセスを受け取ると、前記第2の電子装置が動作中でなければ、ACKを応答し、動作中であれば、ACKを応答せず、
前記第2のバス経由で前記第1の入出力レジスタへのアクセスを受け取ると、前記第1の電子装置が動作中でなければ、ACKを応答し、動作中であれば、ACKを応答することを特徴とする付記12記載の処理方法。

0140

001電子装置
01A集積装置
80A 電子装置
50Aバス
60A バス
05A接続ライン
10A 電子装置
20A 電子装置
30A 電子装置
40A 電子装置
010 集積装置
020情報処理システム
500シリアルバス
600 シリアルバス
100スレーブデバイス
101セレクタ
102データレジスタ
103アドレスレジスタ
104状態監視回路
105自デバイス識別回路
106他デバイス識別回路
107レジスタセレクタ
108調停回路
109出力生成レジスタ
110入出力用レジスタ
111 入出力用レジスタ
11n 入出力用レジスタ
120バッファ
121 バッファ
122 バッファ
123 バッファ
124ゲート
125 ゲート
126 AND
127 AND
128 AND
129 AND
171内部アドレスレジスタ
172選択回路
173選択信号生成回路
174ACK生成回路
181調停部分回路
182切り替え信号生成回路
183 ACK生成回路
200 スレーブデバイス
201 セレクタ
202 データレジスタ
203 アドレスレジスタ
204 状態監視回路
205 自デバイス識別回路
206 他デバイス識別回路
207 レジスタセレクタ
208 調停回路
209 出力生成レジスタ
210 入出力用レジスタ
211 入出力用レジスタ
21n 入出力用レジスタ
300 スレーブデバイス
400 スレーブデバイス
050 接続ライン
701 CPU
702 CPU
703 CPU
704 CPU
910システムバス
920主記憶装置
930バスアダプタ
940 I/Oバス
951 I/Oプロセッサ
952 I/Oプロセッサ
961 I/O装置
962 I/O装置
963 I/O装置
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