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技術 集積回路装置、電子機器及び集積回路装置の製造方法

出願人 セイコーエプソン株式会社
発明者 河野茂明
出願日 2010年12月10日 (9年11ヶ月経過) 出願番号 2010-275450
公開日 2012年6月28日 (8年4ヶ月経過) 公開番号 2012-124810
状態 特許登録済
技術分野 論理回路1 電子的スイッチ1 ICの設計・製造(配線設計等) 論理回路II 半導体集積回路
主要キーワード タイマークロック 共通トランジスタ 汎用入出力端子 昇圧設定 出力トランジスター 温度情報取得 基本期間 ウェイトタイマー
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図面 (20)

課題

出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定される集積回路装置等の提供すること。

解決手段

第1の耐圧を有する第1の出力トランジスター構造Tr_M1,Tr_M2と、第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造Tr_H1,Tr_H2とが形成された半導体基板に、マスクを変えて配線して所定の耐圧に設定される集積回路装置である。配線により第1の耐圧が選択されると、第1,第2の出力トランジスター構造の双方が出力端子OUTと接続され、第2の出力トランジスター構造は、ダイオード接続されて静電気保護素子D1,D2を形成する。配線により第2の耐圧が選択されると、第1の出力トランジスター構造は出力端子OUTに非接続とされ、第2の出力トランジスター構造が出力端子OUTと接続される第2耐圧出力段トランジスターを形成する。

概要

背景

従来、EPD(Electrophoretic Display)パネルなどの電気光学パネルを駆動する集積回路装置が知られている。例えばEPDパネルの従来技術としては特許文献1に開示される技術がある。

このようなEPDパネル(電気泳動パネル)の駆動では、駆動電圧シーケンシャルに変化させる場合がある。この場合には、EPDパネルを駆動する表示ドライバー等の集積回路装置は、シーケンシャルに変化する駆動電圧をEPDパネルに供給する。

しかしながら、このようなシーケンシャルに変化する駆動電圧の選択指示を、集積回路装置の外部に設けられたMPU等の制御デバイスが実行すると、制御デバイスの処理負荷が重くなってしまう。

EPDパネル、ECP(Electrochromics Display)パネル、NCD(Nanochromics Display)パネル等は、電子ペーパーパネルと呼ぶこともできる。駆動方式が異なる複数の電子ペーパーパネル(広義には電気光学パネル)に対応するためには、それぞれが1つの電子ペーパーパネルを駆動する複数の集積回路装置を準備する必要があり、開発コストが増加してしまう。

電気光学パネルを駆動する集積回路装置は、駆動電圧を出力する出力トランジスター出力段)を含むが、電気光学パネルを駆動しない集積回路装置も、出力電圧を出力する出力トランジスターを含むことができる。出力電圧が異なる複数の出力トランジスターに対応するためには、それぞれが1つの出力電圧を出力する出力トランジスターを含む複数の集積回路装置を準備する必要があり、開発コストが増加してしまう。

概要

出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定される集積回路装置等の提供すること。 第1の耐圧を有する第1の出力トランジスター構造Tr_M1,Tr_M2と、第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造Tr_H1,Tr_H2とが形成された半導体基板に、マスクを変えて配線して所定の耐圧に設定される集積回路装置である。配線により第1の耐圧が選択されると、第1,第2の出力トランジスター構造の双方が出力端子OUTと接続され、第2の出力トランジスター構造は、ダイオード接続されて静電気保護素子D1,D2を形成する。配線により第2の耐圧が選択されると、第1の出力トランジスター構造は出力端子OUTに非接続とされ、第2の出力トランジスター構造が出力端子OUTと接続される第2耐圧出力段トランジスターを形成する。

目的

そこで、第1の出力段Tr_M1,Tr_M2も静電気から十分に保護できる集積回路装置が望まれている

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

共通トランジスター構造が形成された半導体基板マスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、前記共通トランジスター構造は、第1の耐圧を有する第1の出力トランジスター構造と、前記第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造と、を含み、配線により前記第1の耐圧が選択される時に、前記第1,第2の出力トランジスター構造の双方が前記出力端子と接続され、前記第2の出力トランジスター構造は、ダイオード接続されて、前記第1の出力トランジスター構造で形成される第1耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成し、配線により前記第2の耐圧が選択される時に、前記第1の出力トランジスター構造は前記出力端子に非接続とされ、前記第2の出力トランジスター構造が前記出力端子と接続される第2耐圧出力段トランジスターを形成することを特徴とする集積回路装置。

請求項2

請求項1において、前記ダイオード接続される前記第2の出力トランジスター構造は、前記第1の出力端子と高電源電圧ラインとの間に逆接続して設けられる第1のダイオードと、前記第1の出力端子と低電源電圧ラインとの間に逆接続して設けられる第2のダイオードとを含むことを特徴とする集積回路装置。

請求項3

請求項2において、前記第1の耐圧が選択された時に、前記高電源電圧ラインを介して前記第1耐圧出力段トランジスターに供給される電圧が入力される電圧入力端子と、前記出力端子に接続され、前記第2の耐圧が選択された時に前記第2耐圧出力段トランジスターを前記静電気から保護する第2の静電気保護素子と、前記電圧入力端子に接続され、前記第1の耐圧が選択された時に前記第1耐圧出力段トランジスターを前記静電気から保護する第2の静電気保護素子と、をさらに有することを特徴とする集積回路装置。

請求項4

請求項3において、前記半導体基板は、複数の抵抗素子構造をさらに含み、前記第1の耐圧が選択された時に、前記複数の抵抗素子構造のうちの一つが、前記第1の静電気保護素子と前記第1耐圧出力段トランジスターとの間に直列接続される保護抵抗となり、前記第2の耐圧が選択された時に、前記複数の抵抗素子構造が、前記出力端子と前記第2耐圧出力段トランジスターとの間に並列接続される出力抵抗となることを特徴とする集積回路装置。

請求項5

請求項3または4において、前記出力端子が複数配列された出力端子配列部と、前記高電源電圧ラインと前記低電源電圧ラインとの間に設けられ、前記第1の耐圧が選択された時に前記第1耐圧出力段トランジスターを前記静電気から保護する少なくとも一つの第3の静電気保護素子とをさらに含むことを特徴とする集積回路装置。

請求項6

請求項5において、前記少なくとも一つの第3の静電気保護素子は、前記出力端子配列部にて隣接する複数の出力端子に対して一つ配置されていることを特徴とする集積回路装置。

請求項7

共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、前記共通トランジスター構造は、第1の耐圧を有する第1の出力トランジスター構造と、前記第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造と、を含み、配線により前記第1の耐圧が選択され、前記第1,第2の出力トランジスター構造の双方が前記出力端子と接続され、前記第2の出力トランジスター構造は、ダイオード接続されて、前記第1の出力トランジスター構造で形成される第1耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成することを特徴とする集積回路装置。

請求項8

共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、前記半導体基板は、第1の耐圧を有する第1の出力トランジスター構造と、前記第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造と、複数の抵抗素子構造と、を含み、配線により前記第2の耐圧が選択され、前記第1の出力トランジスター構造は前記出力端子に非接続とされ、前記第2の出力トランジスター構造が前記出力端子と接続される第2耐圧出力段トランジスターを形成し、前記複数の抵抗素子構造が、前記出力端子と前記第2耐圧出力段トランジスターとの間に並列接続される出力抵抗となることを特徴とする集積回路装置。

請求項9

請求項1乃至8のいずれかに記載の集積回路装置を含むことを特徴とする電子機器

請求項10

第1の耐圧を有する第1の出力トランジスター構造と、前記第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造と、を含む共通トランジスター構造が形成された半導体基板を準備する工程と、マスクを変えて前記半導体基板に配線し、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置を製造する工程と、を有し、配線により前記第1の耐圧が選択される時には、前記第1,第2の出力トランジスター構造の双方が前記出力端子と接続され、前記第2の出力トランジスター構造は、ダイオード接続されて、前記第1の出力トランジスター構造で形成される第1耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成し、配線により前記第2の耐圧が選択される時に、前記第1の出力トランジスター構造は前記出力端子に非接続とされ、前記第2の出力トランジスター構造が前記出力端子と接続される第2耐圧出力段トランジスターを形成することを特徴とする集積回路装置の製造方法。

技術分野

0001

本発明は、集積回路装置電子機器及び集積回路装置の製造方法等に関する。

背景技術

0002

従来、EPD(Electrophoretic Display)パネルなどの電気光学パネルを駆動する集積回路装置が知られている。例えばEPDパネルの従来技術としては特許文献1に開示される技術がある。

0003

このようなEPDパネル(電気泳動パネル)の駆動では、駆動電圧シーケンシャルに変化させる場合がある。この場合には、EPDパネルを駆動する表示ドライバー等の集積回路装置は、シーケンシャルに変化する駆動電圧をEPDパネルに供給する。

0004

しかしながら、このようなシーケンシャルに変化する駆動電圧の選択指示を、集積回路装置の外部に設けられたMPU等の制御デバイスが実行すると、制御デバイスの処理負荷が重くなってしまう。

0005

EPDパネル、ECP(Electrochromics Display)パネル、NCD(Nanochromics Display)パネル等は、電子ペーパーパネルと呼ぶこともできる。駆動方式が異なる複数の電子ペーパーパネル(広義には電気光学パネル)に対応するためには、それぞれが1つの電子ペーパーパネルを駆動する複数の集積回路装置を準備する必要があり、開発コストが増加してしまう。

0006

電気光学パネルを駆動する集積回路装置は、駆動電圧を出力する出力トランジスター出力段)を含むが、電気光学パネルを駆動しない集積回路装置も、出力電圧を出力する出力トランジスターを含むことができる。出力電圧が異なる複数の出力トランジスターに対応するためには、それぞれが1つの出力電圧を出力する出力トランジスターを含む複数の集積回路装置を準備する必要があり、開発コストが増加してしまう。

先行技術

0007

特開2009−53639号公報

発明が解決しようとする課題

0008

本発明の幾つかの態様によれば、製造や開発コストを低減可能な集積回路装置、電子機器及び集積回路装置の製造方法等を提供できる。

課題を解決するための手段

0009

本発明の一態様は、共通トランジスター構造が形成された半導体基板マスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、
前記共通トランジスター構造は、
第1の耐圧を有する第1の出力トランジスター構造と、
前記第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造と、
を含み、
配線により前記第1の耐圧が選択される時に、前記第1,第2の出力トランジスター構造の双方が前記出力端子と接続され、前記第2の出力トランジスター構造は、ダイオード接続されて、前記第1の出力トランジスター構造で形成される第1耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成し、
配線により前記第2の耐圧が選択される時に、前記第1の出力トランジスター構造は前記出力端子に非接続とされ、前記第2の出力トランジスター構造が前記出力端子と接続される第2耐圧出力段トランジスターを形成する集積回路装置に関係する。

0010

本発明の一態様によれば、例えば電気光学パネルの駆動方式に応じて、駆動電圧(広義には出力電圧)が異なりかつ耐圧が異なる複数の出力トランジスター構造の中から1つの出力トランジスター構造を選択し、選択された出力トランジスター構造で出力トランジスターを形成することができる。即ち、集積回路装置は、第1耐圧出力段トランジスター又は第2耐圧出力段トランジスターで駆動電圧(広義には出力電圧)を出力できる。このとき、第2の出力トランジスター構造は、第1,第2の耐圧のいずれが選択されるときにも出力端子に配線されて使用される。第1,第2の耐圧に兼用される第2の出力トランジスター構造は、第1の耐圧が選択されたときにはトランジスター接続されて第1耐圧出力段トランジスターの静電保護素子として機能し、第2の耐圧が選択された時には第2耐圧出力段トランジスターとして機能する。また、マスタースライス方式により複数の出力トランジスター構造を例えば1つのバルク基板に対して共通にすることができ、少なくとも1枚のマスクを変更して配線することができるので、製造や開発コストを低減することができる。

0011

また本発明の一態様では、集積回路装置は、前記ダイオード接続される前記第2の出力トランジスター構造は、前記第1の出力端子と高電源電圧ラインとの間に逆接続して設けられる第1のダイオードと、前記第1の出力端子と低電源電圧ラインとの間に逆接続して設けられる第2のダイオードとを含むことができる。こうして、第1,第2のダイオードをプラスマイナスの静電気に対する保護素子として機能させることができる。

0012

また本発明の一態様では、前記第1の耐圧が選択された時に、前記高電源電圧ラインを介して前記第1耐圧出力段トランジスターに供給される電圧が入力される電圧入力端子と、前記出力端子に接続され、前記第2の耐圧が選択された時に前記第2耐圧出力段トランジスターを前記静電気から保護する第2の静電気保護素子と、前記電圧入力端子に接続され、前記第1の耐圧が選択された時に前記第1耐圧出力段トランジスターを前記静電気から保護する第2の静電気保護素子と、をさらに有することができる。

0013

こうすると、第2耐圧出力段トランジスターを静電気から保護する第2の静電気保護素子を用いずに、第1耐圧出力段トランジスターを静電気から保護することができる。つまり、出力端子に印加されるプラスの静電気は、第1のダイオード及び第1の静電気保護素子を介して低電源電圧ラインに逃がされる。一方、出力端子にマイナスの静電気が印加されると、第2のダイオードを介して出力端子と低電源電圧ラインとの間で電流を流すことができる。

0014

また本発明の一態様では、前記半導体基板は、複数の抵抗素子構造をさらに含み、前記第1の耐圧が選択された時に、前記複数の抵抗素子構造のうちの一つが、前記第1の静電気保護素子と前記第1耐圧出力段トランジスターとの間に直列接続される保護抵抗とし、前記第2の耐圧が選択された時に、前記複数の抵抗素子構造が、前記出力端子と前記第2耐圧出力段トランジスターとの間に並列接続される出力抵抗とすることができる。

0015

こうすると、保護抵抗の抵抗値は大きくして第1耐圧出力段トランジスターを静電気から保護できる一方で、第2耐圧出力段トランジスターの出力抵抗は小さくして電圧降下を抑制できる。

0016

また本発明の一態様では、前記出力端子が複数配列された出力端子配列部と、前記高電源電圧ラインと前記低電源電圧ラインとの間に設けられ、前記第1の耐圧が選択された時に前記第1耐圧出力段トランジスターを前記静電気から保護する少なくとも一つの第3の静電気保護素子とをさらに含むことができる。このようにすれば、第2の静電気保護素子だけでなく、第3の静電気保護素子でも、第1の出力トランジスターを静電気から保護することができる。しかも、第3の静電気保護素子は第2の静電気保護素子よりも出力端子に近く配置することができるので、出力端子と第3の静電気保護素子とをショートパス接続することができる。

0017

また本発明の一態様では、前記少なくとも一つの第3の静電気保護素子は、前記出力端子配列部にて隣接する2以上の出力端子に対して一つ配置することができる。こうすると、所定の静電気対策効果を発揮しながらも、第3の静電気保護素子を出力端子毎に設ける場合よりも回路面積縮小できる。

0018

また本発明の他の態様では、共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、
前記共通トランジスター構造は、
第1の耐圧を有する第1の出力トランジスター構造と、
前記第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造と、
を含み、
配線により前記第1の耐圧が選択され、前記第1,第2の出力トランジスター構造の双方が前記出力端子と接続され、前記第2の出力トランジスター構造は、ダイオード接続されて、前記第1の出力トランジスター構造で形成される第1耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成する集積回路装置に関係する。

0019

こうすると、第1耐圧出力段トランジスターを備えたマスタースライス型の集積回路装置を提供できる。

0020

また本発明のさらに他の態様では、共通トランジスター構造が形成された半導体基板にマスクを変えて配線することで、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置であって、
前記半導体基板は、
第1の耐圧を有する第1の出力トランジスター構造と、
前記第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造と、
複数の抵抗素子構造と、
を含み、
配線により前記第2の耐圧が選択され、前記第1の出力トランジスター構造は前記出力端子に非接続とされ、前記第2の出力トランジスター構造が前記出力端子と接続される第2耐圧出力段トランジスターを形成し、前記複数の抵抗素子構造が、前記出力端子と前記第2耐圧出力段トランジスターとの間に並列接続される出力抵抗となる集積回路装置に関係する。

0021

こうすると、第2耐圧出力段トランジスターを備えたマスタースライス型の集積回路装置を提供できる。

0022

また本発明のさらに他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。

0023

また本発明のさらに他の態様は、第1の耐圧を有する第1の出力トランジスター構造と、前記第1の耐圧よりも高い第2の耐圧を有する第2の出力トランジスター構造と、を含む共通トランジスター構造が形成された半導体基板を準備する工程と、マスクを変えて前記半導体基板に配線し、出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定されるマスタースライス型の集積回路装置を製造する工程と、有し、配線により前記第1の耐圧が選択される時には、前記第1,第2の出力トランジスター構造の双方が前記出力端子と接続され、前記第2の出力トランジスター構造は、ダイオード接続されて、前記第1の出力トランジスター構造で形成される第1耐圧出力段トランジスターを前記出力端子に印加される静電気から保護する静電気保護素子を形成し、配線により前記第2の耐圧が選択される時に、前記第1の出力トランジスター構造は前記出力端子に非接続とされ、前記第2の出力トランジスター構造が前記出力端子と接続される第2耐圧出力段トランジスターを形成する集積回路装置の製造方法に関係する。

0024

こうすると、マスタースライス方式によって、出力端子から出力される電圧値に応じた耐圧に設定される集積回路装置を製造できる。

図面の簡単な説明

0025

本実施形態の集積回路装置の構成例。
図2(A)〜図2(C)は第1、第2の比較例の集積回路装置の説明図。
本実施形態の集積回路装置の詳細な構成例。
各I/Oセル駆動電圧出力部を設ける手法の説明図。
本実施形態の動作を説明するための駆動波形例。
図6(A)、図6(B)は駆動波形生成用のレジスター値の設定例。
本実施形態の動作を説明するための駆動波形例。
図8(A)、図8(B)は駆動波形生成用のレジスター値の設定例。
駆動回路の構成例。
駆動回路の他の構成例。
図11(A)、図11(B)は、電源回路の構成例。
静電気保護機能を有する駆動回路の比較例。
静電気保護機能を有する駆動回路の他の比較例。
静電気保護機能を有する駆動回路の更なる他の構成例。
図14に示す駆動回路の等価回路
静電気保護機能を有する駆動回路の更なる他の構成例。
静電気保護機能を有する駆動回路の概略レイアウト図。
本実施形態の集積回路装置の第1の変形例。
本実施形態の集積回路装置の第2の変形例。
本実施形態の電子機器の構成例。

実施例

0026

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

0027

1.構成
図1に本実施形態の集積回路装置の構成例を示す。本実施形態の集積回路装置は、電気光学パネル100を駆動するための駆動波形生成機能を有する。具体的には、電気光学パネル100の表示変更の際に必要なシーケンシャルな駆動波形の生成機能を有する。そして駆動波形生成のための波形情報は、例えばプログラマブルな記憶部(不揮発性メモリー、ROM、レジスター等)に格納され、駆動波形生成機能は、このプログラマブルな記憶部に格納される波形情報に基づき実現される。

0028

このような駆動波形生成機能を実現するために、本実施形態の集積回路装置は、駆動電圧出力部10、表示データ記憶部20、駆動波形情報出力部30を有する。

0029

なお、集積回路装置は、電気光学パネル100を駆動しなくてもよく、出力トランジスターを含んでいればよい。以下に、本実施形態の集積回路装置の1例として、電気光学パネル100を駆動する集積回路装置について説明する。なお、図1の構成例では、駆動電圧出力部10が駆動電圧(広義には出力電圧)を出力する出力トランジスター(出力段)を含む。図1の構成例では、集積回路装置は、駆動電圧出力部10だけを含んでもよい。

0030

電気光学パネル100は、電気泳動表示装置(EPD:Electrophoretic Display)のパネルを例にとれば、基板と、対向基板と、基板と対向基板との間に設けられた電気泳動層を含むことができる。電気泳動層(電気泳動シート)は、電気泳動物質を有する多数のマイクロカプセルにより構成される。このマイクロカプセルは、例えば正に帯電した黒色正帯電粒子(電気泳動物質)と、負に帯電した白色の負帯電粒子(電気泳動物質)を分散液中に分散させ、この分散液を微少カプセル封入することで実現される。

0031

パッシブ型のEPDパネルを例にとれば、ガラスや透明樹脂により形成される基板には、例えばセグメント電極駆動電極画素電極)が設けられる。また、対向基板(電気泳動シート)にはトッププレーン電極共通電極)が設けられる。なお透明樹脂層に透明な導電材料でトッププレーン電極を形成し、この上に接着剤等を塗布して電気泳動層を接着することで、電気泳動シートを形成してもよい。

0032

セグメント電極とトッププレーン電極の間に電界が印加されると、マイクロカプセルに封入された正帯電粒子(黒色)及び負帯電粒子(白色)には、その帯電の正負に応じた方向に静電気力が作用する。例えばセグメント電極の方がトッププレーン電極よりも高電位である場合には、トッププレーン電極側に正帯電粒子(黒色)が移動するため、その画素黒表示になる。一方、トッププレーン電極の方がセグメント電極よりも高電位である場合には白表示になる。

0033

なお電気光学パネル100は、EPDパネルには限定されず、ECD(electrochromicdisplay)パネルなどであってもよい。ECDパネルは、電圧を印加すると、酸化還元反応により物質に色がついたり、光透過度が変化したりする現象を利用して表示動作を実現するパネルである。

0034

また、電気光学パネル100は、ECP(Electrochromics Display)パネル、NCD(Nanochromics Display)パネル等の電子ペーパーパネルであってもよい。集積回路装置は、複数の電気光学パネルに対応することができ、複数の電気光学パネルの1つの電気光学パネル100を例えば図1に示すように駆動電圧出力部10に接続することができる。以下に、1つの電気光学パネル100に接続される駆動電圧出力部10(広義には1つの出力トランジスターを含む集積回路装置)の例を説明し、駆動方式が異なる複数の電気光学パネルに共通な駆動電圧出力部10(広義には複数の出力トランジスターを含む集積回路装置)の具体的な構成については、「4.他の詳細な構成」で後述する。また、複数の出力トランジター構造を含む集積回路装置の具体的な構成については、「4.4.トランジスター構造」で後述する。

0035

駆動電圧出力部10(駆動部)は、電気光学パネル100に供給される駆動電圧VD(駆動信号)を出力する。例えば電気光学パネル100のセグメント電極(アイコン電極、駆動電極、画素電極)に供給される駆動電圧VDを出力する。これによりパッシブ型のEPDパネル等の駆動を実現できる。

0036

表示データ記憶部20(画像データ記憶部)は、表示データDSEG(画像データ)を記憶する。この表示データ記憶部20は、フリップフロップなどにより構成されるレジスターやSRAMなどのメモリーにより実現できる。

0037

駆動波形情報出力部30は、駆動波形情報IDWV(駆動波形パターン情報、駆動電圧情報)を出力する。例えば、電気光学パネル100のセグメント電極での表示状態階調)が第1の表示データDLに対応する第1の表示状態(第1の階調。白表示及び黒表示の一方)から第2の表示データDPに対応する第2の表示状態(第2の階調。白表示及び黒表示の他方)に変化する際の駆動波形情報IDWVを出力する。ここで例えば第1の表示データDLは前回の表示データであり、第2の表示データDPは今回の表示データである。駆動波形情報IDWVは、例えば第1の表示状態から第2の表示状態に変化する場合に、第1、第2の表示状態間での駆動波形の変化を規定する情報である。例えば複数の変化期間の各期間での駆動電圧VDが、駆動波形情報IDWVにより特定される。

0038

なお、駆動電圧VDは、2値(例えば0V、15V)であってもよいし、3値(例えば0V、+15V、−15V、或いは0V、15V、30V)であってもよい。或いは4値以上であってもよい。また駆動電圧VDの値は、電気光学パネル100の種類等に応じて様々な値を採用できる。

0039

また、駆動電圧VD(例えば15V)を印加する期間の長さを調整し、セグメント電極を流れる電流の量を調整してもよい。駆動電圧VDの印加方法は、電気光学パネル100の種類等に応じて様々な手法を採用できる。

0040

そして駆動電圧出力部10は、表示データ記憶部20から出力される表示データDSEG(セグメントデータ)である第1の表示データDL及び第2の表示データDPと、駆動波形情報出力部30からの駆動波形情報IDWVとによって特定される駆動電圧VDを出力する。例えば第1、第2の表示データDL、DPに基づいて、駆動波形情報IDWVの複数の駆動波形信号から出力駆動波形信号を選択し、選択された出力駆動波形信号により特定(設定)される駆動電圧VDを、電気光学パネル100のセグメント電極に出力する。

0041

図2(A)に本実施形態の第1の比較例の集積回路装置の構成例を示す。この集積回路装置は、駆動電圧出力部510、ホストI/F(インターフェース)520、電源回路530(DC−DCコンバーター)を含む。

0042

駆動電圧出力部510は、パッシブ型のEPDパネルなどの電気光学パネル100をダイレクト駆動するために、EQ[123:0]の端子から2値や3値の駆動電圧を出力する。例えば2値駆動の場合には、0V(=GND)、15Vのいずれかを出力する。

0043

電源回路530(DC−DCコンバーター)は、外部電源電圧MVDDを昇圧して駆動電源電圧HVDDを生成する。例えば外部電源電圧MVDDがリチウム電池からの3Vの電源電圧である場合には、チャージポンプ方式で6倍昇圧を行って、約15〜18Vの駆動電源電圧HVDDを生成して、駆動電圧出力部510に供給する。これにより0V、15Vの2値駆動が可能になる。なお電源回路530は、EPDの駆動負荷の影響により電圧が降下することを考慮して、15Vよりも高い18Vの電圧を生成している。また駆動電源電圧HVDDは外部から供給してもよい。

0044

駆動電圧出力部510は、電源回路530から駆動電源電圧HVDDが供給され、0V又は15Vのいずれかの駆動電圧を選択して、EQ[123:0]の各端子に出力して、電気光学パネル100のセグメント電極を駆動する。この駆動電圧の選択機能は、ホストI/F520(MPUI/F)により実現される。

0045

例えばホストI/F520には、ロジック電源電圧LVDDが供給される。そして、MPU(MCU)等の外部の制御デバイスから、チップセレクト信号XCS、シリアルクロックCK出力イネーブル信号SEN、データSDAT[3:0]が入力される。この場合に、論理レベル「0」が0V駆動となり、論理レベル「1」が15V駆動となるようにデータに意味を持たせ、ドライバー端子EQ[123:0]の各端子の駆動情報(0V、15V)を、ホストI/F520を介して外部の制御デバイスから受信する。そして図2(B)に示すように、出力イネーブル信号SENにより、EQ[123:0]の端子からの駆動電圧の出力のオンオフ制御が行われる。

0046

図2(C)に本実施形態の第2の比較例の集積回路装置の構成例を示す。この集積回路装置は、駆動電圧出力部560、ラッチ回路570、シフトレジスター580、電源回路590(DC−DCコンバーター)を含む。外部の制御デバイスからシリアルに入力されるDATAINがクロックCKINに同期してシフトレジスター580に入力される。そして、全てのドライバー端子EQ1、EQ2・・・に対応するデータが駆動情報としてシフトレジスター580に入力されると、この駆動情報はラッチ信号ATCHによりラッチ回路570にラッチされる。そしてラッチされた駆動情報に対応する0V又は15Vの駆動電圧が、駆動電圧出力部560からドライバー端子EQ1、EQ2・・・に出力されて、電気光学パネルのセグメント電極が駆動される。そしてラッチ回路570への駆動情報のラッチ後に、次のデータがシフトレジスター580に入力され、シフトレジスター580からの駆動情報がラッチ回路570に再度ラッチされて、ドライバー端子EQ1、EQ2・・・に0V又は15Vの駆動電圧が出力される。

0047

このように図2(A)〜図2(C)の第1、第2の比較例では、MPU等の外部の制御デバイスがシーケンシャルな繰り返し処理を行うことで、EPDパネルの表示を変更するために必要な駆動波形が生成される。具体的には、第1の表示状態(例えば黒表示)から第2の表示状態(例えば白表示)に変更するために駆動波形をシーケンシャルに変化させる場合に、制御デバイスはシーケンシャルな複数の変化期間の各期間において、ホストI/Fやシフトレジスターにデータを入力して、出力イネーブル信号をアクティブ(Hレベル)にする処理を行う。例えば、駆動波形を10回変化させる場合には、制御デバイスは、データを入力して出力イネーブル信号をアクティブにする処理を10回繰り返して実行する。従って、制御デバイスの処理負荷が重くなってしまい、他の処理に支障を来すなどの問題を招く。

0048

これに対して図1の本実施形態の集積回路装置では、電気光学パネル100の表示変更に必要なシーケンシャルな駆動波形が自動生成される。即ち駆動波形情報出力部30は、第1の表示状態(例えば黒表示)から第2の表示状態(例えば白表示)に表示が変化する際の複数期間分の駆動波形を、駆動波形情報IDWVとして出力する。そして駆動電圧出力部10は、第1の表示状態に対応する前回の表示データDLと、第2の表示状態に対応する今回の表示データDPと、駆動波形情報IDWVとに基づいて、複数期間分の駆動電圧VDを出力する。従って、MPU等の制御デバイスは、駆動情報のデータを入力する処理や出力イネーブル信号をアクティブにする処理を繰り返して実行しなくても済むようになる。例えば制御デバイスが第2の表示データのセットとトリガー信号を入力するだけで、第1の表示状態から第2の表示状態へ表示を変化させるためのシーケンシャルな駆動波形が自動生成される。従って、制御デバイスの処理負荷を、図2(A)、図2(C)の第1、第2の比較例に比べて格段に軽減できる。

0049

2.詳細な構成
図3に本実施形態の集積回路装置の詳細な構成例を示す。この集積回路装置は、駆動電圧出力部10、表示データ記憶部20、駆動波形情報出力部30に加えて、ホストI/F(インターフェース)50を含む。また電源回路70、クロック選択回路80、クロック生成回路82を含むことができる。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0050

図3の構成例では、駆動波形情報出力部30は、2×2=4本(広義にはN×N本。Nは2以上の整数)の駆動波形信号SWV(1、1)〜SWV(2、2)(広義にはSWV(1、1)〜SWV(N、N))を出力する。ここで駆動波形信号SWV(1、1)〜SWV(2、2)のうちの駆動波形信号SWV(i、j)は、第1の表示状態がi状態(1≦i≦N)で第2の表示状態がj状態(1≦j≦N)である場合の駆動波形信号である。

0051

例えば第1の表示状態には黒表示と白表示という2つの状態があり、第2の表示状態にも黒表示と白表示という2つの状態がある。そしてSWV(1、1)は、第1及び第2の表示状態が共に黒表示(B)である場合の駆動波形信号であり、SWV(1、2)は、第1の表示状態が黒表示(B)であり第2の表示状態が白表示(W)である場合の駆動波形信号である。同様にSWV(2、1)は、第1の表示状態が白表示(W)であり第2の表示状態が黒表示(B)である場合の駆動波形信号であり、SWV(2、2)は、第1及び第2の表示状態が共に白表示(W)である場合の駆動波形信号である。

0052

そして駆動電圧出力部10は、第1の表示データDL及び第2の表示データDPに基づいて駆動波形信号SWV(1、1)〜SWV(2、2)の中から出力駆動波形信号SWQを選択する。そして出力駆動波形信号SWQにより特定される電圧を駆動電圧VDmとして出力する。

0053

例えば第1の表示状態に対応する第1の表示データDLが黒表示のデータであり、第2の表示状態に対応する第2の表示データDPが黒表示のデータである場合には、駆動波形信号SWV(1、1)が選択され、DLが黒表示のデータでありDPが白表示のデータである場合にはSWV(1、2)が選択される。同様にDLが白表示のデータでありDPが黒表示のデータである場合にはSWV(2、1)が選択され、DL及びDPが共に白表示のデータである場合にはSWV(2、2)が選択される。

0054

なお、以上では、第1、第2の表示状態の各状態が、黒表示及び白表示の2階調(2状態)である場合について説明したが、これらの各状態は3階調以上であってもよい。例えば各状態がN階調である場合には、駆動波形情報出力部30は、N×N本の駆動波形信号SWV(1、1)、SWV(1、2)・・・SWV(1、N)、SWV(2、N)、SWV(3、N)・・・SWV(N、N)を出力することになる。

0055

駆動電圧出力部10は、駆動回路DR、セレクターSEL、駆動波形選択回路CSLを含む。駆動回路DRは、例えば0V、15Vというような2値の駆動電圧VDmを出力する。この駆動電圧VDmは、集積回路装置のパッドPDm(端子)を介して電気光学パネルに出力され、電気光学パネルのセグメント電極が駆動される。

0056

集積回路装置のパッドPDm(端子)は、駆動回路DRの出力端子と呼ぶこともできる。

0057

なお駆動電圧VDmは3値以上であってもよく、VDmの電圧値は電気光学パネル(EPDパネル、ECDパネル)の種類に応じて適宜設定される。また例えば駆動回路DRにはレベルシフターが設けられ、このレベルシフターは、電源回路70からの駆動電源電圧(例えば15V)を用いて、出力駆動波形信号SWQの電圧レベル(例えば3V)をVDmの電圧レベル(例えば15V)に変換する。

0058

また駆動回路DRは、駆動波形情報出力部30からのハイインピーダンス状態設定信号SHZがアクティブになると、その出力端子をハイインピーダンス状態に設定する。これにより、セグメント電極の駆動のオン・オフ制御が可能になる。このような駆動のオン・オフ制御機能を持たせているのは、EPDパネルやECDパネルの種類においては、駆動シーケンス過程において、2値や3値のみの特定の駆動電圧のみならず、ハイインピーダンス状態も必要になる場合があるからである。

0059

セレクターSELは、シーケンシャルモードダイレクトモード切り替えを行うための回路である。例えばダイレクトモード選択信号SDIRがアクティブになると、動作モードがダイレクトモードに設定され、今回表示データ記憶部22からの表示データDPの信号が選択されて、駆動回路DRに出力される。これにより図2(A)の比較例のように、外部のMPU等の制御デバイスがシーケンシャルな駆動電圧の設定を直接行うダイレクトモードが実現される。

0060

一方、信号SDIRが非アクティブになると、駆動波形選択回路CSLからの出力駆動波形信号SWQが選択されて、駆動回路DRに出力される。これにより、集積回路装置によりシーケンシャルな駆動波形が自動生成されるシーケンシャルモードが実現される。

0061

駆動波形選択回路CSLは、表示データ記憶部20からの表示データDL、DPに基づいて、駆動波形情報出力部30が駆動波形情報として出力した駆動波形信号SWV(1、1)〜SWV(2、2)のいずれかを選択して、出力駆動波形信号SWQとして出力する。例えばDL=0、DP=0が黒表示に対応し、DL=1、DP=1が白表示に対応していたとする。すると、DL=0、DP=0ではSWV(1、1)が選択され、DL=0、DP=1ではSWV(1、2)が選択され、DL=1、DP=0ではSWV(2、1)が選択され、DL=1、DP=1ではSWV(2、2)が選択される。

0062

表示データ記憶部20は、今回の表示データDPを記憶する今回表示データ記憶部22と、前回の表示データDLを記憶する前回表示データ記憶部24を含む。この今回表示データ記憶部22は、例えば図2(C)のシフトレジスター580と同様の機能を有し、前回表示データ記憶部24は、図2(C)のラッチ回路570と同様の機能を有する。

0063

例えばホストからの表示データは、ホストI/F50を介して今回表示データ記憶部22に入力されて保持される。例えばセグメント電極数が124個である場合には、124個分の表示データ(セグメントデータ)が今回表示データ記憶部22に入力されて保持される。そして全ての表示データ(124個)が今回表示データ記憶部22に入力され、その表示データに基づく表示が終了すると、今回表示データ記憶部22に保持された表示データは、前回表示データ記憶部24に転送されて保持(ラッチ)される。なお表示データ記憶部20は、フリップフロップにより実現してもよいし、SRAMなどのメモリーにより実現してもよい。

0064

駆動波形情報出力部30は、駆動波形生成部32、タイミング制御部34を含む。駆動波形生成部32は、レジスターRT1〜RTM(Mは2以上の整数)、レジスター選択回路RSELを含む。タイミング制御部34は、タイミングセットカウンター36、ウェイトタイマー38を含む。

0065

レジスターRT1〜RTMは、期間T1〜TMの各期間での駆動波形信号SWV(1、1)〜SWV(2、2)(SWV(1、1)〜SWV(N、N))の信号レベルを特定するレジスター値を記憶する。具体的には、レジスターRT1〜RTMのうちのレジスターRTk(1≦k≦M)は、期間T1〜TMのうちの期間Tkでの駆動波形信号SWV(1、1)〜SWV(2、2)の信号レベルを特定するレジスター値を記憶する。例えば、レジスターRT1は、SWV(1、1)〜SWV(2、2)の期間T1での信号レベルを特定するレジスター値を記憶し、レジスターRT2は、SWV(1、1)〜SWV(2、2)の期間T2での信号レベルを特定するレジスター値を記憶する。レジスターRT3〜RTMも同様である。これらのレジスターRT1〜RTMのレジスター値は、ホストI/F50を介して入力されて、レジスターRT1〜RTMに書き込まれる。

0066

なお、期間T1〜TMの各期間は、基本期間と呼ぶこともできる。

0067

レジスター選択回路RSELは、タイミング制御部34からの選択信号SRSELに基づいて、レジスターRT1〜RTMのいずれかからのレジスター値を選択する。例えば期間T1ではレジスターRT1からのレジスター値を選択し、期間T2ではレジスターRT2からのレジスター値を選択する。期間T3〜TMにおいても同様である。これにより駆動波形情報出力部30は、レジスターRT1〜RTMからのレジスター値を、期間T1〜TMの各期間において出力できるようになる。具体的には駆動波形情報出力部30は、RT1〜RTMのうちのレジスターRTkからのレジスター値を、期間Tkにおいて出力する。例えば期間T1では、レジスターRT1からの信号レベルレジスター値を出力し、期間T2では、レジスターRT2からの信号レベルレジスター値を出力する。期間T3〜TMにおいても同様である。

0068

なおレジスターRT1〜RTMは、駆動波形信号SWV(1、1)〜SWV(2、2)の信号レベルレジスター値以外にも、例えば、T1〜TMの各期間の長さを特定するための期間長レジスター値などを記憶できる。例えばRT1〜RTMのうちのレジスターRTkは、期間Tkの長さを設定するための期間長レジスター値を記憶する。

0069

そして駆動波形情報出力部30は、レジスターRTkからの期間長レジスター値に基づいて、期間Tkの長さを設定する。例えばレジスターRT1からの期間長レジスター値に基づいて期間T1の長さを設定し、レジスターRT2からの期間長レジスター値に基づいて期間T2の長さを設定する。期間T3〜TMの長さの設定についても同様である。

0070

具体的には、レジスターRT1〜RTMからの期間長レジスター値は、レジスター選択回路RSELを介して信号SWTとしてタイミング制御部34に入力される。そして信号SWTによりウェイトタイマー値がウェイトタイマー38に設定される。そしてタイミングセットカウンター36は、ウェイトタイマー値に基づき得られる信号SRSELを、駆動波形生成部32に出力する。これにより、T1〜TMの各期間の長さが調整される。

0071

またレジスターRT1〜RTMは、駆動回路DRの出力端子をハイインピーダンス状態に設定するためのレジスター値を記憶してもよい。例えば期間Tkにおいて、駆動回路DRの出力端子をハイインピーダンス状態に設定する場合には、期間Tkに対応するレジスターRTkのハイインピーダンス状態の設定ビット(後述する図6(A)のビット13)を、例えば「1」に設定する。これにより、期間Tkにおいてハイインピーダンス状態の設定信号SHZがアクティブになる。

0072

ホストI/F50は、ホスト(CPU、MPU、制御デバイス)との間のインターフェース処理を行う。ホストは、ホストI/F50を介して、表示設定レジスター52、トリガーレジスター54、割り込みレジスター56、電源設定レジスター58などの制御レジスターアクセスする。

0073

例えば表示設定レジスター52は、タイミング制御部34の各種タイマーが使用するクロックの選択指示、電気光学パネルの表示状態からの表示反転の指示、全黒表示全白表示の指示、ダイレクトモードやシーケンシャルモードの選択指示などを設定するためのレジスターである。トリガーレジスター54は、駆動波形生成動作を開始させるトリガーを発行するためのレジスターである。割り込みレジスター56は、駆動波形生成動作の終了後に発生する割り込みフラグや、割り込みマスクが設定されるレジスターである。電源設定レジスター58は、電源回路70のオン・オフ指示定電圧回路レギュレーター)の設定、昇圧倍数の設定、昇圧電圧微調整コントラストトリミング)などの各種制御を行うためのレジスターである。

0074

電源回路70は、電源端子から供給される電源電圧に基づいて、電気光学パネルの駆動に必要な駆動電源電圧を生成する。例えば0V/15Vの2値駆動の場合には、VDD端子からの電源電圧を昇圧して、例えばHVDD=15Vの駆動電源電圧を生成して、駆動電圧出力部10の駆動回路DRに供給する。駆動回路DRは、HVDD=15VとVSS端子からのVSS=0Vを使用して、駆動電圧VDmを出力する。

0075

なお、集積回路装置の外部電源IC等から、HVDD端子に駆動電源電圧を供給するようにしてもよい。例えば電気光学パネルのサイズが大きいため、内蔵される電源回路70の仕様よりも高い負荷電流が駆動時に必要である場合には、このように外部電源IC等から駆動電源電圧HVDDを供給すればよい。

0076

クロック生成回路82は、発振回路84、分周回路86を有し、各種の周波数のクロックCKを生成する。クロック選択回路80は、クロック生成回路82のクロックCKの中から選択されたクロックCKSを、タイミング制御部34等に供給する。

0077

なお、集積回路装置が複数のI/Oセル(入力/出力セル)を有する場合には、複数のI/Oセルの各I/Oセルに対して、図3の駆動電圧出力部10を設けることが望ましい。ここでI/Oセルは、集積回路装置のパッド(端子)に接続され、入力バッファー及び出力バッファーの少なくとも一方を有する入力/出力セルである。

0078

例えば図4では、IO1〜IOmの各I/Oセルに対して駆動電圧出力部10が設けられている。そしてI/OセルIO1〜IOmの駆動電圧出力部10から出力された駆動電圧VD1〜VDmが、パッドPD1〜PDmを介して電気光学パネルのセグメント電極SEG1〜SEGmに出力される。

0079

I/OセルIO1〜IOmには、駆動波形情報出力部30からの駆動波形信号SWV(1、1)〜SWV(2、2)やハイインピーダンス設定信号SHZなどが供給される。これらのSWV(1、1)〜SWV(2、2)、SHZの信号線は、I/Oセルのチップコア側領域(パッドと反対側の領域)又はI/Oセル上に配線され、これらの信号線からSWV(1、1)〜SWV(2、2)、SHZの各信号が各I/Oセルに供給される。また表示データ記憶部20からのDSEG1〜DSEGmの各表示データ(DL、DP)は、IO1〜IOmの各I/Oセルに供給される。

0080

図4のように、駆動電圧出力部10が設けられたハードマクロのI/Oセルを設ければ、レイアウト効率を向上でき、集積回路装置のチップサイズを縮小できる。なお、駆動電圧出力部10の論理回路の部分については、他の論理回路と共に、ゲートアレイスタンダードセルにより構成される論理回路ブロックに、自動配置配線等により形成するようにしてもよい。

0081

3.駆動波形
次に図5図8(B)を用いて、本実施形態の駆動波形の生成手法の具体例について説明する。

0082

例えばEPDでは、セグメント電極(データ電極)とトッププレーン電極(共通電極)との間に印加される駆動バイアス極性により、白表示又は黒表示が行われる。なお、カラーフィルターを挿入して、白表示に色を持たせることも可能であり、この場合には白表示の白は、フィルター色に置き換えることができる。

0083

そしてEPDの表示品質高品位に維持するためには、単なる白表示又は黒表示に必要な駆動極性バイアスを印加するだけでは十分ではない。例えばEPDの表示変更の際に、白から黒又は白から黒というように、表示変更の対象となるセグメントに対して、必要なバイアスを印加するだけではなく、例えば黒から黒又は白から白というように、表示変更の対象とはならないセグメントを含む全セグメントに対して、正極性バイアス負極性バイアスを混在させたシーケンシャルな駆動バイアスを印加することが望ましい。なお、表示品質を問わない場合には、この限りではない。

0084

そして、黒から白、白から黒、黒から黒、白から白の各表示状態の変更に対応して、正極性バイアスと負極性バイアスを混在させたシーケンシャルな駆動バイアスパターンが設定される。本実施形態では、このようなパターンを駆動波形と呼ぶ。

0085

図5に、このような駆動波形の例を示す。図中の「0」は例えば0V駆動を意味し、「1」は例えば15V駆動を意味する。

0086

図5において、全セグメントに共通なトッププレーン電極に供給される2値の駆動波形がTPである。BBは黒から黒、BWは黒から白、WBは白から黒、WWは白から白に表示状態が変化する場合(第1の表示状態から第2の表示状態に変化する場合)の駆動波形である。これらのBB、BW、WB、WWは、各々、図3の駆動波形信号SWV(1、1)、SWV(1、2)、SWV(2、1)、SWV(2、2)に対応する。

0087

例えば図5のA1のアイドル状態ではハイインピーダンス状態に設定される。そしてA2の電荷抜き期間では、TP=0、BB=0であるためノンバイアスになり、黒表示が維持される。A3では、TP=1、BB=0であるため正極性バイアスになり、黒表示から白表示に変化する。A4では、TP=0、BB=1であるため負極性バイアスになり、白表示から黒表示に変化する。A5では、TP=1、BB=0であるため正極性バイアスになり、黒表示から白表示に変化する。そしてA6では、TP=0、BB=1になり、メモリー内容の表示が行われ、黒表示になる。即ち、BBは、第1の表示状態が黒表示であり、第2の表示状態が黒表示である場合の駆動波形であるため、A6では、第2の表示状態(表示データDP)に対応する黒表示になる。そして、その後、A7に示す電荷抜きが行われ、A8に示すアイドル状態になる。

0088

同様に駆動波形BWでは、B1、B2、B3、B4、B5に示すように、アイドル状態、電荷抜き、白表示、黒表示、白表示が行われる。そしてB6では、TP=0、BW=0のノンバイアスになり、B5で設定された白表示が維持されることで、メモリー内容の表示が行われる。即ち、BWは、第1の表示状態が黒表示であり、第2の表示状態が白表示である場合の駆動波形であるため、B6では、第2の表示状態(表示データDP)に対応する白表示になる。そして、その後、B7に示す電荷抜きが行われ、B8に示すアイドル状態になる。駆動波形WB、WWについても同様である。

0089

またC1、C2、C3、C4、C5、C6では、T1、T2、T3、T4、T5、T6の各期間の長さが設定されている。即ち駆動波形を変化させる時間的なタイミングが設定されている。

0090

図5のように、実際のメモリー内容(波形情報)の表示を行う前に、様々な長さに設定される各期間において白表示や黒表示を繰り返し行うことで、EPDの高品位な表示品質を実現できる。即ち、EPDでは、LCDとは異なり、前回の表示データ(DL)に対応する第1の表示状態から、今回の表示データに対応する第2の表示状態に変化する際に、複数期間に亘って駆動波形をシーケンシャルに変化させる。例えば図5のA2〜A6では、第1の表示状態である黒表示から第2の表示状態である黒表示に変化する際に、複数の期間の各期間毎に駆動波形を変化させる。同様に、B2〜B6では、第1の表示状態である黒表示から第2の表示状態である白表示に変化する際に、複数の期間の各期間毎に駆動波形を変化させている。このようにシーケンシャルに駆動波形を変化させることで表示品質を向上できる。

0091

図6(A)は、図5の駆動波形を実現するために図3のレジスターRT1〜RTMに設定されるレジスター値の例である。図6(A)のT1〜T12はレジスターRT1〜RT12に相当し、各レジスターには16ビット幅のレジスター値が設定される。そして、各レジスターのビット12、11、10、9、8には、各々、TP、BB、BW、WB、WWの駆動波形の情報が格納される。またビット7〜0には、各期間の長さ情報(タイミング制御部のウェイトタイマーが使用するカウント数)が設定される。

0092

各レジスターのビット15はEOWビットであり、駆動波形の終了を示すビットである。そして図6(A)では、期間T6に対応するレジスターRT6のEOWビットが1に設定されている。従って、図5では期間T6で駆動波形が終了するようになる。

0093

図6(A)の期間T1に対応するレジスターRT1のビット12〜8は、全て0に設定されている。従って、図5の駆動波形に示すように、TP=BB=BW=WB=WW=0になり、電荷抜きが行われる。また、レジスターRT1のウェイトタイムを表すビット7〜0は、(00000101)に設定されている。従って、図6(B)に示すように、期間T1の長さは約4.88mSに設定される。

0094

図6(A)の期間T2に対応するレジスターRT2のビット12、11、10、9、8は、各々、1、0、0、1、1に設定されている。従って、図5の駆動波形に示すように、期間T2ではTP=1、BB=0、BW=0、WB=1、WW=1になり、全白表示が行われる。またレジスターRT2のウェイトタイムを表すビット7〜0は、(10000011)に設定されている。従って、図6(B)に示すように期間T2の長さは約127.93mSに設定される。

0095

なお、以上に説明した期間の長さは一例であり、レジスターRTkに設定されるレジスター値やクロック選択回路80でのクロック選択により任意に変更できる。

0096

また駆動波形は図5には限定されず、EPDの種類や動作環境などに応じてレジスターRTkのレジスター値を変更することなどにより、駆動波形を、適宜、変更できる。例えば図7に他の駆動波形の例を示し、図8(A)、図8(B)に図7の駆動波形に対応するレジスター値の設定例を示す。

0097

以上のように本実施形態では、第1、第2の表示データDL、DPに基づいて、複数の駆動波形信号SWV(1、1)〜SWV(2、2)の中から出力駆動波形信号SWQが選択され、選択された出力駆動波形信号SWQにより特定される駆動電圧VDmが出力される。従って、第1の表示データDLに対応する第1の表示状態から第2の表示データDPに対応する第2の表示状態に変化する際に、例えばシーケンシャルに変化する駆動波形信号の駆動電圧で、電気光学パネルのセグメント電極を駆動できる。従って、高品質表示特性を実現できる。また、本実施形態では、このようなシーケンシャルな駆動波形信号が自動生成されるため、ホスト(制御デバイス)の処理負荷も軽減できる。

0098

また本実施形態では、レジスターRT1〜RTMの各レジスターは各期間での駆動波形信号の信号レベルを特定するレジスター値を記憶する。そして各レジスターからのレジスター値が各期間において出力される。従って、駆動波形信号の各期間での信号レベルを各レジスターのレジスター値で設定して、駆動波形信号を変化させることができる。従って、電気光学パネルの表示特性に応じて、様々な波形の駆動波形信号を生成できる。

0099

また本実施形態では、各レジスターに記憶される期間長レジスター値に基づいて、各期間の長さについても設定できる。従って、各期間での信号レベルのみならず、駆動波形信号の各期間の長さについても可変に設定できるため、更に多様な駆動波形信号の生成が可能になる。

0100

4.他の詳細な構成
駆動方式が異なる複数の電気光学パネルに対応するために、図3の駆動電圧出力部10及び電源回路70について、以下に説明する。

0101

なお、図9等を用いて以下に説明する「4.1.駆動電圧出力部」は、第1の出力段Tr_M1,Tr_M2または第2の出力段Tr_H1,Tr_H2を含む。例えば、共通トランジスター構造が形成された半導体基板(マスタースライス)に対する配線を変更することで、第1の出力段Tr_M1,Tr_M2又は第2の出力段Tr_H1,Tr_H2のいずれか一方を出力させることができる。マスタースライスについては、「4.4.トランジスター構造」で後述する。

0102

4.1.駆動電圧出力部
前述の通り、電気光学パネルの種類に応じて、図3の駆動電圧VDmは、例えば2値(例えば0V、15V)に設定される。このような駆動電圧(0V、15V)で例えばEPDパネルを駆動することができる。しかしながら、ECPパネルの駆動電圧が例えば2値(例えば0V、3V)に設定される場合、駆動電圧(0V、15V)で、このようなECPパネルを駆動することができない。この場合、図3に示す駆動電圧VDmが2値(0V、15V)に設定される第1の集積回路装置と、図3に示す駆動電圧VDmが2値(0V、3V)に設定される第2の集積回路装置とを開発する必要がある。

0103

また、NCDパネルの駆動電圧が例えば2値(例えば0V、1.5V)に設定される場合、図3に示す駆動電圧VDmが2値(0V、1.5V)に設定される第3の集積回路装置も開発する必要がある。そこで、駆動方式が異なる複数の電気光学パネルに対応するためには、図9図10に示す駆動電圧出力部10が有用である。

0104

図9は、駆動電圧出力部10内の駆動回路DRの構成例を示し、図3の駆動回路DRの具体例又は変形例と呼ぶこともできる。図3の駆動波形選択回路CSL及びセレクターSELの組み合わせ(広義には駆動信号生成部)は、そのまま利用することができる。図3の駆動波形選択回路CSL(広義には駆動信号生成部)は、表示データ記憶部20からの第1の表示データDL及び第2の表示データDPと駆動波形信号SWV(1、1)〜SWV(2、2)(広義には駆動波形情報出力部30からの駆動波形情報)とによって特定される出力駆動波形信号SWQ(広義には駆動信号)を生成することができる。

0105

ダイレクトモード選択信号SDIRが非アクティブになると、図3のセレクターSEL(広義には駆動信号生成部)は、駆動波形選択回路CSLからの出力駆動波形信号SWQを選択して、駆動回路DRに出力する。なお、図3のセレクターSELは、省略してもよく、図3の駆動回路DRは、出力駆動波形信号SWQを常に入力してもよい。

0106

図9の駆動回路DRは、例えば出力駆動波形信号SWQ(広義には駆動信号)を入力し、例えば0V、3Vというような2値の駆動電圧VDm(第1の電圧レベル)又は0V、15Vというような2値の駆動電圧VDm(第2の電圧レベル)の何れか一方を出力することができる。なお、ダイレクトモード選択信号SDIRがアクティブである場合、図9の駆動回路DRは、出力駆動波形信号SWQの代わりに、表示データDP(広義には駆動信号)をセレクターSELを介して入力してもよい。

0107

また、図9の駆動回路DRは、ハイインピーダンス設定信号SHZ(広義には識別情報)を入力することもできる。上述のように、図3のレジスターRT1〜RTMは、駆動回路DRの出力端子をハイインピーダンス状態に設定するためのレジスター値(識別情報)を記憶してもよい。例えば期間Tkにおいて、駆動回路DRの出力端子をハイインピーダンス状態に設定する場合には、期間Tkに対応するレジスターRTkのハイインピーダンス状態の設定ビット(例えば図6(A)のビット13)を、例えば「1」に設定する。これにより、期間Tkにおいてハイインピーダンス状態の設定信号SHZがアクティブになる。

0108

図9に示されるように、駆動回路DRは、出力駆動波形信号SWQ(広義には駆動信号)に基づく駆動電圧を第1の電圧レベルで出力する第1の出力段Tr_M1,Tr_M2を有する。また、駆動回路DRは、出力駆動波形信号SWQに基づく駆動電圧を第2の電圧レベルで出力する第2の出力段Tr_H1,Tr_H2を有する。さらに、駆動回路DRは、第1の電圧レベルを第2の電圧レベルにシフトする第1のレベルシフター12,13を有する。

0109

図9の駆動回路DRの出力信号は、電気光学パネル100を駆動する駆動信号であるが、駆動回路DRの第1の出力段Tr_M1,Tr_M2(第1耐圧出力段トランジスター)及び第2の出力段Tr_H1,Tr_H2(第2耐圧出力段トランジスター)だけで集積回路装置を構成してもよい。この場合、第1の出力段Tr_M1,Tr_M2及び第2の出力段Tr_H1,Tr_H2の前段は、図9の論理回路16,17やインバーターINV1,INV2,INV3,INV4に限定されず、第1の出力段Tr_M1,Tr_M2又は第2の出力段Tr_H1,Tr_H2に必要な回路で構成することができる。

0110

図9の駆動回路DRは、例えばスイッチSWを有し、第1の出力段Tr_M1,Tr_M2の出力電圧及び第2の出力段Tr_H1,Tr_H2の出力電圧のいずれか一方が出力端子に出力される。なお、マスタースライス方式では駆動回路DRにスイッチSWを有する必要は必ずしもなく、例えば第1の出力段Tr_M1,Tr_M2の出力電圧のみが出力端子に常に出力されるように、第1の出力段Tr_M1,Tr_M2の出力と出力端子とを配線で接続すれば良い。

0111

図9の例において、駆動回路DRは、出力駆動波形信号SWQと設定信号SHZとに基づく論理信号を出力する論理回路16,17を有する。図9の例において、第1の領域では、論理レベル「0」が例えばVSS=0Vであり、論理レベル「1」が例えば駆動電源電圧HVDD1=3Vである。第2の領域では、論理レベル「1」が例えば駆動電源電圧HVDD2=15Vである。

0112

出力駆動波形信号SWQの論理レベルが「1」を示し、設定信号SHZの論理レベルが「0」を示す場合、論理回路16,17から出力される論理信号の論理レベルは「0」を示す。出力駆動波形信号SWQの論理レベルが「0」を示し、設定信号SHZの論理レベルが「0」を示す場合、論理回路16,17から出力される論理信号の論理レベルは「1」を示す。このように、出力駆動波形信号SWQは、論理回路16,17から出力される論理信号に反映される。第1の出力段Tr_M1,Tr_M2の出力電圧と出力端子とが接続され、出力駆動波形信号SWQの論理レベルが「1」を示す場合、第1の出力段Tr_M1,Tr_M2の出力電圧は、3V−0V=3Vを示し、駆動電圧VDmとして出力端子に出力される。

0113

設定信号SHZの論理レベルが「1」を示す場合、第1の論理回路16から出力される第1の論理信号の論理レベルは「1」を示し、第2の論理回路17から出力される第2の論理信号の論理レベルは「0」を示す。このように、設定信号SHZは、第1及び第2の論理回路16,17から出力される第1及び第2の論理信号に反映される。第1の出力段Tr_M1,Tr_M2の出力電圧と出力端子とが接続され、設定信号SHZの論理レベルが「1」を示す場合、出力端子は、ハイインピーダンス状態に設定される。

0114

第1の出力段Tr_M1,Tr_M2の出力電圧と出力端子とが接続される場合、駆動回路DR(広義には駆動電圧出力部10)は、例えば0V/3Vの2値駆動や、ハイインピーダンス状態で例えばECDパネルを駆動することができる。

0115

第2の出力段Tr_H1,Tr_H2の出力電圧と出力端子とが接続される場合、論理回路16,17から出力される論理信号は、第1のレベルシフター12,13を介して、第2の出力段Tr_H1,Tr_H2に入力される。出力駆動波形信号SWQの論理レベルが「1」を示し、設定信号SHZの論理レベルが「0」を示す場合、第2の出力段Tr_H1,Tr_H2の出力電圧は、15V−0V=15Vを示し、駆動電圧VDmとして出力端子に出力される。第2の出力段Tr_H1,Tr_H2の出力電圧と出力端子とが接続され、設定信号SHZの論理レベルが「1」を示す場合、出力端子は、ハイインピーダンス状態に設定される。

0116

第2の出力段Tr_H1,Tr_H2の出力電圧と出力端子とが接続される場合、駆動回路DR(広義には駆動電圧出力部10)は、例えば0V/15Vの2値駆動や、ハイインピーダンス状態で例えばEPDパネルを駆動することができる。このように、例えばスイッチSWにより、例えばEPDパネル又は例えばECPパネルの何れか一方のパネルを選択し、選択されたパネルを駆動することができる。

0117

図10は、駆動回路DRの構成例を示す。出力駆動波形信号SWQの電圧レベルが第1の電圧レベルではなく、第3の電圧レベルである場合、駆動回路DRは、第3の電圧レベルを第1の電圧レベルにシフトする第2のレベルシフター14,15を有することができる。図10の例において、第3の領域(Low Voltage領域)では、論理レベル「0」が例えばVSS=0Vであり、論理レベル「1」が例えば論理回路16,17やインバーターINV1,INV2,INV3,INV4の駆動電源電圧(ロジック電源電圧LVDD)=1.5Vである。第1の領域(Mid Voltage領域)の第1の電圧レベルは、例えば駆動電源電圧HVDD1=3Vであり、第2の領域(High Voltage領域)の第2の電圧レベルは、例えば駆動電源電圧HVDD2=15Vである。

0118

4.2.電源回路
図9に示すように、駆動回路DRに2つの領域(第1及び第2の領域)が存在する場合、図3の電源回路70は、例えば2つの定電圧回路(レギュレーター)を有し、第1の電圧レベル(例えば駆動電源電圧HVDD1=3V)及び第2の電圧レベル(例えば駆動電源電圧HVDD2=15V)を駆動電圧出力部10の駆動回路DRに供給する。図10に示すように、駆動回路DRに3つの領域(第3、第1及び第2の領域)が存在する場合、図3の電源回路70は、例えばもう1つの定電圧回路(レギュレーター)をさらに有し、第3の電圧レベル(例えば駆動電源電圧(ロジック電源電圧LVDD)=1.5V)をさらに供給することができる。

0119

図11(A)、図11(B)は、図9の駆動回路DR及び図10の駆動回路DRに対応可能な電源回路70の構成例を示す。図11(A)の電源回路70は、2つの定電圧回路REG1,REG2を有し、図11(B)の電源回路70は、1つの定電圧回路REG1を有する。

0120

図11(A)の例、図11(B)の例において、VDD端子からの電源電圧VDDが例えば3Vであり、スイッチSW2がONされる時に定電圧回路REG1が例えば3Vの出力電圧を出力し、VDD端子からの電源電圧VDDが例えば2Vであり、スイッチSW1がONされる時に定電圧回路REG1が例えば1.5Vの出力電圧を出力するように、基準電圧Ref及び抵抗R1,R2,R3を設定することができる。

0121

定電圧回路REG1の出力電圧は、設定電圧と呼ぶこともでき、スイッチSW2又はスイッチSW1の何れか一方がONされることで、設定電圧は、3V又は1.5Vの何れか一方に設定される。

0122

定電圧回路REG1の出力電圧が3Vである場合、スイッチSW3がONされることで、3Vの駆動電源電圧HVDD1を生成することができる。定電圧回路REG1の出力電圧が1.5Vである場合、スイッチSW4がONされることで、1.5Vの駆動電源電圧(ロジック電源電圧LVDD)を生成するとともに、例えば2倍に設定される昇圧回路18を介して3Vの駆動電源電圧HVDD1を生成することができる。

0123

スイッチSW2,SW3がONされる状態で3Vの駆動電源電圧HVDD1(及び3Vのロジック電源電圧LVDD)を図9の駆動回路DRの第1の領域に供給することができる。なお、3Vの駆動電源電圧HVDD1が図9の論理回路16,17及びインバーターINV1,INV2,INV3,INV4に供給されてもよく、3Vのロジック電源電圧LVDDが図9の論理回路16,17及びインバーターINV1,INV2,INV3,INV4に供給されてもよい。また、スイッチSW1,SW4がONされる状態で、1.5Vの駆動電源電圧(ロジック電源電圧LVDD)を図10の駆動回路DRの第3の領域に供給し、3Vの駆動電源電圧HVDD1を図10の駆動回路DRの第1の領域に供給することができる。

0124

図11(A)の例において、例えば7倍に設定される昇圧回路19を介して21Vの電源電圧が定電圧回路REG2に供給される。定電圧回路REG2が例えば15Vの出力電圧を出力するように、抵抗R4,R5を設定することができる。15Vの駆動電源電圧HVDD2を図9及び図10の駆動回路DRの第2の領域に供給することができる。図11(B)の例において、例えば5倍に設定される昇圧回路19を介して15Vの駆動電源電圧HVDD2を第2の領域に供給することができる。

0125

図9及び図10の駆動回路DRにおいて、第1の出力段Tr_M1,Tr_M2の出力電圧と出力端子とが接続される場合、第2の出力段Tr_H1,Tr_H2は、動作する必要がない。従って、例えば第1の出力段Tr_M1,Tr_M2からの0V/3Vの2値駆動でECDパネルを駆動する場合、図11(A)、図11(B)の例えば昇圧回路19を停止して、15Vの駆動電源電圧HVDD2を生成しなくてもよい。例えば昇圧回路19が停止することにより、消費電力を低減することができる。

0126

図11(A)の例、図11(B)の例において、スイッチSW2,SW3がONされ、3Vの駆動電源電圧HVDD1が生成される場合、昇圧回路18を停止することができる。また、図11(A)の例、図11(B)の例において、スイッチSW1だけがONされてもよい。スイッチSW1だけがONされる場合、1.5Vの駆動電源電圧(ロジック電源電圧LVDD)を生成し、3Vの駆動電源電圧HVDD1を生成しなくてもよい。3Vの駆動電源電圧HVDD1が生成されない場合、1.5Vの駆動電源電圧(ロジック電源電圧LVDD)を図9及び図10の例えば第1の出力段Tr_M1,Tr_M2に供給することができる。

0127

図9の例、図10の例において、第1の出力段Tr_M1,Tr_M2の駆動電源電圧HVDD1(第1の電圧レベル)に1.5Vの駆動電源電圧(ロジック電源電圧LVDD、第3の電圧レベル)が供給される場合、第1の出力段Tr_M1,Tr_M2からの例えば0V/1.5Vの2値駆動や、ハイインピーダンス状態で例えばNCDパネルを駆動することができる。

0128

4.3.比較例に係る静電気保護回路
図9図10の駆動回路DRでは、静電気保護機能が省略されている。以下に、静電気保護機能について説明する。

0129

図12は、静電気保護機能を有する駆動回路DRの比較例を示し、図10の駆動回路DRに静電気保護機能を追加した例である。また、上述した構成例と同一の構成については同じ符号を付し、一致点の説明を省略し、以下に相違点について説明する。

0130

図12の例では、第2の出力段Tr_H1,Tr_H2(第2耐圧出力段トランジスター)の出力ノードと駆動回路DRの出力端子OUT図10の例では、出力端子PDm)との間に、静電気保護素子ESDが設けられている。静電気保護素子ESDは、例えばゲートコントロールドダイオード(GCD)で構成することができる。静電気保護素子ESDは、第2の出力段Tr_H1,Tr_H2を静電気から保護し、第2の出力段Tr_H1,Tr_H2の耐圧電圧を考慮して形成することができる。

0131

図12の例では、駆動回路DR(広義には集積回路装置)は、入力端子Data,ENBを含み、入力端子Data,ENBは、図10の出力駆動波形信号SWQや設定信号SHZ等の制御信号を入力することができる。また、図12の論理回路16,17やインバーターINV1,INV2,INV3,INV4の接続例は、図9の論理回路16,17やインバーターINV1,INV2,INV3,INV4の接続例と異なる。入力端子又は制御信号の数を少なく又は多くすることもでき、その場合、第2の出力段Tr_H1,Tr_H2の前段の構成は、集積回路装置の目的に応じて形成することができる。また、第2の出力段Tr_H1,Tr_H2の構成も、集積回路装置の目的に応じて形成することができる。

0132

図12の例では、図9のVSSが接地電圧レベルGNDに設定され、図9の第3の領域が低電圧レベルLV(例えば1.5V)に設定され、図9の第1の領域(HVDD1)が中電圧レベルMV(例えば3V)に設定され、図9の第2の領域(HVDD2)が高電圧レベルHV(例えば15V)に設定されている。

0133

図13は、図12の回路と共通のトランジスター構造を有する半導体基板(マスタースライス)への配線を図12とは異ならせることで、MV系出力が選択された駆動回路DRの他の比較例を示す。また、上述した構成例と同一の構成については同じ符号を付し、一致点の説明を省略し、以下に相違点について説明する。

0134

図12の駆動回路DRでは、第2の出力段Tr_H1,Tr_H2(第1耐圧出力段トランジスター)が出力電圧を出力端子OUTに出力する一方、図13の駆動回路DRでは、第1の出力段Tr_M1,Tr_M2(第1耐圧出力段トランジスター)が出力電圧を出力端子OUTに出力する。第1の出力段Tr_M1,Tr_M2は、中電圧レベルMVの出力電圧を出力でき、第2の出力段Tr_H1,Tr_H2は、高電圧レベルHVの出力電圧を出力できるので、第2の出力段Tr_H1,Tr_H2の耐圧電圧(第2の耐圧電圧)は、第1の出力段Tr_M1,Tr_M2の耐圧電圧(第1の耐圧電圧)よりも高い。静電気保護素子ESDは、第2の耐圧電圧を考慮して、第2の出力段Tr_H1,Tr_H2を静電気から保護するように設定されているので、第1の出力段Tr_M1,Tr_M2を十分に保護することができない。なぜなら、静電気保護素子ESDのブレーク電圧は、第1の出力段Tr_M1,Tr_M2のブレーク電圧よりも遥かに高いからである。そこで、第1の出力段Tr_M1,Tr_M2も静電気から十分に保護できる集積回路装置が望まれていることを本発明者は認識した。

0135

4.4.実施形態に係る静電気保護回路
図14図18は、静電気保護機能を有する駆動回路DRに本発明を適用した実施形態を示す。また、上述した構成例と同一の構成については同じ符号を付し、一致点の説明を省略し、以下に相違点について説明する。

0136

マスタースライス型集積回路装置は、金属配線工程の前までの製造が終わっている未完成ウエハー(マスタースライス)を用いて製造される。このマスタースライスに、ユーザーからの回路機能に従って配線と保護膜とを成膜することで、完成ウエハーが得られる。未完成ウエハーを在庫として所持しておくことで、ユーザーへの集積回路装置の納期が短縮される。

0137

図14は第1の耐圧の集積回路装置を示し、図15図14の集積回路装置での静電気の放出動作を示している。図15は第1の耐圧よりも高い第2の耐圧の集積回路装置を示し、図17図16に示す静電気保護素子の平面レイアウト例を示している。図14または図16の集積回路装置は、共通トランジスター構造が形成された半導体基板にマスクを変えて配線することそれぞれ製造される。

0138

図14及び図16の集積回路装置では、共通トランジスター構造として、第1出力トランジスター構造Tr_M1,Tr_M2と、第2出力トランジスター構造Tr_H1,Tr_H2とを有する。図14では、第1出力トランジスター構造を構成する2つのトランジスターTr_M1,Tr_M2の各々において、ゲート、ソースドレイン及びサブストレート図14に示すように配線する。言い換えれば、第1の出力トランジスター構造のすべてを有効にすることで、第1の出力トランジスター構造は、第1の出力段Tr_M1,Tr_M2(CMOSトランジスター)を形成する。

0139

また、図14の例では、第2の出力トランジスター構造は、第2の出力段Tr_H1,Tr_H2(CMOSトランジスター)を形成せず、その代わりに、静電気保護回路を形成する。具体的には、第2出力トランジスター構造を構成する2つのトランジスターTr_H1,Tr_H2の各々はダイオード接続されている。ダイオード接続例として、2つのトランジスターTr_H1,Tr_H2の各々において、ゲートとレベルシフター12,13との配線を断絶し、ソースと電源電圧HV,GNDとの配線を断絶し、ドレイン及びサブストレートを図14に示すように配線する。つまり、第2の出力トランジスター構造は、配線によってダイオード接続されることで、静電気保護回路を構成する第1,第2ダイオードD1,D2を形成する。

0140

なお、前述の通り、第2の出力トランジスター構造Tr_H1,Tr_H2の耐圧電圧(第2の耐圧電圧)は、第1の出力トランジスター構造Tr_M1,Tr_M2の耐圧電圧(第1の耐圧電圧)よりも高い。

0141

図14の例では、第1の出力段Tr_M1,Tr_M2(第1の出力トランジスター構造)は、2つのトランジスターで構成されるが、これに限定されるものではなく、これを変更することもできる。

0142

図14の静電気保護素子ESD1(第1の静電気保護素子、高電圧レベルHV用の静電気保護素子)は、図13等の静電気保護素子ESDと同じで、出力端子OUT(第1の出力端子)と接地電圧レベルGND(第1の電圧ライン)との間に設けられ、第2の耐圧電圧を考慮して、設計されている。

0143

図14の例では、出力端子OUTは、第1の出力段Tr_M1,Tr_M2(第1耐圧出力段トランジスター)だけでなく、静電気保護回路(狭義には、2つのダイオードD1,D2の接続ノード、広義には、第2の出力トランジスター構造)に接続される。図14に示すように、2つのダイオードD1,D2の接続ノードに接続され、且つ第1の出力段Tr_M1,Tr_M2からの出力信号(第1の出力信号)を出力する出力端子OUTを準備することができる。

0144

また、図14の例では、静電気保護素子ESD1(第1の静電気保護素子)だけでなく、静電気保護素子ESD2(第2の静電気保護素子)も準備する。静電気保護素子ESD2は、接地電圧レベルGNDと中電圧レベルMV(第1の耐圧が選択されたときの高電源電圧ライン)との間に設けられる。静電気保護素子ESD2は、例えばゲートコントロールドダイオード(GCD)で構成することができる。静電気保護素子ESD2は、第1の出力段Tr_M1,Tr_M2(第1耐圧出力段トランジスター)を静電気から保護するもので、第1の出力段Tr_M1,Tr_M2の第1の耐圧電圧を考慮して形成することができる。

0145

さらに、図14の例では、集積回路装置は、図示される電源供給端子MV(第1の耐圧が選択されたときの電圧入力端子)を含み、また、中電圧レベルMVと高電圧レベルHVとが配線で接続(ショート)される。

0146

加えて、図14の例では、集積回路装置は、保護抵抗として、抵抗素子R6(第1の抵抗素子)を含み、抵抗素子R6は、第1の出力段Tr_M1,Tr_M2(狭義には、2つのトランジスターTr_M1,Tr_M2の接続ノード)と静電気保護回路(狭義には、2つのダイオードD1,D2の接続ノード)との間に設けられる。

0147

なお、図14の例では、集積回路装置は、抵抗素子構造R7を含むが、抵抗素子構造R7と出力端子OUTとの配線を断絶し、抵抗素子構造R7と2つのダイオードD1,D2の接続ノードとの配線を断絶している。言い換えれば、抵抗素子構造R7のすべてを無効にしている。

0148

第1の出力トランジスター構造を第1の出力段Tr_M1,Tr_M2に形成し、第2の出力トランジスター構造を静電気保護素子(狭義には、2つのダイオードD1,D2)に形成する場合、図14に示すような集積回路装置を製造することができる。一方、第2の出力トランジスター構造を第2の出力段Tr_H1,Tr_H2に形成する場合、図16に示すような集積回路装置を製造することができる。

0149

図15は、図14に示す集積回路装置の等価回路を示す。図15に示されるように、図14の第2の出力トランジスター構造を静電気保護回路(例えばP型ゲートコントロールドダイオードD1及びN型ゲートコントロールドダイオードD2)に形成することができる。

0150

なお、図15は、静電気を印加した時のパスA,B,C,Dも示す。パスCに示されるように、出力端子OUTと電源供給端子MVとの間の静電気、即ち出力端子OUTに印加されるプラスの静電気は、P型ゲートコントロールドダイオードD1をぬけ、中電圧レベルMVに吸収される。また、パスBに示されるように、出力端子OUTと接地電圧レベルGNDとの間の静電気、即ち出力端子OUTに印加されるマイナスの静電気は、N型ゲートコントロールドダイオードD2をぬけ、接地電圧レベルGNDに吸収される。このように、ダイオード接続により形成される静電気保護素子(例えばP型ゲートコントロールドダイオードD1及びN型ゲートコントロールドダイオードD2)は、第1の出力段Tr_M1,Tr_M2を静電気から保護することができ、静電気による第1の出力段Tr_M1,Tr_M2の破壊を抑制することができる。

0151

パスAに示されるように、出力端子OUTと接地電圧レベルGNDとの間の静電気、即ち出力端子OUTに印加されるプラスの静電気は、P型ゲートコントロールドダイオードD1を通って、中電圧レベルMVにぬけ、静電気保護素子ESD2がブレイクして、接地電圧レベルGNDに吸収される。また、パスDに示されるように、出力端子OUTと電源供給端子MVとの間の静電気、即ち出力端子OUTに印加されるマイナスの静電気は、N型ゲートコントロールドダイオードD2をぬけ、接地電圧レベルGNDを通り、静電気保護素子ESD2がブレイクして、中電圧レベルMVに吸収される。

0152

このように、静電気保護回路(例えばP型ゲートコントロールドダイオードD1及びN型ゲートコントロールドダイオードD2)及び静電気保護素子ESD2は、第1の出力段Tr_M1,Tr_M2を静電気から保護することができ、静電気による第1の出力段Tr_M1,Tr_M2の破壊を抑制することができる。

0153

図16の例では、第1の出力トランジスター構造のすべてを無効にする。具体的には、図16の例では、第1の出力段Tr_M1,Tr_M2を構成可能な2つのトランジスターの各々において、ゲートとレベルシフター14,15との配線を断絶し、ソースと電源電圧HV,GNDとの配線を断絶する。また、2つのトランジスターの2つのドレイン間の配線を断絶する。なお、図16の例と異なり、例えば2つのトランジスターの2つのドレイン間の配線を断絶し、2つのトランジスターの各々において、ゲート及びソースの双方と電源電圧HV,GNDとを配線を接続してもよい。

0154

また、図16の例では、第2の出力トランジスター構造のすべてを有効にし、第2の出力段Tr_H1,Tr_H2(第2耐圧出力段トランジスター)を形成する。具体的には、第2の出力段Tr_H1,Tr_H2を構成する2つのトランジスターの各々において、ゲート、ソース及びドレインを図16に示すように配線する。

0155

図16の例では、出力端子OUTは、第2の出力段Tr_H1,Tr_H2(第2耐圧出力段トランジスター)に接続される。図16に示すように、第2の出力段Tr_H1,Tr_H2からの出力信号(第2の出力信号)を出力する出力端子OUTを準備することができる。

0156

また、図14の例では、集積回路装置は、図示される電源供給端子MV(入力端子)を含み、また、中電圧レベルMVと高電圧レベルHVとが配線で接続(ショート)されていた。図16の例では、中電圧レベルMVと高電圧レベルHVとが配線で接続(ショート)されない。

0157

さらに、図14の例では、集積回路装置は、保護抵抗として、抵抗素子R6(第1の抵抗素子)を含み、抵抗素子R6は、第1の出力段Tr_M1,Tr_M2(狭義には、2つのトランジスターTr_M1,Tr_M2の接続ノード)と静電気保護回路(狭義には、2つのダイオードD1,D2の接続ノード)との間に設けられていた。図16の例では、抵抗素子構造R7のすべてを有効にし、抵抗素子構造R7を抵抗素子(第2の抵抗素子)に形成する。図16の例では、第2の抵抗素子R7は、第1の抵抗素子R6と並列に接続され、且つ第1の抵抗素子R6及び第2の抵抗素子R7は、第2の出力段Tr_H1,Tr_H2(狭義には、2つのトランジスターTr_H1,Tr_H2の接続ノード)と出力端子OUTとの間に、出力抵抗として設けられる。出力抵抗値は、並列接続により上述の保護抵抗R6よりも低抵抗値化され、出力電圧の降下を抑制できる。なお、第1,第2の抵抗素子R6,R7の抵抗素子構造は、半導体基板にて例えば拡散抵抗として形成しておくことができる。

0158

図16の例では、第2の出力段Tr_H1,Tr_H2(第2の出力トランジスター構造)は、2つのトランジスターで構成されるが、これに限定されるものではなく、これを変更することもできる。

0159

図17は、静電気保護機能を有する駆動回路DRの概略平面レイアウト図を示す。図14に示されるように、第1の出力トランジスター構造を第1の出力段Tr_M1,Tr_M2に形成する場合、駆動回路DR(広義には集積回路装置)は、静電気保護素子ESD1(第1の静電気保護素子)及び静電気保護素子ESD2(第2の静電気保護素子)を含む。図17に示されるように、第1の静電気保護素子ESD1は、例えばパッドPD1(出力端子OUT)の近くに配置されることが好ましい。同様に、第2の静電気保護素子ESD2は、例えばパッドHDDV1(入力端子MV)の近くに配置されることが好ましい。例えば図4に示されるように、M個のセグメント電極SEG1〜SEGmに対応するM個のパッドPD1〜PDm(複数の出力端子)が存在する場合、第2の静電気保護素子ESD2でM個のパッドPD1〜PDmに対応するM個の駆動回路DR中のM個の第1の出力段Tr_M1,Tr_M2を保護することができる。しかしながら、第2の静電気保護素子とM個の第1の出力段Tr_M1,Tr_M2との距離が長くなる場合もある。

0160

そこで、M個の第1の出力段Tr_M1,Tr_M2の各々の近くに、第2の静電気保護素子ESD2と同じ第3の静電気保護素子ESD3を配置することができる。但し、図17に示すように、平面視において、第2の静電気保護素子ESD2の面積は、第1の出力段Tr_M1,Tr_M2の面積と比べて大きい。従って、例えば図17に示すように、相隣接する複数個例えば例えば2個の出力段Tr_M1,Tr_M2に対して兼用される一つの第3の静電気保護素子ESD3を配置することができる。第3の静電気保護素子D3は、第2の静電気保護素子D2と同じく、図14に示されるような接地電圧レベルGNDと中電圧レベルMV(第2の電圧ライン)との間に設けられる。この場合、駆動回路DRの回路規模が大きくなることを抑制することができる。

0161

なお、第1の出力トランジスター構造を無効にする場合、第3の静電気保護素子ESD3も無効にすることができる。

0162

図17に示されるように、パッドHDDV1(入力端子MV)に接続されてパッドPD1〜PDmに共通な第3の静電気保護素子ESD3は、第1の接続ノードND1で中電圧レベルMVに接続される。パッドPD1,PD2に共通な第3の静電気保護素子ESD3は、第2の接続ノードND2で中電圧レベルMVに接続される。パッドPD1に対応する第1の出力段Tr_M1,Tr_M2は、第3の接続ノードND3で中電圧レベルMVに接続される。

0163

中電圧レベルMV(第2の電圧ライン)上のパッドHDDV1(入力端子MV)及び第1の接続ノードND1間の距離は、第1の接続ノードND1及び第2の接続ノードND2間の距離よりも短く、第2の静電気保護素子ESD2は、パッドHDDV1(入力端子MV)の近くに配置される。また、第3の接続ノードND3及び第2の接続ノードND2間の距離は、第1の接続ノードND1及び第2の接続ノードND2間の距離よりも短く、第3の静電気保護素子ESD3は、パッドPD1に対応する第1の出力段Tr_M1,Tr_M2の近くに配置される。

0164

5.変形例
次に本実施形態の種々の変形例について説明する。図18に本実施形態の集積回路装置の第1の変形例を示す。この第1の変形例は、ドライバー機能を有するマイクロプロセッサーへの適用例である。この集積回路装置は、プロセッサー110、メモリーコントローラー120、メモリー130、ドライバー部140、シリアルI/F150、温度検出部160、電源回路170、クロック選択回路180、クロック生成回路182を含む。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0165

プロセッサー110(CPUコア、ホスト)は、種々の制御処理演算処理を行うものであり、温度情報取得部112、表示更新部114を含む。温度情報取得部112は、例えば温度検出部160で検出された温度情報環境温度)を取得する。表示更新部114は、電気光学パネルの表示変更処理を行う。これらの温度情報取得部112、表示更新部114の機能は、例えばプロセッサー110のハードウェアと、プロセッサー110により実行されるファームウェアソフトウェア)により実現できる。例えばメモリー130には、温度情報取得部112、表示更新部114の処理を実行するためのファームウェアが記憶され、プロセッサー110がこのファームウェアに基づき動作することで、温度情報取得部112、表示更新部114の機能が実現される。

0166

メモリーコントローラー120は、メモリー130の読み出し制御書き込み制御などのアクセス制御を行う。メモリー130は、例えばフラッシュメモリーなどの不揮発性メモリーである。なおメモリー130はマスクROMなどであってもよい。

0167

ドライバー部140は、電気光学パネルの駆動を行うものであり、駆動電圧出力部10、表示データ記憶部20、駆動波形情報出力部30、ホストI/F50を含む。

0168

シリアルI/F150は、外部との間でSPI、I2Cなどのシリアルインターフェースを実現する。温度検出部160は、温度センサー等を用いて温度を検出する。例えばサーミスター基準抵抗抵抗比情報を測定して、周囲の温度を検出する。電源回路170は、駆動電源電圧などの各種の電源電圧を生成して供給する。クロック生成回路182は、各種の周波数のクロックを生成し、クロック選択回路180は、クロック生成回路182により生成されたクロックのクロック選択を行う。

0169

図18では、メモリー130は、複数の波形情報IW1〜IWnを記憶する。メモリー130がフラッシュメモリーなどの不揮発性メモリーである場合には、波形情報IW1〜IWnが予め不揮発性メモリーにプログラム化される。そしてプロセッサー110は、メモリーコントローラー120を介して、メモリー130に記憶される波形情報IW1〜IWnの中から波形情報を選択する。そして、選択された波形情報である選択波形情報は、ドライバー部140に転送される。ドライバー部140の駆動波形情報出力部30は、この選択波形情報に基づいて駆動波形情報を出力する。例えば、選択波形情報は、図3のレジスターRT1〜RTMのレジスター値(信号レベルや期間長のレジスター値)として設定される。

0170

このように、波形情報IW1〜IWnを、プロセッサー110によりアクセス可能なメモリー130に記憶しておくことで、波形情報を使用して駆動波形信号を生成する場合に、必要な波形情報を容易に選択して転送することが可能になる。

0171

なお波形情報IW1〜IWnは、例えばシリアルI/F150や汎用入出力端子を用いて外部デバイス外部メモリー等)からロードして、メモリー130に書き込むことができる。

0172

また、複数の波形情報が不要であることが分かっている集積回路装置(カスタムIC等)の場合には、決められた波形情報だけをメモリー130に記憶するようにしてもよい。

0173

図18では、ホストであるプロセッサー110は、ドライバー部140への波形情報の転送を行った後に、図3で説明した各種のレジスター52、54、56、58への設定を行う。例えば駆動波形のタイミング時間を決定するためのタイマークロックの設定、電源回路70の電圧設定昇圧設定割り込みのイネーブルディスエーブルの設定などの基本的な設定を行う。またタイマークロックの生成に必要な発振回路が、プロセッサー110のクロック源となる発振回路と異なる場合には、その発振回路の動作をオンにする設定が行われる。

0174

以上のような各種の設定は、プロセッサー110の初期設定ルーチンで実行されるソフトウェア(ファームウェア)により実現される。なお、初期設定が行われた後は、これらの設定を不要にすることもできる。そして、初期設定の後、通常のLCDドライバー等と同様なソフトウェア処理で、電気光学パネルの表示を変更することが可能になる。具体的には、プロセッサー110が、ドライバー部140の表示データ記憶部20に表示データを書き込む。そして、図3で説明したトリガーレジスター54に対して、駆動開始のトリガーをセットする。これにより、図5に示すようなシーケンシャルな駆動波形が生成されて、電気光学パネルのセグメント電極が駆動され、電気光学パネルの表示が変更される。

0175

なお、固定の表示内容であれば、図18に示すようにメモリー130に、その固定の表示内容に対応する表示データを予め格納しておく。例えば7セグメント表示において特定の数字を表示する場合には、その特定の数字のフォントに対応する表示データを予め格納しておく。そしてプロセッサー110が、この表示データをドライバー部140の表示データ記憶部20に転送することで、電気光学パネルの表示変更が実現される。

0176

そして図18では、例えば温度情報取得部112が、温度検出部160を用いて、周囲の温度情報を取得する。すると、ドライバー部140の駆動波形情報出力部30は、取得された温度情報に基づき選択された選択波形情報に基づいて、駆動波形情報を出力する。具体的には、プロセッサー110は、メモリー130に記憶される波形情報IW1〜IWnの中から、取得された温度情報に対応する波形情報を選択する。そして、選択された波形情報がドライバー部140に転送され、この波形情報に基づいてシーケンシャルな駆動波形が生成されて、電気光学パネルが駆動される。

0177

このようにすれば、周囲の温度が変化した場合にも、複数の波形情報IW1〜IWnの中から、その時の温度に最適な波形情報が選択されて、電気光学パネルの駆動が行われるようになる。従って、周囲の温度が変化しても、高品位な表示特性を維持することが可能になる。

0178

また図18では、表示更新部114は、電気光学パネルの表示更新処理を行う。そしてドライバー部140の駆動波形情報出力部30は、例え電気光学パネルの表示更新時間の長さに応じて選択された波形情報に基づいて、駆動波形情報を出力する。例えば表示更新時間が長くなった場合等には、通常の波形情報を用いて駆動を行っても高い表示品質を維持できない可能性がある。

0179

この点、図18では、例えば表示更新時間が長くなった場合には、表示更新時間が長くなった場合用にメモリー130に記憶された波形情報が選択されて、ドライバー部140に転送され、電気光学パネルが駆動される。例えば表示更新時間が所定のしきい値を超えた場合には、黒表示と白表示を繰り返す焼き付き防止用の波形情報(例えば図7)が選択されて、ドライバー部140に転送され、表示変更のトリガーが実施される。このようにすれば、長時間に亘って電気光学パネルの表示が更新されない場合にも、焼き付き防止用の波形情報に基づく駆動が間欠的に行われるようなるため、電気光学パネルの焼き付き防止等が可能になる。

0180

図19に本実施形態の集積回路装置の第2の変形例を示す。この第2の変形例は、表示ドライバーへの適用例である。この集積回路装置は、シリアルI/F210、コマンドデコーダー220、ドライバー部240を含む。なおこれらの構成要素の一部を省略したり、他の構成要素(例えば電源回路、タイミング制御部)を追加するなどの種々の変形実施が可能である。

0181

シリアルI/F210は、MPUなどの制御デバイスから、各種のコマンドや表示データや波形情報を入力するためのインターフェースである。コマンドデコーダー220は、制御デバイスが発行したコマンドをデコードして解釈する。ドライバー部240は、発行されたコマンドや表示データや波形情報に基づいて、電気光学パネルのセグメント電極SEG1、SEG2・・・を駆動する。なおシリアルI/F210の代わりにパラレルI/Fなどを設けてもよい。

0182

6.電子機器
図20に本実施形態の集積回路装置300を含む電子機器の構成例を示す。この電子機器は、電気光学パネル100、集積回路装置300、操作部310、記憶部320、通信部330を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0183

集積回路装置300は、電気光学パネル100を駆動する表示ドライバーやドライバー機能を有するマクロコンピューターなどである。

0184

電気光学パネル100は、各種画像(情報)を表示するためのものであり、例えばEPDパネルやECDパネルなどである。操作部310は、ユーザーが各種情報を入力するためのものであり、各種ボタンキーボード等により実現できる。記憶部320は、各種の情報を記憶するものであり、RAMやROM等により実現できる。通信部330は外部との通信処理を行うものである。

0185

なお本実施形態により実現される電子機器としては、例えば、電子カードクレジットカードポイントカード等)、電子ペーパーリモコン時計携帯電話機携帯情報端末電卓等の種々の機器を想定できる。

0186

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(電気光学パネル等)と共に記載された用語(EPDパネル等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

0187

10駆動電圧出力部、12〜15レベルシフター、16,17論理回路、
18,19昇圧回路、20 表示データ記憶部、22 今回表示データ記憶部、
24前回表示データ記憶部、30駆動波形情報出力部、32駆動波形生成部、
34タイミング制御部、36タイミングセットカウンター、
38ウェイトタイマー、39ループ制御部、50 ホストI/F、
52表示設定レジスター、54トリガーレジスター、56割り込みレジスター、
58電源設定レジスター、70電源回路、80クロック選択回路、
82クロック生成回路、84発振回路、86分周回路、
100電気光学パネル、110プロセッサー、112温度情報取得部、
114表示更新部、120メモリーコントローラー、130メモリー、
140ドライバー部、150シリアルI/F、160温度検出部、
210 シリアルI/F、220コマンドデコーダー、240 ドライバー部、
300集積回路装置、310 操作部、320 記憶部、330通信部、
D1,D2 第1,第2のダイオード、
ESD1〜ESD3 第1〜第3の静電気保護素子、
Tr_M1,Tr_M2 第1のトランジスター構造(第1耐圧出力段トランジスター)Tr_H1,Tr_H2 第2のトランジスター構造(第2耐圧出力段トランジスター)R6,R7抵抗素子構造

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