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技術 半導体集積回路の設計装置及び設計方法

出願人 パナソニック株式会社
発明者 上平常友大川勉山路晃弘関口啓之永井慎太郎坂井泰直黒川夏樹小林拓也塩田良治
出願日 2010年11月4日 (10年2ヶ月経過) 出願番号 2010-247903
公開日 2012年5月24日 (8年7ヶ月経過) 公開番号 2012-099028
状態 未査定
技術分野 CAD
主要キーワード 制御用フリップフロップ 故障検出制御 デジタル記述 回路品質 DT端子 許可ブロック スキャンモード設定 挿入禁止
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課題

故障検出の向上に効果的な箇所に最小限の数を挿入することで、品質向上と低コスト両立できる半導体集積回路設計装置を提供する。

解決手段

論理回路ネットリストと、論理回路の中で故障検出が不可能な論理ゲートの情報、又は故障検出処理打ち切られた論理ゲートの情報を用いて、検査点の挿入を行う。故障検出が不可能な箇所では、故障検出を妨げる論理ゲート若しくは端子又はハードマクロである故障検出障害箇所から見て論理段数が最も少ない位置に存在する未検論理に検査点を挿入する。また、故障検出処理が打ち切られた箇所では、組合せ回路に信号を送信するフリップフロップと、その組合せ回路から出力される信号を受信するフリップフロップ間論理経路において、組合せ回路に信号を送信するフリップフロップの出力端子から最も論理段数が少ない位置にある未検出箇所に接続する信号線に検査点を挿入する。

概要

背景

半導体集積回路(以下「LSI」という)においては、ATPG(Automatic Test Pattern Generator)ツールを用いて自動でテストパタンを生成し、このテストパタンをテスタでLSIに印加し、その結果を観測することで、検査が行われる。検査の結果、故障が検出されない場合、LSIは製品として出荷される。

デジタル論理回路である場合、ほとんどの回路に関し、スキャン設計といわれるテスト容易化設計(DFT)が可能である。その回路構成を用いて、EDA(Electronic Design Automation)ツールによりテストパタンをATPGで生成することが可能である。大多数のLSIはこの設計方法取り入れている。この設計方法は、一般にスキャン設計といわれる設計手法である。スキャン設計として広く用いられているものは、LSIを構成する論理セル端子が1又は0にショートした状態を、縮退故障モデルとして用いたATPGである。

生成したテストパタンで検査できる回路の割合を表す数値として故障検出率がある。この故障検出率は、LSIを構成する全論理セルの端子数の2倍の値(全故障数)に対する、故障検出が可能な論理セルの端子数の2倍の値(検出故障数:DT)の割合で求められる。ここで、2倍の値が用いられるのは、縮退故障モデルでは、前述した通り、1と0の2通りのモデルがあるからである。故障検出率はLSIの品質を表す1つの指標になっており、一般的に98〜99%前後の値となることが多い。

スキャン設計では、理想的に、全てのフリップフロップFF)をスキャンFF(SFF)化する必要がある。SFFは、FFに比べ、データ入力端子セレクタが接続されており、LSIの実動作を行う場合のデータ入力端子(D)とテスト動作を行う場合のデータ入力端子(DT)をセレクタの選択端子切り替える構成を有する。

セレクタの選択信号は、スキャンイネーブル(SE)といわれる信号で制御される。SFFでは、スキャンチェーンといわれる、SFFのDT端子出力端子が互いに接続されたチェーン構成にする必要がある。初段のSFFのDT端子に接続されているLSIの端子(SI)と終端のSFFの出力端子に接続されているLSIの端子(SO)がテスタに接続され、テストデータの印加と観測を行うことで、検査が行われる。

テストのシーケンスでは、まず、テスタからSEを値1にして、テスト動作を行う信号を選択し、SIにテストパタンを印加すると、クロックに同期してテストデータがDT経由でSFFに取り込まれ、順次スキャンチェーンをシリアルシフトしていく。全てのSFFにテストデータがシフトし終わった後、SEを値0にすることで、LSIの実動作を行う信号経路が選択され、その時にクロックを印加することで、テストデータに対する実動作信号経路応答結果を、その実動作信号経路の先にあるSFFで取り込む。次に、SEを値1にすることで、取り込んだ応答結果をスキャンチェーンでシフトしてSOに出力し、テスタで観測することで、検査が行われる。

ATPGツールでは、一般的に、前述したようなテスト動作モード(以下「スキャンモード」という)時に、ブラックボックス(以下「BB」という。特に、アナログマクロセルメモリマクロセル等の、デジタル記述できないマクロセル)やノンスキャンフリップフロップ(以下「NFF」という。スキャン化できないFF)に対し、スキャンチェーンを用いても任意の値を設定することができない。このため、BBやNFFの出力が不定値(0か1かわからない値)となる。

この場合、ATPGツールは、該当するBBやNFFの出力端子から先が、1又は0にショートした故障検出が不可能(以下「AU故障」という)と判断する。また、スキャンモード設定のために1又は0に固定されるような外部端子では、論理入力値も固定してしまう。例えば、外部端子が値1に固定されている場合でかつ、ORゲートに接続されているような場合、ORゲートの出力信号は値1にしかならないので、その出力信号が値1にショートした故障検出はAU故障と判断する。

また、論理回路が複雑である等の理由で、SFFまで論理の応答結果が伝播し難く、故障の観測ができない場合、ATPGは故障検出の処理を打ち切る(以下「UO故障」という)。また同様に、論理回路が複雑である等の理由で、故障を検出するための制御が難しい場合も、ATPGは故障検出の処理を打ち切る(以下「UC故障」という)。

このように、AU故障、UO故障、UC故障は、未検出故障といわれ、テストパタンの生成ができないので、テスタでの検査ができない箇所(未検出故障箇所)となる。また、これらの未検出故障と等価な未検出故障はEQ故障といわれ、AU、UO、UC故障箇所に接続するバッファインバータ等の入力や出力端子等がこれに相当する。この箇所に存在するEQ故障も未検出故障となる。

一般に、ATPGツールは、LSI中の論理の端子に関し、故障検出ができたか否かの情報を出力することができる。さらに、EQ故障を含め、AU、UC、UO等の故障リストといわれるリストにそれぞれ分けて出力することができる。

一方、LSIの大規模化が進み、全故障(以下「FU」という)数が数千万箇所から数億箇所以上と膨大な数になっている。これは、回路規模の増大により論理セル数も増加するためである。このような大規模LSIでATPGを行い、算出した故障検出率は98〜99%程度となる。つまり、未故障検出率も1〜2%あり、仮に全故障を1億個とすると、100〜200万個の未検出故障、つまり、テスタで検査できない箇所が存在し、LSIの品質を低下させる原因となっている。

このため、これらの未検出故障箇所に検査点を挿入して故障検出率を上げて未検出故障数を減らし、テスタで検査できる箇所を増やすための、検査点挿入の手法が提案されている。ここで、検査点とは、故障検出ができない、あるいは難しい箇所に、SFF等を挿入することで、故障検出を可能とする回路である。この検査点の挿入は、広く一般に用いられるが、故障検出ができない箇所が、数千〜数万箇所、又は、前述したように100万箇所になる場合が大多数であるので、効率的に検査点を挿入する手法が提案されている。

特許文献1,2では、スキャンモード設定時の端子固定により、出力の値が固定される回路に検査点を挿入する方法や、ATPGの限界を超える論理箇所に検査点を挿入する方法が提案されている。

概要

故障検出の向上に効果的な箇所に最小限の数を挿入することで、品質向上と低コスト両立できる半導体集積回路の設計装置を提供する。論理回路のネットリストと、論理回路の中で故障検出が不可能な論理ゲートの情報、又は故障検出処理打ち切られた論理ゲートの情報を用いて、検査点の挿入を行う。故障検出が不可能な箇所では、故障検出を妨げる論理ゲート若しくは端子又はハードマクロである故障検出障害箇所から見て論理段数が最も少ない位置に存在する未検出論理に検査点を挿入する。また、故障検出処理が打ち切られた箇所では、組合せ回路に信号を送信するフリップフロップと、その組合せ回路から出力される信号を受信するフリップフロップ間論理経路において、組合せ回路に信号を送信するフリップフロップの出力端子から最も論理段数が少ない位置にある未検出箇所に接続する信号線に検査点を挿入する。

目的

本発明の目的は、故障検出の向上に効果的な箇所に最小限の数を挿入することで、品質向上と低コストを両立できる半導体集積回路の設計装置及び設計方法を提供する

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

複数の論理ゲート端子信号線で接続された論理回路検査点を挿入する半導体集積回路設計装置であって、前記論理回路のネットリストを入力するネットリスト入力部と、前記論理回路のうち、故障検出が不可能な論理ゲートの端子の故障と前記故障検出が不可能な論理ゲートの端子と等価な故障をAU故障の集合としてその情報を入力する故障情報入力部と、前記AU故障の集合のうち、前記AU故障が同一信号経路上に複数個存在する場合、故障検出を妨げる論理ゲート若しくは端子又はハードマクロである故障検出障害箇所出力属性端子が接続する方向の信号経路上で、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第1検査点挿入部と、前記検査点が挿入されたネットリストを出力するネットリスト出力部と、を備えた設計装置。

請求項2

複数の組合せ回路順序回路が信号線で接続された論理回路に検査点を挿入する半導体集積回路の設計装置であって、前記論理回路のネットリストを入力するネットリスト入力部と、前記論理回路のうち、故障検出制御ができないために故障検出処理打ち切られた論理ゲートの端子の故障と前記故障検出処理が打ち切られた論理ゲートの端子と等価な故障の集合をUC故障の集合としてその情報を入力する故障情報入力部と、前記論理回路のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数の少ない位置のUC故障に接続される信号線に検査点を挿入する第1検査点挿入部と、前記検査点が挿入されたネットリストを出力するネットリスト出力部と、を備えた設計装置。

請求項3

複数の組合せ回路と順序回路が信号線で接続された論理回路に検査点を挿入する半導体集積回路の設計装置であって、前記論理回路のネットリストを入力するネットリスト入力部と、前記論理回路のうち、故障観測ができないために故障検出処理が打ち切られた論理ゲートの端子の故障と前記故障検出処理が打ち切られた論理ゲートの端子と等価な故障の集合をUO故障の集合としてその情報を入力する故障情報入力部と、前記論理回路のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路から出力される信号を受信するフリップフロップのデータ入力端子から一番論理段数の少ない位置のUO故障に接続される信号線に検査点を挿入する第1検査点挿入部と、前記検査点が挿入されたネットリストを出力するネットリスト出力部と、を備えた設計装置。

請求項4

請求項1に記載の設計装置であって、さらに、前記検査点に関して挿入すべき数値の情報を入力する数値情報入力部と、複数存在する前記AU故障の各々に関して、前記AU故障とこれに等価とされる未検出故障の和を算出する未検出故障和算出部と、を備え、前記第1検査点挿入部は、前記和の大きい順に前記AU故障に検査点を挿入する設計装置。

請求項5

請求項1又は4に記載の設計装置であって、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力部と、前記AU故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断部と、前記AU故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるAU故障を除いたAU故障のうち、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第2検査点挿入部と、を備えた設計装置。

請求項6

請求項1又は4に記載の設計装置であって、前記論理回路の検査点挿入許可情報を入力する許可情報入力部と、前記AU故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断部と、前記AU故障の集合の情報のうち、前記検査点挿入許可情報に含まれないAU故障を除いたAU故障のうち、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第2検査点挿入部と、を備えた設計装置。

請求項7

請求項1、4、5及び6のいずれか一項に記載の設計装置であって、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力部と、前記検査点挿入箇所と、前記検査点挿入箇所の論理出力を組合せ回路経由で受信するフリップフロップとの間の論理経路において、前記検査点挿入箇所と、前記フリップフロップのデータ端子から見て前記検査点挿入箇所方向の最も論理段数が少ない箇所にあるAU故障との論理経路間に存在する、AU故障数と前記AU故障と等価な故障数の総和を求める総故障数和導出部と、前記総故障数和導出部によって求められた故障数の総和を、検査点挿入前検出数に加えることで、前記検査点挿入後の故障検出率を算出する故障検出率算出部と、前記検査点挿入後の故障検出率を出力する故障検出率出力部と、を備えた設計装置。

請求項8

請求項7に記載の設計装置であって、さらに、前記検査点挿入箇所の論理出力を組合せ回路経由で受信するフリップフロップのデータ端子から見て前記検査点挿入箇所方向の最も論理段数が少ない箇所にあるAU故障に接続される信号経路に関して、前記故障検出障害箇所への信号経路ではない信号経路でのAU故障数と前記AU故障と等価な故障数の総和を算出する総故障数算出部と、前記総故障数算出部によって算出された総和に、前記総故障数和導出部で求めた総和を加算する総和加算部と、を備え、前記故障検出率算出部は、前記総和加算部が求めた値を、前記検査点挿入前の検出数に加えることで、前記検査点挿入後の故障検出率を算出する設計装置。

請求項9

請求項2に記載の設計装置であって、さらに、前記検査点の挿入すべき数値の情報を入力する数値情報入力部と、複数存在する前記UC故障の各々に関して、前記UC故障と前記UC故障と等価とされる未検出故障数の和を算出する第1未検出故障数和算出部と、前記和の大きい順に、かつ前記検査点を挿入する数値の情報と同等の個数まで、前記UC故障に検査点を挿入する第2検査点挿入部と、を備えた設計装置。

請求項10

請求項2又は9に記載の設計装置であって、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力部と、前記UC故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断部と、前記UC故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるUC故障を除いたUC故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数が少ない位置のUC故障に接続される信号線に検査点を挿入する第3検査点挿入部と、を備えた設計装置。

請求項11

請求項2又は9に記載の設計装置であって、さらに、前記論理回路の検査点挿入許可情報を入力する許可情報入力部と、前記UC故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断部と、前記UC故障の集合の情報のうち、前記検査点挿入許可情報に含まれないUC故障を除いたUC故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数が少ない位置のUC故障に接続される信号線に検査点を挿入する第3検査点挿入部と、を備えた設計装置。

請求項12

請求項3に記載の設計装置であって、さらに、前記検査点の挿入すべき数値の情報を入力する数値情報入力部と、複数存在する前記UO故障の各々に関して、前記UO故障と前記UO故障と等価とされる未検出故障数の和を算出する未検出故障数和算出部と、前記和の大きい順に、かつ前記検査点を挿入する数値の情報と同等の個数まで、前記UO故障に検査点を挿入する第2検査点挿入部と、を備えた設計装置。

請求項13

請求項3又は12に記載の設計装置であって、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力部と、前記UO故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断部と、前記UO故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるUO故障を除いたUO故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路からの信号を受信するフリップフロップのデータ入力端子から一番論理段数が少ない位置のUO故障に接続される信号線に検査点を挿入する第3検査点挿入部と、を備えた設計装置。

請求項14

請求項3又は12に記載の設計装置であって、さらに、前記論理回路の検査点挿入許可情報を入力する許可情報入力部と、前記UO故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断部と、前記UO故障の集合の情報のうち、前記検査点挿入許可情報に含まれないUO故障を除いたUO故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路からの信号を受信するフリップフロップのデータ入力端子から一番論理段数が少ない位置のUO故障に接続される信号線に検査点を挿入する第3検査点挿入部と、を備えた設計装置。

請求項15

請求項2、9、10及び11のいずれか一項に記載の設計装置であって、さらに、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力部と、前記検査点を挿入したUC故障と前記UC故障と等価とされる未検出故障数の和を算出する第2未検出故障数和算出部と、前記算出された和の値を前記検査点挿入前の検出故障数に合算することで、前記検査点挿入後の故障検出率を算出する故障検出率算出部と、を備えた設計装置。

請求項16

請求項3、12、13及び14のいずれか一項に記載の設計装置であって、さらに、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力部と、前記検査点を挿入したUO故障と前記UO故障と等価とされる未検出故障数の和を算出する第2未検出故障数和算出部と、前記算出された和の値を前記検査点挿入前の検出故障数に合算することで、前記検査点挿入後の故障検出率を算出する故障検出率算出部と、を備えた設計装置。

請求項17

複数の論理ゲートの端子が信号線で接続された論理回路に検査点を挿入する半導体集積回路の設計装置の設計方法であって、前記設計装置が、前記論理回路のネットリストを入力するネットリスト入力ステップと、前記論理回路のうち、故障検出が不可能な論理ゲートの端子の故障と前記故障検出が不可能な論理ゲートの端子と等価な故障をAU故障の集合としてその情報を入力する故障情報入力ステップと、前記AU故障の集合のうち、前記AU故障が同一信号経路上に複数個存在する場合、故障検出を妨げる論理ゲート若しくは端子又はハードマクロである故障検出障害箇所の出力属性端子が接続する方向の信号経路上で、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第1検査点挿入ステップと、前記検査点が挿入されたネットリストを出力するネットリスト出力ステップと、を有する設計方法。

請求項18

複数の組合せ回路と順序回路が信号線で接続された論理回路に検査点を挿入する半導体集積回路の設計装置の設計方法であって、前記設計装置が、前記論理回路のネットリストを入力するネットリスト入力ステップと、前記論理回路のうち、故障検出制御ができないために故障検出処理が打ち切られた論理ゲートの端子と前記故障検出処理が打ち切られた論理ゲートの端子と等価な故障の集合をUC故障の集合としてその情報を入力する故障情報入力ステップと、前記論理回路のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数の少ない位置のUC故障に接続される信号線に検査点を挿入する第1検査点挿入ステップと、前記検査点が挿入されたネットリストを出力するネットリスト出力ステップと、を有する設計方法。

請求項19

複数の組合せ回路と順序回路が信号線で接続された論理回路に検査点を挿入する半導体集積回路の設計装置の設計方法であって、前記設計装置が、前記論理回路のネットリストを入力するネットリスト入力ステップと、前記論理回路のうち、故障観測ができないために故障検出処理が打ち切られた論理ゲートの端子の故障と前記故障検出処理が打ち切られた論理ゲートの端子と等価な故障の集合をUO故障の集合としてその情報を入力する故障情報入力ステップと、前記論理回路のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路から出力される信号を受信するフリップフロップのデータ入力端子から一番論理段数の少ない位置のUO故障に接続される信号線に検査点を挿入する第1検査点挿入ステップと、前記検査点が挿入されたネットリストを出力するネットリスト出力ステップと、を有する設計方法。

請求項20

請求項17に記載の設計方法であって、前記設計装置が、さらに、前記検査点に関して挿入すべき数値の情報を入力する数値情報入力ステップと、複数存在する前記AU故障の各々に関して、前記AU故障とこれに等価とされる未検出故障の和を算出する未検出故障和算出ステップと、を有し、前記第1検査点挿入ステップでは、前記和の大きい順に前記AU故障に検査点を挿入する設計方法。

請求項21

請求項17又は20に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力ステップと、前記AU故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断ステップと、前記AUの集合の情報のうち、前記検査点挿入禁止情報に含まれるAU故障を除いたAU故障のうち、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第2検査点挿入ステップと、を有する設計方法。

請求項22

請求項17又は21に記載の設計方法であって、前記設計装置が、前記論理回路の検査点挿入許可情報を入力する許可情報入力ステップと、前記AU故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断ステップと、前記AU故障の集合の情報のうち、前記検査点挿入許可情報に含まれないAU故障を除いたAU故障のうち、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第2検査点挿入ステップと、を有する設計方法。

請求項23

請求項17、20、21及び22のいずれか一項に記載の設計方法であって、前記設計装置が、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力ステップと、前記検査点挿入箇所と、前記検査点挿入箇所の論理出力を組合せ回路経由で受信するフリップフロップとの間の論理経路において、前記検査点挿入箇所と、前記フリップフロップのデータ端子から見て前記検査点挿入箇所方向の最も論理段数が少ない箇所にあるAU故障との論理経路間に存在する、AU故障数と前記AU故障と等価な故障数の総和を求める総故障数和導出ステップと、前記総故障数和導出ステップで求められた故障数の総和を、検査点挿入前の検出数に加えることで、前記検査点挿入後の故障検出率を算出する故障検出率算出ステップと、前記検査点挿入後の故障検出率を出力する故障検出率出力ステップと、を有する設計方法。

請求項24

請求項23に記載の設計方法であって、前記設計装置が、さらに、前記検査点挿入箇所の論理出力を組合せ回路経由で受信するフリップフロップのデータ端子から見て前記検査点挿入箇所方向の最も論理段数が少ない箇所にあるAU故障に接続する信号経路に関して、前記故障検出障害箇所への信号経路ではない信号経路でのAU故障数と前記AU故障と等価な故障数の総和を算出する総故障数算出ステップと、前記総故障数算出ステップで算出された総和に、前記総故障数和導出ステップで求めた総和を加算する総和加算ステップと、を有し、前記故障検出率算出ステップでは、前記総和加算ステップで求めた値を、前記検査点挿入前の検出数に加えることで、前記検査点挿入後の故障検出率を算出する設計方法。

請求項25

請求項18に記載の設計方法であって、前記設計装置が、さらに、前記検査点の挿入すべき数値の情報を入力する数値情報入力ステップと、複数存在する前記UC故障の各々に関して、前記UC故障と前記UC故障と等価とされる未検出故障数の和を算出する第1未検出故障数和算出ステップと、前記和の大きい順に、かつ前記検査点を挿入する数値の情報と同等の個数まで、前記UC故障に検査点を挿入する第2検査点挿入ステップと、を有する設計方法。

請求項26

請求項18又は25に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力ステップと、前記UC故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断ステップと、前記UC故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるUC故障を除いたUC故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数が少ない位置のUC故障に接続される信号線に検査点を挿入する第3検査点挿入ステップと、を有する設計方法。

請求項27

請求項18又は25に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入許可情報を入力する許可情報入力ステップと、前記UC故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断ステップと、前記UC故障の集合の情報のうち、前記検査点挿入許可情報に含まれないUC故障を除いたUC故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数が少ない位置のUC故障に接続される信号線に検査点を挿入する第3検査点挿入ステップと、を有する設計方法。

請求項28

請求項19に記載の設計方法であって、前記設計装置が、さらに、前記検査点の挿入すべき数値の情報を入力する数値情報入力ステップと、複数存在する前記UO故障の各々に関して、前記UO故障と前記UO故障と等価とされる未検出故障数の和を算出する未検出故障数和算出ステップと、前記和の大きい順に、かつ前記検査点を挿入する数値の情報と同等の個数まで、前記UO故障に検査点を挿入する第2検査点挿入ステップと、を有する設計方法。

請求項29

請求項19又は28に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力ステップと、前記UO故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断ステップと、前記UO故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるUO故障を除いたUO故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路からの信号を受信するフリップフロップのデータ入力端子から一番論理段数が少ない位置のUO故障に接続される信号線に検査点を挿入する第3検査点挿入ステップと、を有する設計方法。

請求項30

請求項19又は28に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入許可情報を入力する許可情報入力ステップと、前記UO故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断ステップと、前記UO故障の集合の情報のうち、前記検査点挿入許可情報に含まれないUO故障を除いたUO故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路からの信号を受信するフリップフロップのデータ入力端子から一番論理段数が少ない位置のUO故障に接続される信号線に検査点を挿入する第3検査点挿入ステップと、を有する設計方法。

請求項31

請求項18、25、26及び27のいずれか一項に記載の設計方法であって、前記設計装置が、さらに、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力ステップと、前記検査点を挿入したUC故障と前記UC故障と等価とされる未検出故障数の和を算出する第2未検出故障数和算出ステップと、前記算出された和の値を前記検査点挿入前の検出故障数に合算することで、前記検査点挿入後の故障検出率を算出する故障検出率算出ステップと、を有する設計方法。

請求項32

請求項19、28、29及び30のいずれか一項に記載の設計方法であって、前記設計装置が、さらに、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力ステップと、前記検査点を挿入したUO故障と前記UO故障と等価とされる未検出故障数の和を算出する第2未検出故障数和算出ステップと、前記算出された和の値を前記検査点挿入前の検出故障数に合算することで、前記検査点挿入後の故障検出率を算出する故障検出率算出ステップと、を有する設計方法。

技術分野

0001

本発明は、半導体集積回路設計装置及び設計方法に関する。

背景技術

0002

半導体集積回路(以下「LSI」という)においては、ATPG(Automatic Test Pattern Generator)ツールを用いて自動でテストパタンを生成し、このテストパタンをテスタでLSIに印加し、その結果を観測することで、検査が行われる。検査の結果、故障が検出されない場合、LSIは製品として出荷される。

0003

デジタル論理回路である場合、ほとんどの回路に関し、スキャン設計といわれるテスト容易化設計(DFT)が可能である。その回路構成を用いて、EDA(Electronic Design Automation)ツールによりテストパタンをATPGで生成することが可能である。大多数のLSIはこの設計方法を取り入れている。この設計方法は、一般にスキャン設計といわれる設計手法である。スキャン設計として広く用いられているものは、LSIを構成する論理セル端子が1又は0にショートした状態を、縮退故障モデルとして用いたATPGである。

0004

生成したテストパタンで検査できる回路の割合を表す数値として故障検出率がある。この故障検出率は、LSIを構成する全論理セルの端子数の2倍の値(全故障数)に対する、故障検出が可能な論理セルの端子数の2倍の値(検出故障数:DT)の割合で求められる。ここで、2倍の値が用いられるのは、縮退故障モデルでは、前述した通り、1と0の2通りのモデルがあるからである。故障検出率はLSIの品質を表す1つの指標になっており、一般的に98〜99%前後の値となることが多い。

0005

スキャン設計では、理想的に、全てのフリップフロップFF)をスキャンFF(SFF)化する必要がある。SFFは、FFに比べ、データ入力端子セレクタが接続されており、LSIの実動作を行う場合のデータ入力端子(D)とテスト動作を行う場合のデータ入力端子(DT)をセレクタの選択端子切り替える構成を有する。

0006

セレクタの選択信号は、スキャンイネーブル(SE)といわれる信号で制御される。SFFでは、スキャンチェーンといわれる、SFFのDT端子出力端子が互いに接続されたチェーン構成にする必要がある。初段のSFFのDT端子に接続されているLSIの端子(SI)と終端のSFFの出力端子に接続されているLSIの端子(SO)がテスタに接続され、テストデータの印加と観測を行うことで、検査が行われる。

0007

テストのシーケンスでは、まず、テスタからSEを値1にして、テスト動作を行う信号を選択し、SIにテストパタンを印加すると、クロックに同期してテストデータがDT経由でSFFに取り込まれ、順次スキャンチェーンをシリアルシフトしていく。全てのSFFにテストデータがシフトし終わった後、SEを値0にすることで、LSIの実動作を行う信号経路が選択され、その時にクロックを印加することで、テストデータに対する実動作信号経路応答結果を、その実動作信号経路の先にあるSFFで取り込む。次に、SEを値1にすることで、取り込んだ応答結果をスキャンチェーンでシフトしてSOに出力し、テスタで観測することで、検査が行われる。

0008

ATPGツールでは、一般的に、前述したようなテスト動作モード(以下「スキャンモード」という)時に、ブラックボックス(以下「BB」という。特に、アナログマクロセルメモリマクロセル等の、デジタル記述できないマクロセル)やノンスキャンフリップフロップ(以下「NFF」という。スキャン化できないFF)に対し、スキャンチェーンを用いても任意の値を設定することができない。このため、BBやNFFの出力が不定値(0か1かわからない値)となる。

0009

この場合、ATPGツールは、該当するBBやNFFの出力端子から先が、1又は0にショートした故障検出が不可能(以下「AU故障」という)と判断する。また、スキャンモード設定のために1又は0に固定されるような外部端子では、論理入力値も固定してしまう。例えば、外部端子が値1に固定されている場合でかつ、ORゲートに接続されているような場合、ORゲートの出力信号は値1にしかならないので、その出力信号が値1にショートした故障検出はAU故障と判断する。

0010

また、論理回路が複雑である等の理由で、SFFまで論理の応答結果が伝播し難く、故障の観測ができない場合、ATPGは故障検出の処理を打ち切る(以下「UO故障」という)。また同様に、論理回路が複雑である等の理由で、故障を検出するための制御が難しい場合も、ATPGは故障検出の処理を打ち切る(以下「UC故障」という)。

0011

このように、AU故障、UO故障、UC故障は、未検出故障といわれ、テストパタンの生成ができないので、テスタでの検査ができない箇所(未検出故障箇所)となる。また、これらの未検出故障と等価な未検出故障はEQ故障といわれ、AU、UO、UC故障箇所に接続するバッファインバータ等の入力や出力端子等がこれに相当する。この箇所に存在するEQ故障も未検出故障となる。

0012

一般に、ATPGツールは、LSI中の論理の端子に関し、故障検出ができたか否かの情報を出力することができる。さらに、EQ故障を含め、AU、UC、UO等の故障リストといわれるリストにそれぞれ分けて出力することができる。

0013

一方、LSIの大規模化が進み、全故障(以下「FU」という)数が数千万箇所から数億箇所以上と膨大な数になっている。これは、回路規模の増大により論理セル数も増加するためである。このような大規模LSIでATPGを行い、算出した故障検出率は98〜99%程度となる。つまり、未故障検出率も1〜2%あり、仮に全故障を1億個とすると、100〜200万個の未検出故障、つまり、テスタで検査できない箇所が存在し、LSIの品質を低下させる原因となっている。

0014

このため、これらの未検出故障箇所に検査点を挿入して故障検出率を上げて未検出故障数を減らし、テスタで検査できる箇所を増やすための、検査点挿入の手法が提案されている。ここで、検査点とは、故障検出ができない、あるいは難しい箇所に、SFF等を挿入することで、故障検出を可能とする回路である。この検査点の挿入は、広く一般に用いられるが、故障検出ができない箇所が、数千〜数万箇所、又は、前述したように100万箇所になる場合が大多数であるので、効率的に検査点を挿入する手法が提案されている。

0015

特許文献1,2では、スキャンモード設定時の端子固定により、出力の値が固定される回路に検査点を挿入する方法や、ATPGの限界を超える論理箇所に検査点を挿入する方法が提案されている。

先行技術

0016

特開2006−259820号公報
特開2008−9827号公報

発明が解決しようとする課題

0017

特許文献1,2に示すような、スキャンモード設定時の端子固定箇所あるいはその周辺に単に検査点を挿入する方法では、検査点までの経路の値を観測するのみである。また、固定値が論理を固定することで、固定の影響が後段に伝播して故障検出の制御ができなくなる点の考慮が不足しているので、故障検出できる箇所は限られてしまう。

0018

また、ATPGの限界は、ATPGツールが市販ツールの場合、その限界を知ることは現実的ではなく、仮に故障検出を打ち切った箇所のことだとすると、打ち切った箇所全てに検査点を挿入することは、コスト的に現実的ではない。また、ATPGツールによっては、ATPGの限界値を上げる設定が可能なものもあるが、その場合、テストパタン数を多くすることで故障検出をしようとするので、テストコストが上昇する可能性が高い。

0019

また、未検出故障は、一般に、故障検出不可能、故障検出処理打ち切り等により発生するが、その中でも特に故障検出不可能な故障の原因となる、NFF、BB等への対処が不足している。このため、従来技術で検出できるようになる未検出箇所は少なく、大多数の未検出故障箇所の故障検出はできないと推定される。

0020

本発明の目的は、故障検出の向上に効果的な箇所に最小限の数を挿入することで、品質向上と低コスト両立できる半導体集積回路の設計装置及び設計方法を提供することである。

課題を解決するための手段

0021

本発明の請求項1に記載の設計装置は、複数の論理ゲートの端子が信号線で接続された論理回路に検査点を挿入する半導体集積回路の設計装置であって、前記論理回路のネットリストを入力するネットリスト入力部と、前記論理回路のうち、故障検出が不可能な論理ゲートの端子の故障と前記故障検出が不可能な論理ゲートの端子と等価な故障をAU故障の集合としてその情報を入力する故障情報入力部と、前記AU故障の集合のうち、前記AU故障が同一信号経路上に複数個存在する場合、故障検出を妨げる論理ゲート若しくは端子又はハードマクロである故障検出障害箇所出力属性端子が接続する方向の信号経路上で、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第1検査点挿入部と、前記検査点が挿入されたネットリストを出力するネットリスト出力部と、を備える。

0022

この構成により、同一パス上に複数個存在するAU故障の中でも、AU故障の発生源に一番近い箇所にあるAU故障に検査点を挿入できるので、1つの検査点で多くのAU故障を検出できるようになる。これは、AU故障の箇所はATPG不可能な箇所であって、ATPGツールがテストデータを設定できないからであるが、検査点を挿入してテストデータの設定ができるようになると、検査点が挿入されたAU故障の後段の論理に対し、最初のSFFまでの間の論理に対してテストデータが設定でき、その値に基づく応答結果を後段のSFFで観測することで、故障検出の可能性が飛躍的に高まり、多くの未検出故障箇所を故障検出できるようになるからである。

0023

本発明の請求項2に記載の設計装置は、複数の組合せ回路順序回路が信号線で接続された論理回路に検査点を挿入する半導体集積回路の設計装置であって、前記論理回路のネットリストを入力するネットリスト入力部と、前記論理回路のうち、故障検出制御ができないために故障検出処理が打ち切られた論理ゲートの端子の故障と前記故障検出処理が打ち切られた論理ゲートの端子と等価な故障の集合をUC故障の集合としてその情報を入力する故障情報入力部と、前記論理回路のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数の少ない位置のUC故障に接続される信号線に検査点を挿入する第1検査点挿入部と、前記検査点が挿入されたネットリストを出力するネットリスト出力部と、を備える。

0024

この構成により、同一パス上に複数個存在するUC故障においては、UC故障は後段に影響を及ぼすが、一番送信側のフリッププロップに近いUC箇所に検査点を挿入できるので、1つの検査点で多くのUC故障を検出できるようになる。これは、UC故障の箇所がATPG処理を打ち切った箇所であり、ATPGツールが既存のSFFのみへのテストデータの設定では、故障検出のための制御が困難なためであるが、UC箇所へ検査点を挿入してテストデータの設定ができるようになると、UC箇所の後段方向の論理回路に対し、最初のSFFまでの間の論理回路に対してテストデータを設定でき、その値に基づく応答結果を後段のSFFで観測することで、故障検出の可能性が高まり、多くの未検出故障箇所を故障検出できるようになるからである。

0025

本発明の請求項3に記載の設計装置は、複数の組合せ回路と順序回路が信号線で接続された論理回路に検査点を挿入する半導体集積回路の設計装置であって、前記論理回路のネットリストを入力するネットリスト入力部と、前記論理回路のうち、故障観測ができないために故障検出処理が打ち切られた論理ゲートの端子の故障と前記故障検出処理が打ち切られた論理ゲートの端子と等価な故障の集合をUO故障の集合としてその情報を入力する故障情報入力部と、前記論理回路のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路から出力される信号を受信するフリップフロップのデータ入力端子から一番論理段数の少ない位置のUO故障に接続される信号線に検査点を挿入する第1検査点挿入部と、前記検査点が挿入されたネットリストを出力するネットリスト出力部と、を備える。

0026

この構成により、同一パス上に複数個存在するUO故障に対して、UO故障は後段に影響を及ぼすが、一番受信側のフリップフロップに近いUO箇所に検査点を挿入するので、最小限の検査点で多くのUO故障を検出できるようになる。これは、UO箇所は、ATPG処理を打ち切った箇所であり、ATPGツールが既存のSFFのみへのテストデータの設定では、故障検出のための観測が困難なためであるが、UO箇所に検査点を挿入してテストデータの設定ができるようになると、UO箇所の前段方向の論理回路に対し、最初のSFFまでの間の論理回路に対してテストデータに基づく応答結果を検査点で観測することで、故障検出の可能性が高まり、多くの未検出故障箇所を故障検出できるようになるからである。

0027

本発明の請求項4に記載の設計装置は、請求項1に記載の設計装置であって、さらに、前記検査点に関して挿入すべき数値の情報を入力する数値情報入力部と、複数存在する前記AU故障の各々に関して、前記AU故障とこれに等価とされる未検出故障の和を算出する未検出故障和算出部と、を備え、前記第1検査点挿入部は、前記和の大きい順に前記AU故障に検査点を挿入する。

0028

この構成により、請求項1の効果に加え、挿入する検査点数を設定するので、検査点が占有するチップ面積概算が把握できる。このため、LSIのチップ面積に影響の無い範囲、つまりコストアップしない範囲での検査点の挿入が可能となる。また、あるAU故障とこれと等価とされる未検出故障の数を足し算し、その数値(和)が大きい順に検査点を挿入するので、1つの検査点で検出できる数が大きい順に検査点を挿入できることになり、許されたチップ面積増の範囲で検査点の挿入効果を最大にすることができる。

0029

本発明の請求項5に記載の設計装置は、請求項1又は4に記載の設計装置であって、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力部と、前記AU故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断部と、前記AU故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるAU故障を除いたAU故障のうち、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第2検査点挿入部と、を備える。

0030

この構成により、請求項1の効果に加え、検査点の挿入禁止箇所や論理回路の指定が可能となるので、例えば、LSI設計でスキャン化しない方針ブロックへの検査点挿入を防ぐことができる。また別のケースとして、テストモードを決定しているブロック(TMDBK)は、通常、外部端子(テストモード決定端子)で固定値を印加することでテストモードを決めている。外部端子数が少ない等の理由で、テストモード決定端子が別のブロックの入力端子等と兼用して設計せざるをえない場合がある。その場合、テストモード決定端子からTMDBK間の信号経路と、TMDBK内に検査点を挿入すると、スキャンテスト時に印加されスキャンチェーンをシフトしていくデータによっては、スキャンテストモードから外れてしまう不具合が発生する可能性がある。しかし、テストモード決定端子からTMDBK間のパスと、TMDBK内を検査点挿入禁止として設定することで、この不具合を防ぐことができる。

0031

本発明の請求項6に記載の設計装置は、請求項1又は4に記載の設計装置であって、前記論理回路の検査点挿入許可情報を入力する許可情報入力部と、前記AU故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断部と、前記AU故障の集合の情報のうち、前記検査点挿入許可情報に含まれないAU故障を除いたAU故障のうち、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第2検査点挿入部と、を備える。

0032

この構成により、請求項1の効果に加え、検査点の挿入許可箇所や論理回路の指定が可能となる。テストモードを決定しているブロック(TMDBK)は、通常、外部端子(テストモード決定端子)で固定値を印加することでテストモードを決めている。外部端子数が少ない等の理由で、テストモード決定端子が別のブロックの入力端子等と兼用して設計せざるをえない場合がある。その場合、テストモード決定端子からTMDBK間のパスと、TMDBK内に検査点を挿入すると、スキャンテスト時に印加されスキャンチェーンをシフトしていくデータによっては、スキャンテストモードから外れてしまう不具合が発生する可能性がある。しかし、検査点挿入許可ブロックとして、これらの論理回路を指定しないことで、この不具合を防ぐことができる。

0033

本発明の請求項7に記載の設計装置は、請求項1、4、5及び6のいずれか一項に記載の設計装置であって、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力部と、前記検査点挿入箇所と、前記検査点挿入箇所の論理出力を組合せ回路経由で受信するフリップフロップとの間の論理経路において、前記検査点挿入箇所と、前記フリップフロップのデータ端子から見て前記検査点挿入箇所方向の最も論理段数が少ない箇所にあるAU故障との論理経路間に存在する、AU故障数と前記AU故障と等価な故障数の総和を求める総故障数和導出部と、前記総故障数和導出部によって求められた故障数の総和を、検査点挿入前検出数に加えることで、前記検査点挿入後の故障検出率を算出する故障検出率算出部と、前記検査点挿入後の故障検出率を出力する故障検出率出力部と、を備える。

0034

この構成により、請求項1の効果に加え、つぎのような効果がある。すなわち、検査点挿入箇所から受信フリップフロップまでの間にあるAU故障数と、それと等価な故障の数を足し合わせて、検査点挿入によりその数の未検出故障箇所が検出できると推測し、その推定数を検査点挿入前の検出数と足し合わせ、この足し合わせた後の数を故障検出数として、総故障数との割合で故障検出率を概算することができる。これにより、通常、数十時間の処理時間を要するATPGを実施しなくても、検査点挿入後のおおよその故障検出率の算出が可能となる。

0035

本発明の請求項8に記載の設計装置は、請求項7に記載の設計装置であって、さらに、前記検査点挿入箇所の論理出力を組合せ回路経由で受信するフリップフロップのデータ端子から見て前記検査点挿入箇所方向の最も論理段数が少ない箇所にあるAU故障に接続される信号経路に関して、前記故障検出障害箇所への信号経路ではない信号経路でのAU故障数と前記AU故障と等価な故障数の総和を算出する総故障数算出部と、前記総故障数算出部によって算出された総和に、前記総故障数和導出部で求めた総和を加算する総和加算部と、を備え、前記故障検出率算出段は、前記総和加算部が求めた値を、前記検査点挿入前の検出数に加えることで、前記検査点挿入後の故障検出率を算出する。

0036

この構成により、請求項7で算出された故障数と、故障発生源への信号経路ではない信号経路でのAU故障数とAU故障と等価な故障数の総和を、加算した数値を計算し、検査点挿入によりその加算した数値の未検出故障箇所が検出できると推測し、その推定数を検査点挿入前の検出数と足し合わせ、この足し合わせた後の数を故障検出数として、総故障数との割合で故障検出率を概算することができる。これにより、通常、数十時間の処理時間を要するATPGを実施しなくても、検査点挿入後のおおよその故障検出率の算出が可能となる。このように、故障検出率として、請求項7では最低限の推測値であり、請求項8では最大限の推測値となる。

0037

本発明の請求項9に記載の設計装置は、請求項2に記載の設計装置であって、さらに、前記検査点の挿入すべき数値の情報を入力する数値情報入力部と、複数存在する前記UC故障の各々に関して、前記UC故障と前記UC故障と等価とされる未検出故障数の和を算出する第1未検出故障数和算出部と、前記和の大きい順に、かつ前記検査点を挿入する数値の情報と同等の個数まで、前記UC故障に検査点を挿入する第2検査点挿入部と、を備えた。

0038

この構成により、請求項2の効果に加え、挿入する検査点数を設定できるので、検査点が占有するチップ面積の概算が可能となる。このため、LSIのチップ面積に影響の無い範囲、つまりコストアップしない範囲での検査点の挿入が可能となる。また、あるUC故障とそれと等価とされる未検出故障の数を足し算し、その数値が大きい順に検査点を挿入するので、1つの検査点で検出できる数が大きい順に検査点を挿入できることになり、許されたチップ面積増の範囲で検査点の挿入効果を最大にすることができる。

0039

本発明の請求項10に記載の設計装置は、請求項2又は9に記載の設計装置であって、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力部と、前記UC故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断部と、前記UC故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるUC故障を除いたUC故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数が少ない位置のUC故障に接続される信号線に検査点を挿入する第3検査点挿入部と、を備える。

0040

この構成により、請求項2の効果に加え、検査点の挿入禁止箇所(ブロック)や論理回路の指定が可能となるので、例えば、LSI設計でスキャン化しない方針のブロックや論理回路への検査点挿入を防ぐことができる。また別のケースとして、テストモードを決定しているブロック(TMDBK)は、通常、外部端子(テストモード決定端子)で固定値を印加することでテストモードを決めているが、外部端子数が少ない等の理由で、テストモード決定端子が別のブロックの入力端子等と兼用して設計せざるをえない場合がある。その場合、テストモード決定端子からTMDBK間のパスと、TMDBK内に検査点を挿入すると、スキャンテスト時に印加されスキャンチェーンをシフトしていくデータによっては、スキャンテストモードから外れてしまう不具合が発生する可能性がある。しかし、テストモード決定端子からTMDBK間の信号経路と、TMDBK内を検査点挿入禁止論理として設定することで、この不具合を防ぐことができる。また、タイミン余裕の無いブロック等への挿入も防ぐことができる。

0041

本発明の請求項11に記載の設計装置は、請求項2又は9に記載の設計装置であって、さらに、前記論理回路の検査点挿入許可情報を入力する許可情報入力部と、前記UC故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断部と、前記UC故障の集合の情報のうち、前記検査点挿入許可情報に含まれないUC故障を除いたUC故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数が少ない位置のUC故障に接続される信号線に検査点を挿入する第3検査点挿入部と、を備える。

0042

この構成により、請求項2の効果に加え、検査点の挿入許可箇所(ブロック)や論理回路の指定が可能となる。前述した請求項10の効果と類似するが、テストモードを決定しているブロック(TMDBK)は、通常、外部端子(テストモード決定端子)で固定値を印加することでテストモードを決めている。外部端子数が少ない等の理由で、テストモード決定端子が別のブロックの入力端子等と兼用して設計せざるをえない場合がある。その場合、テストモード決定端子からTMDBK間のパスと、TMDBK内に検査点を挿入すると、スキャンテスト時に印加されスキャンチェーンをシフトしていくデータによっては、スキャンテストモードから外れてしまう不具合が発生する可能性がある。しかし、検査点挿入許可ブロックとして、これらの論理を指定しないことで、この不具合を防ぐことができる。

0043

本発明の請求項12に記載の設計装置は、請求項3に記載の設計装置であって、さらに、前記検査点の挿入すべき数値の情報を入力する数値情報入力部と、複数存在する前記UO故障の各々に関して、前記UO故障と前記UO故障と等価とされる未検出故障数の和を算出する未検出故障数和算出部と、前記和の大きい順に、かつ前記検査点を挿入する数値の情報と同等の個数まで、前記UO故障に検査点を挿入する第2検査点挿入部と、を備える。

0044

この構成により、請求項3の効果に加え、挿入する検査点数を設定できるので、検査点が占有するチップ面積の概算がわかる。このため、LSIのチップ面積に影響の無い範囲、つまりコストアップしない範囲での検査点の挿入が可能となる。また、あるUO故障とそれと等価とされる未検出故障の数を足し算し、その数値が大きい順に検査点を挿入するので、1つの検査点で検出できる数が大きい順に検査点を挿入できることになり、許されたチップ面積増の範囲で検査点の挿入効果を最大にすることができる。

0045

本発明の請求項13に記載の設計装置は、請求項3又は12に記載の設計装置であって、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力部と、前記UO故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断部と、前記UO故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるUO故障を除いたUO故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路からの信号を受信するフリップフロップのデータ入力端子から一番論理段数が少ない位置のUO故障に接続される信号線に検査点を挿入する第3検査点挿入部と、を備える。

0046

この構成により、請求項3及び12の効果に加え、検査点の挿入禁止箇所(ブロック)や論理回路の指定が可能となる。したがって、例えば、LSI設計でスキャン化しない方針のブロックや論理回路、タイミング余裕の無いブロックや信号経路等への検査点挿入を防ぐことができる。

0047

本発明の請求項14に記載の設計装置は、請求項3又は12に記載の設計装置であって、さらに、前記論理回路の検査点挿入許可情報を入力する許可情報入力部と、前記UO故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断部と、前記UO故障の集合の情報のうち、前記検査点挿入許可情報に含まれないUO故障を除いたUO故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路からの信号を受信するフリップフロップのデータ入力端子から一番論理段数が少ない位置のUO故障に接続される信号線に検査点を挿入する第3検査点挿入部と、を備える。

0048

この構成により、請求項3及び12の効果に加え、検査点の挿入許可箇所(ブロック)や論理回路の指定が可能となる。前述した請求項13の効果と類似するが、検査点挿入許可ブロックとして、スキャン化する方針のブロックや、タイミングに問題が無いブロックを指定することで、意図しないブロックや信号経路への挿入を防ぐことができる。

0049

本発明の請求項15に記載の設計装置は、請求項2、9、10及び11のいずれか一項に記載の設計装置であって、さらに、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力部と、前記検査点を挿入したUC故障と前記UC故障と等価とされる未検出故障数の和を算出する第2未検出故障数和算出部と、前記算出された和の値を前記検査点挿入前の検出故障数に合算することで、前記検査点挿入後の故障検出率を算出する故障検出率算出部と、を備える。

0050

この構成により、請求項2及び9の効果に加え、検査点挿入箇所から受信フリップフロップ間にあるUC故障と、それと等価な故障の数を足し合わせて、検査点挿入によりその数の未検出故障箇所が検出できると推測し、その推定数を検査点挿入前の検出数と足し合わせ、この足し合わせた後の数を故障検出数として、総故障数との割合で故障検出率を概算することができる。これにより、通常、数十時間の処理時間を要するATPGを実施しなくても、検査点挿入後のおおよその故障検出率の算出が可能となる。

0051

本発明の請求項16に記載の設計装置は、請求項3、12、13及び14のいずれか一項に記載の設計装置であって、さらに、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力部と、前記検査点を挿入したUO故障と前記UO故障と等価とされる未検出故障数の和を算出する第2未検出故障数和算出部と、前記算出された和の値を前記検査点挿入前の検出故障数に合算することで、前記検査点挿入後の故障検出率を算出する故障検出率算出部と、を備える。

0052

この構成により、請求項3及び12の効果に加え、検査点挿入箇所から受信フリップフロップ間にあるUO故障と、それと等価な故障の数を足し合わせて、検査点挿入によりその数の未検出故障箇所が検出できると推測し、その推定数を検査点挿入まえの検出数と足し合わせる、この足し合わせた後の数を故障検出数として、総故障数との割合で故障検出率を概算することができる。これにより、通常、数十時間の処理時間を要するATPGを実施しなくても、検査点挿入後のおおよその故障検出率の算出が可能となる。

0053

このような設計装置を構築することで、より短い設計期間ミス無く、検査点を挿入することが可能となる。

0054

本発明の請求項17に記載の半導体集積回路の設計装置の設計方法は、複数の論理ゲートの端子が信号線で接続された論理回路に検査点を挿入する設計装置の設計方法であって、前記設計装置が、前記論理回路のネットリストを入力するネットリスト入力ステップと、前記論理回路のうち、故障検出が不可能な論理ゲートの端子の故障と前記故障検出が不可能な論理ゲートの端子と等価な故障をAU故障の集合としてその情報を入力する故障情報入力ステップと、前記AU故障の集合のうち、前記AU故障が同一信号経路上に複数個存在する場合、故障検出を妨げる論理ゲート若しくは端子又はハードマクロである故障検出障害箇所の出力属性端子が接続する方向の信号経路上で、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第1検査点挿入ステップと、前記検査点が挿入されたネットリストを出力するネットリスト出力ステップと、を有する。

0055

この構成により、同一パス上に複数個存在するAU故障の中でも、AU故障の発生源に一番近い箇所にあるAU故障に検査点を挿入できるので、1つの検査点で多くのAU故障を検出できるようになる。

0056

本発明の請求項18に記載の半導体集積回路の設計装置の設計方法は、複数の組合せ回路と順序回路が信号線で接続された論理回路に検査点を挿入する設計装置の設計方法であって、前記設計装置が、前記論理回路のネットリストを入力するネットリスト入力ステップと、前記論理回路のうち、故障検出制御ができないために故障検出処理が打ち切られた論理ゲートの端子と前記故障検出処理が打ち切られた論理ゲートの端子と等価な故障の集合をUC故障の集合としてその情報を入力する故障情報入力ステップと、前記論理回路のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数の少ない位置のUC故障に接続される信号線に検査点を挿入する第1検査点挿入ステップと、前記検査点が挿入されたネットリストを出力するネットリスト出力ステップと、を有する設計方法。

0057

この構成により、同一パス上に複数個存在するUC故障においては、UC故障は後段に影響を及ぼすが、一番送信側のフリッププロップに近いUC箇所に検査点を挿入できるので、1つの検査点で多くのUC故障を検出できるようになる。

0058

本発明の請求項19に記載の半導体集積回路の設計装置の設計方法は、複数の組合せ回路と順序回路が信号線で接続された論理回路に検査点を挿入する設計装置の設計方法であって、前記設計装置が、前記論理回路のネットリストを入力するネットリスト入力ステップと、前記論理回路のうち、故障観測ができないために故障検出処理が打ち切られた論理ゲートの端子の故障と前記故障検出処理が打ち切られた論理ゲートの端子と等価な故障の集合をUO故障の集合としてその情報を入力する故障情報入力ステップと、前記論理回路のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路から出力される信号を受信するフリップフロップのデータ入力端子から一番論理段数の少ない位置のUO故障に接続される信号線に検査点を挿入する第1検査点挿入ステップと、前記検査点が挿入されたネットリストを出力するネットリスト出力ステップと、を有する。

0059

この構成により、同一パス上に複数個存在するUO故障に対して、UO故障は後段に影響を及ぼすが、一番受信側のフリップフロップに近いUO箇所に検査点を挿入するので、最小限の検査点で多くのUO故障を検出できるようになる。

0060

本発明の請求項20に記載の設計装置の設計方法は、請求項17に記載の設計方法であって、前記設計装置が、さらに、前記検査点に関して挿入すべき数値の情報を入力する数値情報入力ステップと、複数存在する前記AU故障の各々に関して、前記AU故障とこれに等価とされる未検出故障の和を算出する未検出故障和算出ステップと、を有し、前記第1検査点挿入ステップでは、前記和の大きい順に前記AU箇所に検査点を挿入する。

0061

この構成により、挿入する検査点数を設定するので、検査点が占有するチップ面積の概算が把握できる。

0062

本発明の請求項21に記載の設計装置の設計方法は、請求項17又は20に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力ステップと、前記AU故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断ステップと、前記AUの集合の情報のうち、前記検査点挿入禁止情報に含まれるAU故障を除いたAU故障のうち、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第2検査点挿入ステップと、を有する。

0063

この構成により、検査点の挿入禁止箇所や論理回路の指定が可能となるので、例えば、LSI設計でスキャン化しない方針のブロックへの検査点挿入を防ぐことができる。

0064

本発明の請求項22に記載の設計装置の設計方法は、請求項17又は21に記載の設計方法であって、前記設計装置が、前記論理回路の検査点挿入許可情報を入力する許可情報入力ステップと、前記AU故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断ステップと、前記AU故障の集合の情報のうち、前記検査点挿入許可情報に含まれないAU故障を除いたAU故障のうち、前記故障検出障害箇所から見て論理段数が一番少ない位置に存在するAU故障に接続される信号線に検査点を挿入する第2検査点挿入ステップと、を有する。

0065

この構成により、検査点の挿入許可箇所や論理回路の指定が可能となる。

0066

本発明の請求項23に記載の設計装置の設計方法は、請求項17、20、21及び22のいずれか一項に記載の設計方法であって、前記設計装置が、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力ステップと、前記検査点挿入箇所と、前記検査点挿入箇所の論理出力を組合せ回路経由で受信するフリップフロップとの間の論理経路において、前記検査点挿入箇所と、前記フリップフロップのデータ端子から見て前記検査点挿入箇所方向の最も論理段数が少ない箇所にあるAU故障との論理経路間に存在する、AU故障数と前記AU故障と等価な故障数の総和を求める総故障数和導出ステップと、前記総故障数和導出ステップで求められた故障数の総和を、検査点挿入前の検出数に加えることで、前記検査点挿入後の故障検出率を算出する故障検出率算出ステップと、前記検査点挿入後の故障検出率を出力する故障検出率出力ステップと、を有する。

0067

この構成により、通常、数十時間の処理時間を要するATPGを実施しなくても、検査点挿入後のおおよその故障検出率の算出が可能となる。

0068

本発明の請求項24に記載の設計装置の設計方法は、請求項23に記載の設計方法であって、前記設計装置が、前記検査点挿入箇所の論理出力を組合せ回路経由で受信するフリップフロップのデータ端子から見て前記検査点挿入箇所方向の最も論理段数が少ない箇所にあるAU故障に接続する信号経路に関して、前記故障検出障害箇所への信号経路ではない信号経路でのAU故障数と前記AU故障と等価な故障数の総和を算出する総故障数算出ステップと、前記総故障数算出ステップで算出された総和に、前記総故障数和導出ステップで求めた総和を加算する総和加算ステップと、を有し、前記故障検出率算出ステップでは、前記総和加算ステップで求めた値を、前記検査点挿入前の検出数に加えることで、前記検査点挿入後の故障検出率を算出する。

0069

この構成により、通常、数十時間の処理時間を要するATPGを実施しなくても、検査点挿入後のおおよその故障検出率の算出が可能となる。

0070

本発明の請求項25に記載の設計装置の設計方法は、請求項18に記載の設計方法であって、前記設計装置が、さらに、前記検査点の挿入すべき数値の情報を入力する数値情報入力ステップと、複数存在する前記UC故障の各々に関して、前記UC故障と前記UC故障と等価とされる未検出故障数の和を算出する第1未検出故障数和算出ステップと、前記和の大きい順に、かつ前記検査点を挿入する数値の情報と同等の個数まで、前記UC故障に検査点を挿入する第2検査点挿入ステップと、を有する。

0071

この構成により、許されたチップ面積増の範囲で検査点の挿入効果を最大にすることができる。

0072

本発明の請求項26に記載の設計装置の設計方法は、請求項18又は25に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力ステップと、前記UC故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断するステップと、前記UC故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるUC故障を除いたUC故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数が少ない位置のUC故障に接続される信号線に検査点を挿入する第3検査点挿入ステップと、を有する。

0073

この構成により、検査点の挿入禁止箇所(ブロック)や論理回路の指定が可能となるので、例えば、LSI設計でスキャン化しない方針のブロックや論理回路への検査点挿入を防ぐことができる。

0074

本発明の請求項27に記載の設計装置の設計方法は、請求項18又は25に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入許可情報を入力する許可情報入力ステップと、前記UC故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断ステップと、前記UC故障の集合の情報のうち、前記検査点挿入許可情報に含まれないUC故障を除いたUC故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路に信号を送信するフリップフロップの出力端子から一番論理段数が少ない位置のUC故障に接続される信号線に検査点を挿入する第3検査点挿入ステップと、を有する。

0075

この構成により、検査点の挿入許可箇所(ブロック)や論理回路の指定が可能となる。

0076

本発明の請求項28に記載の設計装置の設計方法は、請求項19に記載の設計方法であって、前記設計装置が、さらに、前記検査点の挿入すべき数値の情報を入力する数値情報入力ステップと、複数存在する前記UO故障の各々に関して、前記UO故障と前記UO故障と等価とされる未検出故障数の和を算出する未検出故障数和算出ステップと、前記和の大きい順に、かつ前記検査点を挿入する数値の情報と同等の個数まで、前記UO故障に検査点を挿入する第2検査点挿入ステップと、を有する設計方法。

0077

この構成により、挿入する検査点数を設定できるので、検査点が占有するチップ面積の概算がわかる。

0078

本発明の請求項29に記載の設計装置の設計方法は、請求項19又は28に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入禁止情報を入力する禁止情報入力ステップと、前記UO故障の集合の情報が、前記検査点挿入禁止情報に含まれるか否かを判断する判断ステップと、前記UO故障の集合の情報のうち、前記検査点挿入禁止情報に含まれるUO故障を除いたUO故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路からの信号を受信するフリップフロップのデータ入力端子から一番論理段数が少ない位置のUO故障に接続される信号線に検査点を挿入する第3検査点挿入ステップと、を有する。

0079

この構成により、検査点の挿入禁止箇所(ブロック)や論理回路の指定が可能となる。

0080

本発明の請求項30に記載の設計装置の設計方法は、請求項19又は28に記載の設計方法であって、前記設計装置が、さらに、前記論理回路の検査点挿入許可情報を入力する許可情報入力ステップと、前記UO故障の集合の情報が、前記検査点挿入許可情報に含まれるか否かを判断する判断ステップと、前記UO故障の集合の情報のうち、前記検査点挿入許可情報に含まれないUO故障を除いたUO故障のうち、組合せ回路に信号を送信するフリップフロップと前記組合せ回路から出力される信号を受信するフリップフロップとの間の論理経路において、前記組合せ回路からの信号を受信するフリップフロップのデータ入力端子から一番論理段数が少ない位置のUO故障に接続される信号線に検査点を挿入する第3検査点挿入ステップと、を有する。

0081

この構成により、検査点の挿入許可箇所(ブロック)や論理回路の指定が可能となる。

0082

本発明の請求項31に記載の設計装置の設計方法は、請求項18、25、26及び27のいずれか一項に記載の設計方法であって、前記設計装置が、さらに、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力ステップと、前記検査点を挿入したUC故障と前記UC故障と等価とされる未検出故障数の和を算出する第2未検出故障数和算出ステップと、前記算出された和の値を前記検査点挿入前の検出故障数に合算することで、前記検査点挿入後の故障検出率を算出する故障検出率算出ステップと、を有する。

0083

この構成により、通常、数十時間の処理時間を要するATPGを実施しなくても、検査点挿入後のおおよその故障検出率の算出が可能となる。

0084

本発明の請求項32に記載の設計装置の設計方法は、請求項19、28、29及び30のいずれか一項に記載の設計方法であって、前記設計装置が、さらに、前記検査点を挿入する前の故障検出率情報を入力する故障検出率情報入力ステップと、前記検査点を挿入したUO故障と前記UO故障と等価とされる未検出故障数の和を算出する第2未検出故障数和算出ステップと、前記算出された和の値を前記検査点挿入前の検出故障数に合算することで、前記検査点挿入後の故障検出率を算出する故障検出率算出ステップと、を有する。

0085

この構成により、通常、数十時間の処理時間を要するATPGを実施しなくても、検査点挿入後のおおよその故障検出率の算出が可能となる。

発明の効果

0086

本発明によれば、故障検出の向上に効果的な箇所に最小限の数を挿入することで、品質向上と低コストを両立できる。

図面の簡単な説明

0087

第1の実施形態におけるLSI設計装置の構成を示すブロック図
検査点を挿入した後のネットリストとして出力される論理回路の例を示す図
第1の実施形態の適用前の図2に相当する論理回路の例を示す図
検査点の構成を示す回路図
自動検査挿入処理の手順を示すフローチャート
第2の実施形態の適用前のネットリストである論理回路の例を示す図
一般的な検査点の構成を示す回路図
自動検査点挿入処理の手順を示すフローチャート
第3の実施形態の適用前のネットリストである論理回路の例を示す図
一般的な検査点の構成を示す回路図
自動検査点挿入処理の手順を示すフローチャート
(A),(B)は第4の実施形態の適用前のネットリストである論理回路の例を示す図
自動検査点挿入処理の手順を示すフローチャート
第5の実施形態における検査点を挿入した後のネットリストとして出力される論理回路の例を示す図
自動検査点挿入処理の手順を示すフローチャート
自動検査点挿入処理の手順を示すフローチャート
第7の実施形態におけるLSI設計装置の構成を示すブロック図
自動検査点挿入処理及び故障検出率計算処理の手順を示すフローチャート
第5の実施形態に適用された場合の自動検査点挿入処理及び故障検出率計算処理の手順を示すフローチャート
第6の実施形態に適用された場合の自動検査点挿入処理及び故障検出率計算処理の手順を示すフローチャート
(A),(B)は第9の実施形態の適用前のネットリストである論理回路を示す図
自動検査点挿入処理の手順を示すフローチャート
第10の実施形態における検査点を挿入した後のネットリストとして出力される論理回路の例を示す図
自動検査点挿入処理の手順を示すフローチャート
自動検査点挿入処理の手順を示すフローチャート
(A),(B)は第12の実施形態における検査点を挿入した後のネットリストとして出力される論理回路の例を示す図
自動検査点挿入処理の手順を示すフローチャート
第13の実施形態における検査点を挿入した後のネットリストとして出力される論理回路の例を示す図
自動検査点挿入処理の手順を示すフローチャート
自動検査点挿入処理の手順を示すフローチャート
自動検査点挿入処理及び故障検出率計算処理の手順を示すフローチャート
自動検査点挿入処理及び故障検出率計算処理の手順を示すフローチャート

実施例

0088

本発明に係る半導体集積回路の設計装置及び設計方法の実施形態について、図面を参照して説明する。以下説明する半導体集積回路の設計装置は、ネットリストとして出力される論理回路に検査点を自動で挿入するLSI設計装置に適用される。なお、以下説明する用語「論理回路」は、ANDやOR、NOT等といった少なくとも1つの論理ゲートを含む論理演算回路を意味する。

0089

(第1の実施形態)
図1は、第1の実施形態におけるLSI設計装置の構成を示すブロック図である。LSI設計装置50は、ATPG部51と、未検出故障リスト生成部52と、入力部53と、始点リスト生成部54と、パスリスト生成部55と、TPIリスト生成部56と、検査点挿入部57と、出力部58とを備える。

0090

ATPG部51は、対象となる論理回路のネットリストと、検出したい故障のリストを入力すると、その故障を検出するためのテストパタンを自動的に生成する。未検出故障リスト生成部52は、ATPG処理結果から、未検出故障リストを生成する。ここでは、未検出故障リストとして、AU(UC、UO)故障リストが生成される。入力部53は、検査点挿入前のネットリスト及び未検出故障リストを入力する。

0091

始点リスト生成部54は、入力されたAU(UC、UO)故障リストのうち、AU(UC、UO)故障だけを抽出してAU(UC、UO)始点リストを生成する。パスリスト生成部55は、トレースを行い、このトレース結果から、AU(UC、UO)始点から終点までの論理ゲートの接続関係をパスリストとして生成する。

0092

TPIリスト生成部56は、論理パス中の最終のAU(UC、UO)箇所までトレースを行い、そのAU(UC、UO)箇所の論理ゲートと端子をTPIリストとして生成する。検査点挿入部57は、端子に接続されている信号線に検査点を挿入する。出力部58は、検査点挿入後のネットリストを出力する。

0093

図2は、検査点を挿入した後のネットリストとして出力される論理回路の例を示す図である。図2に示す論理回路100は、複数の論理ゲートの端子が信号線で接続された論理回路であり、ブラックボックス(以下「BB」という)BLK1、組合せ回路や順序回路で構成される論理回路BLK2、非スキャン化されたフリップフロップ(以下「NFF」という)等を含む論理回路BLK3、スキャンモード設定用論理回路151、及びIO端子IO1を有する。

0094

IO端子IO1は、スキャンモード状態に設定する信号であって、かつ、論理回路BLK2へ信号を印加する外部入力端子である。

0095

論理回路BLK2を構成する論理回路は、スキャンフリップフロップ(以下「SFF」という)(1)10と、3入力の論理ゲート11と、1入力の論理ゲート12と、1入力の論理ゲート13と、本実施形態の適用後に挿入される検査点1(以下「TP1」という)14と、本実施形態の適用後に挿入される検査点2(以下「TP2」という)15と、2入力の論理ゲート16と、1入力の論理ゲート17とを有する。各論理ゲートはそれぞれ信号線で接続されている。

0096

論理回路BLK3を構成する論理回路は、1入力の論理ゲート18と、本実施形態の適用後に挿入される検査点3(以下「TP3」という)19と、NFF110と、2入力の論理ゲート111と、1入力の論理ゲート112と、SFF(2)113と、1入力の論理ゲート114と、SFF(3)115とを有する。

0097

図2各論理回路の中に記載されている、符号AU1〜AU3は、ATPGツール(ATPG部51)でAU故障と判断された論理ゲートの端子である。また、符号EQ1〜EQ20は入力側のAU故障と等価、つまりAU故障と同じであると判断された論理ゲートの端子である。なお、「AU故障」とは、該当する論理ゲートの端子の故障(0又は1にショートしたと仮定した故障)を検出するためのテストパタンを生成することができない故障のことである。

0098

図3は、第1の実施形態の適用前の図2に相当する論理回路の例を示す図である。図3に示す論理回路450は、複数の論理回路が信号線で接続された論理回路である。論理回路450は、論理回路BLK401と、組合せ回路や順序回路で構成される論理回路BLK402と、NFF等を含む論理回路BLK403と、スキャンモード設定用論理回路451と、IO端子40とを有する。

0099

IO端子40は、スキャンモード状態に設定する信号を論理回路BLK402に印加するための外部入力端子である。

0100

論理回路BLK402を構成する論理回路は、SFF(1)400、3入力の論理ゲート401、1入力の論理ゲート402、1入力の論理ゲート403、2入力の論理ゲート406、及び1入力の論理ゲート407である。これらの論理ゲートはそれぞれ信号線で接続されている。

0101

論理回路BLK403を構成する論理回路は、1入力の論理ゲート408、NFF4010、2入力の論理ゲート4011、1入力の論理ゲート4012、SFF(2)4013、1入力の論理ゲート4014、及びSFF(3)4015である。これらの論理ゲートはそれぞれ信号線で接続されている。

0102

図3の各論理ゲートの中に記載されている、符号AU1〜AU3は、ATPGツールでAU故障と判断された論理ゲートの端子である。また、符号EQ1〜EQ20は、入力側のAU故障と等価、つまりAU故障と同じであると判断された論理ゲートの端子である。

0103

まず、図3の論理回路に対するATPG処理から説明する。ATPGツール(ATPG部51)は、SFF(2)4013やSFF(3)4015等のスキャンチェーン接続されているSFF(図3では、スキャンチェーンの記載は省略されている)に対し、スキャンチェーン経由で任意の値を設定し、その設定値に応じた論理出力をSFF(1)400で取り込み、その値をスキャンチェーン経由で出力する。この出力された論理出力を外部出力端子で観測することで、SFF(2)4013やSFF(3)4015からSFF(1)400までの間の論理パス上の論理ゲートの故障検出が行われる。

0104

しかし、スキャンチェーンに接続されていないブラックボックスBLK401、NFF4010、及びATPGを実施するスキャンモードに固定されたIO端子40については、任意の値を設定することができない。このため、ブラックボックスBLK401とNFF4010から不定値が、また、IO端子40から固定値が出力される。したがって、ブラックボックスBLK401、NFF4010、IO端子40とSFF400との間の論理パスには、故障検出ができない箇所ができてしまう。

0105

ATPGツールは、ブラックボックスBLK401に接続されている論理ゲート403の入力端子をAU故障と判断し、出力端子をAU故障と等価のEQ故障と判断する。さらに、ATPGツールは、論理ゲート403の出力に接続される論理ゲート402や、その論理ゲート402が接続されている論理ゲート401の端子(LSIでは、論理ゲート401の入力ゲート)に対してもAU故障と等価のEQ故障と判断する。

0106

また、IO端子40は、スキャンモードに設定するために、値1に固定されなければならない設計の場合、値1に固定されると、例えば論理ゲート401がORゲートの場合、ORゲートの出力は値1にしかならない。このため、ATPGツールは、その出力信号が値1にショートしたような故障検出が不可能であると判断する。

0107

さらに、NFF4010は、スキャンチェーンに接続されていないので、その出力が不定となる。したがって、論理ゲート408及び論理ゲート407はAU故障又はEQ故障となる。

0108

また、SFF(2)4013とSFF(3)4015はSFFであるので、ATPGツールは、値を任意に設定して、故障検出可能なはずである。しかし、論理ゲート406がORゲートの場合、NFF4010が論理ゲート407を経由して接続されているORゲートの入力には不定な信号が印加されるため、その出力は値1にしかならず、値1にショートしている故障を検出することができない。

0109

このように、BB、NFF、固定された外部IO端子があることで、図3の例では、本来の故障検出すべき箇所のうち、半分程度しか故障検出することができないので、回路品質が大きく低下することになる。これは、LSI製造過程で、配線や論理ゲートの入力ゲートや出力箇所に発生する可能性がある、物理的な欠陥を検査するためのテストパタンを生成することができなくなることに繋がり、LSI内の該当部の検査ができないことから不良品を出荷してしまう可能性が高くなるからである。

0110

次に、図2を用いて第1の実施形態のLSI設計装置について説明する。論理回路の構成は、検査点14、検査点15及び検査点19以外、図3と同様である。

0111

LSI設計装置50は、図3のネットリストを用いてATPG処理を行い、その結果をもとに、BB、IO端子、NFFにおいて、一番論理段数の少ないAU故障箇所の信号線に対し、検査点を挿入する。そして、検査点を挿入した後の論理回路は図2に示すとおりである。

0112

ATPG処理では、図3の説明と同様、スキャンモード時に、図2の論理ゲート13の入力端子がAU故障と判断される。これは、BBから出力される値が不定なためである。ここで、論理ゲート13の入力端子が接続されている、実動作経路116に検査点を挿入する。

0113

図4は、検査点の構成を示す回路図である。検査点には、一般的に図4に示すような構成の回路が使用される。検査点14はSFF181とセレクタ182で主に構成される。なお、検査点15、19も同様の構成を有する。

0114

SFF181には、スキャンチェーンが接続され、テストデータが入力されるDT端子、データを入力するD端子、クロック端子、及び受信したデータを出力するQ端子が設けられる。SFF181では、SFF自身の故障を検出するために、D端子はQ端子に接続されている。

0115

セレクタ182には、実動作の信号経路2が接続される0端子とSFF181のQ端子が接続される1端子、及び実動作の信号経路1が接続されるY端子が設けられる。

0116

検査点14は、破線で示されており、検査点挿入前、実動作の信号経路1と信号経路2は直結されているので、実動作の信号経路に割り込むように挿入される。

0117

検査点を挿入する場合、検査点14では、図4における実動作の信号経路1を実動作経路116に接続し、図4における実動作の信号経路2を実動作経路117に接続する。スキャンモード時、検査点のセレクト信号は、スキャンモードで値1になるので、セレクタ182の1端子側を選択することで、ブラックボックス(BB)BLK1からの不定値を遮断する。

0118

この時、検査点14のSFF181には、スキャンインからATPGツールが設定した値が入力され、この値がセレクタの1端子を経由して実動作の信号経路1、つまり、実動作経路116に供給される。この検査点14の挿入により、ATPGツールは、任意の値を論理ゲート13に設定できるようになるので、論理ゲート13はAU故障ではなくなるとともに、論理ゲート12はEQ故障でなくなり、故障検出が可能な状況になる。

0119

本実施形態では、ブラックボックス(BB)BLK1に一番近いAU故障箇所に検査点を挿入することで、2つの論理ゲートの故障検出が可能となる。実際のLSIでは、論理ゲート13,12に相当する論理段数が数十段になる場合もあるので、1つの検査点で数十段分の故障検出が可能となる。したがって、このような検査点の挿入は、製品の品質向上につながり、かつ、チップ面積の点で非常に効率的である。

0120

また、IO端子IO1は、スキャンモードに設定するために、値1に固定される。AU故障と判定された論理ゲート11のAU3端子も、IO端子から一番論理段数の少ないAU故障箇所の信号線に検査点15を挿入することで、故障検出可能な状態となる。すなわち、ATPGツールが検査点15内のSFF経由で、論理ゲート11のAU3端子に対し、任意に値を設定することで、論理ゲート11は故障検出可能な状態となる。

0121

なお、このとき、スキャンモード設定用論理回路151に検査点を挿入しないのは、検査点をスキャンモード設定用論理回路151に挿入すると、ATPGツールの設定によって、ATPGモードの設定から外れてしまうことを防ぐためである。この詳細については、後述する実施形態において説明する。

0122

また、検査点19も、検査点15と同様、NFF110に一番近いAU故障箇所の論理ゲート18の信号線に挿入することで、効率的に故障検出が可能になる。これにより、論理ゲート16のEQ8端子は、ATPGツールで任意の値に設定できるようになった。したがって、論理ゲート16のEQ6端子が接続されている論理ゲート111,112,114の論理出力は、SFF113とSFF115で設定された任意の値により値を論理ゲート16の先まで伝播できるようになり、これらの故障検出が可能な状態となった。

0123

このように、検査点14,15,19の挿入により、論理ゲート11の入力値はATPGツールで任意に設定できるようになったことで、確実に全ての論理ゲートの出力値がSFF10に伝播されるようになり、その値を外部端子で観測できるようになった。

0124

また、検査点はAU故障の発生源に最も近い箇所に挿入されるので、検査点の挿入数に対し、検出が可能になった未検出故障の割合が最大となる。このため、コスト面や品質面で非常に有利である。本実施形態の検査点の挿入を用いない場合、これらのAUやEQのどこかに検査点を挿入することになり、かつ、複数の検査点を挿入する可能性もある。したがって、効率的な検査点の挿入とはならない。

0125

LSI設計装置50は、検査点挿入部57により、この検査点を挿入したネットリストを出力し、次の工程で使用する。

0126

図5は、自動検査点挿入処理の手順を示すフローチャートである。LSI設計装置50は、まず、予めネットリスト(図3参照)に対してATPG処理を行い、未検出故障リストを生成しておく(ステップS1)。ネットリストとは、LSIを構成する複数の論理ゲートとそれらを接続する信号線等で構成される。また、未検出故障リストとは、故障検出が不可能な論理ゲートとその端子群のリスト(AU故障リスト)や、故障検出に必要な値の観測が困難であるために故障検出処理を打ち切った論理ゲートとその端子群のリスト(UO故障リスト)や、故障検出に必要な論理ゲートの入力値の制御が困難であるために故障検出処理を打ち切った論理ゲートとその端子群のリスト(UC故障リスト)等である。これらのリストは、「AUインスタンス名/端子名」、「UO インスタンス名/端子名」や「UC インスタンス名/端子名」という記述の羅列である。

0127

LSI設計装置50は、ネットリストと、ステップS1で生成した未検出故障リストを入力する(ステップS2)。ここでは、未検出故障リストとして、AU故障リストを指す。

0128

LSI設計装置50は、入力されたAU故障リスト中に存在する、AU故障とそれと等価な故障(EQ故障)のうち、AU故障だけを抽出し、AU始点リストを生成する(ステップS3)。ここで、EQ故障は、故障リスト中に「EQインスタンス名/端子名」等で記載されている。

0129

LSI設計装置50は、AU始点リストを用いてパスリストを生成する(ステップS4)。このパスリストの生成では、AU始点リストに記載されている、1つのAUの論理ゲートの端子について、まず、その端子の入力方向へのトレースを行う。このトレースは、SFF、NFF、BB、IO端子(ここでは、それらを終点という言葉で表す)に到達するまで行われる。LSI設計装置50は、このトレース結果から、AU始点から終点までの論理ゲートの接続関係をパスリストとして生成する。LSI設計装置50は、AU始点リストに記載されている残りのAU全てに関しても、同様にトレースを行い、パスリストに記載する。

0130

LSI設計装置50は、AUの発生源の特定を行う(ステップS5)。まず、LSI設計装置50は、パスリスト内の1つのパスに関して、AU始点の論理ゲートの端子から、その端子の入力方向へのトレースを最初のAU発生源まで行う。ここで、AU発生源とは、NFF、BBやIO端子である。

0131

LSI設計装置50は、ステップS5でトレースした論理パスを、逆方向に、つまりAU発生源の論理ゲートの端子の出力方向にトレースする(ステップS6)。このトレースは、論理パス中の最初のAU箇所まで行われる。LSI設計装置50は、そのAU箇所の論理ゲートと端子をTPIリストとして生成する。

0132

LSI設計装置50は、ステップS5,6のトレースがパスリスト中の全てのパスで行われたか否かを判断する(ステップS7)。全てのパスでトレースが行われていない場合、LSI設計装置50は、再度、ステップS5、S6でパスリストに記載されているパスに対してトレースを行う。一方、全てのパスでトレースが行われている場合、LSI設計装置50は、TPIリストを完成させたとして、ステップS8の処理に進む。

0133

LSI設計装置50は、TPIリストに記載されているAU箇所の論理ゲートと端子に関し、端子に接続されている信号線に検査点を挿入する(ステップS8)。そして、LSI設計装置50は、検査点挿入後のネットリストを出力する(ステップS9)。この後、LSI設計装置50は、自動検査点挿入処理を終了する。

0134

ここで、本フローチャートにおける効率化の観点について説明を追加する。通常、AU故障は、LSIの規模にもよるが、数万箇所から数十万箇所と非常に多く存在する。これら全ての箇所に検査点を挿入することは、LSIのコスト面から現実的ではない。

0135

このため、検査点の挿入を最小限にし、かつ、故障検出能力を最大限に高めることが重要となる。また、AU故障箇所が多いため、検査点挿入箇所を特定するためのコンピュータ処理負荷も非常に重くなる。これら検査点挿入の効率化、及び処理の軽減を実現するための方法として、ステップS5、S6の処理について説明を追加する。

0136

まず、ステップS5の処理では、処理負荷の軽減について説明する。AU論理ゲートは、LSIの規模によって数万箇所から数十万箇所になるが、その1つ1つを入力方向にトレースすると、膨大な処理時間とメモリが必要となり、コンピュータ処理が現実的ではなくなる。

0137

このため、まず、AU論理ゲートの端子の入力方向へトレースを行う際、トレースした論理ゲートの端子には、プログラム内でフラグを立てることにする。

0138

次に、残りのパスリスト中のパスに関してトレースを行うが、その際、フラグが立っている論理ゲートの端子がAU始点の場合、そのAU始点のトレースを行わない。また、トレース過程でフラグが立っている論理ゲートの端子が出現した場合、2つの方法がある。1つは、そのフラグから入力方向のトレースを破棄し、現在のトレースを有効としてAU発生源までトレースし、AUの原因となっている論理ゲートの端子を特定する。

0139

もう1つは、既存のフラグから入力方向へのトレース結果と、既存のトレースを発見した現在のトレース結果を足し合わせることで、AU発生源を特定する。このことにより、ある論理パスに重複するAU論理ゲートの端子があった場合、重複するトレースを行わないので、処理負荷を軽減しつつ、AU発生源を特定することができる。

0140

また、ステップS6の処理では、検査点挿入の効率化について説明する。通常、論理パス中にAU箇所がある場合、その影響を受け、AU箇所に接続する出力側の後段の論理ゲートもAUとなり、それが、次の後段へと続いていく。あるAU論理ゲートからAU発生源までの論理ゲートの経路中に、複数のAU論理ゲートが存在する場合、一番、AU発生源に近いAU論理ゲートの端子に接続されている信号線に検査点を挿入し、故障を検出することで、そのAU論理ゲートの後段に存在するAU論理ゲートも故障を検出できる可能性が出てくる。

0141

このことにより、少ない検査点の挿入で、多くの未検出箇所を検出できるようになる。検査点挿入後のネットリストで、再度、ATPG処理を行ったとき、仮に前記論理経路にAU論理ゲートが残っている場合、再度、本実施形態のステップを実行することで、未検出故障を検出できるようになる。

0142

(第2の実施形態)
第2の実施形態のLSI設計装置の構成は第1の実施形態と同様であるので、その説明を省略する。

0143

図6は、第2の実施形態の適用前のネットリストである論理回路の例を示す図である。図6に示す論理回路200は、信号受信のスキャンフリップフロップ(以下「受信SFF」という)201と、2入力の論理ゲート202と、1入力の論理ゲート203と、3入力の論理ゲート204と、2入力の論理ゲート205と、2入力の論理ゲート206と、組合せ論理回路群207と、信号送信のスキャンフリップフロップ(以下「送信SFF」という)208とを有する。このように、論理回路200は、組み合わせ回路及び順序回路から構成される。また、図6には、検査点209の挿入箇所が示されている。

0144

また、UC故障は、論理ゲート206の入力端子において制御性が悪いために故障検出が打ち切られた故障(以下「UC」という)を表す。また、EQ故障は各論理ゲートの入力端子と出力端子でUC故障と等価な故障の箇所を表す。

0145

LSI設計装置50において、検査点挿入前の図6のネットリストを用いてATPG処理を実施すると、組合せ論理回路群207中の何らかの要因で論理ゲート206の入力端子の故障検出のための制御性が悪く、ATPG処理が打ち切られる。この場合、論理ゲート206の入力端子はUC故障と判断される。

0146

また、論理ゲート206の出力端子から論理ゲート202の入力端子への信号経路の各論理ゲートの入力端子と出力端子はEQ故障と判断され、故障検出ができない。このような場合、LSI設計装置50は、検査点挿入前のネットリストと、このATPG処理の際に出力される故障リストを用いて、送信SFF208の出力端子Qから最も論理段数が少ないUC故障の端子が接続されている信号線に検査点を挿入する。

0147

図7は、一般的な検査点の構成を示す回路図である。検査点209は、SFF252とセレクタ251で構成される。SFF252には、スキャンチェーンが接続され、テストデータが入力されるDT端子、実動作データが入力されるD端子、クロック端子、及び受信したデータを出力するQ端子が設けられる。

0148

なお、D端子は、実動作の信号経路2に接続され、その故障を観測する。また、セレクタ251には、実動作の信号経路2が接続される0端子、SFF252のQ端子が接続される1端子、及び実動作の信号経路1が接続するY端子が設けられる。

0149

実動作の信号経路1、2は検査点挿入前に直結されているので、検査点209を実動作の信号経路に割り込ませる。すなわち、検査点209を挿入する場合、実動作の信号経路1、2を検査点209の信号線の箇所に割り込ませるようにする。

0150

スキャンモード時、検査点209のセレクト信号はスキャンモードで値1になるので、LSI設計装置50は、セレクタ251の1端子側を選択することで、組合せ論理群7からの信号を遮断する。

0151

検査点209のSFF252には、スキャンインからATPGツールが設定する値が入力されると、この値がセレクタ251の1端子を経由して実動作の信号経路1、つまり、論理ゲート206に供給される。この検査点の挿入により、ATPGツールは、任意の値を論理ゲート206に設定できるようになるので、制御性が良くなる。したがって、UC故障自体が無くなり、論理ゲート206から論理ゲート202の等価な故障であるEQ故障も無くなる。

0152

ATPGツールが設定した値に応じた論理ゲートの出力値は、受信SFF201で取り込まれ、スキャンチェーンに出力され、外部端子で観測される。これにより、故障検出が可能になる。

0153

本実施形態のLSI設計装置によれば、送信SFF208のQ端子から論理段数が一番少ない箇所にあるUC箇所の信号線に1つの検査点209を挿入することで、8つの論理の故障検出が可能となる。したがって、製品の品質向上に繋がり、かつ、チップ面積の点で非常に効率的である。一方、本実施形態の検査点の挿入を用いない場合、これらのUC箇所やEQ箇所のどこかに検査点を挿入することになり、かつ、複数の検査点を挿入する可能性もあるので、効率的な検査点の挿入とはならない。

0154

この後、LSI設計装置50は、この検査点209を挿入したネットリストを出力し、次の工程で使用する。

0155

図8は、自動検査点挿入処理の手順を示すフローチャートである。LSI設計装置50は、まず、予めネットリスト(図6参照)に対してATPG処理を行い、未検出故障リストを生成しておく(ステップS11)。

0156

ここで、ネットリストとは、LSIを構成する複数の論理回路とそれらを接続する信号線等で構成される。また、未検出故障リストとは、故障検出が不可能な論理ゲートとその端子群のリスト(AU故障リスト)や、故障検出に必要な値の観測が困難であるために故障検出処理を打ち切った論理ゲートとその端子群のリスト(UO故障リスト)や、故障検出に必要な論理ゲートの入力値の制御が困難であるために故障検出処理を打ち切った論理ゲートとその端子群のリスト(UC故障リスト)等である。これらのリストは、「AUインスタンス名/端子名」、「UO インスタンス名/端子名」や「UC インスタンス名/端子名」という記述の羅列である。

0157

LSI設計装置50は、ネットリストと、ステップS11で生成した未検出故障リストを入力する(ステップS12)。ここでは、未検出故障リストとして、UC故障リストの場合を示す。LSI設計装置50は、入力されたUC故障リスト中に存在する、UC故障数とそれと等価な故障(EQ故障)数を合算し、その数が多い順にUC故障のみを抽出してUC始点リストを生成する(ステップS13)。ここで、EQ故障は、故障リスト中に「EQインスタンス名/端子名」等で記載されている。

0158

LSI設計装置50は、UC始点リストを用いてパスリストを生成する(ステップS14)。このパスリストの生成では、UC始点リストに記載されている、1つのUCの論理ゲートの端子について、その端子の入力方向へ送信SFF間までのトレースを行う。ここで、送信SFFは、具体的に図6の送信SFF208である。LSI設計装置50は、このトレース結果から、トレース結果をUC始点から送信SFFまでの論理ゲートの接続関係をパスリストとして生成する。LSI設計装置50は、UC始点リストに記載されている残りのUC故障全てに関しても、同様にトレースを行い、パスリストに記載する。

0159

LSI設計装置50は、パスリスト内の1つのパスに関し、送信SFF208の出力端子に論理段数が最も少ない箇所にあるUCの論理(つまり、最も送信SFFに近いUC論理)の端子をTPIリストとして抽出する(ステップS15)。

0160

LSI設計装置50は、ステップS15でトレースがパスリスト中の全てのパスで行われたか否かを判断する(ステップS16)。全てのパスでトレースが行われていない場合、LSI設計装置50は、再度、ステップS15でパスリストに記載されているパスに対してトレースを行う。一方、全てのパスでトレースが行われている場合、LSI設計装置50は、TPIリストを完成させたとして、ステップS17の処理に進む。

0161

LSI設計装置50は、TPIリストに記載されているUC箇所の論理ゲートと端子に関し、端子に接続されている信号線に検査点を挿入する(ステップS17)。そして、LSI設計装置50は、検査点挿入後のネットリストを出力する(ステップS18)。この後、LSI設計装置50は、自動検査点挿入処理を終了する。

0162

ここで、本フローチャートにおける効率化の観点について説明を追加する。ステップS15では、通常、論理パス中にUC故障がある場合、その影響を受けて、UC故障に接続される出力側の後段の論理ゲートもUC故障となり、それが、次の後段へと続いていく。これらの故障をEQ故障という。あるUC論理ゲートから送信SFFまでの論理経路中に、複数のUC論理ゲートが存在する場合、送信SFFに最も近いUC論理ゲートの端子に接続されている信号線に検査点を挿入し、故障を検出することで、そのUC論理ゲートの後段に存在するEQ故障も検出できる可能性が出てくる。

0163

また、ステップS13では、UC故障数とそれと等価なEQ故障数を合算し、その数が多い順にUC故障のみを抽出してUC始点リストを生成する。これは、前述したステップS15における効率化の説明で示したように、多くのEQ故障を従えるUC故障箇所に検査点を挿入することで、1つの検査点で多くのEQ故障が効率的に検出できるようになる。

0164

このように、ステップS13、S15を使うことで、少ない検査点の挿入で、多くの未検出箇所を検出できるようになる。検査点挿入後のネットリストで再度ATPG処理を行ったときに、仮に前記論理経路にUC論理が残っている場合、再度、本実施形態のステップ処理を実行することで、未検出故障を検出できるようになる。

0165

(第3の実施形態)
第3の実施形態のLSI設計装置の構成は第1の実施形態と同様であるので、その説明を省略する。

0166

図9は、第3の実施形態の適用前のネットリストである論理回路の例を示す図である。図9に示した論理回路300は、信号受信のスキャンフリップフロップ(以下「受信SFF」という)301と、2入力の論理ゲート302と、1入力の論理ゲート303と、3入力の論理ゲート304と、2入力の論理ゲート305と、2入力の論理ゲート306と、組合せ論理回路群307と、信号送信のスキャンフリップフロップ(以下「送信SFF」という)308とを有する。図9には、検査点309の挿入箇所が示されている。

0167

また、UO故障は、論理ゲート306の入力端子において観測性が悪いために故障検出が打ち切られた故障(以下「UO」ともいう)を表す。また、EQ故障は、各論理ゲートの入力端子と出力端子でUO故障と等価な故障を表す。

0168

LSI設計装置50において、検査点挿入前の図9のネットリストを用いてATPG処理を実施すると、組合せ論理回路群307中の何らかの要因で論理ゲート302の入力端子の故障検出のための観測性が悪く、ATPG処理が打ち切られる場合を示す。この場合、論理ゲート302の入力端子はUO故障と判断される。

0169

また、論理ゲート303の出力端子から論理ゲート302の入力端子への信号経路の各論理ゲートの入力端子と出力端子はEQ故障と判断され、故障検出ができない。このような場合、LSI設計装置50は、検査点挿入前のネットリストと、このATPG処理の際に出力される故障リストを用いて、受信SFF301の入力端子Dから最も論理段数が少ないUOの端子が接続されている信号線に検査点309を挿入する。

0170

図10は、一般的な検査点の構成を示す回路図である。検査点309は、SFF351で構成される。SFF351には、スキャンチェーンが接続され、テストデータが入力されるDT端子、実動作データが入力されるD端子、クロック端子、受信したデータをスキャンチェーンに出力するQ端子が設けられる。

0171

なお、D端子は、実動作の信号経路に接続され、その故障を観測する。検査点309は、図10の破線で囲まれた部分であり、SFF351のD端子は実動作信号経路に接続される。図9において検査点309を挿入する場合、図10の実動作の信号経路を、検査点309の信号線の箇所に直結するように挿入する。

0172

この検査点の挿入により、検査点309のSFF351が実動作の信号経路の値をD端子経由で取り込むことで、スキャンチェーン経由で観測できるようになり、UO故障は無くなる。また、論理ゲート303から論理ゲート306の等価故障のEQ故障も、この検査点309のSFF351で観測できるようになるので、無くなる。

0173

本実施形態のLSI設計装置によれば、受信SFF301のD端子から論理段数が一番少ない箇所にあるUO箇所の信号線に1つの検査点を挿入することで、7つの論理ゲートの故障検出が可能となる。したがって、製品の品質向上に繋がり、かつ、チップ面積の点で非常に効率的である。本実施形態の検査点の挿入を用いない場合、これらのUOやEQのどこかに検査点を挿入することになり、かつ、複数の検査点を挿入する可能性もあるので、効率的な検査点の挿入とはならない。

0174

そして、LSI設計装置50は、この検査点を挿入したネットリストを出力し、次の工程で使用する。

0175

図11は、自動検査点挿入処理の手順を示すフローチャートである。LSI設計装置50は、まず、予めネットリスト(図9参照)に対してATPG処理を行い、未検出故障リストを生成しておく(ステップS21)。

0176

ネットリストとは、LSIを構成する複数の論理ゲートとそれらを接続する信号線等で構成される。また、未検出故障リストとは、故障検出が不可能な論理ゲートとその端子群のリスト(AU故障リスト)や、故障検出に必要な値の観測が困難であるために故障検出処理を打ち切った論理ゲートとその端子群のリスト(UO故障リスト)や、故障検出に必要な論理ゲートの入力値の制御が困難であるために故障検出処理を打ち切った論理ゲートとその端子群のリスト(UC故障リスト)等である。これらのリストは、「AUインスタンス名/端子名」、「UO インスタンス名/端子名」や「UC インスタンス名/端子名」という記述の羅列である。

0177

LSI設計装置50は、ネットリストと、ステップS21で生成した未検出故障リストを入力する(ステップS22)。ここでは、未検出故障リストとして、UO故障リストを指す。LSI設計装置50は、入力されたUO故障リスト中に存在する、UO故障数とそれと等価な故障(EQ故障)数を合算し、その数が多い順にUO故障のみを抽出してUO始点リストを生成する(ステップS23)。ここで、EQ故障は、故障リスト中に「EQインスタンス名/端子名」等で記載されている。

0178

LSI設計装置50は、UO始点リストを用いてパスリストを生成する(ステップS24)。このパスリストの生成では、UO始点リストに記載されている、1つのUO故障の論理ゲートの端子について、その端子の入力方向へ送信SFF間までのトレースを行う。ここで、送信SFFは具体的に図9の送信SFF308であり、受信SFFは図9の受信のSFF301である。LSI設計装置50は、このトレース結果をUO始点から送信SFFまでの論理ゲートの接続関係をパスリストとして生成する。LSI設計装置50は、UO始点リストに記載されている残りのUO故障全てに関しても、同様にトレースを行い、パスリストに記載する。

0179

LSI設計装置50は、パスリスト内の1つのパスに関し、送信SFF308の出力端子に論理段数が最も多い箇所にあるUO故障の論理ゲート(つまり、最も受信SFFに近いUO故障の論理ゲート)の端子をTPIリストとして抽出する(ステップS25)。LSI設計装置50は、ステップS25でトレースがパスリスト中の全てのパスで行われたか否かを判断する(ステップS26)。全てのパスでトレースが行われていない場合、LSI設計装置50は、再度、ステップS25でパスリストに記載されているパスに対してトレースを行う。一方、全てのパスでトレースが行われている場合、LSI設計装置50は、TPIリストを完成させたとして、ステップS27の処理に進む。

0180

LSI設計装置50は、TPIリストに記載されているUO箇所の論理ゲートと端子に関し、端子に接続されている信号線に検査点309を挿入する(ステップS27)。そして、LSI設計装置50は、検査点挿入後のネットリストを出力する(ステップS28)。この後、LSI設計装置50は、自動検査点挿入処理を終了する。

0181

ここで、本フローチャートにおける効率化の観点について説明を追加する。ステップS25では、通常、論理パス中にUO故障がある場合、その影響を受けて、UO箇所に接続する入力側の前段の論理ゲートもUO故障となり、それが、次の前段へと続いていく。これらの故障をEQ故障という。

0182

あるUO故障の論理ゲートから受信SFFまでの論理経路中に、複数のUO故障の論理ゲートが存在する場合、受信SFFに最も近いUO故障の論理ゲートの端子に接続されている信号線に検査点を挿入し、故障を検出することで、そのUO故障の論理ゲートの前段に存在するEQ故障も検出できる可能性がでてくる。

0183

また、ステップS23では、UO故障数とそれと等価なEQ故障数を合算し、その数が多い順にUO故障のみを抽出してUO始点リストを生成する。これは、前述したステップS25における効率化の説明で示したように、多くのEQ故障を従えるUO故障箇所に検査点を挿入することで、1つの検査点で多くのEQ故障が効率的に検出できるようになる。

0184

このように、ステップS23、S25を使うことで、少ない検査点の挿入で、多くの未検出箇所を検出できるようになる。検査点挿入後のネットリストで再度ATPG処理を行ったときに、仮に前記論理経路にUO故障の論理ゲートが残っている場合、再度、本実施形態のステップ処理を実行することで、未検出故障を検出できるようになる。

0185

(第4の実施形態)
第4の実施形態におけるLSI設計装置の構成は第1の実施形態と同様である。第4の実施形態では、入力部53を介して、検査点に関して挿入すべき数値の情報が入力可能である。

0186

図12(A)及び図12(B)は、第4の実施形態の適用前のネットリストである論理回路の例を示す図である。図12(A)に示す論理回路500は、信号受信のスキャンフリップフロップ(以下「受信SFF」という)501と、2入力の論理ゲート502と、1入力の論理ゲート503と、3入力の論理ゲート504と、2入力の論理ゲート505と、2入力の論理ゲート506と、組合せ論理回路群507と、信号送信のスキャンフリップフロップ(以下「送信SFF」という)508とを有する。図12(A)には、検査点509の挿入箇所が示されている。

0187

第4の実施形態のLSI設計装置50は、第1の実施形態をもとに、挿入可能な検査点(制御用フリップフロップ)に制限がある場合や、少ない検査点で実施したい場合に、効果が大きい箇所から順に入れることを可能とする。さらに、LSI設計装置50は、検査点に関して挿入すべき数値の情報を入力し、複数存在するAU箇所の各々に関して、AU故障とこれと等価(EQと表記)とされる未検出故障の和を算出する。そして、LSI設計装置50は、AU故障とEQ故障の和の大きい順にAU箇所に検査点を挿入する。

0188

例えば、検査点を1個のみしか入れたくない場合、挿入すべき数値の情報を入力する際、値1と記載する。図12(A)の場合、送信SFF508と受信SFF501の間のEQ故障の数は8個である。一方、図12(B)の場合、信号送信のスキャンフリップフロップ(送信SFF)580と信号受信のスキャンフリップフロップ(受信SFF)551の間のEQ故障の数は1個である。そして、送信SFF508と受信SFF501の間のみに、検査点509が挿入される。

0189

このように、第4の実施形態のLSI検査装置によれば、検査点の数を指定可能とすることで、効果の大きな箇所に優先順位を決めて検査点を挿入可能とする設計方法を提供することができる。

0190

図13は、自動検査点挿入処理の手順を示すフローチャートである。第1の実施形態と同一のステップ処理について同一のステップ番号が付されている。第4の実施形態では、第1の実施形態と比べ、ステップS6AのTPIリスト生成条件に、あらかじめ指定した検査点の最大数を記載する条件が追加される点が異なる。その他のステップ処理は第1の実施形態と同様であるので、その説明を省略する。

0191

ステップS6Aにおいては、LSI検査装置50は、ステップS5でトレースした論理パスをAU発生源の論理ゲートの端子の出力方向へトレースし、最初の任意のインスタンスのAU故障の端子をTPIリスト集合の一要素とする。さらに、LSI検査装置50は、予め指定した検査点の最大数情報をもとに、ステップS5でトレースした論理パスをAU発生源の論理ゲートの端子の出力方向へトレースし、等価故障(EQと表記)数が多いものから順番に予め指定した検査点の最大数分のTPIリストを生成する。

0192

このように、第4の実施形態のLSI検査装置によれば、検査点挿入数の制約を満たしつつ、第1の実施形態に近い、故障検出率の向上を得ることが可能となる。

0193

(第5の実施形態)
図14は、第5の実施形態における検査点を挿入した後のネットリストとして出力される論理回路の例を示す図である。

0194

第5の実施形態では、検査点の挿入禁止箇所の情報(検査点挿入禁止情報)に基づき、挿入禁止箇所における検査点を回避し、かつ、故障検出率の向上の高い検査点を挿入する手順が加わることにより、第1の実施形態と比べ、検査点TP3の挿入箇所が異なる。

0195

検査点TP3以外、第1の実施形態と同様であるので、その説明を省略する。また、第5の実施形態の適用前の回路は、図3の回路に該当し、第1の実施形態と同様であるので、その説明を省略する。さらに、第5の実施形態における検査点の構成は、第1の実施形態と同様であるので、その説明を省略する。

0196

図14に示すように、第5の実施形態における検査点の挿入禁止箇所は、論理回路BLK3、IO端子IO1、スキャンモード設定用論理回路151、及びIO端子IO1からスキャンモード設定用論理回路151に接続される経路であるとして、説明する。なお、図14の回路構成は、検査点5020及び検査箇所5021を除き、前述した図2の回路構成と同様である。

0197

検査点(TP1)14は、挿入禁止箇所に関連しないので、第1の実施形態と同様の箇所に挿入される。また、検査点(TP2)15は、第1の実施形態、すなわち挿入禁止箇所の情報がない場合、検査箇所5021に挿入される。検査箇所5021は、スキャンモード設定用論理回路151に接続される経路上に位置するので、IO端子IO1の設定値がスキャンモード設定用論理回路151に正しく伝播せず、スキャンモードの設定が外れてATPG処理ができなくなる。

0198

スキャンモードの設定を検査点挿入前と同じ状態にしつつ、AU3故障を検出するためには、IO端子IO1、スキャンモード設定用論理回路151、及びIO端子IO1からスキャンモード設定用論理回路151に接続される経路に含まれず、かつ、IO端子IO1から一番論理段数の少ない箇所である検査点15の位置に検査点(TP2)を挿入することで、実現が可能である。

0199

すなわち、IO端子IO1、スキャンモード設定用論理回路151、及びIO端子IO1からスキャンモード設定用論理回路151に接続される経路を、挿入禁止箇所と定義付けると、挿入禁止箇所以外、かつ論理ゲート11のAU3故障から前段の検査点挿入可能箇所であり、かつ、IO端子IO1から論理段数が一番少ない箇所である検査点15に、検査点が挿入される。

0200

また、検査点(TP3)5020の挿入例は、論理回路BLK3に検査点の挿入を行わない場合の例である。

0201

第1の実施形態では、検査箇所5019に検査点が挿入される。第5の実施形態では、論理回路BLK3を挿入禁止箇所と定義付ける。LSI設計装置50は、この挿入禁止箇所以外、かつ論理ゲート11のAU故障に等価なEQ14故障から前段の検査点挿入可能箇所であり、かつNFF110から論理段数が一番少ない箇所に、検査点として検査点5020を挿入する選択を行う。これにより、故障検出率を向上するために、もっとも相応しい検査点が挿入される。

0202

また、第5の実施形態のLSI設計装置は、第4の実施形態と組み合わせて実施されることも可能である。

0203

図15は、自動検査点挿入処理の手順を示すフローチャートである。第1の実施形態と同一のステップ処理について同一のステップ番号が付されている。第5の実施形態では、第1の実施形態と比べ、ステップS6BでTPIリスト生成条件に、挿入禁止箇所の条件が追加される点が異なる。その他のステップ処理は第1の実施形態と同様であるので、その説明を省略する。

0204

第5の実施形態では、LSI設計装置50は、予め用意した検査点挿入禁止箇所インスタンス情報をもとに、ステップS5でトレースした論理パスをAU発生源の論理ゲートの端子の出力方向へトレースし、最初の検査点挿入禁止箇所インスタンス以外のインスタンスのAU故障の端子をTPIリスト集合の一要素とする(ステップS6B)。

0205

このように、第5の実施形態のLSI設計装置によれば、検査点挿入禁止箇所の制約を満たしつつ、できる限り第1の実施形態に近い故障検出率の向上を図ることが可能となる。なお、第5の実施形態は、前述したように、第4の実施形態と組み合わせて実施されることが可能である。

0206

(第6の実施形態)
第6の実施形態における検査点を挿入した後のネットリストとして出力される論理回路は第5の実施形態と同様である。第6の実施形態では、検査点の挿入許可箇所の情報(検査点挿入許可情報)に基づき、挿入許可箇所かつ故障検出率の向上の高い検査点を挿入する手順が加わることにより、第1の実施形態と比べ、検査点TP3の挿入箇所が異なる。

0207

検査点TP3以外、第1の実施形態と同様であるので、その説明を省略する。また、第6の実施形態の適用前の回路は、図3の回路に該当し、第1の実施形態と同様であるので、その説明を省略する。さらに、第6の実施形態における検査点の構成は、第1の実施形態と同様であるので、その説明を省略する。

0208

第6の実施形態における検査点の挿入許可箇所は、論理回路BLK2として説明する。図14の回路構成は、検査点14、検査点15、検査箇所5019、検査箇所5021の他、図2の回路構成と同様である。

0209

検査点(TP1)14は、挿入許可箇所にあるので、第1の実施形態と同様の箇所に挿入される。検査点(TP2)15は、第1の実施形態、すなわち挿入許可箇所の情報がない場合、検査箇所5021に挿入される。この検査箇所5021は、スキャンモード設定用論理回路151に接続される経路上に位置するので、IO端子IO1の設定値がスキャンモード設定用論理回路151に正しく伝播せず、スキャンモードの設定が外れてATPG処理ができなくなる。

0210

スキャンモードの設定を検査点挿入前と同じ状態にしつつ、論理ゲート11のAU3故障を検出するためには、IO端子IO1、スキャンモード設定用論理回路151、IO端子IO1からスキャンモード設定用論理回路151に接続される経路に含まれない箇所、かつIO端子IO1から一番論理段数の少ない箇所である検査点15の位置に検査点(TP2)を挿入することで、実現が可能である。

0211

すなわち、IO端子IO1、スキャンモード設定用論理回路151、IO端子IO1からスキャンモード設定用論理回路151に接続される経路を含まない、論理回路BLK2を挿入許可箇所と定義付ける。これにより、挿入許可箇所、かつ論理ゲート11のAU3故障から前段の検査点挿入可能箇所、かつIO端子IO1から論理段数が一番少ない箇所である検査点15に検査点が挿入される。

0212

検査点(TP3)の挿入例は、論理回路BLK3に検査点挿入を行わない場合の例である。第1の実施形態では、検査箇所5019に検査点19が挿入される。これに対し、第6の実施形態では、挿入許可箇所を論理回路BLK2と定義付け、挿入許可箇所、かつ論理ゲート11のAU故障に等価なEQ14故障から前段の検査点挿入可能箇所、かつNFF110から論理段数が一番少ない箇所である検査箇所5020を挿入する検査点として選択する。これにより、故障検出率を向上するために、もっとも相応しい検査点が挿入される。また、第6の実施形態のLSI設計装置は、第4の実施形態と組み合わせて実施されることも可能である。

0213

図16は、自動検査点挿入処理の手順を示すフローチャートである。第1の実施形態と同一のステップ処理について同一のステップ番号が付されている。第6の実施形態では、第1の実施形態と比べ、ステップS6CでTPIリスト生成条件に、挿入許可箇所の条件が追加される点が異なる。その他のステップ処理は第1の実施形態と同様であるので、その説明を省略する。

0214

第6の実施形態では、LSI検査装置50は、予め用意した検査点挿入許可箇所のインスタンス情報をもとに、ステップS5でトレースした論理パスをAU発生源の論理ゲートの端子の出力方向へトレースし、最初の検査点挿入許可箇所のインスタンスのAU故障の端子をTPIリスト集合の一要素とする(ステップS6C)。

0215

このように、第6の実施形態によれば、検査点挿入許可箇所の制約を満たしつつ、できる限り第1の実施形態に近い故障検出率の向上を図ることが可能となる。なお、第6の実施形態は、前述したように、第4の実施形態と組み合わせて実施されることが可能である。

0216

(第7の実施形態)
第7の実施形態のLSI設計装置は、第1、第4、第5、第6の実施形態に対して適用可能であり、挿入する検査点の箇所を抽出した時点で、検査点を挿入した後の故障検出率を仮想的に計算する。この故障検出率算出方法は、検査点挿入前の回路構造によって、計算値に幅が生じる。本実施形態では、検査点挿入による故障検出率の向上の効果が最小となる場合を示す。

0217

なお、第7の実施形態における故障検出率を算出する方法は、第1、第4、第5、第6の実施形態の差分に依存しないので、代表して第1の実施形態において故障検出率を算出する場合を示し、第4、第5、第6の実施形態については、その説明を省略する。

0218

図17は、第7の実施形態におけるLSI設計装置の構成を示すブロック図である。図17に示すLSI設計装置50は、第1の実施形態と同様に、ATPG部51と、未検出故障リスト生成部52と、入力部53と、始点リスト生成部54と、パスリスト生成部55と、TPIリスト生成部56と、検査点挿入部57と、出力部58とを備え、さらに、故障検出率計算部59を備える。故障検出率計算部59は、つぎのような方法で故障検出率を算出する。

0219

一般に、故障検出率は、式(1)、(2)で示される。
TC(x)=(ΣDT(x))/(FU(x)−ΣRE(x)) …(1)
FC(x)=(ΣDT(x))/(FU(x)) …(2)

TC(x):回路xのTest Coverage
FC(x):回路xのFault Coverage
ΣDT(x):回路xの検出故障の総和
FU(x):回路xの全故障数
ΣRE(x):回路xの冗長故障の総和

0220

第1の実施形態における検査点挿入前の故障検出率が式(3)、(4)で表されると仮定し、検査点挿入後の故障検出率を式(5)、(6)で定義する。
TC(pre)=(ΣDT(pre))/(FU(pre)−ΣRE(pre)) …(3)
FC(pre)=(ΣDT(pre))/(FU(pre)) …(4)

TC(pre):検査点挿入前のTest Coverage
FC(pre):検査点挿入前のFault Coverage
ΣDT(pre):検査点挿入前の検出故障の総和
FU(pre):検査点挿入前の全故障数
ΣRE(pre):検査点挿入前の冗長故障の総和

TC(post)=(ΣDT(post))/(FU(post)−ΣRE(post)) …(5)
FC(post)=(ΣDT(post))/(FU(post)) …(6)

TC(post):検査点挿入後のTest Coverage
FC(post):検査点挿入後のFault Coverage
ΣDT(post):検査点挿入後の検出故障の総和
FU(post):検査点挿入後の全故障数
ΣRE(post):検査点挿入後の冗長故障の総和

0221

第1の実施形態の回路図(図2参照)において、検査点14、検査点15、検査点19を検査点として挿入した後、最低限向上する故障検出率を算出する方法について説明する。

0222

第1の実施形態において、検査点19を挿入することで、最低限、未検出AU故障から検出故障になると想定できる故障は、AU2、EQ16、EQ4、EQ5、EQ7、EQ8、EQ14、EQ15の各故障である。続いて、検査点14を挿入することで、最低限、未検出AU故障から検出故障になると想定できる故障は、AU1、EQ1、EQ2、EQ3、EQ12、EQ15の各故障である。更に、検査点15を挿入することで、最低限、未検出AU故障から検出故障になると想定できる故障は、AU3、EQ15の各故障である。

0223

これらのことを踏まえると、検査点14、検査点15、検査点19を挿入した場合、検出故障数ΣDT(post)は、式(7)で表記できる。

0224

ΣDT(post)=ΣDT(pre)+(AU2+EQ16+EQ4+EQ5+EQ7+EQ8+EQ14+EQ15+AU1+EQ1+EQ2+EQ3+EQ12+AU3) …(7)

0225

式(7)を一般化すると、式(8)となる。
ΣDT(post)=ΣDT(pre)+Σi=0→nAUMIN(i) …(8)

AUMIN(i):検査点iを挿入することにより、最低限DT故障になるAU故障数
n:挿入する検査点の個数

0226

次に、検査点挿入後の全故障数FU(post)は、検査点挿入前の全故障数FU(pre)に対し、挿入する検査点に存在する故障数分増加する。しかし、一般的に、検査点挿入前の全故障数FU(pre)は、挿入する検査点の個数と比較して十分に大きい場合、式(9)で表される。
FU(post)=FU(pre)+Σi=0→nTP(i)
≒FU(pre)(if FU(pre)>>Σi=0→nTP(i)) …(9)

TP(i):検査点iの故障数
n:挿入する検査点の個数

0227

更に、一般に、冗長故障数は検査点挿入操作に依存して変化しないので、検査点挿入後の冗長故障数ΣRE(post)は、式(10)で表される。
ΣRE(post)=ΣRE(pre) …(10)

0228

最後に、前述した式(8)、(9)、(10)を、検査点挿入後の故障検出率の式(5)、(6)に代入すると、式(11)、(12)が導き出せる。
TC(post)=(ΣDT(pre)+Σi=0→nAUMIN(i))/(FU(pre)−ΣRE(pre)) …(11)
FC(post)=(ΣDT(pre)+Σi=0→nAUMIN(i))/(FU(pre)) …(12)

TC(post):検査点挿入後のTest Coverage
FC(post):検査点挿入後のFault Coverage
ΣDT(pre):検査点挿入前の検出故障の総和
FU(pre):検査点挿入前の全故障数
ΣRE(pre):検査点挿入前の冗長故障の総和
AUMIN(i):検査点iを挿入することにより、最低限DT故障になるAU故障数
n:挿入する検査点の個数

0229

式(11)、(12)によると、検査点iを挿入して最低限検出故障になるAU故障数を算出することにより、検査点挿入前のATPG結果より得られる検査点挿入前の検出故障の総和ΣDT(pre)と、検査点挿入前の全故障数FU(pre)と、検査点挿入前の冗長故障の総和ΣRE(pre)とから、検査点を挿入した後の故障検出率を仮想的に得ることが可能となる。

0230

図18は、自動検査点挿入処理及び故障検出率計算処理の手順を示すフローチャートである。このフローチャートでは、第1の実施形態の図5に示すフローチャートに比べ、検査点を挿入した後の仮想的な故障検出率を計算するステップS10、S11の処理が追加される点が異なる。その他のステップS1〜S9の処理は第1の実施形態と同様であるので、その説明を省略する。また、本実施形態では、第1、第4、第5、第6の実施形態の差分に依存しないので、代表して、第1の実施形態について説明し、第4、第5、第6の実施形態についての説明は省略する。

0231

LSI設計装置50は、ステップS7で得られる検査点に対応した、ステップS5で得られるAUインスタンスの入力端子を入力側にトレースして得られるパスリストから、式(11)で示されるAUMIN(i)を検査点挿入後に故障検出可能となる故障数として、ステップS1の入力となる検査点を挿入する前の検出故障数に加えることで、仮想的に検査点を挿入した後の故障検出率を算出する(ステップS10)。そして、LSI設計装置50は、検査点挿入後の故障検出率の見積もり結果を出力し(ステップS11)、本処理を終了する。

0232

このように、第7の実施形態のLSI設計装置によれば、検査点を挿入する前に検査点挿入による故障検出率の向上・効果を見積もることが可能となる。

0233

なお、前述したように、図18を用いて第1の実施形態における場合を示したが、第5、第6の実施形態においても同様である。図19は、第5の実施形態に適用された場合の自動検査点挿入処理及び故障検出率計算処理の手順を示すフローチャートである。図20は、第6の実施形態に適用された場合の自動検査点挿入処理及び故障検出率計算処理の手順を示すフローチャートである。

0234

また、第4の実施形態は、第1の実施形態と第5の実施形態と第6の実施形態のそれぞれと同時に実施することが可能である。

0235

(第8の実施形態)
第8の実施形態のLSI設計装置は、第1、第4、第5、第6の実施形態に対して適用可能であり、挿入する検査点の箇所を抽出した時点で、検査点を挿入した後の故障検出率を仮想的に計算する。この故障検出率算出方法は、検査点挿入前の回路構造によって、計算値に幅が生じる。本実施形態では、検査点挿入による故障検出率の向上の効果が最大となる場合を示す。

0236

なお、第8の実施形態における故障検出率を算出する方法は、第1、第4、第5、第6の実施形態の差分に依存しないので、代表して第1の実施形態において故障検出率を算出する場合を示し、第4、第5、第6の実施形態については、その説明を省略する。

0237

第8の実施形態におけるLSI設計装置の構成は、第7の実施形態と同様、図17に示したとおりである。

0238

第8の実施形態では、第7の実施形態と比べ、式(7)、(8)で示される検査点を挿入した後の検出故障数ΣDT(post)の抽出方法のみが異なるので、ΣDT(post)の抽出方法と関連する内容以外の説明を省略する。

0239

第1の実施形態における図2の回路図において、検査点14、検査点15、検査点19を検査点として挿入した後、最大限向上する故障検出率を算出する方法について説明する。

0240

検査点19を挿入することで、最大限未検出AU故障から検出故障になると想定できる故障は、AU2、EQ16、EQ4、EQ5、EQ7、EQ8、EQ14、EQ15に加え、EQ20、EQ18、EQ10、EQ19、EQ17、EQ11、EQ9、EQ6の各故障である。続いて、検査点14を挿入することで、最低限未検出AUから検出故障になると想定できる故障は、第7の実施形態と同様、AU1、EQ1、EQ2、EQ3、EQ12、EQ15の各故障である。更に、検査点15を挿入することで、最低限未検出AUから検出故障になると想定できる故障は、第7の実施形態と同様、AU3、EQ15の各故障である。

0241

これらのことを踏まえると、検査点14、検査点15、検査点19を挿入した場合の検出故障数ΣDT(post)は、式(13)で表記できる。

0242

ΣDT(post)=ΣDT(pre)+(AU2+EQ16+EQ4+EQ5+EQ7+EQ8+EQ14+EQ15+EQ20+EQ18+EQ10+EQ19+EQ17+EQ11+EQ9+EQ6+AU1+EQ1+EQ2+EQ3+EQ12+AU3) …(13)

0243

式(13)は、一般化すると、式(14)となる。
ΣDT(post)=ΣDT(pre)+Σi=0→nAUMAX(i) …(14)
AUMAX(i):検査点iを挿入することにより、最大限DT故障になるAU故障数
n:挿入する検査点の個数

0244

式(14)、(12)、(13)を、検査点挿入後の故障検出率の式(5)、(6)に代入すると、式(15)、(16)を導き出すことができる。
TC(post)=(ΣDT(pre)+Σi=0→nAUMAX(i))/(FU(pre)−ΣRE(pre)) …(15)
FC(post)=(ΣDT(pre)+Σi=0→nAUMAX(i))/(FU(pre)) …(16)

TC(post):検査点挿入後のTest Coverage
FC(post):検査点挿入後のFault Coverage
ΣDT(pre):検査点挿入前の検出故障の総和
FU(pre):検査点挿入前の全故障数
ΣRE(pre):検査点挿入前の冗長故障の総和
AUMAX(i):検査点iを挿入することにより、最大限DT故障になるAU故障数
n:挿入する検査点の個数

0245

式(15)、(16)によると、検査点iを挿入して最大限検出故障になるAU故障数を算出することにより、検査点挿入前のATPG結果より得られる検査点挿入前の検出故障の総和ΣDT(pre)と検査点挿入前の全故障数FU(pre)と検査点挿入前の冗長故障の総和ΣRE(pre)とから、検査点を挿入した後の故障検出率を仮想的に得ることが可能となる。

0246

第7の実施形態と同様、図18のフローチャートにおいて、検査点を挿入した後の仮想的な故障検出率を計算する。

0247

LSI設計装置50は、ステップS7で得られる検査点に対応した、ステップS5で得られるAUインスタンスの入力端子を入力側にトレースして得られるパスリストから、式(15)で示されるAUMIN(i)を検査点挿入後に故障検出可能となる故障数として、ステップS1の入力となる検査点を挿入する前の検出故障数に加えることで、仮想的に検査点を挿入した後の故障検出率を算出する(ステップS10)。そして、LSI設計装置50は、検査点挿入後の故障検出率の見積もり結果を出力し(ステップS11)、本処理を終了する。

0248

このように、第8の実施形態のLSI設計装置によれば、第7の実施形態と同様、検査点を挿入する前に検査点挿入による故障検出率の向上・効果を見積もることが可能となる。

0249

(第9の実施形態)
第9の実施形態におけるLSI設計装置の構成は第1の実施形態と同様である。第9の実施形態では、入力部53を介して、検査点に関して挿入すべき数値の情報が入力可能である。

0250

図21(A)及び図21(B)は、第9の実施形態の適用前のネットリストである論理回路を示す図である。図21(A)に示す論理回路600は、信号受信のスキャンフリップフロップ(以下「受信SFF」という)601と、2入力の論理ゲート602と、1入力の論理ゲート603と、3入力の論理ゲート604と、2入力の論理ゲート605と、2入力の論理ゲート606と、組合せ論理回路群607と、信号送信のスキャンフリップフロップ(以下「送信SFF」という)608とを有する。図21(A)には、検査点609の挿入箇所が示されている。

0251

第9の実施形態のLSI設計装置50は、第1の実施形態をもとに、挿入可能な検査点(制御用フリップフロップ)に制限がある場合や、少ない検査点で実施したい場合に、効果が大きい箇所から順に入れることを可能とする。さらに、LSI設計装置50は、検査点に関して挿入すべき数値の情報を入力し、複数存在するUC箇所の各々に関して、UC故障とこのUC故障と等価(EQと表記)とされる未検出故障の和を算出する。そして、LSI設計装置50は、UC故障とEQ故障の和の大きい順にUC箇所に検査点を挿入する。

0252

例えば、検査点を1個のみしか入れたくない場合、挿入すべき数値の情報として、値1を入力すると記載する。図21(A)に示すように、送信SFF608と信号受信のSFF601の間のEQ故障の数は8個である。一方、図21(B)に示すように、信号送信のスキャンフリップフロップ(送信SFF)680と信号受信のスキャンフリップフロップ(受信SFF)651の間のEQ故障の数は1個である。したがって、送信SFF680と受信SFF651の間のみに、検査点609が挿入される。

0253

このように、検査点の数を指定可能とすることで、効果の大きな箇所に優先順位を決めて検査点を挿入可能とする設計方法を提供することができる。

0254

図22は、自動検査点挿入処理の手順を示すフローチャートである。第9の実施形態は、第2の実施形態と比べ、ステップS15Aで、TPIリスト生成条件に、あらかじめ指定した検査点の最大数を記載する条件が追加される点が異なる。その他、ステップS11〜S14、S16〜S18の処理は、第2の実施形態と同様であるので、その説明を省略する。

0255

第9の実施形態において、LSI設計装置50は、ステップS14でトレースした論理パスをUC故障発生源の論理ゲートの端子の出力方向へトレースし、最初の任意のインスタンスのUC故障の端子をTPIリスト集合の一要素とする。第9の実施形態では、予め指定した検査点の最大数情報をもとに、ステップS14でトレースした論理パスをUC故障発生源の論理の端子の出力方向へトレースし、等価故障(EQと表記)数が多いものから順番に予め指定した検査点の最大数分のTPIリストを生成する(ステップS15A)。

0256

このように、第9の実施形態のLSI設計装置によれば、検査点挿入数の制約を満たしつつ、最大限第2の実施形態に近い故障検出率の向上効果を得ることが可能となる。

0257

(第10の実施形態)
図23は、第10の実施形態における検査点を挿入した後のネットリストとして出力される論理回路の例を示す図である。

0258

第10の実施形態では、検査点の挿入禁止箇所の情報に基づき、挿入禁止箇所における検査点を回避し、かつ、故障検出率の向上の高い検査点を挿入する手順が加わることにより、第9の実施形態と比べ、検査点の挿入箇所が異なる。また、LSI検査装置は、第1の実施形態と同様であるので、その説明を省略する。検査点以外、第1の実施形態と同様であるので、その説明を省略する。また、第10の実施形態の適用前の回路は、図6の回路に該当し、前記2の実施形態と同様である。

0259

図23では、検査点710の箇所に検査点が挿入される点が異なる。図23における検査点710、論理回路BLK10002、論理回路BLK10003以外の説明は、第1、第2の実施形態と同様のため省略する。また、第10の実施形態における検査点は、第2の実施形態と同様であるので、その説明を省略する。

0260

第10の実施形態において、論理回路BLK10002は、検査点挿入を行うことができない回路、論理回路BLK10001は検査点挿入を行うことが可能な回路として、これ以降、説明する。

0261

図23において、検査点709と検査点710に何も存在しない検査点挿入前の図23の回路を用いたATPG処理結果として、論理ゲート706が入力端子がUC故障と判断される。また、論理ゲート706の出力端子から論理ゲート702の入力端子への信号経路の各論理の入力端子と出力端子は、EQ故障と判断される。

0262

第2の実施形態のように、検査点の挿入禁止箇所の情報がない場合、図23の論理回路BLK10002に含まれる検査点709に図7の検査点が挿入される。第10の実施形態では、論理回路BLK10002への検査点挿入を回避するために、挿入禁止箇所として、論理回路BLK10002を定義付ける。

0263

したがって、挿入禁止箇所ではない箇所、かつ、UC故障の前段にある信号送信のFFのQ端子から論理段数が一番少ない箇所にあるUC箇所に対する検査点710に、検査点を挿入する操作により、検査点の挿入が実現する。なお、本実施形態は、第9の実施形態と同時に実施することも可能である。

0264

図24は、自動検査点挿入処理の手順を示すフローチャートである。第10の実施形態では、第2の実施形態に対して、ステップS15BのTPIリスト生成条件に、挿入禁止箇所の条件が追加される点が異なる。ステップS11〜S14、S16〜S18の処理は、第2の実施形態と同様であるので、その説明を省略する。

0265

第10の実施形態では、LSI設計装置50は、予め用意した検査点挿入禁止箇所インスタンス情報をもとに、信号送信SFFの出力端子に論理段数が最も少ない箇所に存在する検査点挿入禁止箇所インスタンス以外のインスタンスのUC故障の端子をTPIリストとして集合の一要素とする(ステップS15B)。

0266

このように、第10の実施形態のLSI設計装置によれば、検査点挿入禁止箇所の制約を満たしつつ、最大限、第2の実施形態に近い故障検出率の向上効果を得ることが可能となる。なお、第10の実施形態は第9の実施形態と組み合わせて実施することも可能である。

0267

(第11の実施形態)
第11の実施形態における検査点を挿入した後のネットリストとして出力される論理回路の例は、第10の実施形態と同様である。第11の実施形態では、第2の実施形態と比べ、検査点の挿入許可箇所の情報に基づき、挿入許可箇所のみに極力、故障検出率の向上効果の高い検査点を挿入する手順が加わることにより、図23の検査箇所に検査点710が挿入される点が異なる。

0268

検査点710、論理回路BLK10002、論理回路BLK10001以外の説明は、第1、第2の実施形態と同様であるので、その説明を省略する。また、第11の実施形態における検査点は、第2の実施形態と同様であるので、その説明を省略する。第11の実施形態では、論理回路BLK10002は検査点挿入を行うことができない回路、論理回路BLK10001は検査点挿入が行うことが可能な回路として、これ以降、説明する。

0269

図23において、検査点709と検査点710に、何も存在しない検査点挿入前の図23の回路を用いたATPG処理結果として、論理ゲート706の入力端子がUC故障と判断される。また、論理ゲート706の出力端子から論理ゲート702の入力端子への信号経路の各論理ゲートの入力端子と出力端子はEQ故障と判断される。

0270

第2の実施形態では、検査点の挿入禁止箇所の情報がない場合、図23のブラックボックスBLK10002に含まれる検査点709の箇所に図42の検査点が挿入される。第11の実施形態では、論理回路BLK10002への検査点挿入を回避するために、挿入許可箇所として、論理回路BLK10001を定義付けると、挿入許可箇所、かつ、UC故障の前段にある信号送信のFFのQ端子から論理段数が一番少ない箇所にある検査点710の箇所に検査点を挿入する操作により、検査点挿入が実現する。なお、第11の実施形態は、第9の実施形態と同時に実施することも可能である。

0271

図25は、自動検査点挿入処理の手順を示すフローチャートである。第11の実施形態は、第2の実施形態と比べ、ステップS15CのTPIリスト生成条件に、挿入禁止許可の条件が追加される点が異なる。その他のステップS11〜S14、ステップS16〜S18は第2の実施形態と同様であるので、その説明を省略する。

0272

第11の実施形態では、LSI設計装置50は、予め用意した検査点挿入許可箇所インスタンス情報をもとに、信号送信SFFの出力端子に論理段数が最も少ない箇所に存在する検査点挿入許可インスタンスのUC故障の端子をTPIリストとして集合の一要素とする(ステップS15C)。

0273

このように、第11の実施形態のLSI設計装置によれば、検査点挿入許可箇所の制約を満たしつつ、最大限、第2の実施形態に近い故障検出率の向上効果を得ることが可能となる。なお、第11の実施形態は、第9の実施形態と組み合わせて実施することも可能である。

0274

(第12の実施形態)
図26(A)及び図26(B)は、第12の実施形態における検査点を挿入した後のネットリストとして出力される論理回路の例を示す図である。LSI検査装置は、第1の実施形態と同様であるので、その説明を省略する。

0275

第12の実施形態のLSI設計装置は、第3の実施形態をもとに、挿入可能な検査点(観測用フリップフロップ)に制限がある場合や少ない検査点で実施したい場合、効果が大きい箇所から順に入れることを可能とする。LSI設計装置は、検査点に関して挿入すべき数値の情報を入力し、複数存在するUO箇所の各々に関し、UO故障とこのUO故障と等価(EQと表記)とされる未検出故障の和を算出し、このUO故障とEQ故障の和の大きい順にUO箇所に検査点を挿入する。

0276

例えば、検査点を1個のみしか入れたくない場合、LSI設計装置50は、挿入すべき数値の情報として値1を入力する。図26(A)に示すように、信号送信のスキャンフリップフロップ(以下「送信SFF」という)808と信号受信のスキャンフリップフロップ(以下「受信SFF」という)801の間のEQ故障の数は8個である。一方、図26(B)に示すように、信号送信のスキャンフリップフロップ(送信SFF)858と信号受信のスキャンフリップフロップ(受信SFF)851の間のEQ故障の数は1個である。したがって、送信SFF808と受信SFF801の間のみに、検査点809が挿入される。

0277

このように、第12の実施形態のLSI設計装置によれば、検査点の数を指定可能とすることで、効果の大きな箇所に優先順位を決めて検査点を挿入可能とする設計方法を提供することができる。

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