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技術 セレクタ回路、プロセッサシステム

出願人 富士通株式会社
発明者 田中智浩
出願日 2010年10月25日 (10年1ヶ月経過) 出願番号 2010-238521
公開日 2012年5月17日 (8年7ヶ月経過) 公開番号 2012-094973
状態 特許登録済
技術分野 電子的スイッチ1 論理回路II
主要キーワード Nチャネル 抑止制御 所定ノード データフリップフロップ 固定レベル 常時オフ 各選択回路 放電用トランジスタ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2012年5月17日)のものです。
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図面 (17)

課題

本実施例におけるセレクタ回路は、所定ノードに対する充電放電により入力信号選択動作を行う前段選択回路において余計な消費電流が生じるのを防止し、回路消費電力を低減することを目的とする。

解決手段

本実施例におけるセレクタ回路は、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択して第1出力信号を出力する複数の第1選択回路と、第2選択制御信号に基づいて複数の第1出力信号のうちの1つを選択して出力する第2選択回路を含み、第1選択回路の各々が、第1期間に第1ノードと第1電源電気的に接続して第1ノードを充電する充電回路と、第1ノードと第2電源の間に設けられ、第1期間の後に続く第2期間に第1選択制御信号、複数の入力信号及び第2選択制御信号に基づいて、第1ノードと第2電源を電気的に接続して、充電された第1ノードを放電させる否かを制御する放電制御回路を含むことを特徴とする。

概要

背景

現在、多くの集積回路において、複数の入力信号の中から1つの信号を選択する機能を実現するために、セレクタ回路が広く使用されている。

図1はセレクタ回路の一例を示す図である。図1において、太線で示した信号線複数本の信号線で構成されていることを表す。他の図においても同様である。

図1に示したセレクタ回路100は、前段選択回路101〜104、後段の選択回路105、及び放電トランジスタ106を含み、16個の入力信号IN1〜16の中から1つの信号を選択して、出力信号UTとして出力する。

選択回路101〜104はそれぞれ16個の入力信号IN1〜16のうちの対応する4つの入力信号を受けとる。また、選択回路101〜104は共通の選択制御信号SEL_L1〜4及びタイミング制御信号P/Eを受けとる。選択回路101〜104はそれぞれ、選択制御信号SEL_L1〜4に基づいて、受けとった4つの入力信号の中から1つの信号を選択して出力する。

選択回路105は選択回路101〜104の4つの出力信号OUT1〜4を受けとり、選択制御信号SEL_H1〜4を受けとる。選択回路105は、選択制御信号SEL_H1〜4に基づいて、受けとった4つの出力信号OUT1〜4の中から1つの信号を選択して、出力信号OUTとして出力する。

ここで、選択回路101〜104の回路動作について、図2に示したタイミングチャートに従って説明する。

尚、本明細書及び図面では、回路伝搬するデジタル信号のレベルのうち高い方をH又は1で表し、低い方をL又は0で表すこととする。Hレベルと“1”は同じ意味であり、Lレベルと“0”は同じ意味である。

また、このチャートにおいて、例えば、SEL_H1,2,3,4という表記は4つの信号SEL_H1〜4のセットを表し、その信号のセットに対する“1000”という表記は、SEL_H1が“1”(Hレベル)であり、SEL_H2が“0”(Lレベル)であり、SEL_H3が“0”(Lレベル)であり、SEL_H4が“0”(Lレベル)であることを表す。他の信号においても同様である。また、他の図においても同様である。

図2に示した例では、選択制御信号SEL_H1が“1”(Hレベル)に設定され、残りのSEL_H2〜4が“0”(Lレベル)に設定されている。これにより、選択回路101の出力信号OUT1が選択回路105で選択され、出力信号OUTとして出力される。

まず、時刻t1において、タイミング制御信号P/EがLレベルに設定され、プリチャージ期間PCが始まる。プリチャージ期間PCでは、選択回路101において、充電回路107のプリチャージ用トランジスタオンする。それによって、電源DDノードN101が電気的に接続され、ノードN101がHレベルに充電される。ノードN101のHレベルは出力回路108のラッチ機能により保持される。このとき、放電トランジスタ106はオフするため、ノードN101と接地GNDは電気的に切り離されている。

次に、時刻t2において、タイミング制御信号P/EがHレベルに設定され、評価期間EVが始まる。評価期間EVでは、充電回路107のプリチャージ用トランジスタがオフする。それによって、選択回路101において、ノードN101が電源VDDから切り離される。このとき、放電トランジスタ106はオンする。ノードN101とトランジスタ106の間には、ノードN101を放電するか否かを制御する放電制御回路110が設けられており、放電トランジスタ106を介してノードN101と接地GNDを電気的に接続する否かを制御する。

図2に示した例では、選択制御信号SEL_L1が“1”に設定され、残りのSEL_L2〜4が“0”に設定されている。この場合、放電制御回路110において、選択制御信号SEL_L1がゲートに入力されるトランジスタだけがオンし、残りの3つの選択制御信号SEL_L2〜4がゲートに入力されるトランジスタはオフする。それによって、選択制御信号SEL_L1に対応する入力信号IN1が選択される。

このとき、入力信号IN1は“1”(Hレベル)を示すため、放電制御回路110において、入力信号IN1がゲートに入力されるトランジスタはオンする。これによって、ノードN101と接地GNDは電気的に接続されるため、ノードN101は、放電制御回路110及び放電用トランジスタ106を介して、Lレベルに放電される。

出力回路108はノードN101のLレベルをインバータ109で反転させてHレベルの信号を出力信号OUT1として出力する。すなわち、選択回路101では、入力信号IN1のHレベル(“1”)と同一のレベルを有する出力信号OUT1が出力される。

選択回路105は選択回路101の出力信号OUT1を選択する。選択回路105はHレベルの出力信号OUT1を受けて、Hレベルの出力信号OUTを出力する。

尚、信号線をHレベルに充電にした後で、入力信号のレベルに基づいてその信号線を放電するか否かを決定することにより、所望のレベルの信号を出力する技術が知られている。

概要

本実施例におけるセレクタ回路は、所定ノードに対する充電と放電により入力信号の選択動作を行う前段の選択回路において余計な消費電流が生じるのを防止し、回路の消費電力を低減することを目的とする。本実施例におけるセレクタ回路は、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択して第1出力信号を出力する複数の第1選択回路と、第2選択制御信号に基づいて複数の第1出力信号のうちの1つを選択して出力する第2選択回路を含み、第1選択回路の各々が、第1期間に第1ノードと第1電源を電気的に接続して第1ノードを充電する充電回路と、第1ノードと第2電源の間に設けられ、第1期間の後に続く第2期間に第1選択制御信号、複数の入力信号及び第2選択制御信号に基づいて、第1ノードと第2電源を電気的に接続して、充電された第1ノードを放電させる否かを制御する放電制御回路を含むことを特徴とする。

目的

従って、本実施例の一側面におけるセレクタ回路は、所定のノードに対する充電と放電により入力信号の選択を行う前段の選択回路において余計な消費電流が生じるのを防止し、回路の消費電力を低減することを目的とする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路とを有するセレクタ回路であって、前記複数の第1選択回路の各々は、充放電が可能な第1ノードと、第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源を電気的に接続して前記充電された第1ノードを放電させるか否かを制御する放電制御回路と、前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路とを有することを特徴とするセレクタ回路。

請求項2

前記複数の第1選択回路の1つに含まれる前記放電制御回路は、前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源を電気的に切り離すことを特徴とする請求項1記載のセレクタ回路。

請求項3

前記1つの第1選択回路に含まれる前記充電回路は、前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1電源と前記第1ノードを電気的に接続することを特徴とする請求項2記載のセレクタ回路。

請求項4

前記放電制御回路は、前記第1選択制御信号に基づいて前記複数の入力信号のうちの1つを選択し、前記選択された入力信号の電位に応じて前記第1ノードと前記第2電源を電気的に接続するか否かを制御する第1放電制御部と、前記第2期間に、前記第2選択制御信号に基づいて前記第1ノードと前記第2電源とを電気的に接続するか否かを制御する第2放電制御部と、を有することを特徴とする請求項1乃至3のいずれか一項記載のセレクタ回路。

請求項5

前記複数の第1選択回路の1つに含まれる前記第2放電制御部は、前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする請求項4記載のセレクタ回路。

請求項6

前記出力回路は、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持することを特徴とする請求項1乃至5のいずれか一項記載のセレクタ回路。

請求項7

前記放電制御回路は、前記第1選択制御信号に基づいて前記複数の入力信号のうちの1つを選択し、前記選択された入力信号の電位に応じて前記第1ノードと前記第2電源とを電気的に接続するか否かを制御する第3放電制御部と、前記第2期間に、前記第2選択制御信号に基づいて前記第1選択制御信号を前記第3放電制御部に供給するか否かを制御する第4放電制御部とを有することを特徴とする請求項1乃至3のいずれか一項記載のセレクタ回路。

請求項8

前記第4放電制御部は、前記第1選択制御信号を前記第3放電制御部に供給しないときは、前記第3放電制御部を前記第1ノードと前記第2電源を電気的に切り離すように制御することを特徴とする請求項7記載のセレクタ回路。

請求項9

各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、前記複数の第1出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第1出力信号の1つに対応する第2出力信号を出力する第2選択回路とを有するセレクタ回路であって、前記複数の第1選択回路の各々は、前記第2選択回路が前記複数の第1出力信号のうちのどれを前記第2出力信号として出力するかを示す第2選択制御信号を受け、充放電が可能な第1ノードと、第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、前記第1ノードと前記第1電源よりも低い電位を有する第2電源の間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源とを電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力するとともに、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持する出力回路と有することを特徴とするセレクタ回路。

請求項10

複数のデータを保持するデータレジスタと、前記複数のデータを入力信号として受け、前記複数のデータのうちの1つを選択して出力するセレクタ回路と、前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、前記セレクタ回路の選択動作を制御するコントローラとを有するプロセッサシステムであって、前記セレクタ回路は、各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路とを有するセレクタ回路であって、前記複数の第1選択回路の各々は、充放電が可能な第1ノードと、第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源とを電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路とを有し、前記コントローラは、前記第1選択制御信号、前記第2選択制御信号及び前記タイミング制御信号を生成することを特徴とするプロセッサシステム。

技術分野

0001

本発明の実施例の一側面において開示する技術は、複数の入力信号の中から1つの信号を選択するセレクタ回路、及びそのセレクタ回路を含むプロセッサシステムに関する。

背景技術

0002

現在、多くの集積回路において、複数の入力信号の中から1つの信号を選択する機能を実現するために、セレクタ回路が広く使用されている。

0003

図1はセレクタ回路の一例を示す図である。図1において、太線で示した信号線複数本の信号線で構成されていることを表す。他の図においても同様である。

0004

図1に示したセレクタ回路100は、前段選択回路101〜104、後段の選択回路105、及び放電トランジスタ106を含み、16個の入力信号IN1〜16の中から1つの信号を選択して、出力信号UTとして出力する。

0005

選択回路101〜104はそれぞれ16個の入力信号IN1〜16のうちの対応する4つの入力信号を受けとる。また、選択回路101〜104は共通の選択制御信号SEL_L1〜4及びタイミング制御信号P/Eを受けとる。選択回路101〜104はそれぞれ、選択制御信号SEL_L1〜4に基づいて、受けとった4つの入力信号の中から1つの信号を選択して出力する。

0006

選択回路105は選択回路101〜104の4つの出力信号OUT1〜4を受けとり、選択制御信号SEL_H1〜4を受けとる。選択回路105は、選択制御信号SEL_H1〜4に基づいて、受けとった4つの出力信号OUT1〜4の中から1つの信号を選択して、出力信号OUTとして出力する。

0007

ここで、選択回路101〜104の回路動作について、図2に示したタイミングチャートに従って説明する。

0008

尚、本明細書及び図面では、回路伝搬するデジタル信号のレベルのうち高い方をH又は1で表し、低い方をL又は0で表すこととする。Hレベルと“1”は同じ意味であり、Lレベルと“0”は同じ意味である。

0009

また、このチャートにおいて、例えば、SEL_H1,2,3,4という表記は4つの信号SEL_H1〜4のセットを表し、その信号のセットに対する“1000”という表記は、SEL_H1が“1”(Hレベル)であり、SEL_H2が“0”(Lレベル)であり、SEL_H3が“0”(Lレベル)であり、SEL_H4が“0”(Lレベル)であることを表す。他の信号においても同様である。また、他の図においても同様である。

0010

図2に示した例では、選択制御信号SEL_H1が“1”(Hレベル)に設定され、残りのSEL_H2〜4が“0”(Lレベル)に設定されている。これにより、選択回路101の出力信号OUT1が選択回路105で選択され、出力信号OUTとして出力される。

0011

まず、時刻t1において、タイミング制御信号P/EがLレベルに設定され、プリチャージ期間PCが始まる。プリチャージ期間PCでは、選択回路101において、充電回路107のプリチャージ用トランジスタオンする。それによって、電源DDノードN101が電気的に接続され、ノードN101がHレベルに充電される。ノードN101のHレベルは出力回路108のラッチ機能により保持される。このとき、放電トランジスタ106はオフするため、ノードN101と接地GNDは電気的に切り離されている。

0012

次に、時刻t2において、タイミング制御信号P/EがHレベルに設定され、評価期間EVが始まる。評価期間EVでは、充電回路107のプリチャージ用トランジスタがオフする。それによって、選択回路101において、ノードN101が電源VDDから切り離される。このとき、放電トランジスタ106はオンする。ノードN101とトランジスタ106の間には、ノードN101を放電するか否かを制御する放電制御回路110が設けられており、放電トランジスタ106を介してノードN101と接地GNDを電気的に接続する否かを制御する。

0013

図2に示した例では、選択制御信号SEL_L1が“1”に設定され、残りのSEL_L2〜4が“0”に設定されている。この場合、放電制御回路110において、選択制御信号SEL_L1がゲートに入力されるトランジスタだけがオンし、残りの3つの選択制御信号SEL_L2〜4がゲートに入力されるトランジスタはオフする。それによって、選択制御信号SEL_L1に対応する入力信号IN1が選択される。

0014

このとき、入力信号IN1は“1”(Hレベル)を示すため、放電制御回路110において、入力信号IN1がゲートに入力されるトランジスタはオンする。これによって、ノードN101と接地GNDは電気的に接続されるため、ノードN101は、放電制御回路110及び放電用トランジスタ106を介して、Lレベルに放電される。

0015

出力回路108はノードN101のLレベルをインバータ109で反転させてHレベルの信号を出力信号OUT1として出力する。すなわち、選択回路101では、入力信号IN1のHレベル(“1”)と同一のレベルを有する出力信号OUT1が出力される。

0016

選択回路105は選択回路101の出力信号OUT1を選択する。選択回路105はHレベルの出力信号OUT1を受けて、Hレベルの出力信号OUTを出力する。

0017

尚、信号線をHレベルに充電にした後で、入力信号のレベルに基づいてその信号線を放電するか否かを決定することにより、所望のレベルの信号を出力する技術が知られている。

先行技術

0018

特開平6−177751号公報
特開2001−325050号公報
特開平10−302479号公報

発明が解決しようとする課題

0019

しかしながら、図1のセレクタ回路では、後段のセレクタ回路105で選択されない出力信号OUT2〜4を出力する前段の選択回路102〜104においても、選択回路101と同様の回路動作が行われる。選択回路102〜104においても、選択回路101のノードN101と同様に、ノードN102〜N104に対して充電と放電のサイクルが繰り返し実行され、入力信号のレベルに対応するレベルを有する出力信号を生成する動作が繰り返される。このため、無駄な放電が繰り返され、余計な消費電流が生じ、それによって多大な電力が無駄に消費されるという問題があった。

0020

図2に示した例では、前段の選択回路102〜104の出力信号OUT2〜4は後段の選択回路105で選択されないにもかかわらず、選択回路102〜104においても、プリチャージ期間PCにおいてノードN102〜N104がHレベルに充電され、評価期間EVにおいて、選択された入力信号IN5、9及び13のHレベル(“1”)によって、ノードN102〜N104がLレベルに放電される。そして、プリチャージ期間における充電動作と評価期間における放電動作が繰り返される。ノードN102〜N104に対して不必要な充電と放電が行われる結果、余計な消費電流が生じていた。

0021

従って、本実施例の一側面におけるセレクタ回路は、所定のノードに対する充電と放電により入力信号の選択を行う前段の選択回路において余計な消費電流が生じるのを防止し、回路の消費電力を低減することを目的とする。

課題を解決するための手段

0022

本実施例におけるセレクタ回路は、各々が第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路とを含むセレクタ回路であって、前記複数の第1選択回路の各々は、充放電が可能な第1ノードと、第1電源と前記第1ノードの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードを電気的に接続して前記第1ノードを充電する充電回路と、前記第1ノードと前記第1電源よりも低い電位を有する第2電源の間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源を電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路を含むことを特徴とする。

発明の効果

0023

本実施例におけるセレクタ回路では、第2選択回路において選択されない第1選択回路の無駄な放電動作を止めることにより余計な消費電流が生じるのを防止することができるので、回路の消費電力を低減することができる。

図面の簡単な説明

0024

セレクタ回路の一例を示す図である。
図1のセレクタ回路のタイミングチャートを示す図である。
第1実施例に係るセレクタ回路を示す図である。
前段の選択回路301の回路構成の一例を示す図である。
前段の選択回路301の出力信号OUT1が後段の選択回路305において選択される場合の、選択回路301のタイミングチャートの一例を示す図である。
前段の選択回路301の出力信号OUT1が後段の選択回路305において選択されない場合の、選択回路301のタイミングチャートの一例を示す図である。
セレクタ回路300全体のタイミングチャートの一例を示す図である。
第2実施例に係るセレクタ回路に示す図である。
第2実施例に係る前段の選択回路801の回路構成の一例を示す図である。
第3実施例に係るセレクタ回路を示す図である。
第3実施例に係る前段の選択回路1001の回路構成の一例を示す図である。
第4実施例に係るセレクタ回路を示す図である。
第5実施例に係るセレクタ回路を示す図である。
第6実施例に係るセレクタ回路を示す図である。
第7実施例に係るプロセッサシステムの一例を示す図である。
第7実施例に係るプロセッサ1501の内部構成の一例を示す図である。

0025

以下、本発明の実施例について説明する。

0026

[1.第1実施例]
図3は、本発明の第1実施例に係るセレクタ回路を示す図である。

0027

図3に示したセレクタ回路300は、前段の選択回路301〜304及び後段の選択回路305を含み、16個の入力信号IN1〜16の中から1つの信号を選択して、出力信号OUTとして出力する。尚、セレクタ回路300の入力信号の個数は16個に限定されるものではなく、その利用形態に応じて適宜変更可能である。また、セレクタ回路300は前段及び後段を含む2段構成としたが、選択回路の段数は2段に限定されることはなく、その利用形態に応じて適宜変更可能である。

0028

後述するように、図3に示したセレクタ回路300では、前段の選択回路301〜304の論理の大部分をNチャネルトランジスタで構築することができるので、論理をCMOS回路で構築したセレクタ回路と比べて、多くのPチャネルトランジスタによって相補論理を構築する必要がない。このため、セレクタ回路300は前段の選択回路をCMOS回路で構成したセレクタ回路と比べて、全体として回路動作を高速化することができ、全体の回路規模を小さくすることができる。

0029

[1−1.セレクタ回路の全体構成]
図3に示したように、前段の選択回路301〜304はそれぞれ16個の入力信号IN1〜16のうちの対応する4つの入力信号を受けとり、受けとった4つの入力信号の中から1つの信号を選択して出力信号OUT1〜4を出力する。尚、前段の選択回路の個数や前段の各選択回路が受けとる入力信号の個数はそれぞれ4個に限定されるものではなく、その利用形態に応じて適宜変更可能である。

0030

後段の選択回路305は選択回路301〜304の4つの出力信号OUT1〜4を受けとり、コントローラ(不図示)から選択制御信号SEL_H1〜4を受けとる。後段の選択回路305は、選択制御信号SEL_H1〜4に基づいて、受けとった4つの出力信号OUT1〜4の中から1つの信号を選択して、出力信号OUTとして出力する。尚、後段の選択回路305が受けとる信号の個数は4個に限定されるものではなく、その利用形態に応じて適宜変更可能である。

0031

選択制御信号SEL_H1〜4は、後段の選択回路305が前段の選択回路301〜304の4つの出力信号OUT1〜4のうち、どの信号を出力信号OUTとして出力するかを示す信号である。図3に示した例では、選択制御信号SEL_H1〜4はそれぞれ、選択回路301〜304の出力信号OUT1〜4に対応づけられている。選択制御信号SEL_H1〜4のうちの1つの信号だけがHレベルに設定され、残りの3つがLレベルに設定される。これにより、Hレベルに設定された選択制御信号SEL_H1〜4に対応する出力信号OUT1〜4が選択回路305で選択される。

0032

[1−2.前段の選択回路の回路構成例]
ここで、前段の選択回路301〜304の回路構成例について説明する。

0033

図3に示したように、前段の選択回路301〜304は、コントローラ(不図示)によって供給される、共通の選択制御信号SEL_L1〜4及びタイミング制御信号P/Eを受け取る。

0034

更に、選択回路301〜304は上述の選択制御信号SEL_H1〜4を受けとる。図3に示した例では、選択制御信号SEL_H1が選択回路301に供給され、同様に選択制御信号SEL_H2〜4がそれぞれ選択回路302〜304に供給される。但し、選択制御信号SEL_H1〜4の供給の形態はこの例には限定されず、各選択回路に複数もしくは全部の選択制御信号SEL_Hを供給するようにしてもよい。供給の形態は選択制御信号SEL_Hの組み合わせによって選択対象の出力信号OUT1〜4をどのように表現するかに依存して適宜変更可能である。

0035

前段の選択回路301〜304はそれぞれ同じ回路構成を有している。従って、ここでは選択回路301を例にとってその回路構成及び回路動作を説明するが、他の選択回路302〜304においてもその回路構成及び回路動作は同様である。以下の選択回路301に対する説明は、対応する信号の読み替えを行うことにより、他の選択回路302〜304に対する説明となる

0036

図4は前段の選択回路301の回路構成の一例を示す図である。図3及び図4に示したように、選択回路301はノードN301、充電回路306、放電制御回路307及び出力回路308を含む。充電回路306は電源線VDDとノードN301の間に設けられ、放電制御回路307はノードN301と接地線GNDの間に設けられている。ノードN301は出力回路308の入力ノードに接続され、出力回路308は選択回路301の出力信号OUT1の出力ノードに接続されている。選択回路301は、後述するように、ノードN301の充放電により選択動作を行う回路であり、ダイナミックセレクタと呼ばれる回路である。

0037

充電回路306はコントローラ(不図示)によって供給されるタイミング制御信号P/Eを受けとる。充電回路306は、図4に示した例では、電源線VDDとノードN301の間に設けられたPチャネルトランジスタ309である。Pチャネルトランジスタ309のゲートにはタイミング制御信号P/Eが入力される。Pチャネルトランジスタ309はタイミング制御信号P/EがLレベルである期間にオンし、電源線VDDとノードN301を電気的に接続する。これにより、充電回路306はタイミング制御信号P/EがLレベルである期間にノードN301をHレベルに充電する。

0038

放電制御回路307は第1放電制御部310と第2放電制御部311を含む。第1放電制御部310は入力信号IN1〜4及び選択制御信号SEL_L1〜4を受けとる。第1放電制御部310は、図4に示した例では、ノードN301に対して並列に接続された4つのトランジスタ列312〜315を含む。トランジスタ列312を構成する2つNチャネルトランジスタ316、317のゲートにはそれぞれ選択制御信号SEL_L1及び入力信号IN1が入力される。同様に、トランジスタ列313〜315を構成するNチャネルトランジスタのゲートには入力信号IN2〜4及び選択制御信号SEL_L2〜4が入力される。

0039

選択制御信号SEL_L1〜4は選択回路301が4つの入力信号のうち、どの信号を出力信号OUT1として出力するかを示す信号である。図4に示した例では、選択制御信号SEL_L1〜4はそれぞれ、入力信号IN1〜4に対応づけられている。選択制御信号SEL_L1〜4のうちの1つの信号だけがHレベルに設定され、残りの3つがLレベルに設定される。これにより、Hレベルに設定された選択制御信号SEL_L1〜4に対応する入力信号IN1〜4が選択される。

0040

例えば、選択制御信号SEL_L1がHレベルに設定され、残りの選択制御信号SEL_L2〜4がLレベルに設定されるときは、トランジスタ列312のNチャネルトランジスタ316がオンする。ここで、更に入力信号IN1が“1”(Hレベル)である場合は、トランジスタ列312のNチャネルトランジスタ317もオンし、それによってトランジスタ列312によって形成される導電パスは電気的に導通状態になる。一方、他のトランジスタ列313〜315においては、対応するトランジスタがLレベルの選択制御信号SEL_L2〜4によってオフするため、入力信号IN2〜4のレベルによらず、導電パスは電気的に非導通の状態になる。

0041

すなわち、第1放電制御部310は、選択制御信号SEL_L1〜4によって選択された入力信号IN1〜4のレベルに応じて、ノードN301と接地線GNDを電気的に接続し、ノードN301を放電させるか否かを制御する。

0042

第2放電制御部311はタイミング制御信号P/E及び選択制御信号SEL_H1を受けとる。第2放電制御部311は、図3に示した例では、トランジスタ列312〜315と接地線GNDの間に設けられたNチャネルトランジスタ318と、タイミング制御信号P/E及び選択制御信号SEL_H1を受け、Nチャネルトランジスタ318のゲートに制御信号を出力するAND回路319を含む。

0043

AND回路319は、選択制御信号SEL_H1がHレベルであるときは、タイミング制御信号P/EがHレベルである期間にHレベルの信号を出力し、Nチャネルトランジスタ318をオンさせる。一方、AND回路319は、選択制御信号SEL_H1がLレベルであるときは、タイミング制御信号P/Eのレベルに関係なく、Lレベルの信号を出力し、Nチャネルトランジスタ319を常時オフさせる。

0044

よって、第2放電制御部311は、選択制御信号SEL_H1がLレベル、すなわち、後段の選択回路305が対応する出力信号OUT1選択しないことを示すときは、タイミング制御信号P/Eのレベルに関係なく常時、ノードN301と接地線GNDを電気的に切り離し、ノードN301の放電を抑止する。

0045

一方、第2放電制御部311は、選択制御信号SEL_H1がHレベル、すなわち、後段の選択回路305が対応する出力信号OUT1を選択することを示すときは、タイミング制御信号P/EがHレベルである期間に、ノードN301と接地線GNDを電気的に接続してノードN301を放電させることが可能な状態になる。

0046

出力回路308は、図4に示した例では、入力ノードがノードN301に接続されたインバータ320と、電源線VDDとインバータ320の入力ノードの間に設けられ、ゲートにインバータ320の出力を受けるPチャネルトランジスタ321を含む。インバータ320とPチャネルトランジスタ321はフィードバック回路を構成している。

0047

ここで、Pチャネルトランジスタ321は、その駆動力が放電制御回路307に含まれるNチャネルトランジスタの駆動力に比べて小さくなるように形成される。これは、第1放電制御部310と第2放電制御部311によってノード301と接地線GNDが電気的に接続されたときに、放電制御回路307がノードN301を速やかに放電させることができるように、各トランジスタの駆動力が調整されるためである。

0048

出力回路308はノードN301がHレベルであるときは、ノードN301のHレベルを保持するラッチ回路として動作し、入力レベルを反転させてLレベルの出力信号OUT1を出力する。出力回路308はノードN301がLレベルであるときは、入力レベルを反転されてHレベルの出力信号OUT1を出力する。すなわち、出力回路308はノードN301のレベルに応じたレベルの信号を出力信号OUT1として出力する。

0049

[1−3.出力信号が後段の選択回路において選択される場合の前段の選択回路の回路動作例]
次に、前段の選択回路301〜304の回路動作例について説明する。ここでも、選択回路301を例にとって説明する。

0050

図5は前段の選択回路301のタイミングチャートの一例を示す図であり、選択回路301の出力信号OUT1が後段の選択回路305において選択される場合のチャートである。そのため、選択制御信号SEL_H1はHレベルに設定される。

0051

図3図4及び図5を参照して、前段の選択回路301の回路動作例を説明する。選択回路301の選択動作は、プリチャージ期間と、プリチャージ期間の後に続く評価期間からなる動作サイクルを繰り返すことによって行われる。

0052

まず、図5に示すように、時刻t3において、タイミング制御信号P/EがLレベルに設定され、プリチャージ期間PC1が始まる。タイミング制御信号P/EのLレベルはプリチャージ期間であることを示す。プリチャージ期間PC1においては、タイミング制御信号P/EのLレベルに応答してPチャネルトランジスタ309がオンする。それによって、充電回路306は電源線VDDとノードN301を電気的に接続し、ノードN301をHレベルに充電する。ノードN301のHレベルは、出力回路308のラッチ機能により保持される。

0053

このとき、放電制御回路307では、AND回路319がタイミング制御信号P/EのLレベルに応答してLレベルの信号を出力するため、Nチャネルトランジスタ318がオフする。それによって、第2放電制御部311はノードN301と接地線GNDを電気的に切り離している。

0054

また、プリチャージ期間PC1において、選択制御信号SEL_H1〜4、選択制御信号SEL_L1〜4及び入力信号IN1〜4の各信号は、コントローラ(不図示)によって、そのレベルが確定するように制御される。

0055

図5に示した例では、選択制御信号SEL_H1はHレベルに設定されている。これは選択回路301の出力信号OUT1が後段の選択回路305で選択されることを示すものである。選択制御信号SEL_L1はHレベルに設定され、残りの選択制御信号SEL_L2〜4はLレベルに設定されている。これは選択回路301において入力信号IN1が出力信号OUT1として選択されることを示すものである。入力信号IN1はHレベル(“1”)、残りの入力信号IN2〜4はLレベル(“0”)に設定されている。

0056

次に、時刻t4において、タイミング制御信号P/EがHレベルに設定され、評価期間EV1が始まる。タイミング制御信号P/EのHレベルは評価期間であることを示す。評価期間においては、タイミング制御信号P/EのHレベルに応答してPチャネルトランジスタ309がオフする。それによって、ノードN101は電源VDDから電気的に切り離される。

0057

このとき、第2放電制御部311では、AND回路319がタイミング制御信号P/EのHレベルと選択制御信号SEL_H1のHレベルに応答してHレベルの信号を出力する。このため、Nチャネルトランジスタ318がオンする。

0058

また、第1放電制御部310では、選択制御信号SEL_L1のHレベルと入力信号IN1のHレベル(“1”)に応答してNチャネルトランジスタ316とNチャネルトランジスタ317がそれぞれオンし、トランジスタ列312によって形成される導電パスが電気的に導通状態になる。尚、他のトランジスタ列313〜315は、選択制御信号SEL_L2〜4のLレベルによって対応する各トランジスタがオフすることにより、入力信号IN2〜4のレベルによらず、電気的に非導通の状態となっている。

0059

従って、ノードN301と接地線GNDは放電制御回路307によって、トランジスタ列312及びとNチャネルトランジスタ318を介して電気的に接続される。これにより、評価期間EV1においては、プリチャージ期間PC1でHレベルに充電されたノードN301は放電し、ノードN301はLレベルになる。

0060

出力回路308はノードN301のLレベルを受けて、インバータ308により、Hレベル(“1”)の信号を出力信号OUT1として出力する。

0061

すなわち、選択回路301は評価期間EV1において、選択制御信号SEL_L1〜4に基づいて入力信号IN1を選択し、入力信号IN1のHレベルと同一のレベルを有する出力信号OUT1を出力する。

0062

次に、時刻t5において、タイミング制御信号P/Eが再びLレベルに設定され、プリチャージ期間PC2が始まる。前回のプリチャージ期間PC1と同様に、第2放電制御部311によってノードN301と接地線GNDが電気的に切り離され、充電回路306はノードN301を電源線VDDに接続し、Hレベルに充電する。ノードN301のHレベルは、出力回路308のラッチ機能により保持される。

0063

プリチャージ期間PC2において、図5に示した例では、選択制御信号SEL_H1はHレベルに設定されている。これは選択回路301の出力信号OUT1が後段の選択回路305で選択されることを示すものである。選択制御信号SEL_L3はHレベルに設定され、残りの選択制御信号SEL_L1、2、4はLレベルに設定されている。これは選択回路301において入力信号IN3が出力信号OUT1として選択されることを示すものである。入力信号IN3はLレベル(“0”)に、残りの入力信号IN1、2、4はHレベル(“1”)に設定されている。

0064

次に、時刻t6において、タイミング制御信号P/Eが再びHレベルに設定され、評価期間EV2が始まる。前回の評価期間EV1と同様に、充電回路306によってノードN301と電源線VDDが電気的に切り離され、選択制御信号SEL_H1がHレベルであるので、第2放電制御部311においてNチャネルトランジスタ318がオンする。

0065

このとき、第1放電制御部310では、選択制御信号SEL_L3のHレベルと入力信号IN3のLレベル(“0”)に応答してNチャネルトランジスタ322はオンし、Nチャネルトランジスタ323がオフする。それによって、トランジスタ列314によって形成される導電パスが電気的に非導通の状態になる。尚、他のトランジスタ列312、313、315は、選択制御信号SEL_L1、2、4のLレベルによって対応する各トランジスタがオフすることにより、入力信号IN1、2、4のレベルによらず、電気的に非導通の状態となっている。

0066

従って、評価期間EV2においては、ノードN301と接地線GNDは放電制御回路307の第1放電制御部311によって、プリチャージ期間PC2から引き続き、電気的に切り離された状態が維持される。よって、プリチャージ期間PC2でHレベルに充電されたノードN301は放電することがなく、ノードN301はHレベルに維持される。

0067

出力回路308はノードN301のHレベルを受けて、インバータ308により、Lレベル(“0”)の信号を出力信号OUT1として出力する。

0068

すなわち、選択回路301は評価期間EV2において、選択制御信号SEL_L1〜4に基づいて入力信号IN3を選択し、入力信号IN3のLレベルと同一のレベルを有する出力信号OUT1を出力する。

0069

以上説明したように、選択回路301は、出力信号OUT1が後段の選択回路305において選択される場合は、選択制御信号SEL_L1〜4に基づいて入力信号IN1〜4の中の1つを選択し、選択された入力信号のレベルに対応するレベルを有する出力信号OUT1を出力する。

0070

[1−4.出力信号が後段の選択回路において選択されない場合の前段の選択回路の回路動作例]
図6は前段の選択回路301のタイミングチャートの一例を示す図であり、前段の選択回路301の出力信号OUT1が後段の選択回路305において選択されない場合のチャートである。そのため、選択制御信号SEL_H1はLレベルに設定される。

0071

図3図4及び図6を参照して、前段の選択回路301の回路動作例を説明する。

0072

まず、図6に示すように、時刻t7において、タイミング制御信号P/EがLレベルに設定され、プリチャージ期間PC3が始まる。プリチャージ期間PC3においては、図5で示した例の場合と同様に、タイミング制御信号P/EのLレベルによって、第2放電制御部311はノードN301と接地線GNDとを電気的に切り離し、充電回路306はノードN301を電源線VDDに接続してHレベルに充電する。ノードN301のHレベルは出力回路308のラッチ機能により保持される。

0073

プリチャージ期間PC3において、図6に示した例では、選択制御信号SEL_H1はLレベルに設定されている。これは選択回路301の出力信号OUT1が後段の選択回路305で選択されないことを示すものである。選択制御信号SEL_L1はHレベルに設定され、残りの選択制御信号SEL_L2〜4はLレベルに設定されている。入力信号IN1はHレベル(“1”)に、残りの入力信号IN2〜4はLレベル(“0”)に設定されている。

0074

次に、時刻t8において、タイミング制御信号P/EがHレベルに設定され、評価期間EV3が始まる。この評価期間EV3においては、タイミング制御信号P/EのHレベルに応答してPチャネルトランジスタ309がオフする。それによって、ノードN101は電源VDDから電気的に切り離される。

0075

このとき、第2放電制御部311では、AND回路319が選択制御信号SEL_H1のLレベルに応答してLレベルの信号を出力する。このため、Nチャネルトランジスタ318はオフする。ここで、AND回路319の一方の入力には、前のプリチャージ期間PC3においてLレベルの選択制御信号SEL_H1が供給されている。よって、プリチャージ期間PC3から評価期間EV3に移行し、タイミング制御信号P/EがLレベルからHレベルに遷移した後であっても、AND回路319はプリチャージ期間PC3から継続してLレベルの信号を出力し続ける。これにより、Nチャネルトランジスタ318は前のプリチャージ期間PC3から継続してオフし続ける。

0076

それによって、ノードN301と接地線GNDは、トランジスタ列312〜315によって形成される導電パスの電気的な導通状態、すなわち、選択制御信号SEL_L1〜4及び入力信号IN1〜4のレベルに関係なく、前のプリチャージ期間PC3から継続して、第2放電制御部311によって電気的に切り離された状態が維持される。

0077

図6に示した例では、選択制御信号SEL_L1のHレベルと入力信号IN1のHレベルに応答してNチャネルトランジスタ316とNチャネルトランジスタ317がそれぞれオンし、トランジスタ列312によって形成される導電パスが電気的に導通状態になる。しかしながら、第2放電制御部311のNチャネルトランジスタ318がオフするため、ノードN301と接地線GNDが電気的に切り離された状態が維持される。

0078

従って、評価期間EV3においては、選択制御信号SEL_L1〜4及び入力信号IN1〜4がどのようなレベルの信号であっても、プリチャージ期間PC3においてHレベルに充電されたノードN301はLレベルに放電することがない。

0079

ノードN301の電位は出力回路308のラッチ機能により保持されるので、ノードN301はHレベルを維持する。出力回路308はノードN301のHレベルを受けて、Lレベルの出力信号OUT1を出力する。

0080

すなわち、選択回路301の出力信号OUT1が後段の選択回路305で選択されないときは、選択回路301は一切選択動作を行わない。出力回路308は、選択制御信号SEL_L1〜4及び入力信号IN1〜4のレベルに関係なく、所定の固定レベルを有する出力信号OUT1を出力する。

0081

次に、時刻t9及びt10から始まる次のプリチャージ期間PC4及び評価期間EV4においても、前の評価期間EV3から引き続き、選択制御信号SEL_H1がLレベルに維持されている。すなわち、選択回路301の出力信号OUT1は引き続き、後段の選択回路305で選択されない。

0082

これにより、前の評価期間EV3から引き続き、プリチャージ期間PC4及び評価期間EV4を通じて、AND回路319はLレベルの信号を出力し続ける。それによって、Nチャネルトランジスタ318もオフし続ける。これにより、前の評価期間EV3から引き続き、プリチャージ期間PC4及び評価期間EV4を通じて、ノードN301と接地線GNDが電気的に切り離された状態が継続される。

0083

よって、評価期間EV4においても、選択制御信号SEL_L1〜4及び入力信号IN1〜4がどのようなレベルの信号であっても、プリチャージ期間PC3及びPC4でHレベルに充電されたノードN301はLレベルに放電することがない。プリチャージ期間PC4及び評価期間EV4を通じて、ノードN301はHレベルを維持し、出力回路308はノードN301のHレベルを受けて、Lレベルの出力信号OUT1を出力する。

0084

すなわち、選択回路301の出力信号OUT1が前の評価期間から引き続き、後段の選択回路305で選択されないときは、選択回路301は引き続き、一切選択動作を行わない。出力回路308は、選択制御信号SEL_L1〜4及び入力信号IN1〜4のレベルに関係なく、引き続き同一の固定レベルを有する出力信号OUT1を出力し続ける。

0085

以上説明したように、選択回路301においては、放電制御回路307に選択制御信号SEL_H1が供給され、放電制御回路307は選択制御信号SEL_H1に基づいてノードN301と接地線GNDを電気的に接続する否かを制御する。これにより、選択回路301の出力信号OUT1が後段の選択回路305において選択されないとき、放電制御回路307は評価期間において、選択制御信号SEL_L1〜4及び入力信号IN1〜4のレベルに関係なく、ノードN301と接地線GNDを電気的に切り離すことができる。

0086

それによって、出力信号が選択されない前段の選択回路において、プリチャージ期間にHレベルに充電されたノードが評価期間においてLレベルに放電するのを抑止することができるので、評価期間において余計な消費電流が生ずることがなく、無駄な電力が消費されることを防止することができる。

0087

また、選択回路301の出力信号OUT1が後段の選択回路305において選択されないとき、プリチャージ期間及び評価期間からなる連続する動作サイクルを通じて、選択制御信号SEL_H1が継続してLレベルに維持される。これにより、放電制御回路307は継続して、ノードN301と接地線GNDを電気的に切り離す。

0088

それによって、出力信号が選択されない前段の選択回路において、常時ノードN301と接地線GNDが電気的に切り離された状態を維持することができるので、放電による電力消費をより確実に防止することができ、出力信号が選択されない前段の選択回路における消費電力を実際上無視し得るレベルにまで抑えることが可能となる。

0089

また、放電制御回路307は、選択制御信号SEL_L1〜4及び入力信号IN1〜4が供給される第1放電制御部310と、選択制御信号SEL_H1が供給される第2放電制御部311とに分離されている。出力信号OUT1が後段の選択回路305において選択されないとき、第2放電制御部311が選択制御信号SEL_H1のLレベルに基づいて、選択制御信号SEL_L1〜4及び入力信号IN1〜4のレベルに関係なく、プリチャージ期間及び評価期間からなる一連の動作サイクルを通じて、ノードN301と接地線GNDを電気的に切り離す。

0090

それによって、出力信号が選択されない前段の選択回路において、ノードN301と接地線GNDを電気的に切り離して無駄な放電を抑止する制御を、よりシンプルな回路構成で実現することができるので、回路規模の増大を抑えながら、放電抑止制御を行うことができる。

0091

とりわけ、第2放電制御部311においては、AND回路319によって、上記の放電抑止制御を実現しているので、放電抑止制御に伴う回路規模の増大を最小限に抑えることができる。

0092

また、評価期間においては、ノードN301は電源線VDDと接地線GNDのいずれとも電気的に切り離される。よって、放電制御回路307を構成する各トランジスタにオフ時のリーク電流が一定の許容量以上で存在する場合、評価期間において、このリーク電流に起因してノードN301が放電し、それによってノードN301の電位が不安定になったり、Lレベルに反転してしまうといった不具合が発生することが考えられる。

0093

これに対して、出力回路308は、充電されたノードN301のHレベルをラッチし保持することができるので、ノードN301の電位を安定させ、上記の不具合の発生を防止することができ、セレクタ回路300が誤動作するのを防止することができる。

0094

[1−5.セレクタ回路全体の回路動作例]
図7は、セレクタ回路300全体のタイミングチャートの一例を示す図である。

0095

図7に示した例では、前段の選択回路301の出力信号OUT1が後段の選択回路305において選択されており、残りの選択回路302〜304の出力信号OUT2〜4は選択されない。後段の選択回路305は、前段の選択回路301の出力信号OUT1を選択して出力信号OUTとして出力する。前段の選択回路301〜304の各動作は図4及び図5を用いて説明したとおりであるので、詳細な説明は省略する。

0096

選択回路301は、その出力信号OUT1が後段の選択回路305で選択されるので、時刻t11から始まるプリチャージ期間PC5においてノードN301をHレベルに充電した後、時刻t12から始まる評価期間EV5において、ノードN301をLレベルに放電させることにより、入力信号IN1のHレベル(“1”)に対応するHレベルの出力信号OUT1を出力する。

0097

一方、選択回路302〜304は、その出力信号OUT2〜4が後段の選択回路305において選択されないので、ノードN302〜304はプリチャージ期間PC5においてHレベルに充電された後、評価期間EV5において、Hレベルに充電したノードN302〜304を放電させることなく、Hレベルに維持する。このため、選択回路302〜304では、回路動作中に無駄な放電が生じることがなく。余計な消費電流が生じることがない。選択回路302〜304は入力信号INのレベルに関係なく、Lレベルの出力信号OUT2〜4を出力する。

0098

以上説明したように、セレクタ回路300では、出力信号が選択されない選択回路において、プリチャージ期間にHレベルに充電されたノードがLレベルに放電するのを抑止することができるので、余計な消費電流を生じさせず、無駄な電力が消費されることを防止することができる。従って、セレクタ回路300は回路全体の選択動作に要する消費電力を大きく低減することができる。

0099

例えば、図3に示したように、4つの前段の選択回路301〜304から1つの出力信号を選択して出力する回路構成の場合には、セレクタ回路300は、出力信号が選択されない3つの選択回路における消費電力を実際上無視し得るレベルに抑えることができるので、回路全体の消費電力を最大で約1/4程度にまで低減することが可能になる。この消費電力低減の効果は前段の選択回路の個数が増加すればすれるほど大きくなる。

0100

尚、図3のセレクタ回路300において、後段の選択回路305は、例えばCMOS回路であり、CMOS回路で論理を構築したセレクタ回路である。CMOS回路で論理を構築したセレクタはスタティックセレクタと呼ばれる。但し、選択回路305の回路構成はこれに限定されることはなく、例えば選択回路301と同様の回路構成を有するダイナミックセレクタを用いてもよい。

0101

[2.第2実施例]
図8は、本発明の第2実施例に係るセレクタ回路に示す図である。図8に示した第2実施例のセレクタ回路800は、図3及び図4に示した第1実施例のセレクタ回路300と、前段の選択回路に含まれる充電回路の制御が異なっているが、その他の部分については同様である。

0102

図8に示したセレクタ回路800においても、前段の選択回路801〜804はそれぞれ同じ回路構成を有している。従って、前段の選択回路801を例にとってその回路構成及び回路動作を説明するが、他の選択回路802〜804においてもその回路構成及び回路動作は同様である。

0103

図9は前段の選択回路801の回路構成の一例を示す図である。図8及び図9において、図3及び図4に示したセレクタ回路300と同一又は対応する部分には同一の符号が付されている。

0104

図3及び図4に示した充電回路306がタイミング制御信号P/Eを受けとるのに対し、図8及び図9に示した選択回路801においては、充電回路806は、第2放電制御部311に含まれるAND回路319の出力信号P/E_Sを受けとる。充電回路806のPチャネルトランジスタ809のゲートにはAND回路319の出力信号P/E_Sが入力される。

0105

選択回路801の出力信号OUT1が後段の選択回路305において選択されるときは、選択制御信号SEL_H1はHレベルに設定される。よって、AND回路319は、一方の入力においてHレベルの選択制御信号SEL_H1を受けとる。このため、AND回路319は他方の入力であるタイミング制御信号P/Eと同一のレベルの信号を出力信号P/E_Sとして出力する。

0106

従って、選択回路801の出力信号OUT1が後段の選択回路305において選択されるときは、充電回路806の動作は図3及び図4に示した充電回路306のそれと同一である。すなわち、充電回路806はプリチャージ期間においてノードN801を電源線VDDに接続し、評価期間においてノードN801を電源線VDDから切り離す。

0107

一方、選択回路801の出力信号OUT1が後段の選択回路305において選択されないときは、選択制御信号SEL_H1はLレベルに設定される。よって、AND回路319は、一方の入力においてLレベルの選択制御信号SEL_H1を受けとる。このため、AND回路319は、他方の入力であるタイミング制御信号P/Eのレベルに関係なく、常時Lレベルの信号を出力信号P/E_Sとして出力する。

0108

従って、選択回路801の出力信号OUT1が後段の選択回路305において選択されないときは、充電回路806のPチャネルトランジスタ809は、タイミング制御信号P/Eのレベルに関係なく、常時オンされる。すなわち、充電回路806はノードN801をプリチャージ期間及び評価期間を通じて常時、電源線VDDと電気的に接続し、ノードN801をHレベルに充電し続ける。

0109

尚、放電制御回路307の回路動作については、図3及び図4に示した放電制御回路307のそれと同一であるので、説明は省略する。

0110

ここで、上述したように、図3に示した選択回路301では、評価期間において、放電制御回路307を構成する各トランジスタのオフ時のリーク電流によってHレベルに充電されたノードN301が放電し、それによってノードN301の電位が不安定になったり、Lレベルに反転してしまうといった不具合が発生することが考えられる。

0111

一方、出力回路308はノードN301のHレベルをラッチする機能を有するが、そのPチャネルトランジスタ321の駆動能力は上述したように制限されており、十分に大きくすることができない。このため、上記のリーク電流が大きくなった場合には、出力回路308のラッチ機能だけではノードN301の電位を安定させることができない可能性がある。

0112

これに対し、充電回路806はノードN801をプリチャージ期間及び評価期間を通じて常時、電源線VDDに電気的に接続する。また、充電回路806に含まれるPチャネルトランジスタ809は出力回路308のPチャネルトランジスタ321とは異なり、ノードN801を充電するために充分な駆動能力を有するように形成される。このため、図8に示した選択回路801では、上記のリーク電流が大きくなった場合であっても、ノードN801の電位を安定させ、上記の不具合の発生を防止することができ、セレクタ回路800が誤動作するのをより確実に防止することができる。

0113

[3.第3実施例]
図10は、本発明の第3実施例に係るセレクタ回路を示す図である。図10に示した第3実施例のセレクタ回路1000は、図3及び図4に示した第1実施例のセレクタ回路300、及び、図8及び図9に示した第2実施例のセレクタ回路800と、放電制御回路の回路構成が異なっているが、その他の部分については同様である。

0114

図10に示したセレクタ回路1000においても、前段の選択回路1001〜1004はそれぞれ同じ回路構成を有している。従って、前段の選択回路1001を例にとってその回路構成及び回路動作を説明するが、他の前段の選択回路1002〜1004においてもその回路構成及び回路動作は同様である。

0115

[3−1.前段の選択回路の回路構成例]
図11は前段の選択回路1001の回路構成の一例を示す図である。図10及び図11において、図3に示したセレクタ回路300と同一又は対応する部分には同一の符号が付されている。

0116

図10及び図11に示した選択回路1001においては、放電制御回路1007は第3放電制御部1010と第4放電制御部1011を含む。第3放電制御部1010はノードN1001と接地線GNDの間に設けられ、ノードN1001と接地線GNDの間に並列に設けられたトランジスタ列1012〜1015を含む。トランジスタ列1012を構成する2つのNチャネルトランジスタ1016、1017のゲートにはそれぞれ、入力信号IN1と、第4放電制御部1011によって出力される制御信号CON_L1が入力される。同様に、トランジスタ列1013〜1015を構成するNチャネルトランジスタのゲートには入力信号IN2〜4及び制御信号CON_L2〜4が入力される。

0117

第4放電制御部1011は、タイミング制御信号P/Eと選択制御信号SEL_H1を受けとるAND回路1031と、AND回路1031の出力信号P/E_Sと受けとり、選択制御信号SEL_L1〜4をそれぞれ受けとるAND回路1032〜1035を含む。AND回路1032は制御信号CON_L1を出力し、トランジスタ列1012のNチャネルトランジスタ1016の動作を制御する。同様に、AND回路1033〜1035は制御信号CON_L2〜4を出力し、トランジスタ列1013〜1015の対応するトランジスタの動作を制御する。AND回路1031の出力信号P/E_Sはさらに充電回路806のPチャネルトランジスタ809のゲートに供給される。

0118

[3−2.出力信号が後段の選択回路において選択される場合の前段の選択回路の回路動作例]
選択回路1001の出力信号OUT1が後段の選択回路305において選択されるとき、選択制御信号SEL_H1はHレベルに設定される。よって、第4放電制御部1011のAND回路1031は、一方の入力においてHレベルの選択制御信号SEL_H1を受けとる。このため、AND回路1031は他方の入力であるタイミング制御信号P/Eと同一のレベルの信号を出力信号P/E_Sとして出力する。

0119

従って、充電回路806の動作は図3に示した充電回路306のそれと同一である。すなわち、充電回路806はプリチャージ期間においてノードN1001を電源線VDDに接続し、評価期間においてノードN1001を電源線VDDから切り離す。

0120

次に、放電制御回路1007の回路動作を説明する。プリチャージ期間においては、タイミング制御信号P/EがLレベルとなるため、第4放電制御部1011のAND1032〜1035は、それぞれ一方の入力においてLレベルのタイミング制御信号P/E_Sを受けとる。このため、AND回路1032〜1035はそれぞれ、他方の入力である選択制御信号SEL_L1〜4のレベルに関係なく、Lレベルの制御信号CON_L1〜4を出力する。

0121

よって、第3放電制御部1010のトランジスタ列1012において、Nチャネルトランジスタ1016がLレベルの制御信号CON_L1によってオフする。これにより、トランジスタ列1012よって形成される導電パスは、入力信号IN1のレベルによらず、電気的に非導通の状態になる。同様に、他のトランジスタ列1013〜1015においても、対応するトランジスタがLレベルの制御信号CON_L2〜4によってオフするため、信号IN2〜4のレベルによらず、導電パスは電気的に非導通の状態になる。

0122

よって、プリチャージ期間においては、ノードN1001は接地線GNDと電気的に切り離され、充電回路806によってHレベルに充電される。
一方、評価期間においては、タイミング制御信号P/EがHレベルとなるため、AND回路1032〜1035は、それぞれ一方の入力においてHレベルのタイミング制御信号P/E_Sを受けとる。よって、AND回路1032〜1035はそれぞれ、他方の入力である選択制御信号SEL_L1〜4と同一のレベルの信号を制御信号CON_L1〜4として出力する。このため、第3放電制御部1010では、選択制御信号SEL_L1〜4に基づいてトランジスタ列1012〜1015のうちの1つが選択される。

0123

従って、評価期間においては、第3放電制御部1010は、選択されたトランジスタ列に入力される入力信号IN1〜4のレベルに応じて、Hレベルに充電されたノードN1001をLレベルに放電させる否かを制御する。

0124

以上説明したように、選択回路1001の出力信号が後段の選択回路で選択される場合、放電制御回路1007のノードN1001に対する放電制御動作は、図3及び図4に示した放電制御回路301のノードN301に対する放電制御動作と同様である。よって、選択回路1001における、タイミング制御信号P/E、選択制御信号SEL_L1〜4、入力信号IN1〜4、ノードN1001及び出力信号OUT1の間の相関関係は、例えば図5に示したタイミングチャートに示されたものと同様である。

0125

このとき、ノードN1001と接地線GNDの間には、トランジスタ列1012〜1015のいずれの導電パスにおいても、各トランジスタ列を構成する2つのNチャネルトランジスタが存在するのみである。これに対し、例えば図3に示した例では、ノードN301と接地線GNDの間には、トランジスタ列312〜315とNチャネルトランジスタ318が存在するため、3つのNチャネルトランジスタが存在することになる。

0126

よって、図10及び図11の第3実施例のセレクタ回路1000においては、評価期間においてノードN1001が放電される時に、その放電電流が流れるトランジスタの数を減らすことができ、ノードN1001と接地線GNDの間の電気抵抗を減らすことができる。それによって、ノードN1001の放電動作を高速にし、放電による時間を短くすることができるので、評価期間を短くし、セレクタ回路の回路動作をより高速にすることができる。

0127

[3−3.出力信号が後段の選択回路において選択されない場合の前段の選択回路の回路動作例]
選択回路1001の出力信号OUT1が後段の選択回路305において選択されないとき、選択制御信号SEL_H1はLレベルに設定される。よって、第4放電制御部1011のAND回路1031は、一方の入力においてLレベルの選択制御信号SEL_H1を受けとる。このため、AND回路1031は、他方の入力であるタイミング制御信号P/Eのレベルに関係なく、常時Lレベルの信号を出力信号P/E_Sとして出力する。

0128

よって、充電回路806のPチャネルトランジスタ809は、Lレベルの出力信号P/E_Sに応答して、プリチャージ期間及び評価期間を通じて常時オンする。

0129

これに対し、第4放電制御部1011のAND1032〜1035は、それぞれ一方の入力においてLレベルのタイミング制御信号P/E_Sを受けとるため、他方の入力である選択制御信号SEL_L1〜4のレベルに関係なく、プリチャージ期間及び評価期間を通じて常時、Lレベルの制御信号CON_L1〜4を出力する。よって、第3放電制御部1010のトランジスタ列1012〜1015が形成する全ての導電パスは、プリチャージ期間及び評価期間を通じて常時、電気的に非導通の状態とされる。

0130

従って、ノードN1001はプリチャージ期間及び評価期間を通じて常時、電源線VDDに電気的に接続され、接地線GNDとは電気的に切り離される。

0131

以上説明したように、選択回路1001の出力信号が後段の選択回路で選択されない場合においても、放電制御回路1007のノードN1001に対する放電制御動作は、図3及び図4に示した放電制御回路301のノードN301に対する放電制御動作と同様である。よって、選択回路1001における、タイミング制御信号P/E、選択制御信号SEL_L1〜4、入力信号IN1〜4、ノードN1001及び出力信号OUT1の間の相関関係は、例えば図6に示したタイミングチャートに示されたものと同様である。

0132

上より、選択回路1001の出力信号OUT1が後段の選択回路305において選択されない場合、選択回路1001において、回路動作中に無駄な放電による余計な消費電流が生じることがなく、それによって無駄な電力が消費されることを防止することができる。

0133

また、第3放電制御部1010を構成する各チャネルトランジスタのオフ時のリーク電流が大きくなった場合であっても、ノードN1001の電位を安定させることができるので、セレクタ回路1000が誤動作するのをより確実に防止することができる。

0134

[4.第4実施例]
図12は、本発明の第4実施例に係るセレクタ回路を示す図である。図12に示した第4実施例のセレクタ回路1200は、図3に示した第1実施例のセレクタ回路300と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図12において、図3に示したセレクタ回路300と同一又は対応する部分には同一の符号が付されている。

0135

図12に示したセレクタ回路1200においては、選択回路301〜304の出力信号OUT1〜4を受けとり、出力信号OUTを出力する後段の選択回路として、OR回路1205が設けられている。前段の選択回路301〜304は、例えば図4に示した回路構成を有するものである。

0136

上述したように、前段の選択回路301〜304においては、選択制御信号SEL_H1〜4に基づいて後段の選択回路305において選択される出力信号OUT1〜4が指定される。出力信号が後段の選択回路において選択される1つの前段の選択回路は、入力信号の選択動作を行い、選択した入力信号のレベルに対応するレベルを有する出力信号を出力する。

0137

しかしながら、その出力信号が後段の選択回路において選択されない残りの3つの前段の選択回路は、選択動作を行わず、入力信号のレベルに関係なく常時、所定の固定レベルを有する出力信号を出力する。図12で示した例では、前段の選択回路301〜304のうち、出力信号が選択されない3つの前段の選択回路は常時、Lレベルの出力信号を出力する。

0138

従って、OR回路1205は、前段の選択回路301〜304のうち、出力信号が選択されない3つの前段の選択回路からはLレベルの入力を受けるので、出力信号が選択される前段の選択回路からの出力信号を受けて、その出力信号のレベルと同一のレベルを有する出力信号を出力することができる。それによって、OR回路1205は前段の選択回路の出力信号OUT1〜4のうち1つの信号を選択して、出力信号OUTとして出力する機能を実現する。

0139

OR回路は一般に、CMOS回路によって論理を構築することができるが、単純な論理演算回路であるため、小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。

0140

尚、図12で示した例では、前段の選択回路301〜304のうち、出力信号が選択されない3つの前段の選択回路は常時、Lレベルの出力信号を出力する構成としたが、例えば、各前段の選択回路における出力回路308の回路構成を変更することにより、出力信号が選択されない前段の選択回路が常時、Hレベルの出力信号を出力する構成とすることも可能である。

0141

この場合は、後段の選択回路として、OR回路の代わりにAND回路を用いればよく、この場合、同様に前段の選択回路の出力信号OUT1〜4のうち1つの信号を選択することが可能となる。

0142

[5.第5実施例]
図13は、本発明の第5実施例に係るセレクタ回路を示す図である。図13に示した第5実施例のセレクタ回路1300は、図8に示した第2実施例のセレクタ回路800と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図13において、図8に示したセレクタ回路800と同一又は対応する部分には同一の符号が付されている。

0143

図13に示したセレクタ回路1300においては、選択回路801〜804の出力信号OUT1〜4を受けとり、出力信号OUTを出力する後段の選択回路として、OR回路1305が設けられている。前段の選択回路801〜804は、例えば図9に示した回路構成を有するものである。図12に示した第4実施例のセレクタ回路1200の場合と同様に、OR回路1305は前段の選択回路801〜804の出力信号OUT1〜4のうち1つの信号を選択して、出力信号OUTとして出力する。

0144

OR回路は一般に、CMOS回路によって小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。

0145

尚、出力信号が選択されない前段の選択回路が常時、Hレベルの出力信号を出力する構成とすることも可能である。この場合は、後段の選択回路として、OR回路の代わりにAND回路を用いればよい。

0146

[6.第6実施例]
図14は、本発明の第6実施例に係るセレクタ回路を示す図である。図14に示した第6実施例のセレクタ回路1400は、図10に示した第2実施例のセレクタ回路1000と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図14において、図10に示したセレクタ回路1000と同一又は対応する部分には同一の符号が付されている。

0147

図14に示したセレクタ回路1400においては、選択回路1001〜1004の出力信号OUT1〜4を受けとり、出力信号OUTを出力する後段の選択回路として、OR回路1405が設けられている。前段の選択回路1001〜1004は、例えば図11に示した回路構成を有するものである。図12に示した第4実施例のセレクタ回路1200の場合と同様に、OR回路1405は前段の選択回路1001〜1002の出力信号OUT1〜4のうち1つの信号を選択して、出力信号OUTとして出力する。

0148

OR回路は一般に、CMOS回路によって小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。

0149

尚、出力信号が選択されない前段の選択回路が常時、Hレベルの出力信号を出力する構成とすることも可能である。この場合は、後段の選択回路として、OR回路の代わりにAND回路を用いればよい。

0150

[7.第7実施例]
図15は、本発明の第7実施例に係るプロセッサシステムの一例を示す図である。図15に示したプロセッサシステム1500は、プロセッサ1501、RAM1502、磁気ディスク1503、入力インターフェース(以下、I/Fと称する。)1504、出力I/F1505、ネットワークI/F1506、システムバス1507を含む。プロセッサ1501等のシステムの各構成要素はシステムバス1507に接続されている。

0151

プロセッサ1501はRAM1502等の他の構成要素とデータの送受信を行い、内部でデータの演算処理を行う。プロセッサ1501はシステム全体を制御する機能を有してもよい。その詳細については後述する。

0152

RAM1502はプロセッサ1501が処理するデータを格納し、またプロセッサ1502で処理されたデータ、例えば演算結果のデータを格納するメモリである。RAM1502は例えば、DRAMである。磁気ディスク1503はシステムにおいて必要とされる各種のデータを記憶する。磁気ディスク1503は例えば、ハードディスクドライブ(HDD)である。

0153

入力I/F1504は外部の入力装置1508と接続するためのインターフェース部である。外部の入力装置1508は例えば、キーボードマウスである。出力I/F1505は外部の出力装置1509と接続するためのインターフェース部である。外部の出力装置1509は例えば、ディスプレイである。ネットワークI/F1506は各種の通信回線を通じて外部のネットワーク1510と接続するためのインターフェースである。外部のネットワーク1510は例えば、LANやインターネットである。

0154

システム1500は、上述の各構成要素が連携して動作し、所望の処理を実行する。

0155

次に、プロセッサ1501の詳細について説明する。図16は、プロセッサ1501の内部構成の一例を示す図である。プロセッサ1501は、セレクタ1601、データレジスタ1602、ALU1603、レジスタ1604、コントローラ1605、キャッシュメモリ1606、データバス1607を含む。

0156

セレクタ1601は、データレジスタ1602から複数の入力データを受けとり、複数の入力データの中から1つを選択して、選択したデータをALU1603の一方の入力に供給する回路である。セレクタ1601としては、図3、8、10、12〜14に示した各実施例のセレクタ回路300、800、1000、1200、1300、1400のいずれかが用いられる。

0157

セレクタ1601にはコントローラ1605から、図3、8、10、12〜14に示した選択制御信号SEL_H1〜4、選択制御SEL_L1〜4及びタイミング制御信号P/Eが供給される。セレクタ1601内部で行われる選択動作はすでに説明したとおりであるので、説明は省略する。尚、セレクタ1601の内部構成は入力信号の個数に応じて適宜変更可能であり、また、セレクタ1301の内部構成の変更に伴い、選択制御信号SEL_H及び選択制御信号SEL_Lの信号の構成も適宜変更可能である。

0158

データレジスタ1602は、クロック信号CLKを受けとり、クロック信号CLKに応答してALU1603の演算結果を取り込み、保持する。また、データレジスタ1602はクロック信号CLKに応答してキャッシュメモリ1606に記憶されたデータをデータバス1607を介して取り込み、保持する。データレジスタ1602は複数個のデータを並列に保持し、保持した複数個のデータをセレクタ1601に供給する。データレジスタ1602は例えば、並列に設けられた複数のデータフリップフロップ(D−FF)回路である。データレジスタ1602の保持データの個数は例えば16個であるが、利用形態に応じて適宜変更可能である。

0159

ALU1603はセレクタ1601の出力データを一方の入力として受けとり、レジスタ1604に保持されたデータを他方の入力として受けとる。ALU1603は、コントローラ1605からの制御信号AL_Cに基づいて、セレクタ1601の出力データとレジスタ1604の保持データに対して、加算、減算、乗算又は除算などの所望の演算を行う演算器である。ALU1603はその演算結果をデータレジスタ1602に出力する。

0160

データレジスタ1602、セレクタ1601及びALU1603はフィードバックループを形成しており、このフィードバックループを利用してALUにおいて所望の演算が繰り返し実行される。

0161

レジスタ1604はALU1603にデータを供給する。レジスタ1604には、図示しない他のALUの演算結果が保持される。また、レジスタ1604には、コントローラ1605によって所定のデータが設定されてもよい。

0162

コントローラ1605はクロック信号CLKを受けとり、クロック信号CLKに基づいて、選択制御信号SEL_H1〜4、選択制御SEL_L1〜4及びタイミング制御信号P/Eを生成し、セレクタ1601に供給する。コントローラ1605は、クロック信号CLKを基準として、データレジスタ1602の出力データ、選択制御信号SEL_H1〜4、選択制御SEL_L1〜4及びタイミング制御信号P/Eがそれぞれセレクタ1601に供給されるタイミングを調整する。また、コントローラ1605はALU1603に対して、ALU1603が加算、減算、乗算又は除算のうちのどの演算を行うかを示す制御信号AL_Cを供給する。

0163

キャッシュメモリ1606はデータバス1607を介してデータレジスタ1602に接続されている。キャッシュメモリ1606は、データレジスタ1602に保持されたALU1603の演算結果をデータバス1607を介して入力し、記憶するメモリである。また、キャッシュメモリ1606はALU1603の演算のための初期データを記憶し、その初期データをデータバス1607を介してデータレジスタ1602に供給する。キャッシュメモリ1606は例えば、SRAMである。

0164

上述のように、プロセッサ1501では、ALU1603において所望の演算が繰り返し実行され、その演算の度にセレクタ1601はデータレジスタ1602からの複数の入力データの中から1つを選択する動作を実行する。セレクタ1601はその選択動作を実行する度に内部の所定ノードに対する充放電を実行するので、ALU1603の演算の度に、セレクタ1601の内部で充放電のサイクルが繰り返し実行されることになる。そのため、プロセッサ1601及びプロセッサシステム1500においては、セレクタ1601に起因する消費電力の増大が問題となり得る。

0165

これに対し、図16に示したセレクタ1601においては、図3、8、10、12〜14に示した各実施例のセレクタ回路300、800、1000、1200、1300、1400のいずれかが用いられるため、内部の無駄な放電を抑止することができ、セレクタ回路1601に起因する消費電力を抑えることができる。特に、セレクタ1601の選択動作は繰り返し実行される動作であることから、プロセッサ1601及びプロセッサシステム1500において消費電力を低減しようとするとき、セレクタ1601に起因する消費電力の低減が全体の消費電力の低減に寄与する度合いは大きくなる。

実施例

0166

以上の第1乃至第7実施例を含む実施形態に関し、更に以下の付記を開示する。
(付記1)
各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源の間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源を電気的に接続して前記充電された第1ノードを放電させるか否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路と
を有することを特徴とするセレクタ回路。
(付記2)
前記複数の第1選択回路の1つに含まれる前記放電制御回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする付記1記載のセレクタ回路。
(付記3)
前記1つの第1選択回路に含まれる前記充電回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1電源と前記第1ノードとを電気的に接続することを特徴とする付記2記載のセレクタ回路。
(付記4)
前記放電制御回路は、
前記第1選択制御信号に基づいて前記複数の入力信号のうちの1つを選択し、前記選択された入力信号の電位に応じて前記第1ノードと前記第2電源とを電気的に接続するか否かを制御する第1放電制御部と、
前記第2期間に、前記第2選択制御信号に基づいて前記第1ノードと前記第2電源とを電気的に接続するか否かを制御する第2放電制御部と、
を有することを特徴とする付記1乃至3のいずれか1つに記載のセレクタ回路。
(付記5)
前記複数の第1選択回路の1つに含まれる前記第2放電制御部は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする付記4記載のセレクタ回路。
(付記6)
前記出力回路は、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持することを特徴とする付記1乃至5のいずれか1つに記載のセレクタ回路。
(付記7)
前記放電制御回路は、
前記第1選択制御信号に基づいて前記複数の入力信号のうちの1つを選択し、前記選択された入力信号の電位に応じて前記第1ノードと前記第2電源を電気的に接続するか否かを制御する第3放電制御部と、
前記第2期間に、前記第2選択制御信号に基づいて前記第1選択制御信号を前記第3放電制御部に供給するか否かを制御する第4放電制御部と
を有することを特徴とする付記1乃至3のいずれか1つに記載のセレクタ回路。
(付記8)
前記第4放電制御部は、前記第1選択制御信号を前記第3放電制御部に供給しないときは、前記第3放電制御部を前記第1ノードと前記第2電源を電気的に切り離すように制御することを特徴とする付記7記載のセレクタ回路。
(付記9)
前記複数の第1選択回路の1つに含まれる前記第4放電制御部は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第3放電制御部を前記第1ノードと前記第2電源とを電気的に切り離すように制御し、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択することを示すときは、前記第2期間に、前記第3放電制御部に前記第1選択制御信号を供給する
することを特徴とする付記7又は8記載のセレクタ回路。
(付記10)
各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
前記複数の第1出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第1出力信号の1つに対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、前記第2選択回路が前記複数の第1出力信号のうちのどれを前記第2出力信号として出力するかを示す第2選択制御信号を受け、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源を電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力するとともに、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持する出力回路と
有することを特徴とするセレクタ回路。
(付記11)
前記複数の第1選択回路の1つに含まれる前記放電制御回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする付記10記載のセレクタ回路。
(付記12)
前記1つの第1選択回路に含まれる前記充電回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1電源と前記第1ノードを電気的に接続することを特徴とする付記11記載のセレクタ回路。
(付記13)
前記1つの第1選択回路に含まれる前記出力回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、所定の固定電位を有する前記第1出力信号を出力することを特徴とする付記11又は12記載のセレクタ回路。
(付記14)
前記所定の固定電位は前記第2電源の電位であり、
前記所定の論理演算は論理和である
ことを特徴とする付記13記載のセレクタ回路。
(付記15)
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの1つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
前記セレクタ回路は、各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源の間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源とを電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路と
を有し、
前記コントローラは、前記第1選択制御信号、前記第2選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
(付記16)
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの1つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
前記複数の第1出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第1出力信号の1つに対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、前記第2選択回路が前記複数の第1出力信号のうちのどれを前記第2出力信号として出力するかを示す第2選択制御信号を受け、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源とを電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力するとともに、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持する出力回路と
を有し、
前記コントローラは、前記第1選択制御信号、前記第2選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
(付記17)
前記演算の結果のデータを格納するメモリをさらに有することを特徴とする付記15又は16記載のプロセッサシステム。
(付記18)
前記データレジスタは、前記演算の結果のデータを受けとって格納し、前記格納した演算の結果のデータをさらに前記セレクタ回路に供給することを特徴とする付記15乃至17のいずれか1つに記載のプロセッサシステム。
(付記19)
前記複数の第1選択回路の1つに含まれる前記放電制御回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする付記15乃至18のいずれか1つに記載のプロセッサシステム。
(付記20)
前記1つの第1選択回路に含まれる前記充電回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1電源と前記第1ノードとを電気的に接続することを特徴とする付記19記載のプロセッサシステム。

0167

300セレクタ回路
301〜304前段の選択回路
305後段の選択回路
306充電回路
307放電制御回路
308出力回路
310 第1放電制御部
311 第2放電制御部
800 セレクタ回路
801〜804 前段の選択回路
806 充電回路
1000 セレクタ回路
1001〜1004 前段の選択回路
1007 放電制御回路
1010 第3放電制御部
1011 第4放電制御部
1200 セレクタ回路
1205OR回路
1300 セレクタ回路
1305 OR回路
1400 セレクタ回路
1405 OR回路
1500プロセッサシステム
1501プロセッサ
1601セレクタ
1602データレジスタ
1603ALU
1605 コントローラ

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