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技術 固体撮像素子およびカメラシステム

出願人 ソニー株式会社
発明者 大池祐輔
出願日 2010年9月3日 (10年3ヶ月経過) 出願番号 2010-197734
公開日 2012年3月15日 (8年9ヶ月経過) 公開番号 2012-054876
状態 特許登録済
技術分野 光信号から電気信号への変換 固体撮像素子
主要キーワード 電圧信号出力 各分岐配線 積層接続 マイクロパッド 追加配置 本イメージセンサ ダミー素子 容量放電
関連する未来課題
重要な関連分野

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図面 (20)

課題

積層構造における画素出力信号線の駆動の高速化および低消費電力化を図ることが可能な固体撮像素子およびカメラシステムを提供する。

解決手段

積層された複数の半導体層200,210と、複数の半導体層を電気的に接続するための複数の積層接続部118と、光電変換部と信号出力部を有する画素セルが2次元状に配列された画素アレイ部と、画素セル110Aの信号出力部117による信号が伝搬される出力信号線116と、を有し、複数の半導体層は、少なくとも第1の半導体層200と第2の半導体層210を含み、第1の半導体層200に、複数の画素セルが2次元状に配列され、複数の画素セルで形成される画素群の信号出力部117が、積層接続部から配線される出力信号線を共有し、出力信号線が、積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部140を有する。

概要

背景

この固体撮像素子は、光電変換部と、蓄積された電荷電圧に変換する電荷電圧変換部、さらに電荷電圧変換部の電圧を読み出すための増幅回路を有する単位画素によって構成される。
このような固体撮像素子において、光の照射面をトランジスタが配置される面の反対側(=裏面)とし、さらに複数の半導体層を積層して画素出力信号を読み出すことで、集積度並列度を向上する技術が提案されている。
この技術は、たとえば特許文献1に開示されている。

図1は、特許文献1に開示された固体撮像素子の基本的構成を示す図である。

図1は、受光部側の第1の半導体層1−1に画素セル2がアレイ状に配列され、そのアイレ部の両側に行走査回路3−1,3−2が配置され、さらに画素セル2の行配列に対応して画素駆動回路4−1,4−2が配置されている。

図2は、4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。

この画素セル2は、たとえばフォトダイオード(PD)からなる光電変換部(光電変換素子)21を有する。
そして、画素セル2は、この1個の光電変換部21に対して、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、および選択トランジスタ25の4つのトランジスタを能動素子として有する。

光電変換部21は、入射光をその光量に応じた量の電荷(ここでは電子)に光電変換する。
転送トランジスタ22は、光電変換部21と出力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート転送ゲート)に制御信号である転送信号TRGが与えられる。
これにより、転送トランジスタ22は、光電変換部21で光電変換された電子をフローティングディフュージョンFDに転送する。

リセットトランジスタ23は、電源ラインLVDDとフローティングディフュージョンFDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号であるリセット信号RSTが与えられる。
これにより、リセットトランジスタ23は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。

フローティングディフュージョンFDには、増幅トランジスタ24のゲートが接続されている。増幅トランジスタ24は、選択トランジスタ25を介して出力信号線6に接続され、画素部外定電流源ソースフォロアを構成している。
この増幅トランジスタ24と選択トランジスタ25により増幅回路7が形成される。
そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ25のゲートに与えられ、選択トランジスタ25がオンする。
選択トランジスタ25がオンすると、増幅トランジスタ24はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を出力信号線6に出力する。

図3は、CMOSイメージセンサの画素共有の一例を示す図である。

この構成は、それぞれ光電変換素子21−1〜21−4と転送トランジスタ22−1〜22−4を有する4つの画素セル2−1〜2−4がフローティングディフュージョンFD、リセットトランジスタ23、および増幅回路7を共有している。

固体撮像素子においては、図1に示すように、第1半導体層1−1に形成された1つの光電変換部21に1つの増幅回路7を有する図2の画素セルまたは複数の光電変換部21に1つの増幅回路7を有する図2の画素セル等が適用される。
そして、特許文献1の固体撮像素子においては、画素セル2に対して、積層された異なる第2半導体層1−2へ信号を伝播させる積層接続端子(マイクロバンプや貫通VIA)8を接続することが特徴である。
すなわち、信号読み出しの増幅回路7に各々の積層接続端子8が接続される。
図2および図3の例では、第2の半導体層1−2にソースフォロワの定電流源として機能するバイアストランジスタ負荷MOS)9が形成されている。

概要

積層構造における画素の出力信号線の駆動の高速化および低消費電力化をることが可能な固体撮像素子およびカメラシステムを提供する。積層された複数の半導体層200,210と、複数の半導体層を電気的に接続するための複数の積層接続部118と、光電変換部と信号出力部を有する画素セルが2次元状に配列された画素アレイ部と、画素セル110Aの信号出力部117による信号が伝搬される出力信号線116と、を有し、複数の半導体層は、少なくとも第1の半導体層200と第2の半導体層210を含み、第1の半導体層200に、複数の画素セルが2次元状に配列され、複数の画素セルで形成される画素群の信号出力部117が、積層接続部から配線される出力信号線を共有し、出力信号線が、積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部140を有する。

目的

本発明は、積層構造における画素の出力信号線の駆動の高速化および低消費電力化を図ることが可能な固体撮像素子およびカメラシステムを提供する

効果

実績

技術文献被引用数
3件
牽制数
6件

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請求項1

積層された複数の半導体層と、上記複数の半導体層を電気的に接続するための複数の積層接続部と、光電変換部と信号出力部を有する画素セルが2次元状に配列された画素アレイ部と、上記画素セルの信号出力部による信号が伝搬される出力信号線と、を有し、上記複数の半導体層は、少なくとも第1の半導体層と第2の半導体層を含み、上記第1の半導体層に、複数の上記画素セルが2次元状に配列され、上記複数の画素セルで形成される画素群の信号出力部が、前記積層接続部から配線される出力信号線を共有し、上記出力信号線が、上記積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部を有する固体撮像素子

請求項2

上記積層接続部は、当該積層接続部に接続される出力信号線を共有する画素群の中央付近に配置される請求項1記載の固体撮像素子。

請求項3

上記分離部は、分岐点以降の出力信号線に接続される上記信号出力部を有する画素群の中央付近に配置される請求項1または2記載の固体撮像素子。

請求項4

上記画素アレイ部の上記画素セルの2次元配列内に、上記分離部と同じ構成で出力信号線に接続されないダミー素子が配置されている請求項1から3のいずれか一に記載の固体撮像素子。

請求項5

上記分離部の2次元的な配置が周期的となるよう、上記ダミー素子が配置されている請求項4記載の固体撮像素子。

請求項6

上記第1の半導体層には、上記画素アレイ部の画素セルを駆動する画素駆動部が配置され、上記積層接続部を共有する上記画素群は、行列ともに2画素以上の2次元配列であり、上記画素駆動部で同時並列的に選択される上記画素セルの信号出力部が接続される出力信号線は、上記分離部を介して上記積層接続部に接続される請求項1から5のいずれか一に記載の固体撮像素子。

請求項7

上記記画素セルは、1つの電圧信号出力部に対して複数の光電変換部が接続される請求項1から6のいずれか一に記載の固体撮像素子。

請求項8

上記電圧信号出力部は、ゲート端子に光電変換部で得られた信号が入力され、ドレイン端子電源ソース端子に出力信号線が接続される増幅トランジスタを含み、上記第1の半導体層側、または、上記第2の半導体層側に配置される定電流源が出力信号線に接続されている請求項7記載の固体撮像素子。

請求項9

上記増幅トランジスタのソース端子は、選択トランジスタを介して上記出力信号線に接続されている請求項8記載の固体撮像素子。

請求項10

上記第1の半導体層は、トランジスタおよび配線層が形成される側の反対面から照射される光を受光可能な受光素子が有する請求項1から9のいずれか一に記載の固体撮像素子。

請求項11

上記第1の半導体層は、配線層と、上記配線層上に形成された受光素子としての光電変換膜と、を含む請求項1から9のいずれか一に記載の固体撮像素子。

請求項12

上記積層接続部は、上記第1の半導体層の最外層に配置されたマイクロパッドと、上記第2の半導体層における前記マイクロパッドに対応する位置の最外層に配置されたマイクロパッドが、マイクロバンプを介して接続された端子を含む請求項1から11のいずれか一に記載の固体撮像素子。

請求項13

上記積層接続部は、上記第1の半導体層の最外層に配置されたマイクロパッドと、上記第2の半導体層における前記マイクロパッドに対応する位置の最外層に配置されたマイクロパッドが直接貼り合わせられた端子を含む請求項1から11のいずれか一に記載の固体撮像素子。

請求項14

上記積層接続部は、上記第1の半導体層と上記第2の半導体層の両方またはいずれか一方の、半導体層または絶縁層を貫通して形成されたコンタクトビアを含む請求項1から11のいずれか一に記載の固体撮像素子。

請求項15

上記第2の半導体層は、複数のアナログデジタル(AD)変換部手段を有する請求項1から14のいずれか一に記載の固体撮像素子。

請求項16

複数の上記AD変換部は、各積層接続部と並列となるように配置されている請求項15記載の固体撮像素子。

請求項17

信号処理回路およびメモリ回路の少なくとも一方が第3の半導体層またはそれ以降の半導体層として積層された半導体層に形成され、上記積層接続部によって接続される請求項1から16のいずれか一に記載の固体撮像素子。

請求項18

固体撮像素子と、上記撮像素子被写体像結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、積層された複数の半導体層と、上記複数の半導体層を電気的に接続するための複数の積層接続部と、光電変換部と信号出力部を有する画素セルが2次元状に配列された画素アレイ部と、上記画素セルの信号出力部による信号が伝搬される出力信号線と、を有し、上記複数の半導体層は、少なくとも第1の半導体層と第2の半導体層を含み、上記第1の半導体層に、複数の上記画素セルが2次元状に配列され、上記複数の画素セルで形成される画素群の信号出力部が、前記積層接続部から配線される出力信号線を共有し、上記出力信号線が、上記積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部を有するカメラシステム

技術分野

0001

本発明は、CMOSイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。

背景技術

0002

この固体撮像素子は、光電変換部と、蓄積された電荷電圧に変換する電荷電圧変換部、さらに電荷電圧変換部の電圧を読み出すための増幅回路を有する単位画素によって構成される。
このような固体撮像素子において、光の照射面をトランジスタが配置される面の反対側(=裏面)とし、さらに複数の半導体層を積層して画素出力信号を読み出すことで、集積度並列度を向上する技術が提案されている。
この技術は、たとえば特許文献1に開示されている。

0003

図1は、特許文献1に開示された固体撮像素子の基本的構成を示す図である。

0004

図1は、受光部側の第1の半導体層1−1に画素セル2がアレイ状に配列され、そのアイレ部の両側に行走査回路3−1,3−2が配置され、さらに画素セル2の行配列に対応して画素駆動回路4−1,4−2が配置されている。

0005

図2は、4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。

0006

この画素セル2は、たとえばフォトダイオード(PD)からなる光電変換部(光電変換素子)21を有する。
そして、画素セル2は、この1個の光電変換部21に対して、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、および選択トランジスタ25の4つのトランジスタを能動素子として有する。

0007

光電変換部21は、入射光をその光量に応じた量の電荷(ここでは電子)に光電変換する。
転送トランジスタ22は、光電変換部21と出力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート転送ゲート)に制御信号である転送信号TRGが与えられる。
これにより、転送トランジスタ22は、光電変換部21で光電変換された電子をフローティングディフュージョンFDに転送する。

0008

リセットトランジスタ23は、電源ラインLVDDとフローティングディフュージョンFDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号であるリセット信号RSTが与えられる。
これにより、リセットトランジスタ23は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。

0009

フローティングディフュージョンFDには、増幅トランジスタ24のゲートが接続されている。増幅トランジスタ24は、選択トランジスタ25を介して出力信号線6に接続され、画素部外定電流源ソースフォロアを構成している。
この増幅トランジスタ24と選択トランジスタ25により増幅回路7が形成される。
そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ25のゲートに与えられ、選択トランジスタ25がオンする。
選択トランジスタ25がオンすると、増幅トランジスタ24はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を出力信号線6に出力する。

0010

図3は、CMOSイメージセンサの画素共有の一例を示す図である。

0011

この構成は、それぞれ光電変換素子21−1〜21−4と転送トランジスタ22−1〜22−4を有する4つの画素セル2−1〜2−4がフローティングディフュージョンFD、リセットトランジスタ23、および増幅回路7を共有している。

0012

固体撮像素子においては、図1に示すように、第1半導体層1−1に形成された1つの光電変換部21に1つの増幅回路7を有する図2の画素セルまたは複数の光電変換部21に1つの増幅回路7を有する図2の画素セル等が適用される。
そして、特許文献1の固体撮像素子においては、画素セル2に対して、積層された異なる第2半導体層1−2へ信号を伝播させる積層接続端子(マイクロバンプや貫通VIA)8を接続することが特徴である。
すなわち、信号読み出しの増幅回路7に各々の積層接続端子8が接続される。
図2および図3の例では、第2の半導体層1−2にソースフォロワの定電流源として機能するバイアストランジスタ負荷MOS)9が形成されている。

先行技術

0013

特開2006−049361号公報

発明が解決しようとする課題

0014

上記した先行技術はいずれにしても、単位画素の大きさが積層接続端子8の大きさよりも小さい場合、各単位画素ごとに積層接続端子8を配置することが困難になる。
このため、図4に示すように複数の画素セルの増幅回路の出力が、積層接続端子に接続された出力信号線を共有することが考えられる。

0015

図5は、図4の固体撮像素子の要部回路の一例を示す図である。
この例では、複数の画素セル2の読み出し増幅回路7の出力端子同一出力信号線6に接続され、その接続ノードが積層接続端子8を介して第2の半導体層1−2へ接続される。
画素セル2は、図2に示すような複数の光電変換部(PD)を有して、増幅回路7を共有しても構わない。
上述したように、増幅回路7は増幅トランジスタ24の他に選択トランジスタ25も含んでおり、選択トランジスタ25を介して出力信号線6に接続される。
ただし、リセットトランジスタ23によって非選択画素のFDの電圧を低く設定し、増幅トランジスタ24をOFF状態とする駆動により、選択トランジスタ25を省略することも可能である。

0016

ところが、図4および図5のような構成では、ある画素が行走査回路3によって選択され、積層接続端子8を介して信号を出力する際に、同一の積層接続端子8に接続されている他の画素の増幅回路7の出力端子の寄生容量も駆動する必要がある。
すなわち、増幅トランジスタ24のソース端子の寄生容量、あるいは選択トランジスタ25のソース端子の寄生容量、さらに配線の寄生容量が負荷容量として加わる。
積層接続端子8を含む出力信号線6の寄生容量が大きくなることで、画素の選択後に出力信号が目的の値に収束するまでの時間が長くなり、高速化の妨げとなる。
より高速な読み出し動作が必要な場合は、たとえばバイアストランジスタ9のゲートに印加されるバイアス電圧Vbを変更して、増幅回路7に流す電流を増やすことが考えられるが、電流増に比例して消費電力の増大を伴ってしまう。

0017

本発明は、積層構造における画素の出力信号線の駆動の高速化および低消費電力化を図ることが可能な固体撮像素子およびカメラシステムを提供することにある。

課題を解決するための手段

0018

本発明の第1の観点の固体撮像素子は、積層された複数の半導体層と、上記複数の半導体層を電気的に接続するための複数の積層接続部と、光電変換部と信号出力部を有する画素セルが2次元状に配列された画素アレイ部と、上記画素セルの信号出力部による信号が伝搬される出力信号線と、を有し、上記複数の半導体層は、少なくとも第1の半導体層と第2の半導体層を含み、上記第1の半導体層に、複数の上記画素セルが2次元状に配列され、上記複数の画素セルで形成される画素群の信号出力部が、前記積層接続部から配線される出力信号線を共有し、上記出力信号線が、上記積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部を有する。

0019

本発明の第2の観点のカメラシステムは、固体撮像素子と、上記撮像素子被写体像結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、積層された複数の半導体層と、上記複数の半導体層を電気的に接続するための複数の積層接続部と、光電変換部と信号出力部を有する画素セルが2次元状に配列された画素アレイ部と、上記画素セルの信号出力部による信号が伝搬される出力信号線と、を有し、上記複数の半導体層は、少なくとも第1の半導体層と第2の半導体層を含み、上記第1の半導体層に、複数の上記画素セルが2次元状に配列され、上記複数の画素セルで形成される画素群の信号出力部が、前記積層接続部から配線される出力信号線を共有し、上記出力信号線が、上記積層接続部から分岐する箇所の全てまたは一部において、任意の分岐した各出力信号線を分離できる分離部を有する。

発明の効果

0020

本発明によれば、積層構造における画素の出力信号線の駆動の高速化および低消費電力化を図ることができる。

図面の簡単な説明

0021

特許文献1に開示された固体撮像素子の基本的構成を示す図である。
4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。
CMOSイメージセンサの画素共有の一例を示す図である。
複数の画素セルの増幅回路の出力が、積層接続端子に接続された出力信号線を共有する固体撮像素子の構成例を示す図である。
図4の固体撮像素子の要部回路の一例を示す図である。
本発明の実施形態に係るCMOSイメージセンサ(固体撮像素子)の構成例を示す図である。
本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。
本発明の第1の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
図8のCMOSイメージセンサ(固体撮像素子)の要部回路の一例を示す図である。
本第2の実施形態に係るCMOSイメージセンサ(固体撮像素子)の要部回路の一例を示す図である。
本発明の第3の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
図11のCMOSイメージセンサ(固体撮像素子)の要部回路の一例を示す図である。
本発明の第4の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
第4の実施形態に係る画素、積層接続端子、および分離部の配置例を具体的に説明するための図である。
分岐点の分離部のスイッチとダミートランジスタ周期性を保つように素子配置されている例を示す図である。
分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置され、かつ、ダミートランジスタが所定の機能を有する例を示す図である。
4×4の画素セルで積層接続端子を共有する場合のレイアウト例を示す図である。
本発明の第5の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層の積層構造例を示す図である。
本発明の第6の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層の積層構造例を示す図である。
本発明の第7の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層の積層構造例を示す図である。
本発明の第8の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層と第3の半導体層の積層構造例を示す図である。
本発明の第9の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層の積層構造例を示す図である。
本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

実施例

0022

以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は次の順序で行う。
1.固体撮像素子の全体構成例
2.積層構造を採用する特徴的構成基本概念
3.第1の実施形態
4.第2の実施形態
5.第3の実施形態
6.第4の実施形態
7.第5の実施形態
8.第6の実施形態
9.第7の実施形態
10.第8の実施形態
11.第9の実施形態
12.第10の実施形態(カメラシステムの構成例)

0023

<1.固体撮像素子の全体構成例>
図6は、本発明の実施形態に係るCMOSイメージセンサ(固体撮像素子)の構成例を示す図である。

0024

本CMOSイメージセンサ100は、画素アレイ部110、画素駆動部としての行選択回路(Vdec)120、および読み出し回路AFE)130を有する。
本実施形態においては、一例として光の照射面をトランジスタが配置される面の反対側(=裏面)とし、さらに複数の半導体層を積層して画素の出力信号を読み出すように形成される。
この半導体層の積層構造に対応した特徴的な構成については後で詳述する。

0025

画素アレイ部110は、複数の画素セル110AがM行×N列の2次元状(マトリクス状)に配列されている。

0026

図7は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。

0027

この画素セル110Aは、たとえばフォトダイオード(PD)からなる光電変換部(光電変換素子)111を有する。
そして、画素セル110Aは、この1個の光電変換部111に対して、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。

0028

光電変換部111は、入射光をその光量に応じた量の電荷(ここでは電子)に光電変換する。
転送トランジスタ112は、光電変換部111と出力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート(転送ゲート)に制御信号である転送信号TRGが与えられる。
これにより、転送トランジスタ112は、光電変換部111で光電変換された電子をフローティングディフュージョンFDに転送する。

0029

リセットトランジスタ113は、電源ラインLVREFとフローティングディフュージョンFDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号であるリセット信号RSTが与えられる。
これにより、リセットトランジスタ113は、フローティングディフュージョンFDの電位を電源ラインLVREFの電位にリセットする。

0030

フローティングディフュージョンFDには、増幅トランジスタ114のゲートが接続されている。増幅トランジスタ114は、選択トランジスタ115を介して出力信号線116に接続され、画素部外の定電流源とソースフォロアを構成している。
この増幅トランジスタ114と選択トランジスタ115により信号出力部としての増幅回路117が形成される。
そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。
選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を出力信号線116に出力する。
出力信号線116を通じて、各画素から出力された電圧は、読み出し回路130に出力される。
これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。

0031

上述したように、増幅回路117は増幅トランジスタ114の他に選択トランジスタ115も含んでおり、選択トランジスタ115を介して出力信号線116に接続される。
ただし、リセットトランジスタ113によって非選択画素のFDの電圧を低く設定し、増幅トランジスタ114をOFF状態とする駆動により、選択トランジスタ115を省略することも可能である。

0032

画素アレイ部110に配線されているリセット制御線LRST、転送制御線LTRG、および選択制御線LSELが一組として画素配列の各行単位で配線されている。
これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路120により駆動される。

0033

行選択回路120は、画素アレイ部110の中の任意の行に配置された画素の動作を制御する。行選択回路120は、制御線LSEL、LRST、LTRGを通して画素を駆動制御する画素駆動部として機能する。

0034

読み出し回路130は、行選択回路120の駆動により選択されまたは先行選択された読み出し行各画素セル110Aからの出力信号線116を通して出力される信号VSLに対して所定の処理を行い、たとえば信号処理後画素信号を一時的に保持する。
読み出し回路130は、出力信号線116を通して出力される信号をサンプルホールドするサンプルホールド回路を含む回路構成を適用可能である。
あるいは読み出し回路130は、サンプルホールド回路を含み、CDS(相関二重サンプリング)処理により、リセットノイズや増幅トランジスタ114の閾値ばらつき等、画素固有固定パターンノイズを除去する機能を含む回路構成が適用可能である。
また、読み出し回路130は、アナログデジタル(AD)変換機能を持たせ、信号レベルデジタル信号とする構成を適用可能である。

0035

以下に、本実施形態に係るCMOSイメージセンサ100における半導体層の積層構造に対応した特徴的な構成について詳述する。

0036

<2.積層構造を採用する特徴的構成の基本概念>
まず、積層構造を採用する特徴的構成の基本概念について説明する。
本CMOSイメージセンサ(固体撮像素子)100は、基本的に、積層された複数の半導体層が、複数個の積層接続端子(積層接続部)で電気的に接続されている。
第1の半導体層に、光電変換部111と信号出力部を有する単位画素セル110Aが2次元配列されている。
複数の画素セルで構成される画素群の信号出力部が、積層接続端子から配線される出力信号線116を共有する。
そして、出力信号線116が、積層接続端子から分岐する箇所の全て或いは一部において、任意の分岐した各出力信号線116を分離できる分離部を有する。

0037

より具体的には、積層接続端子に複数の増幅トランジスタを含む増幅回路117の出力が接続され、積層接続端子と増幅回路117の間の分岐点の一部、或いは全部に、出力信号線116を分離する分離部を有する。
本CMOSイメージセンサ(固体撮像素子)100は、たとえばトランジスタおよび配線が配置される面と反対に光照射面がある。
本CMOSイメージセンサ100は、出力信号を積層された第1の半導体層と異なる半導体層に積層接続端子を介して伝播させる場合、積層接続端子の配置自由度が高く、さらに、少数であれば光電変換部の縮小なくトランジスタを画素配列内に追加配置できる。
このことを生かして、積層接続端子から各単位画素への配線が分岐するノードで、各分岐配線を分離できるスイッチ等の分離部を有することで、各画素の信号を、増幅回路117を介して読み出す際の実質的な負荷容量を低減することが可能となる。

0038

本実施形態において、積層接続端子は、積層接続端子に接続される画素群の中央付近に配置することを特徴とする。
さらに、積層接続端子は、配置可能な積層接続端子間の距離を満たす範囲で、積層接続端子に接続される画素群の中央付近に配置することで、分離部で分離される各配線の寄生容量を均等に分割することが可能である。
これによって、各画素の信号を、増幅回路117を介して読み出す際の実質的な負荷容量を最小化することが可能となる。

0039

本実施形態において、前記分岐点は、分岐点以降に接続される画素群の中央付近に配置することを特徴とする。
さらに、分岐点が、分岐点以降に接続される画素群の中央付近に配置することで、分離部で分離される各配線の寄生容量を、より均等に分割することが可能である。
これによって、各画素の信号を、増幅回路117を介して読み出す際の実質的な負荷容量を最小化することが可能となっている。
本実施形態において、分岐点に配置された分離部が、配置的な周期性を持つよう分離部が配置されない領域に分離部と同じ素子ダミー配置することを特徴とする。
これにより、画素および回路のレイアウト周期性を保ち、撮像特性やトランジスタの動作特性が均一化され、固定パターンノイズ等の画質劣化を回避することが可能となっている。

0040

本実施形態において、2次元配列された画素群を同一の積層接続端子に接続する。
列や行方向だけでなく、2次元配列された画素群を同一の積層接続端子に接続することで、積層接続端子に接続される画素数が同じであっても、積層接続端子から最も遠い画素までの距離が最小化される。
これにより、本実施形態においては、画素毎における寄生抵抗による読み出し電圧電圧降下を均一化することが可能となっている。

0041

一般的な画素の出力信号の読み出し回路として、画素内の増幅トランジスタ114と、出力信号線116に接続されたバイアストランジスタによる定電流源で構成される、ソースフォロア回路が例として挙げられる。
一定電流で出力信号線116の寄生容量を放電することから、特に容量成分が出力の収束時間に支配的であるため、容量を分離することで比例的に高速化、或いは低電力化を図ることが可能となる。
一方で、配線の時定数ではなく容量放電が支配的であることから、抵抗成分によって収束時間を支配的に劣化させることがなく、分離部としてのスイッチの追加によるオーバーヘッドがほとんどないことも特徴である。

0042

一方で、出力信号線116の抵抗成分においては、均一性重視される。ソースフォロア回路は、入力電圧が増幅トランジスタ114のソース端子に出力される。
このため、増幅トランジスタ114から出力端子である積層接続端子までの配線抵抗と、電流源である負荷MOS(バイアストランジスタ)で発生させた一定電流との積だけ、積層接続端子における出力電圧オフセットが掛かる。
オフセット電圧は相関二重サンプリング等のCDS部で容易にキャンセルすることができるが、画素毎に大きく異なると、出力端子以降のアナログ・デジタル変換回路等のアナログ信号処理回路における入力可能な電圧範囲に十分な余裕が必要となる。
本実施形態では、分岐点において分離部手段であるスイッチが、分離された各出力信号線116に付加されるため、出力信号線116の抵抗成分の均一性を損なうことがないことも特徴である。

0043

次に、具体的な構成例について説明する。

0044

<3.第1の実施形態>
図8は、本発明の第1の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
図9は、図8のCMOSイメージセンサ(固体撮像素子)の要部回路の一例を示す図である。

0045

本第1の実施形態のCMOSイメージセンサ100Aにおいて、第1の半導体層200に画素セル110Aがアレイ状に配列されている。その画素アレイ部110の両側に行走査回路121−1,121−2が配置され、されに画素セル110Aの行配列に対応して画素駆動回路122−1,122−2が配置されている。
本第1の実施形態において、画素セル110Aの増幅回路117は、列方向で出力信号線116を共有して積層接続端子118に接続される。
積層接続端子118から各画素セルの増幅回路117までの間で、出力信号線116が分岐する箇所に出力信号線116の分離部140を有する。

0046

図8の画素アレイ部110は、画素セルが6×6のマトリクス状に配置されている。
本第1の実施形態において、積層接続端子118の配置位置は、製造可能な積層接続端子間の最小距離を満たす範囲で、接続される複数の画素セル110Aの画素群の中央に配置されることが好ましい。
この場合、理想的には図8の画素アレイにおいては、各列CL0〜CL5において、積層接続端子118は3行目と4行目の画素セルの形成位置間、すなわち、各列の中央に配置されることが好ましい。
中央に配置ができない場合は、図8のように配置可能な範囲で中央付近に配置することが好ましい。
図8においては、偶数列LC0,LC2,LC4では、積層接続端子118は4行目と5行目の画素セルの形成位置間、すなわち、配置可能な範囲で中央付近に配置されている。
奇数列CL1,CL3,CL5では、積層接続端子118は2行目と3行目の画素セルの形成位置間、すなわち、配置可能な範囲で中央付近に配置されている。

0047

図8および図9の例では、分離部140は、積層方向において離間して積層接続端子118と重なるように配置されている。
なお、図9では、簡単化のため4つの画素セル110A−1〜110A−4を含み、積層接続端子118および分離部140はその画素群のほぼ中央に配置されている例を示している。

0048

図9に示すように、分岐点における分離部140は、スイッチ141により構成され、出力信号線116を2つの出力信号線116−1,116−2に分離している。
出力信号線116−1は画素セル110A−1,110A−2の増幅回路117に接続され、出力信号線116−2は画素セル110A−3,110A−4の増幅回路117に接続されている。
分離部140を構成するスイッチ141は、端子aと端子bが対をなし、端子cと端子dが対をなす。
端子aが積層接続端子118に接続され、端子bが一方の出力信号線116−1に接続されている。
端子cが積層接続端子118に接続され、端子dが他方の出力信号線116−2に接続されている。
このような構成を有するスイッチ141は、図示しない制御系による切替信号SSWにより端子aと端子bとの接続、非接続状態、および端子cと端子dとの接続、非接続状態が切り替えられる。
スイッチ141はNMOSトランジスタPMOSトランジスタのいずれか、或いは両方を並列繋ぐなど簡易な回路で実現できる。
図9の例では、第2の半導体層210にソースフォロワの定電流源として機能するバイアストランジスタ(負荷MOS)119が形成されている。
バイアストランジスタ119は、バイアス電圧Vbがゲートに入力され一定電流を出力信号線116から流す機能を有する。
このバイアストランジスタ119は、第1の半導体層200側に配置されても構わない。

0049

<4.第2の実施形態>
図10は、本第2の実施形態に係るCMOSイメージセンサ(固体撮像素子)の要部回路の一例を示す図である。

0050

本第2の実施形態に係るCMOSイメージセンサ100Bが第1の実施形態に係るCMOSイメージセンサ100Aと異なる点は、分離部140により出力信号線116の分岐数が2ではなくそれ以上(ここでは3分岐)であることにある。

0051

CMOSイメージセンサ100Bにおいて、出力信号線116は3つの分割された出力信号線116−1,116−2,116−3に分岐されている。
そして、画素セル110A−5,110A−6の増幅回路117が出力信号線116−3に接続されている。
スイッチ140Bは、図9の構成に加えて、さらに端子eと端子fとの対を含む。
そして、端子eが積層接続端子118に接続され、端子fが出力信号線116−3に接続されている。
このような構成を有するスイッチ141Bは、図示しない制御系による切替信号SSWにより端子aと端子bとの接続、非接続状態、および端子cと端子dとの接続、非接続状態、および端子eと端子fとの接続、非接続状態が切り替えられる。

0052

<5.第3の実施形態>
図11は、本発明の第3の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
図12は、図11のCMOSイメージセンサ(固体撮像素子)の要部回路の一例を示す図である。

0053

本第3の実施形態に係るCMOSイメージセンサ100Cは、画素の読み出し走査方向(図11では縦方向)に垂直な配置(図11では横方向)の画素も含めて、積層接続端子118を共有する画素群を構成している。
図11の例では、0列目と1列目、2列目と3列目、4列目と5列目の各2列で一つの積層接続端子118を共有している。
そして、列間に配置されている偶数側分離部140−1の出力から延設された出力線L141と、奇数列側の分離部140−2の出力から偶数列側に戻すように配線された出力線L142とが、第1の分岐点に配置された分離部140−3に接続されている。
分離部140−0,140−1は第2の分岐点を形成しており、基本的に第1の実施形態と同様の構成を有している。

0054

第1の分岐点の分離部140−3を構成するスイッチ141−3は、端子gと端子hが対をなし、端子iと端子jが対をなす。
端子gが積層接続端子118に接続され、端子hが一方の出力線L141に接続されている。
端子iが積層接続端子118に接続され、端子jが他方の出力線L142に接続されている。
このような構成を有するスイッチ141−3は、図示しない制御系による切替信号SSW3により端子gと端子hとの接続、非接続状態、および端子iと端子jとの接続、非接続状態が切り替えられる。

0055

第3の実施形態においては、積層接続端子118から最初に分岐する第1の分岐点で第1の分部140−3を有し、さらに次に分岐する第2の分岐点でも第2の分離部140−1,140−2を有している。
読み出し走査によって同一画素群の複数画素が同時に選択されるが、第1の分離部、或いは第2の分離部によって、同時に選択される画素のいずれか1つが積層接続端子118と接続される。
図12の例であれば、画素が読み出される際に積層接続端子118に接続される画素セル数は、分離部を持たない場合と比べて4分の1に低減し、寄生容量の低減による高速化、或いは低電力化が図れる。

0056

図12の例では、第1の分岐点、第2の分岐点ともに分離部を有しているが、いずれか一方でも構わない。
たとえば、第1の分岐点のみに分離部を配置した場合は、出力信号線116の総寄生容量を2分の1に低減させることができる。
第2の分岐点のみに分離部を配置した場合は、2箇所の第2の分岐点に配置された4つのスイッチのいずれか1つを接続することで、接続される画素セル数を4分の1に低減できる。
第1の分岐点から第2の分岐点までの配線の寄生容量が、第2の分岐点以降の寄生容量に対して十分小さい場合は、第1の分岐点の分離部140−3を省略しても、ほぼ同等の効果が得られる。
逆に、第1の分岐点から第2の分岐点までの配線の寄生容量が大きい場合は、第1の分岐点にも分離部を有することが好ましい。

0057

<6.第4の実施形態>
図13は、本発明の第4の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層における画素、積層接続端子、および分離部の配置例を示す図である。
図14(A)〜(D−3)は、第4の実施形態に係る画素、積層接続端子、および分離部の配置例を具体的に説明するための図である。

0058

図13の画素アレイ部110Dは、画素セルが6×6のマトリクス状に配置されている。
そして、図13では、一例として4×4の画素セル群GRPが1つの積層接続端子118を共有している場合の配置例を示している。
最も遠い画素までの配線長を最小化するために、積層接続端子118は4×4画素セルの画素群GRPの中央付近に配置することが好ましい。

0059

さらに、第1の分離部140−3が配置される第1の分岐点は、図14(A)に示すように、その画素群GRPの中央付近に配置することが好ましい。
さらに、図14(B)に示すように、第1の分岐点によって分離された各々の画素群GRPに対して、その中央付近に第2の分岐点の第2分離部140−1,140−2が配置される。
同様に、図14(C)に示すように、第2の分離部140−1,140−2によって分離された各画素群GRPの中央付近に、第3の分岐点の第3の分離部140−4が配置される。
結果、図14(D)に示すような分離部の配置と出力信号線116となる構成が、配線容量や配線抵抗を最小化するのに好ましい。
ただし、トランジスタの配置や配線の混雑度によって厳密に中央に限るものではなく、可能な範囲で中央付近に配置すれば十分な効果が得られる。

0060

また、図14(D−2)に示すように、分離手段の配置に対して周期性を考慮し、分離手段が配置されていない箇所にダミー素子としてのダミートランジスタDMTを配置することが好ましい。
各画素セルのトランジスタ形成において、周期性を保つことで受光素子やトランジスタの特性が均一化され、固定パターンノイズの発生を抑制する。
さらに、図14(D−3)に示すように、一部の分岐点において分離部を省略し、ダミートランジスタDMTで置き換えても構わない。
この例では、第2の分離部140−1,140−2の代わりにダミートランジスタDMTが配置されている。

0061

図15は、分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置されている例を示す図である。

0062

図15(A)および(B)は、図14(D−3)に相当する回路図であって分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置されている。
図15(B)のダミートランジスタDMTは、一例として分離部のスイッチを形成する縦続接続された2つのNMOSトランジスタNT1、NT2のゲートとドレインソース接地させて構成されている。

0063

図16は、分岐点の分離部のスイッチとダミートランジスタが周期性を保つように素子配置され、かつ、ダミートランジスタが所定の機能を有する例を示す図である。

0064

図16に示すように、ダミートランジスタDMTが何らかの機能を有するように構成することも可能である。
図16の例では、ダミートランジスタDMTをソースフォロワの定電流源I1として機能させている。
具体的には、NMOSトランジスタNT1のソースが接地され、NMOSトランジスタNT2のドレインが出力信号線116に接続され、両NMOSトランジスタNT1,NT2のゲートがバイアス電圧Vb用電源に接続されて定電流源I1が構成されている。

0065

図17は、4×4の画素セルで積層接続端子を共有する場合のレイアウト例を示す図である。

0066

4×4の画素セルで積層接続端子118を共有する場合、たとえば図17に示すように、分離部140を画素セル110Aの隙間に配置することが可能である。
2にレイアウト例を示す。
特に、トランジスタ配置面とは逆の面から光照射をして光電変換する裏面照射型イメージセンサや、配線層よりも上に光電変換膜を形成するイメージセンサでは、受光部の面積を縮小することなく分離部を配置することが可能である。

0067

<7.第5の実施形態>
図18は、本発明の第5の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層の積層構造例を示す図である。

0068

第1の半導体層200は、シリコン(Si)基板(p型ウェル)201上に配線層202が形成されている。
Si基板201には、光電変換部(PD)111としてのn型拡散領域2011が形成され、光電変換部111の表面部(配線層202との境界部)にはp+拡散領域2012が形成されている。
Si基板201には、その表面部にFDのn+拡散領域2013、分離部140のスイッチ用トランジスタのn+拡散領域2014が複数形成されている。
配線層202には、SiO2等の絶縁層内に、各トランジスタのゲート配線2021、信号伝搬用配線2022が形成され、さらにその表面部にはCu等により形成されるマイクロパッド2023が形成されている。
そして、配線層202には、分離部140のn+拡散領域2014をマイクロパッド2023と接続するためのビア(VIA)2024が形成されている。

0069

第2の半導体層210は、Si基板211上に配線層212が形成されている。
Si基板211には、表面部にトランジスタの拡散領域2111,2112が形成されている。
配線層212には、SiO2等の絶縁層内に、各トランジスタのゲート配線2121、信号伝搬用配線2122が形成され、さらにその表面部にはCu等により形成されるマイクロパッド2123が形成されている。
そして、配線層202には、拡散領域2111等をマイクロパッド2123と接続するためのビア(VIA)2124が形成されている。

0070

図18のCMOSイメージセンサ(固体撮像素子)100Eは、トランジスタおよび配線層とは逆の半導体面に光電変換部111を形成し、裏面から光照射をするイメージセンサであって、積層接続端子118としてマイクロバンプBMPを用いた例である。
イメージセンサ100Eは、第1の半導体層200の配線層202の表面部と第2の半導体層210の配線層212の表面部を対向させてマイクロパッド2023とマイクロパッド2123とをマイクロバンプMBPで接続されている。

0071

<8.第6の実施形態>
図19は、本発明の第6の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層の積層構造例を示す図である。

0072

本第6の実施形態に係るイメージセンサ100Fが第5の実施形態に係るイメージセンサ100Eと異なる点は、マイクロバンプを用いず、最上位の配線としてのマイクロパッド2023とマイクロパッド2123とが直接接続されていることにある。

0073

<9.第7の実施形態>
図20は、本発明の第7の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層の積層構造例を示す図である。

0074

本第7の実施形態に係るイメージセンサ100Gが第6の実施形態に係るイメージセンサ100Fと異なる点は、次のとおりである。
本イメージセンサ100Gでは、第1の半導体層200の配線層202の表面側に第2の半導体層210のSi基板211が配置されている。
そして、第2の半導体層210の配線層212のマイクロパッド2123と第1の半導体層200の配線層202のマイクロパッド2023とが第2の半導体層210を貫通する貫通VIA電極213によって接続されている。
また、第2の半導体層210の配線層212の配線2122と第1の半導体層200の配線層202の配線2022とが第2の半導体層210を貫通する貫通VIA電極214によって接続されている。

0075

<10.第8の実施形態>
図21は、本発明の第8の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層と第3の半導体層の積層構造例を示す図である。

0076

本第3の実施形態に係るCMOSイメージセンサ100Hは、第1の半導体層200と第2の半導体層210と第3の半導体層230の積層構造を有する。

0077

第3の半導体層220は、Si基板221上に配線層222が形成されている。
Si基板221には、表面部にトランジスタの拡散領域2211,2212が形成されている。
配線層222には、SiO2等の絶縁層内に、各トランジスタのゲート配線2221、信号伝搬用配線2222が形成され、さらにその表面部にはCu等により形成されるマイクロパッド2223が形成されている。
そして、配線層222には、拡散領域2211と配線2222、あるいは配線2222とマイクロパッド2223と接続するためのビア(VIA)2224が形成されている。

0078

本イメージセンサ100Hは、第1の半導体層200の配線層202の上に光電変換膜240が形成されて、第1の半導体層200の配線2022と第2の半導体層210の配線21222とを第1の半導体層200貫通する貫通VIA203で接続されている。
そして、第2の半導体層210の配線層212のマイクロパッド2123と第3の半導体層220の配線層222のマイクロパッド2223とが第2の半導体層210を貫通する貫通VIA電極213Hによって接続されている。

0079

なお、配線層上の光電変換膜としては、有機系の光電変換膜がよく知られている。また、積層する半導体層は何層でも構わない。
このように、第1の半導体層200内において、トランジスタとは異なる層で光電変換層が形成されていれば、受光素子の面積を縮小することなく、高い自由度で分離手段や積層接続端子を配置することができる。

0080

また、信号処理回路やメモリ回路を、第3の半導体層の半導体層として積層され、積層接続端子118によって接続するように構成することも可能である。

0081

<11.第9の実施形態>
図22は、本発明の第9の実施形態に係るCMOSイメージセンサ(固体撮像素子)の第1の半導体層と第2の半導体層の積層構造例を示す図である。

0082

本第9の実施形態に係るCMOSイメージセンサ100Iにおいて、第1の半導体層200は図13と同様のレイアウトをもって形成され、第2の半導体層210にAD変換部150および信号処理部160が形成されている。
図22の例では、ひとつの信号処理部160が中央部に配置され、長縁部の両側に2つずつAD変換部150が配置されている。
そして、本CMOSイメージセンサ100Iでは、各積層接続端子118に並列となるようにAD変換回路151,152,153,154が配置されている。

0083

なお、画素セルは、信号出力のための増幅回路を有していれば、複数の受光素子が増幅回路を共有する画素共有型や、画素内に一括露光を実現する電荷保持領域を有する画素構成などでも構わない。

0084

以上説明したように、本実施形態によれば、以下の効果を得ることができる。
積層(3次元実装)された異なる半導体層へ接続する接続端子を、複数の画素セルの増幅回路で共有するイメージセンサにおいて、出力信号線の寄生容量の低減を可能とし、画素の出力信号の読み出しの高速化および低消費電力化を実現することができる。
また、簡易なスイッチ回路の追加と配線のみで実現できるため、裏面照射イメージセンサ有機光電変換膜を用いたイメージセンサにおいて、受光素子の縮小や解像度の低下にほとんど影響しない。
積層接続端子や分岐点における分離部を、接続される画素群の中央付近に配置することで、寄生容量の最小化による高速化および低電力化の効果や、配線抵抗の均一化による後段アナログ信号処理回路の必要な入力電圧範囲低減効果がある。

0085

このような効果を有する固体撮像素子は、デジタルカメラビデオカメラ撮像デバイスとして適用することができる。

0086

<12.第10の実施形態>
図23は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

0087

本カメラシステム300は、図23に示すように、本実施形態に係るCMOSイメージセンサ(固体撮像素子)100,100A〜100Iが適用可能な撮像デバイス310を有する。
さらに、カメラシステム300は、この撮像デバイス310の画素領域に入射光を導く(被写体像を結像する)光学系、たとえば入射光(像光)を撮像面上に結像させるレンズ320を有する。
カメラシステム300は、撮像デバイス310を駆動する駆動回路(DRV)330と、撮像デバイス310の出力信号を処理する信号処理回路(PRC)340と、を有する。

0088

駆動回路330は、撮像デバイス310内の回路を駆動するスタートパルスクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス310を駆動する。

0089

また、信号処理回路340は、撮像デバイス310の出力信号に対して所定の信号処理を施す。
信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニター動画として映し出される。

0090

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス310として、先述した撮像素子100,100A〜100Iを搭載することで、低消費電力で、高精度なカメラが実現できる。

0091

100,200・・・固体撮像素子、110・・・画素アレイ部、110A・・・画素回路、120・・・行選択回路(画素駆動部)、130・・・読み出し回路、140,140−1〜140−3・・・分離部、150・・・AD変換部、160・・・信号処理部、111・・・光電変換素子、112・・・転送トランジスタ、113・・・リセットトランジスタ、114・・・増幅トランジスタ、115・・・選択トランジスタ、116,116−1,116−2・・・出力信号線、117・・・増幅回路、118・・・積層接続端子、119・・・電流源(バイアストランジスタ,負荷MOS)、200・・・第1の半導体層、210・・・第2の半導体層、220・・・第3の半導体層、300・・・カメラシステム、310・・・撮像デバイス、320・・・駆動回路、330・・・レンズ、340・・・信号処理回路。

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