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課題

ESDパルスの流れる経路抵抗の増大を抑制するとともにEOS耐圧を高くし、且つ製造コストの増大を抑制した過電圧保護回路を提供する。

解決手段

信号端子1と接地端子2の間に短時間のESDパルスが印加したとき該ESDパルスの放電経路を形成するエンハンスメント型NMOSトランジスタM1からなる保護部11と、信号端子1に正極性のEOS電圧が印加したとき、トランジスタM1のゲートバックゲートを接地端子2に接続してトランジスタM1を強制オフさせ、信号端子1に負極性のEOS電圧が印加したとき、トランジスタM1のゲートとバックゲートを信号端子1に接続してトランジスタM1を強制オフさせる制御部12を備える。

概要

背景

図11にESDパルス印加モデルを示す。これは、キャパシタC1に帯電した高圧静電気が、人体や気中などの抵抗体Rsを経由して半導体装置100に流れ込むモデルである。半導体装置100には、信号端子1と接地端子2に接続される内部回路20の入力側に、過電圧保護回路30が設けられる。このモデルでは、図12に示すように、半導体装置100には、印加したESDパルスによってESD電流Iesdが流れ込む。このESDパルスの印加では、ESD電流Iesdのピーク値が数Aオーダー持続時間が数μsecであり、半導体装置100にESD電流Iesdが強制的に流入するため、過電圧保護回路30は、低抵抗でそのESD電流Iesdをバイパスさせて、内部回路20に過電圧が印加しないようにする必要がある。

図13に過電圧保護回路30の従来のひとつの例を示す。過電圧保護回路30は、信号端子1に接続されたエンハンスメント型NMOSトランジスタM11と、保護抵抗R11を経由して並列接続されたエンハンスメント型NMOSトランジスタM12とで構成される。D11,D12はトランジスタM11,M12の寄生ダイオードである。なお、トランジスタM11の構造は、例えば図14に示すようにP基板上に構成され、寄生バイポーラnpnトランジスタQ11が生成される。この構造は、トランジスタM12についても同様である。

ESDパルスが信号端子1と接地端子2の間に印加されると、ESD電流IesdはトランジスタM11を経由して流れる。このとき、信号端子1に正極性のESDパルスが印加されると、寄生バイポーラトランジスタQ11がオンすることによって、そのESD電流Iesdを逃がし、負極性のESDパルスが印加されると、寄生ダイオードD11がオンしてそのESD電流Iesdを逃がす。このように、ESDパルスが印加したときは、過電圧保護回路30うちの保護素子をできるだけ迅速にオンさせて低インピーダンス経路を作ることで、内部回路20に過電圧が印加されるのを防いでいる。トランジスタM12は、内部回路20に過電圧が印加することを防止するために、挿入したものである。

次に、図15にEOS電圧の印加モデルを示す。ESDパルスがμsecのオーダーの短いパルスであったのに対し、EOS電圧は、半導体装置の出荷テストにおいて、半導体装置の接地テスタの接地とが異なる等に起因して、msec〜secのオーダーの長時間持続し、当該半導体装置100の動作電圧DD(例えば、3.3V)よりも遥かに大きな電圧Veos(例えば、10V〜20V)を印加し続ける。このとき、過電圧保護回路30がオンしてしまうと、アンペアオーダーの電流が長時間流れ続けてしまうので、その過電圧保護回路30が破壊されてしまう。したがって、EOS電圧に対しては、過電圧保護回路30がオンしないようにしなければならない。

前記した過電圧保護回路30における電圧-電流特性を図16に示す。接地端子2を0Vとした場合の信号端子1の電圧と、その信号端子1から半導体装置100の内部に流れる電流の関係を示している。信号端子1に正極性のEOS電圧を与えた場合、トリガ電圧Vtrig以下では電流が流れず、いったんトリガ電圧Vtrigを越えると寄生バイポーラトランジスタQ11がオンし、電流を流し始める。一方、信号端子1に負極性の電位を与えた場合は、寄生ダイオードD11が電流を流すため、その電圧がダイオードD11の順方向閾値電圧Vt_dio以下になると、低インピーダンスで電流が流れ、過電圧保護回路30が破壊されてしまうおそれがある。

ここで、正極性の電位を与えた場合のトリガ電圧Vtrigと負極性の電位を与えた場合の順方向閾値電圧Vt_dioを比較すると、
|Vtrig|>>|Vt_dio|
であり、正極性の電位に対する場合と比較して負極性の電位に対する場合は、EOS耐圧が非常に弱くなっている。したがって、負極性のEOS電圧が入力された場合には、半導体装置100は極めて弱くなる。

以上説明したESDパルスとEOS電圧の印加の問題を両方とも解決する従来技術が、特許文献1に記載されている。図17はこの従来技術の過電圧保護回路40を示す図である。この過電圧保護回路40は、信号端子1と内部回路20の間にディプリーション型NMOSトランジスタM21,M22、保護抵抗R21が順次直列接続され、トランジスタM21,M22間と接地との間にダイオードD23が、また保護抵抗R21と内部回路20の共通接続点と接地の間にダイオードD24が接続された構成である。トランジスタM21,M22はゲートソース共通接続されている。D21,D22はトランジスタM21,M22の寄生ダイオードである。

ダイオードD23,D24の逆バイアスブレークダウン電圧BVD23,BVD24は、
BVD23>BVD24
の関係にある。D21,D22の逆バイアスブレークダウン電圧は、BVD21,BVD22である。

この過電圧保護回路40は、通常の動作時は、トランジスタM21,M22がいずれもディプリーション型であるため、オンとなっており、信号端子1に入力された信号は、トランジスタM21,M22、保護抵抗R21を経由して、そのまま内部回路20に伝達される。このとき、ダイオードD23,D24はオフとなっている。

信号端子1に正極性のESDパルスが印加したときは、ダイオードD23がブレークダウンしてダイオードD23を介して端子2に電流を流す。このとき、ダイオードD24にも電流が流れるため、内部回路には、トランジスタM22、抵抗R21で降下した電位しかかからない。そのため、過電圧から守ることができる。

EOS電圧が印加したときのメカニズムは以下の通りとなる。図18Aに示すように、信号端子1に印加する正極性の電圧が0Vから上昇すると、逆バイアスブレークダウン電圧BVD24の低いダイオードD24がオンし始める。このとき、トランジスタM21,M22、保護抵抗R21にも電流が流れるが、トランジスタM21,M22が飽和動作するため、信号端子1の電圧が上っても、電流は増えない(図19)。信号端子1の電圧がさらに高くなり、ダイオードD23にかかる電圧が逆バイアスブレークダウン電圧BVD23を越えると、電流が増え始める。さらに、寄生ダイオードD22がブレークダウンして大電流が流れるようになる。逆バイアスブレークダウン電圧BVD23を越えた時点で大電流が流れるため、正極性方向のEOS耐圧は、BVD23となる。

一方、図18Bに示すように、信号端子1に負極性の電圧が印加する場合、図19に示すように、ダイオードD23の順方向閾値電圧Vt_dio以下になると、ダイオードD23が順方向バイアスとなり、接地端子2からダイオードD23、トランジスタM21を経由し、信号端子1に電流が流れる。このとき、トランジスタM21は飽和動作となるため、電流が一定となる。信号端子1に印加する負極性の電圧がさらに低下し、寄生ダイオードD21に逆バイアスブレークダウン電圧BVD21を越える電圧が印加されると、その寄生ダイオードD21がブレークダウンして、大電流が流れるようになり、破壊される。したがって、負極性方向のEOS耐圧は、−BVD21となる。

図13に示した一般的な過電圧保護回路30のEOS耐圧は、図16に示したように、負極性側が非常に低いが、図17に示す過電圧保護回路40では、正極性方向と負極性方向のEOS耐圧が、寄生ダイオードD21により、同等の値になっている。

概要

ESDパルスの流れる経路の抵抗の増大を抑制するとともにEOS耐圧を高くし、且つ製造コストの増大を抑制した過電圧保護回路を提供する。信号端子1と接地端子2の間に短時間のESDパルスが印加したとき該ESDパルスの放電経路を形成するエンハンスメント型NMOSトランジスタM1からなる保護部11と、信号端子1に正極性のEOS電圧が印加したとき、トランジスタM1のゲートとバックゲートを接地端子2に接続してトランジスタM1を強制オフさせ、信号端子1に負極性のEOS電圧が印加したとき、トランジスタM1のゲートとバックゲートを信号端子1に接続してトランジスタM1を強制オフさせる制御部12を備える。

目的

本発明の目的は、ESD保護素子によるESDパルスの流れる経路の抵抗の増大を抑制してESD耐圧を高くし、且つ、製造コストの増大を抑制した過電圧保護回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

信号端子と第1の電源端子を介して信号の入出力を行う内部回路を保護するための過電圧保護回路において、前記信号端子と前記第1の電源端子の間に短時間の第1の過電圧印加したとき該第1の過電圧の放電経路を形成するトランジスタを有する保護部と、前記信号端子と前記第1の電源端子の間に、長時間持続の第2の過電圧が印加したとき、前記第2の過電圧が前記信号端子が正極性となるように印加したときにも、負電極となるように印加したときにも、前記保護部の前記トランジスタのゲートおよびバックゲート電圧を制御して前記トランジスタをオフさせる制御部と、を備えることを特徴とする過電圧保護回路。

請求項2

請求項1に記載の過電圧保護回路において、前記保護部の前記トランジスタは、前記信号端子にドレインソースの一方が接続され、前記第1の電源端子にドレインとソースの他方が接続され、且つゲートとバックゲートが共通接続されたエンハンスメント型MOSの第1の導電型の第1のトランジスタからなり、前記制御部は、前記信号端子が正極性となるよう前記第2の過電圧が印加したとき、前記第1のトランジスタのゲートとバックゲートを前記第1の電源端子に接続し、前記信号端子が負極性となるよう前記第2の過電圧が印加したとき、前記第1のトランジスタのゲートとバックゲートを前記信号端子に接続することを特徴とする過電圧保護回路。

請求項3

請求項2に記載の過電圧保護回路において、前記制御部は、前記第1の電源端子と前記第1のトランジスタのバックゲートとの間に接続されたエンハンスメント型MOSの第1の導電型の第2のトランジスタと、前記信号端子と前記第1のトランジスタのバックゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第3のトランジスタと、前記信号端子と前記第2のトランジスタのゲートとの間に接続されゲートを第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第4のトランジスタと、前記第1のトランジスタのバックゲートと前記第1の電源端子との間に接続された第1の抵抗と、前記第2のトランジスタのゲートと通常動作時には前記第2のトランジスタをオンに制御する第2の電源端子との間に接続された第2の抵抗とを備える、ことを特徴とする過電圧保護回路。

請求項4

請求項1に記載の過電圧保護回路において、前記保護部のトランジスタは、前記信号端子側にドレインとソースの一方が接続されたエンハンスメント型MOSの第1の導電型の第5のトランジスタと、前記第1の電源端子側にドレインとソースの一方が接続されたエンハンスメント型MOSの第1の導電型の第6のトランジスタのカスコード接続からなり、前記制御部は、前記信号端子と前記第1の電源端子の間に前記第2の過電圧が印加したときに、前記第5および第6のトランジスタのバックゲートの電位を、前記信号端子と前記第1の電源端子のうちの低い電位側の端子切り替える第1の制御部と、前記第5および第6のトランジスタのうちの低い電位側となった前記信号端子又は前記第1の電源端子の側のトランジスタのゲートを低い第1の電位に接続し、前記第5および第6のトランジスタのうちの高い電位となった前記信号端子又は前記第1の電源端子の側のトランジスタのゲートを前記第1の電位より高く且つ前記信号端子又は第1の電源端子の内の高い電位側の電位より低い第2の電位に接続する第2の制御部と、を備えることを特徴とする過電圧保護回路。

請求項5

請求項4に記載の過電圧保護回路において、前記第1の制御部は、前記第1の電源端子と前記第5および第6のトランジスタのバックゲートとの間に接続されたエンハンスメント型MOSの第1の導電型の第2のトランジスタと、前記信号端子と前記第5および第6のトランジスタのバックゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第3のトランジスタと、前記信号端子と前記第2のトランジスタのゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第4のトランジスタと、前記第5および第6のトランジスタのバックゲートと前記第1の電源端子との間に接続された第1の抵抗と、前記第2のトランジスタのゲートと通常動作時には前記第2のトランジスタをオンに制御する第2の電源端子との間に接続された第2の抵抗とを備え、前記第2の制御部は、前記第6のトランジスタのゲートと前記第1の電源端子との間に接続された第3の抵抗と、前記信号端子にドレイン又はソースの一方が接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第7のトランジスタと、該第7のトランジスタのドレイン又はソースの他方と前記第3の抵抗との間に接続された第4の抵抗と、前記信号端子と前記第1の電源端子との間に前記信号端子側がカソードとなるように該カソード側の第5の抵抗を介して接続されたツェナーダイオードと、前記第5のトランジスタのゲートに該ゲート側がカソードとなるように接続されたダイオード接続のエンハンスメント型MOSの第1の導電型の第8のトランジスタと、該第8のトランジスタと前記信号端子との間に接続されゲートを前記ツェナーダイオードのカソード側のノードに接続されたエンハンスメント型MOSの第2の導電型の第9のトランジスタとを備え、且つ前記第5のトランジスタのゲートが前記第2のトランジスタのゲートに接続される、ことを特徴とする過電圧保護回路。

技術分野

0001

本発明は、半導体装置内部回路外部端子から印加される短時間のESD(Elrctro Static Discharge)パルスや長時間持続するEOS(Electrical Over Stress)電圧等の過電圧から守る過電圧保護回路に関する。

背景技術

0002

図11ESDパルスの印加モデルを示す。これは、キャパシタC1に帯電した高圧静電気が、人体や気中などの抵抗体Rsを経由して半導体装置100に流れ込むモデルである。半導体装置100には、信号端子1と接地端子2に接続される内部回路20の入力側に、過電圧保護回路30が設けられる。このモデルでは、図12に示すように、半導体装置100には、印加したESDパルスによってESD電流Iesdが流れ込む。このESDパルスの印加では、ESD電流Iesdのピーク値が数Aオーダー、持続時間が数μsecであり、半導体装置100にESD電流Iesdが強制的に流入するため、過電圧保護回路30は、低抵抗でそのESD電流Iesdをバイパスさせて、内部回路20に過電圧が印加しないようにする必要がある。

0003

図13に過電圧保護回路30の従来のひとつの例を示す。過電圧保護回路30は、信号端子1に接続されたエンハンスメント型NMOSトランジスタM11と、保護抵抗R11を経由して並列接続されたエンハンスメント型NMOSトランジスタM12とで構成される。D11,D12はトランジスタM11,M12の寄生ダイオードである。なお、トランジスタM11の構造は、例えば図14に示すようにP基板上に構成され、寄生バイポーラnpnトランジスタQ11が生成される。この構造は、トランジスタM12についても同様である。

0004

ESDパルスが信号端子1と接地端子2の間に印加されると、ESD電流IesdはトランジスタM11を経由して流れる。このとき、信号端子1に正極性のESDパルスが印加されると、寄生バイポーラトランジスタQ11がオンすることによって、そのESD電流Iesdを逃がし、負極性のESDパルスが印加されると、寄生ダイオードD11がオンしてそのESD電流Iesdを逃がす。このように、ESDパルスが印加したときは、過電圧保護回路30うちの保護素子をできるだけ迅速にオンさせて低インピーダンス経路を作ることで、内部回路20に過電圧が印加されるのを防いでいる。トランジスタM12は、内部回路20に過電圧が印加することを防止するために、挿入したものである。

0005

次に、図15にEOS電圧の印加モデルを示す。ESDパルスがμsecのオーダーの短いパルスであったのに対し、EOS電圧は、半導体装置の出荷テストにおいて、半導体装置の接地テスタの接地とが異なる等に起因して、msec〜secのオーダーの長時間持続し、当該半導体装置100の動作電圧DD(例えば、3.3V)よりも遥かに大きな電圧Veos(例えば、10V〜20V)を印加し続ける。このとき、過電圧保護回路30がオンしてしまうと、アンペアオーダーの電流が長時間流れ続けてしまうので、その過電圧保護回路30が破壊されてしまう。したがって、EOS電圧に対しては、過電圧保護回路30がオンしないようにしなければならない。

0006

前記した過電圧保護回路30における電圧-電流特性図16に示す。接地端子2を0Vとした場合の信号端子1の電圧と、その信号端子1から半導体装置100の内部に流れる電流の関係を示している。信号端子1に正極性のEOS電圧を与えた場合、トリガ電圧Vtrig以下では電流が流れず、いったんトリガ電圧Vtrigを越えると寄生バイポーラトランジスタQ11がオンし、電流を流し始める。一方、信号端子1に負極性の電位を与えた場合は、寄生ダイオードD11が電流を流すため、その電圧がダイオードD11の順方向閾値電圧Vt_dio以下になると、低インピーダンスで電流が流れ、過電圧保護回路30が破壊されてしまうおそれがある。

0007

ここで、正極性の電位を与えた場合のトリガ電圧Vtrigと負極性の電位を与えた場合の順方向閾値電圧Vt_dioを比較すると、
|Vtrig|>>|Vt_dio|
であり、正極性の電位に対する場合と比較して負極性の電位に対する場合は、EOS耐圧が非常に弱くなっている。したがって、負極性のEOS電圧が入力された場合には、半導体装置100は極めて弱くなる。

0008

以上説明したESDパルスとEOS電圧の印加の問題を両方とも解決する従来技術が、特許文献1に記載されている。図17はこの従来技術の過電圧保護回路40を示す図である。この過電圧保護回路40は、信号端子1と内部回路20の間にディプリーション型NMOSトランジスタM21,M22、保護抵抗R21が順次直列接続され、トランジスタM21,M22間と接地との間にダイオードD23が、また保護抵抗R21と内部回路20の共通接続点と接地の間にダイオードD24が接続された構成である。トランジスタM21,M22はゲートソース共通接続されている。D21,D22はトランジスタM21,M22の寄生ダイオードである。

0009

ダイオードD23,D24の逆バイアスブレークダウン電圧BVD23,BVD24は、
BVD23>BVD24
の関係にある。D21,D22の逆バイアスブレークダウン電圧は、BVD21,BVD22である。

0010

この過電圧保護回路40は、通常の動作時は、トランジスタM21,M22がいずれもディプリーション型であるため、オンとなっており、信号端子1に入力された信号は、トランジスタM21,M22、保護抵抗R21を経由して、そのまま内部回路20に伝達される。このとき、ダイオードD23,D24はオフとなっている。

0011

信号端子1に正極性のESDパルスが印加したときは、ダイオードD23がブレークダウンしてダイオードD23を介して端子2に電流を流す。このとき、ダイオードD24にも電流が流れるため、内部回路には、トランジスタM22、抵抗R21で降下した電位しかかからない。そのため、過電圧から守ることができる。

0012

EOS電圧が印加したときのメカニズムは以下の通りとなる。図18Aに示すように、信号端子1に印加する正極性の電圧が0Vから上昇すると、逆バイアスブレークダウン電圧BVD24の低いダイオードD24がオンし始める。このとき、トランジスタM21,M22、保護抵抗R21にも電流が流れるが、トランジスタM21,M22が飽和動作するため、信号端子1の電圧が上っても、電流は増えない(図19)。信号端子1の電圧がさらに高くなり、ダイオードD23にかかる電圧が逆バイアスブレークダウン電圧BVD23を越えると、電流が増え始める。さらに、寄生ダイオードD22がブレークダウンして大電流が流れるようになる。逆バイアスブレークダウン電圧BVD23を越えた時点で大電流が流れるため、正極性方向のEOS耐圧は、BVD23となる。

0013

一方、図18Bに示すように、信号端子1に負極性の電圧が印加する場合、図19に示すように、ダイオードD23の順方向閾値電圧Vt_dio以下になると、ダイオードD23が順方向バイアスとなり、接地端子2からダイオードD23、トランジスタM21を経由し、信号端子1に電流が流れる。このとき、トランジスタM21は飽和動作となるため、電流が一定となる。信号端子1に印加する負極性の電圧がさらに低下し、寄生ダイオードD21に逆バイアスブレークダウン電圧BVD21を越える電圧が印加されると、その寄生ダイオードD21がブレークダウンして、大電流が流れるようになり、破壊される。したがって、負極性方向のEOS耐圧は、−BVD21となる。

0014

図13に示した一般的な過電圧保護回路30のEOS耐圧は、図16に示したように、負極性側が非常に低いが、図17に示す過電圧保護回路40では、正極性方向と負極性方向のEOS耐圧が、寄生ダイオードD21により、同等の値になっている。

先行技術

0015

特許第3009614号公報

発明が解決しようとする課題

0016

ところが、図17に示した過電圧保護回路では、信号端子1から接地端子2までの経路は、トランジスタM21とダイオードD23の2段構成が必要となっている。トランジスタM21とダイオードD23のそれぞれは、ESDパルスの印加時に数アンペアの電流を流す必要があるため、それ自身が壊れないようにするために、そのサイズを大きくする必要がある。このように大きなサイズの素子が2つ必要となるため、回路面積を増大させる。仮に、面積の増大の抑制を優先して、素子のサイズを小さくすると、ESDパルスを流す経路の抵抗が増大し、耐圧の劣化を招く。

0017

また、ESDの保護素子として、ディプリーション型トランジスタが必要であり、エンハンスメント型トランジスタの製造プロセスの場合、ディプリーション型に対応していない限り、回路を実現できない。また、たとえ対応している場合であっても、ディプリーション型用に特殊な対応をする必要があるため、マスクコストの増大、製造時間の増大等の要因となってしまう。

0018

本発明の目的は、ESD保護素子によるESDパルスの流れる経路の抵抗の増大を抑制してESD耐圧を高くし、且つ、製造コストの増大を抑制した過電圧保護回路を提供することである。

課題を解決するための手段

0019

上記目的を達成するために、請求項1にかかる発明の過電圧保護回路は、信号端子と第1の電源端子を介して信号の入出力を行う内部回路を保護するための過電圧保護回路において、前記信号端子と前記第1の電源端子の間に短時間の第1の過電圧が印加したとき該第1の過電圧の放電経路を形成するトランジスタを有する保護部と、前記信号端子と前記第1の電源端子の間に、長時間持続の第2の過電圧が印加したとき、前記第2の過電圧が前記信号端子が正極性となるように印加したときにも、負電極となるように印加したときにも、前記保護部の前記トランジスタのゲートおよびバックゲートの電圧を制御して前記トランジスタをオフさせる制御部と、を備えることを特徴とする。
請求項2にかかる発明は、請求項1に記載の過電圧保護回路において、前記保護部の前記トランジスタは、前記信号端子にドレインとソースの一方が接続され、前記第1の電源端子にドレインとソースの他方が接続され、且つゲートとバックゲートが共通接続されたエンハンスメント型MOSの第1の導電型の第1のトランジスタからなり、前記制御部は、前記信号端子が正極性となるよう前記第2の過電圧が印加したとき、前記第1のトランジスタのゲートとバックゲートを前記第1の電源端子に接続し、前記信号端子が負極性となるよう前記第2の過電圧が印加したとき、前記第1のトランジスタのゲートとバックゲートを前記信号端子に接続することを特徴とする。
請求項3にかかる発明は、請求項2に記載の過電圧保護回路において、前記制御部は、前記第1の電源端子と前記第1のトランジスタのバックゲートとの間に接続されたエンハンスメント型MOSの第1の導電型の第2のトランジスタと、前記信号端子と前記第1のトランジスタのバックゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第3のトランジスタと、前記信号端子と前記第2のトランジスタのゲートとの間に接続されゲートを第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第4のトランジスタと、前記第1のトランジスタのバックゲートと前記第1の電源端子との間に接続された第1の抵抗と、前記第2のトランジスタのゲートと通常動作時には前記第2のトランジスタをオンに制御する第2の電源端子との間に接続された第2の抵抗とを備える、ことを特徴とする。
請求項4にかかる発明は、請求項1に記載の過電圧保護回路において、前記保護部のトランジスタは、前記信号端子側にドレインとソースの一方が接続されたエンハンスメント型MOSの第1の導電型の第5のトランジスタと、前記第1の電源端子側にドレインとソースの一方が接続されたエンハンスメント型MOSの第1の導電型の第6のトランジスタのカスコード接続からなり、前記制御部は、前記信号端子と前記第1の電源端子の間に前記第2の過電圧が印加したときに、前記第5および第6のトランジスタのバックゲートの電位を、前記信号端子と前記第1の電源端子のうちの低い電位側の端子に切り替える第1の制御部と、前記第5および第6のトランジスタのうちの低い電位側となった前記信号端子又は前記第1の電源端子の側のトランジスタのゲートを低い第1の電位に接続し、前記第5および第6のトランジスタのうちの高い電位となった前記信号端子又は前記第1の電源端子の側のトランジスタのゲートを前記第1の電位より高く且つ前記信号端子又は第1の電源端子の内の高い電位側の電位より低い第2の電位に接続する第2の制御部と、を備えることを特徴とする。
請求項5にかかる発明は、請求項4に記載の過電圧保護回路において、前記第1の制御部は、前記第1の電源端子と前記第5および第6のトランジスタのバックゲートとの間に接続されたエンハンスメント型MOSの第1の導電型の第2のトランジスタと、前記信号端子と前記第5および第6のトランジスタのバックゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第3のトランジスタと、前記信号端子と前記第2のトランジスタのゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第4のトランジスタと、前記第5および第6のトランジスタのバックゲートと前記第1の電源端子との間に接続された第1の抵抗と、前記第2のトランジスタのゲートと通常動作時には前記第2のトランジスタをオンに制御する第2の電源端子との間に接続された第2の抵抗とを備え、前記第2の制御部は、前記第6のトランジスタのゲートと前記第1の電源端子との間に接続された第3の抵抗と、前記信号端子にドレイン又はソースの一方が接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第7のトランジスタと、該第7のトランジスタのドレイン又はソースの他方と前記第3の抵抗との間に接続された第4の抵抗と、前記信号端子と前記第1の電源端子との間に前記信号端子側がカソードとなるように該カソード側の第5の抵抗を介して接続されたツェナーダイオードと、前記第5のトランジスタのゲートに該ゲート側がカソードとなるように接続されたダイオード接続のエンハンスメント型MOSの第1の導電型の第8のトランジスタと、該第8のトランジスタと前記信号端子との間に接続されゲートを前記ツェナーダイオードのカソード側のノードに接続されたエンハンスメント型MOSの第2の導電型の第9のトランジスタとを備え、且つ前記第5のトランジスタのゲートが前記第2のトランジスタのゲートに接続される、ことを特徴とする。

発明の効果

0020

請求項1乃至5にかかる発明によれば、正極性、負極性のいずれの極性の第2の過電圧(EOS電圧)印加に対しても、高い耐圧を得ることができる。また、エンハンスメント型のみのトランジスタで実現することができ、製造コストを低減できる。また、保護素子の段数を1段にすることができ、大電流を流す役割をもつ素子が1つですみ、第1の過電圧(ESDパルス)を流す経路の抵抗の増大が抑えられる。また、MOSトランジスタをカスコード接続して保護部を構成する請求項4および5にかかる発明によれば、正極性方向、負極性方向ともに、耐圧をさらに高くすることが可能となる。

図面の簡単な説明

0021

本発明の過電圧保護回路の原理回路図である。
(a)、(b)は図1の過電圧保護回路の動作説明図である。
図1の過電圧保護回路の電圧-電流特性図である。
本発明の第1の実施例の過電圧保護回路の回路図である。
図4の過電圧保護回路のトランジスタ構造の説明図である。
図4の過電圧保護回路の通常動作時の動作説明図である。
図4の過電圧保護回路の正極性のEOS電圧印加時の動作説明図である。
図4の過電圧保護回路の負極性のEOS電圧印加時の動作説明図である。
第2の実施例の過電圧保護回路の回路図である。
図7の過電圧保護回路の保護部のトランジスタ構造の説明図である。
図7の過電圧保護回路の保護部の動作特性図である。
図7の過電圧保護回路の通常動作時の動作説明図である。
図7の過電圧保護回路の正極性のEOS電圧印加時の動作説明図である。
図7の過電圧保護回路の負極性のEOS電圧印加時の動作説明図である
従来の過電圧保護回路のESDパルスの印加モデルの説明図である。
従来の過電圧保護回路のESDパルス印加時の動作説明図である。
従来の別の過電圧保護回路の回路図である。
図13の過電圧保護回路のトランジスタ構造の説明図である。
図13の過電圧保護回路のEOS電圧の印加モデルの説明図である。
図13の過電圧保護回路の電圧-電流特性図である。
特許文献1に記載の従来の過電圧保護回路の回路図である。
図17の過電圧保護回路の正極性のEOS電圧印加時の動作説明図である。
図17の過電圧保護回路の負極性のEOS電圧印加時の動作説明図である。
図17の過電圧保護回路の電圧-電流特性図である。

実施例

0022

<本発明の原理>
図1に本発明の過電圧保護回路10の原理構成を示す。本発明では、保護部11の保護素子としてエンハンスメント型NMOSトランジスタM1を使用し、バックゲート制御部12Aとゲート制御部12Bにより、そのトランジスタM1を制御する。すなわち、信号端子1に印加するEOS電圧の極性が正極性のときは、図2(a)に示すように、そのトランジスタM1のゲートとバックゲート(sub)を、制御部12A,12Bによって接地端子2に接続してそのトランジスタM1を強制オフさせ、負極性のときは、図2(b)に示すように、制御部12A,12Bによって信号端子1に接続して同様にそのトランジスタM1を強制オフさせる。これにより、図3に示すように、0Vを中心として正極性方向と負極性方向の両方に、高い耐圧を得ることができる。

0023

これにより、本発明では、信号端子1から接地端子2までの経路の保護部11の保護素子を1段構成で実現できる。また、その過電圧保護回路10をエンハンスメント型NMOSトランジスタのみで構成できる。さらに、信号端子1に正極性、負極性いずれのEOS電圧が印加した場合でも、高い耐圧が得られる。なお、ESDパルスが印加したときは、図13図14での説明と同様の動作により、内部回路20の保護が行われる。また、保護部11のトランジスタをPMOSで構成するときは、そのバックゲートとゲートの前記信号端子1、接地端子2に対する接続は、上記と逆に切り替えることで、信号端子1に印加するEOS電圧の極性に応じて、そのPMOSトランジスタを強制オフできる。なお、本発明のESD用保護回路は、EOS用保護回路とセットで使用することが一般的であり、図1ではEOS用保護回路は省略しているが、実際にはESD保護用回路とともに配置する。

0024

<第1の実施例>
図4に本発明の第1の実施例の過電圧保護回路10の具体的な構成を示す。ここでは、保護部11の保護素子としてのトランジスタM1のゲートとバックゲートの電位を、共通の制御部12で制御する。この制御部12は、信号端子1と接地端子2の間に、順に直列接続されたエンハンスメント型NMOSトランジスタM2,M3と、ドレインが信号端子1に、ソースがトランジスタM2のゲートに、ゲートが接地端子2に、それぞれ接続されたエンハンスメント型NMOSトランジスタM4と、トランジスタM2,M3の共通接続点と接地端子2との間に接続された抵抗R1と、電源端子3とトランジスタM2のゲートの間に接続された抵抗R2とを備える。トランジスタM1のゲートとバックゲートは、トランジスタM2,M3の共通接続点に接続されている。また、トランジスタM1は信号端子1と接地端子2の間に接続されている。

0025

図5に過電圧保護回路20のデバイス構造を示す。本実施例では、内部回路20が構成されるP型基板101に、そのP型基板101から電気的に分離したP型島領域サブストレート)102を形成し、この島領域102内にエンハンスメント型NMOSトランジスタM1〜M4を形成する。なお、subは、抵抗R1を介してGNDに接続されている。抵抗R1は、本実施例では、ポリシリコン配線で実現しているため、図5には図示しない。

0026

さて、通常動作時では、例えば、電源端子3に3.3Vが印加し、信号端子1に0又は3.3Vの電圧が印加すると、図6Aに示すように、トランジスタM3,M4がオフし、トランジスタM2がオンし、トランジスタM1のゲートとバックゲートが、このトランジスタM2を経由して接地端子2に低インピーダンスで接続される。このため、トランジスタM1のバックゲート電位接地電位で安定しており、基板電位揺れることでトランジスタM1が誤動作(オン)することが避けられている。

0027

次に、信号端子1に正極性のEOS電圧が印加したときは、電源端子3の電圧が3.3Vである場合には、図6Aと同様な状態となる。電源端子3の電圧が0Vの場合は、図6Bに示すように、トランジスタM1のゲートとバックゲートが抵抗R1を介して接地端子2に接続される。このとき、図5に示す島領域102と接地端子2(P型基板101)の間のインピーダンスが高いとしても、回路が高速で動作していないので、島領域102の電位は安定しており、問題が発生することはない。

0028

一方、信号端子1に負極性のEOS電圧が印加したときは、図6Cに示すように、信号端子1の電位が接地端子2の電位より低くなるので、トランジスタM3,M4がオンし、トランジスタM2がオフする。トランジスタM3がオンすることにより、トランジスタM1のゲートとバックゲートの電位を、トランジスタM3のオン抵抗と抵抗R1の抵抗分割に応じた電位にするが、トランジスタM3のサイズを大きくすることで、信号端子1に正極性のEOS電圧が印加したときと反対に、そのゲートとバックゲートの電位を、信号端子1の電位(負電位)との差がトランジスタM1の閾値未満となるように保つことができる。

0029

以上のように、通常動作を含めて信号端子1に正極性のEOS電圧が印加した場合は、トランジスタM1のゲートとバックゲートが接地端子2の電位になり、負極性のEOS電圧が印加した場合は、トランジスタM1のゲートとバックゲートが信号端子1の電位になり、いずれの場合もそのトランジスタM1が強制オフされる。

0030

なお、信号端子1に正極性のESDパルスが印加したときは、トランジスタM1の寄生バイポーラトランジスタを経由して、信号端子1から接地端子2にESD電流Iesdが流れ、信号端子1に負極性のESDパルスが印加したときも、トランジスタM1の寄生バイポーラを経由して接地端子2から信号端子1にESD電流Iesdが流れる。

0031

<第2の実施例>
図7に本発明の第2の実施例の過電圧保護回路10’の構成を示す。本実施例では、保護部11の保護素子として、エンハンスメント型NMOSトランジスタM5,M6を信号端子1と接地端子2の間に順にカスコード接続する。そして、そのトランジスタM5,M6のバックゲート(sub)を、図4で説明した制御部12と同じ構成のバックゲート制御部12Aで制御し、ゲートをゲート制御部12Bで制御する。ゲート制御部12Bは、抵抗R3,R4,R5と、エンハンスメント型NMOSトランジスタM7,M8と、エンハンスメント型PMOSトランジスタM9と、ツェナーダイオードZD1とを備える。トランジスタM7と抵抗R4,R3は信号端子1と接地端子2との間に順に直列接続されている。トランジスタM8,M9は、信号端子1と、共通に接続されたトランジスタM5のゲートおよびトランジスタM2のゲートとの間に、順に直列接続されている。トランジスタM8はトランジスタM5のゲート側がカソードとなるようにダイオード接続され、トランジスタM9はそのゲートがツェナーダイオードZD1のカソード側に接続されている。抵抗R5は信号端子1と内部回路20との間に直列接続されている。抵抗R3,R4の共通接続点はトランジスタM6のゲートに接続されている。ツェナーダイオードZD1のカソードは、内部回路20と抵抗R5との間のノードに、アノードは接地端子2に接続されている。このツェナーダイオードZD1の逆バイアスブレークダウン電圧BVzd1は、動作電圧(例えば、3.3V)より高く、トランジスタM5,M6の耐圧より低く設定(例えば、8V)される。

0032

図8に保護部11のトランジスタM5,M6の構造を示す。ここでは、半導体基板の島領域102内に設けられるトランジスタM5のソースとトランジスタM6のドレインを共通とすることで、図9に示すように、寄生バイポーラnpnトランジスタQ1のコレクタがトランジスタM5のドレインに、エミッタがトランジスタM6のソースに形成される。なお、subは、抵抗R1を介してGNDに接続している。抵抗R1は本実施例では、ポリシリコン配線で実現しているため、図8には図示しない。

0033

本実施例は、正極性方向と負極性方向のEOS耐圧を第1の実施例と同様に等価に保ちつつ、そのEOS耐圧を第1の実施例よりも上げたものである。そして、保護部11のトランジスタM5,M6のバックゲートとゲートを、独立して制御している。また、保護部11はトランジスタM5,M6のカスコード構成として、図8に示すように、トランジスタM5のソースとトランジスタM6のドレインを共通にすることで、寄生バイポーラトランジスタQ1を有効にする。ESDパルスの印加時は、トランジスタQ1が動作するため、信号端子1と接地端子2の間の保護部11は1段とみなされる。

0034

保護部11のトランジスタM5,M6の電圧-電流特性を図9に示す。図4で説明した第1の実施例の1段の保護部11のトランジスタM1のトリガ電圧Vtrig1(single)と比較して、第2の実施例では、トランジスタM5のゲート電圧Vgate5分だけ高いトリガ電圧Vtrig2(cascode)となっている。ゲート電圧Vgate5が高くなると、トランジスタM5のドレイン・ゲート間の電位差が小さくなり、ドレイン側の電界が弱まるため、寄生トランジスタQ1がオンし難くなる。したがって、そのトランジスタQ1をオンさせるためには、トランジスタM5のドレイン電圧を高くする必要がある。EOS対策の観点からは、トランジスタM5のドレイン電圧を高くしないとトランジスタQ1がオンしないため、EOS耐圧が高くなる。このようにして、本実施例では、正極性のEOS電圧印加において、トランジスタM5のゲート電圧Vgate5を高く保ち、負極性のEOS電圧印加において、トランジスタM6のゲート電圧Vgate6を高く保つことで、EOS耐圧を向上させている。

0035

さて、通常動作時では、例えば、電源端子3に3.3Vが印加し、信号端子1に0又は3.3Vの電圧が印加するので、図10Aに示すように、トランジスタM2のゲートがオンし、トランジスタM5,M6のバックゲートが接地端子2に低インピーダンスで接続される。このため、トランジスタM5,M6のバックゲート電位は接地電位で安定しており、基板電位が揺れることでトランジスタM5,M6が誤動作(オン)することはない。また、トランジスタM7がオフするので、トランジスタM6がオフ状態となる。したがって、トランジスタM5のゲート電位が高くなってオンしても、信号端子1と接地端子2の間にリーク経路は形成されない。

0036

次に、信号端子1に正極性のEOS電圧が印加したときは、図10Bに示すように、ツェナーダイオードZD1がオンすることで、トランジスタM9がオンし、そのトランジスタM9とトランジスタM8を経由して抵抗R2に電流が流れ、トランジスタM5のゲート電圧Vgate5が0Vよりも高く、想定されるEOS電圧以上の耐圧が得られるように設定される。これにより、そのトランジスタM5のドレイン・ゲート間の電位差が減少し、寄生バイポーラトランジスタQ1の耐圧が向上する。また、トランジスタM6はそのゲートが抵抗R3を経由して接地され、オフする。このようにして、保護部11に電流は流れず、その耐圧が向上する。

0037

一方、信号端子1に負極性のEOS電圧が印加したときは、図10Cに示すように、トランジスタM3,M4がオンして、トランジスタM2がオフし、トランジスタM5,M6のバックゲートの電位を、トランジスタM3のオン抵抗と抵抗R1の抵抗分割に応じた電位にすることは、第1の実施例と同じである。また、トランジスタM5は、そのゲートがトランジスタM4を経由して信号端子1の負極性電圧となり、オフする。一方、トランジスタM7がオンすることで、抵抗R3,R4、トランジスタM7の経路を電流が流れて、トランジスタM6のゲート電位Vgate6は、その抵抗分割による電圧となる。このゲート電位Vgate6は信号端子1の電圧より高いので、前記した正極性のEOS電圧が印加したときの状態においてトランジスタM5とM6を反転させた状態に等しくなる。したがって、正極性のEOS電圧が印加した場合と同様に耐圧を高くすることができる。なお、この負極性のEOS電圧が印加したときは、ツェナーダイオードZD1経由で電流が流れるが、抵抗R5でその電流値が制限されるので、動作上の問題はない。

0038

1:信号端子、2:接地端子、3:電源端子
10,10’:過電圧保護回路、11:保護部、12:制御部、12A:バックゲート制御部、12B:ゲート制御部
20:内部回路
30:過電圧保護回路
40:過電圧保護回路

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