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技術 LSIの電源遮断領域拡張方法及びそのプログラム

出願人 富士通セミコンダクター株式会社
発明者 池西浄三木範彦
出願日 2010年6月17日 (9年10ヶ月経過) 出願番号 2010-138199
公開日 2012年1月5日 (8年4ヶ月経過) 公開番号 2012-003530
状態 特許登録済
技術分野 CAD 半導体集積回路 ICの設計・製造(配線設計等)
主要キーワード 電源制御モード 固定アイ パワーゲート 拡張処理後 結果変更 Nチャネル 固定出力 電源遮断制御
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2012年1月5日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

LSIにおける電源遮断領域拡張する方法及びそのプログラムを提供する。

解決手段

回路要素ネット情報とを記述したハードウエア記述ファイルに対して,電源遮断領域の入力端子Aから第1のノードBであるラッチ回路または入力ポートトレースによって抽出し,さらに,遮断領域出力端子に接続される第1のアイソレーションセルの出力端子A’から第2のノードB’であるラッチ回路または出力ポートをトレースによって抽出する第1の抽出工程と,第1のノードBから第3のノードCとなるラッチ回路または出力ポートをトレースによって抽出し,さらに,第2のノードB’から第4のノードC’であるラッチ回路または入力ポートをトレースによって抽出する第2の抽出工程とにより,無駄に動作する組み合せ回路を抽出し、前記回路をハードウエア記述ファイルと電源仕様ファイルに追加するとともに,アイソレーションセルを移動する工程とを有する。

概要

背景

半導体集積回路(LSI)は,近年の微細化と回路の大規模化に伴って,リーク電流による電力消費の増大が問題視されている。この問題に対する解決方法として,非動作状態回路ブロック電源遮断するパワーゲーティング方法が用いられる。電源が遮断される回路ブロックは例えば機能ブロック単位で選択され,非動作状態ではその回路ブロックには電源が遮断される。

LSIに内蔵される電源制御ユニットは,電源遮断条件に応じて,電源遮断領域パワーゲートを遮断し,消費電力を抑制する。このようなLSIの設計を可能にするために,LSI設計段階では,HDL(Hardware Description Language)によるハードウエア記述ファイルであるRTLネットリストに加えて,電源遮断領域や電源遮断条件などを定義した電源仕様ファイルが生成される。

概要

LSIにおける電源遮断領域を拡張する方法及びそのプログラムを提供する。回路要素ネット情報とを記述したハードウエア記述ファイルに対して,電源遮断領域の入力端子Aから第1のノードBであるラッチ回路または入力ポートトレースによって抽出し,さらに,遮断領域出力端子に接続される第1のアイソレーションセルの出力端子A’から第2のノードB’であるラッチ回路または出力ポートをトレースによって抽出する第1の抽出工程と,第1のノードBから第3のノードCとなるラッチ回路または出力ポートをトレースによって抽出し,さらに,第2のノードB’から第4のノードC’であるラッチ回路または入力ポートをトレースによって抽出する第2の抽出工程とにより,無駄に動作する組み合せ回路を抽出し、前記回路をハードウエア記述ファイルと電源仕様ファイルに追加するとともに,アイソレーションセルを移動する工程とを有する。

目的

本発明の目的は,LSIにおける電源遮断領域を拡張する方法及びそのプログラムを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

コンピュータが,記録媒体に格納された,集積回路の複数の回路要素とそれを接続するネット情報とを記述したハードウエア記述ファイルと,前記集積回路内のそれぞれの電源の供給が制御される電源ドメイン所定条件で電源が遮断される電源遮断ドメインとを定義した電源仕様ファイルとを入力する工程と,前記コンピュータが,前記ハードウエア記述ファイルに対して,前記電源遮断ドメインの入力端子(A)から前記ネット情報と回路要素とをバックトレースして当該バックトレースが到達するラッチ回路または集積回路の入力ポートを第1のノード(B)として抽出し,さらに,前記電源遮断ドメインの出力端子に接続される第1のアイソレーションセルの出力端子(A’)から前記ネット情報と回路要素とをフォワードトレースして当該フォワードトレースが到達するラッチ回路または集積回路の出力ポートを第2のノード(B’)として抽出する第1の抽出工程と,前記コンピュータが,前記ハードウエア記述ファイルに対して,前記第1のノード(B)からフォワードトレースして当該フォワードトレースが到達するラッチ回路または出力ポートを第3のノード(C)として抽出し,さらに,前記第2のノード(B’)からバックトレースして当該バックトレースが到達するラッチ回路または入力ポートを第4のノード(C’)として抽出する第2の抽出工程と,前記コンピュータが,前記ハードウエア記述ファイルに対して,前記電源遮断ドメインの入力端子(A)と前記第1のノード(B)との間にある第1の組み合わせ回路のうち前記第1のノード(B)と第3のノード(C)との間にある第2の組み合わせ回路(D)を除外した第3の組み合わせ回路を抽出し,さらに,前記電源遮断ドメインの出力端子に接続される第1のアイソレーションセルの出力端子(A’)と前記第2のノード(B’)との間にある第4の組み合わせ回路のうち前記第2のノード(B’)と第4のノード(C’)との間にある第5の組み合わせ回路(D’)を除外した第6の組み合わせ回路を抽出する第3の抽出工程と,前記コンピュータが,前記ハードウエア記述ファイルと前記電源仕様ファイルについて,前記電源遮断ドメインに前記第3及び第6の組み合わせ回路を追加するとともに,前記第6の組み合わせ回路の入力側に接続されている第1のアイソレーションセルを削除し当該第6の組み合わせ回路の出力側に新たな第2のアイソレーションセルを生成する拡張工程とを有するLSIの電源遮断領域拡張方法

請求項2

請求項1において,前記集積回路には電源制御ユニットが含まれ,当該電源制御ユニットは電源遮断時に,前記電源遮断ドメインへの電源供給を遮断する遮断信号と,前記アイソレーションセルをアイソレーション状態にするアイソレーションイネーブル信号とを出力し,前記アイソレーションセルには,前記アイソレーションイネーブル信号に応じて出力を固定論理値に固定する出力固定アイレーションセルと,前記アイソレーションイネーブル信号に応じて前記電源遮断ドメインの出力端子の論理値ラッチするラッチ型アイソレーションセルとを有し,前記第1のアイソレーションセルの出力端子(A’)は,前記ラッチ型アイソレーションセルを除く出力固定アイソレーションセルの出力端子であるLSIの電源遮断領域拡張方法。

請求項3

請求項2において,前記拡張工程では,前記新たに生成される第2のアイソレーションセルとして,電源遮断時において前記第1のアイソレーションセルの出力の固定論理値に基づいて前記第6の組み合わせ回路の出力が生成する論理値と同じ論理値を固定論理値として出力する出力固定アイソレーションセルを選択するLSIの電源遮断領域拡張方法。

請求項4

請求項1乃至3のいずれかにおいて,前記ハードウエア記述ファイルは,前記集積回路をレジスタトランスファレベルRTL)で記述するファイル,前記回路要素の入出力端子とそれに接続されるネット情報とを有するネットリストのいずれかであるLSIの電源遮断領域拡張方法。

請求項5

記録媒体に格納された,集積回路の複数の回路要素とそれを接続するネット情報とを記述したハードウエア記述ファイルと,前記集積回路内のそれぞれの電源の供給が制御される電源ドメインと所定条件で電源が遮断される電源遮断ドメインとを定義した電源仕様ファイルとを入力する工程と,前記ハードウエア記述ファイルに対して,前記電源遮断ドメインの入力端子(A)から前記ネット情報と回路要素とをバックトレースして当該バックトレースが到達するラッチ回路または集積回路の入力ポートを第1のノード(B)として抽出し,さらに,前記電源遮断ドメインの出力端子に接続される第1のアイソレーションセルの出力端子(A’)から前記ネット情報と回路要素とをフォワードトレースして当該フォワードトレースが到達するラッチ回路または集積回路の出力ポートを第2のノード(B’)として抽出する第1の抽出工程と,前記コンピュータが,前記ハードウエア記述ファイルに対して,前記第1のノード(B)からフォワードトレースして当該フォワードトレースが到達するラッチ回路または出力ポートを第3のノード(C)として抽出し,さらに,前記第2のノード(B’)からバックトレースして当該バックトレースが到達するラッチ回路または入力ポートを第4のノード(C’)として抽出する第2の抽出工程と,前記ハードウエア記述ファイルに対して,前記電源遮断ドメインの入力端子(A)と前記第1のノード(B)との間にある第1の組み合わせ回路のうち前記第1のノード(B)と第3のノード(C)との間にある第2の組み合わせ回路(D)を除外した第3の組み合わせ回路を抽出し,さらに,前記電源遮断ドメインの出力端子に接続される第1のアイソレーションセルの出力端子(A’)と前記第2のノード(B’)との間にある第4の組み合わせ回路のうち前記第2のノード(B’)と第4のノード(C’)との間にある第5の組み合わせ回路(D’)を除外した第6の組み合わせ回路を抽出する第3の抽出工程と,前記ハードウエア記述ファイルと前記電源仕様ファイルについて,前記電源遮断ドメインに前記第3及び第6の組み合わせ回路を追加するとともに,前記第6の組み合わせ回路の入力側に接続されている第1のアイソレーションセルを削除し当該第6の組み合わせ回路の出力側に新たな第2のアイソレーションセルを生成する拡張工程とをコンピュータに実行させるコンピュータ読み取り可能なLSIの電源遮断領域拡張プログラム

技術分野

0001

本発明は,LSIの電源遮断領域拡張方法及びそのプログラムに関する。

背景技術

0002

半導体集積回路(LSI)は,近年の微細化と回路の大規模化に伴って,リーク電流による電力消費の増大が問題視されている。この問題に対する解決方法として,非動作状態回路ブロック電源遮断するパワーゲーティング方法が用いられる。電源が遮断される回路ブロックは例えば機能ブロック単位で選択され,非動作状態ではその回路ブロックには電源が遮断される。

0003

LSIに内蔵される電源制御ユニットは,電源遮断条件に応じて,電源遮断領域のパワーゲートを遮断し,消費電力を抑制する。このようなLSIの設計を可能にするために,LSI設計段階では,HDL(Hardware Description Language)によるハードウエア記述ファイルであるRTLネットリストに加えて,電源遮断領域や電源遮断条件などを定義した電源仕様ファイルが生成される。

先行技術

0004

特開2008−186229号公報
特開2009−53989号公報
特開2003−281210号公報

発明が解決しようとする課題

0005

電源遮断領域は,機能ブロック単位で定義されるため,電源遮断領域の前後に電源遮断領域と共に電源を遮断してもLSIの動作に何ら支障をきたさない領域が存在する場合がある。このような領域は,電源遮断領域の外にあるため,電源遮断時においても電源が供給されリーク電力消費が発生する。

0006

そこで,本発明の目的は,LSIにおける電源遮断領域を拡張する方法及びそのプログラムを提供することにある。

課題を解決するための手段

0007

電源遮断領域拡張方法の第1の側面は,コンピュータが,記録媒体に格納された,集積回路の複数の回路要素とそれを接続するネット情報とを記述したハードウエア記述ファイルと,前記集積回路内のそれぞれの電源の供給が制御される電源ドメイン所定条件で電源が遮断される電源遮断ドメインとを定義した電源仕様ファイルとを入力する工程と,
前記コンピュータが,前記ハードウエア記述ファイルに対して,前記電源遮断ドメインの入力端子(A)から前記ネット情報と回路要素とをバックトレースして当該バックトレースが到達するラッチ回路または集積回路の入力ポートを第1のノード(B)として抽出し,さらに,前記電源遮断ドメインの出力端子に接続される第1のアイソレーションセルの出力端子(A’)から前記ネット情報と回路要素とをフォワードトレースして当該フォワードトレースが到達するラッチ回路または集積回路の出力ポートを第2のノード(B’)として抽出する第1の抽出工程と,
前記コンピュータが,前記ハードウエア記述ファイルに対して,前記第1のノード(B)からフォワードトレースして当該フォワードトレースが到達するラッチ回路または出力ポートを第3のノード(C)として抽出し,さらに,前記第2のノード(B’)からバックトレースして当該バックトレースが到達するラッチ回路または入力ポートを第4のノード(C’)として抽出する第2の抽出工程と,
前記コンピュータが,前記ハードウエア記述ファイルに対して,前記電源遮断ドメインの入力端子(A)と前記第1のノード(B)との間にある第1の組み合わせ回路のうち前記第1のノード(B)と第3のノード(C)との間にある第2の組み合わせ回路(D)を除外した第3の組み合わせ回路を抽出し,さらに,前記電源遮断ドメインの出力端子に接続される第1のアイソレーションセルの出力端子(A’)と前記第2のノード(B’)との間にある第4の組み合わせ回路のうち前記第2のノード(B’)と第4のノード(C’)との間にある第5の組み合わせ回路(D’)を除外した第6の組み合わせ回路を抽出する第3の抽出工程と,
前記コンピュータが,前記ハードウエア記述ファイルと前記電源仕様ファイルについて,前記電源遮断ドメインに前記第3及び第6の組み合わせ回路を追加するとともに,前記第6の組み合わせ回路の入力側に接続されている第1のアイソレーションセルを削除し当該第6の組み合わせ回路の出力側に新たな第2のアイソレーションセルを生成する拡張工程とを有する。

発明の効果

0008

第1の側面によれば,電源遮断領域を自動的に拡張することができ,省電力化されたLSIのハードウエア記述ファイルと電源仕様ファイルとを生成することができる。

図面の簡単な説明

0009

本実施の形態に関するパワーゲーティング方法による電源遮断を示す図である。
本実施の形態における電源遮断領域の拡張を説明するLSIの構成図である。
本実施の形態における電源遮断領域が拡張されたLSIの構成図である。
本実施の形態における半導体設計装置の構成図である。
本実施の形態の電源遮断領域拡張プログラムフローチャート図である。
図5における電源遮断領域の拡張処理工程S1のより詳細なフローチャート図である。
電源遮断領域にかかわるパス・回路の抽出工程S11を説明する図である。
電源を遮断できないパス・回路の抽出工程S12を説明する図である
電源を遮断できないパス・回路の抽出工程S12を説明する図である
拡張電源遮断部の抽出工程S13を説明する図である。
アイソレーションセル削除・再挿入工程S2を説明する図である。
アイソレーションセル削除・再挿入工程S2を説明する図である。
電源遮断領域の拡張処理をする前のオリジナルの回路図である。
図13の集積回路のネットリストの例を示す図である。
図13の集積回路の電源仕様ファイルの例を示す図である。
図13の集積回路に電源遮断領域拡張処理を実行した後のインデックスを示す図である。
図16のインデックスが付加されたネットリストを示す図である。
図13の集積回路へのアイソレーションセル削除・再挿入処理を示す図である。
図13の集積回路に電源遮断領域拡張処理が行われた後の集積回路を示す図である。
図19拡張処理後の集積回路のネットリストを示す図である。
図19の拡張処理後の集積回路の電源仕様ファイルを示す図である。

0010

図1は,本実施の形態に関するパワーゲーティング方法による電源遮断を示す図である。図1には,LSIに内蔵される一部の回路が示されている。図中,LSIは,電源VDDの供給が制御される電源ドメインPD2と,電源ドメインPD2に入力信号を供給するフリップフロップからなるラッチ回路FF1と,電源ドメインPD2の出力信号ラッチするラッチ回路FF2とを有する。そして,電源ドメインPD2は,内部に複数の組み合わせ回路と順序回路とを有し,電源VDDとはPチャネル電源スイッチトランジスタPpwを介して接続される。

0011

LSIには,さらに,CPUと,電源制御ユニットPMUとが設けられ,CPUからの制御に応答して電源制御ユニットPMUが電源遮断信号PS1を電源スイッチトランジスタPpwのゲートに供給し,電源遮断信号PS1がLレベルになるとトランジスタPpwが導通して電源ドメインPD2は電源供給状態になり,HレベルになるとトランジスタPpwが非導通になり電源ドメインPD2は電源遮断状態になる。

0012

電源遮断を行う電源スイッチトランジスタは,トランジスタPpwに代えて,電源ドメインPD2とグランドVssとの間に設けられたNチャネルの電源スイッチトランジスタNpwでもよい。その場合は,電源制御ユニットPMUからの電源遮断信号PS1がHレベルになるとトランジスタNpwが導通して電源ドメインPD2は電源供給状態になり,LレベルになるとトランジスタNpwが非導通になり電源ドメインPD2は電源遮断状態になる。

0013

図2は,本実施の形態における電源遮断領域の拡張を説明するLSIの構成図である。図2のLSIは,電源ドメインPD1,PD2を有する。電源ドメインPD1内には,複数の組み合わせ回路CMBと,複数の順序回路,例えばフリップフロップFF1〜FF7を有する。そして,電源制御ユニットPMUは,前述の電源遮断信号PS1により電源ドメインPD2の電源スイッチトランジスタのオンオフを制御する。

0014

図2に示したLSIでは,電源ドメインPD2の入力端子IN1に電源ドメインPD1内の組み合わせ回路CMB1からの入力信号を供給され,電源ドメインPD2の出力端子OUT1は別の組み合わせ回路CMB2に出力信号を供給する。入力側の組み合わせ回路CMB1にはフリップフロップFF1〜FF4が接続され,そして,出力側の組み合わせ回路CMB2にはフリップフロップFF5〜FF7が接続されている。

0015

一方,電源ドメインPD2が電源遮断状態にされたとき,出力端子OUT1がハイインピーダンス状態になると,後段CMOS回路に貫通リーク電流が発生する。それを回避するために,出力端子OUT1にはアイソレーションセルISO1が設けられる。このアイソレーションセルISO1は,電源遮断時に,電源制御ユニットPMUが生成するアイソレーションイネーブル信号ISOENに応答して,その出力電圧である論理値をHレベルまたはLレベルに固定する出力固定アイレーションセルである。アイソレーションセルには,後述するとおり,アイソレーションイネーブル信号に応じて出力をHまたはLの論理値に固定する出力固定アイソレーションセルと,アイソレーションイネーブル信号に応じて電源遮断ドメインの出力端子の論理値をラッチするラッチ型アイソレーションセルとがある。

0016

図2において,入力側の組み合わせ回路CMB1は,電源ドメインPD2が電源遮断されているときは,電源ドメインPD2に無駄に信号を供給するだけで無駄に電力を消費している回路が存在するはずである。同様に,出力側の組み合わせ回路CMB2も,電源ドメインPD2が電源遮断されているときは,アイソレーションセルISO1の出力は固定されているので,動作が停止し無駄にリーク電力を消費している回路が存在するはずである。

0017

図3は,本実施の形態における電源遮断領域が拡張されたLSIの構成図である。本実施の形態における電源遮断領域拡張方法は,LSI内の回路を自動解析して電源ドメインPD2が電源遮断されたときに無駄に動作する回路CMB1−1,CMB2−1を抽出して電源遮断領域とする工程S1と,回路CMB2−1を電源遮断領域PD2に合体させたことに伴い,電源ドメインPD2の出力端子に接続されるアイソレーションセルを移動させる工程S2とを有する。

0018

図3に示されるとおり,まず,図2の組み合わせ回路CMB1を自動解析し,電源ドメインPD2が電源遮断されたときに無駄に動作をする組み合わせ回路CMB1−1と,必要な動作をする回路CMB1−2とを区別して抽出し,無駄な動作をする組み合わせ回路CMB1−1を電源遮断される電源ドメインPD2に合体して電源遮断領域を拡張する。組み合わせ回路CMB1−2は,その出力がフリップフロップFF4に出力されているので,その動作は無駄ではなく必要な動作である。したがって,組み合わせ回路CMB1−2は,拡張領域として抽出されない。

0019

同様に,図2の組み合わせ回路CMB2を自動解析し,電源ドメインPD2が電源遮断されたときに無駄に動作をする組み合わせ回路CMB2−1と,必要な動作をする回路CMB2−2とを区別して抽出し,無駄な動作をする組み合わせ回路CMB2−1を電源遮断される電源ドメインPD2に合体して電源遮断領域を拡張する。組み合わせ回路CMB2−2は,その入力にフリップフロップFF5の出力が入力されているので,その動作は無駄ではなく必要な動作である。したがって,組み合わせ回路CMB2−2は,拡張領域として抽出されない。

0020

それに伴い,図2のアイソレーションセルISO1は削除され,図3において拡張された組み合わせ回路CMB2−1の出力側に新たなアイソレーションセルISO1−2,ISO1−2が生成される。つまり,図2のアイソレーションセルISO1は,図3においてアイソレーションセルISO1−2,ISO1−2として移動されたとも言うことができる。

0021

図4は,本実施の形態における半導体設計装置の構成図である。図4の半導体設計装置は,CPU,メモリRAM,入力インターフェース通信インターフェースグラフィック処理部10,大容量記録媒体であるハードディスク装置HDDとが,バスを介して接続されている。グラフィック処理部10にはモニタ装置が接続される。

0022

記録媒体HDDには,本実施の形態の電源遮断領域拡張プログラムが格納され,CPUがこのプログラムを実行することにより,本実施の形態の電源遮断領域拡張方法が実行される。記録媒体HDDには,さらに,LSIの複数の回路要素とそれを接続するネット情報とを記述したハードウエア記述ファイルHDLと,LSI内のそれぞれの電源の供給が制御される複数の電源ドメインと所定条件で電源が遮断される電源遮断ドメインとアイソレーションセル挿入情報などを定義した電源仕様ファイルと,セルライブラリやアイソレーションセル情報が含まれるライブラリとが格納される。これらのファイルにより,電源遮断領域拡張処理が行われるLSIの回路構成が特定される。そして,これらのファイルに対して,電源遮断領域拡張プログラムが前述の電源遮断領域拡張処理を実行し,電源遮断領域が拡張された新たなLSIを特定するファイルに変更する。

0023

半導体設計装置は,図示していないが,通常のLSI設計ツールをプログラムとして記録媒体HDDに格納し,若しくは,通信インターフェースを介してネットワーク上に格納されているLSI設計ツールにアクセスしてLSI設計処理を実行する。LSIの設計ツールとしては,たとえば,RTLレベルのHDLをネットリストに変換する論理合成ツール,ネットリストで記述されたLSIの論理動作を確認する論理ベリファイツール,自動レイアウトツールタイミング検証ツールなどが含まれる。

0024

図5は,本実施の形態の電源遮断領域拡張プログラムのフローチャート図である。電源遮断領域拡張プログラムは,図4で説明したハードウエア記述ファイル12と,ライブラリ14と,電源仕様ファイル16のデータを入力するデータ入力工程S0を行う。そして,電源遮断領域拡張プログラムは,次に,電源遮断領域拡張処理S1を実行する。この処理S1では,ハードウエア記述ファイル12と,ライブラリ14と,電源仕様ファイル16で特定されるLSIの回路構成について自動解析して,図2で説明した電源ドメインPD2が電源遮断されたときに無駄に動作している組み合わせ回路CMB1−1,CMB2−1を抽出し,それらを合体して電源ドメインPD2の電源遮断領域を拡張する。

0025

次に,電源遮断領域拡張プログラムは,電源遮断領域拡張処理S1と,拡張処理に伴って必要なアイソレーションセルの削除と再挿入を行うアイソレーションセル削除・再挿入処理S2とを実行する。そして,プログラムは,上記処理S1,S2による集積回路構成の変更を,ハードウエア記述ファイル12X,電源仕様ファイル16Xに反映し,それらのデータを出力する(S3)。

0026

図3に示されたLSIの構成が,この変更されたハードウエア記述ファイル12X,電源仕様ファイル16Xにより特定される。すなわち,ネットリストやRTLのハードウエア記述ファイル12Xでは,アイソレーションセルの削除と再挿入により各回路要素を接続するネット情報が変更され,また新たにアイソレーションセルが定義されそのネット情報も定義される。また,電源仕様ファイル16Xでは,電源遮断領域として拡張された組み合わせ回路CMB1−1,CMB2−1が新たに電源遮断制御される電源遮断ドメインに加えられ,アイソレーションセルの情報も変更される。これらのハードウエア記述ファイル12X,電源仕様ファイル16Xについては,後に具体的に説明する。

0027

図6は,図5における電源遮断領域の拡張処理工程S1のより詳細なフローチャート図である。ここに示されるとおり,電源遮断領域の拡張処理S1は,電源遮断領域に規定されている電源ドメインの入力端子からのバックトレースと,出力端子からのフォワードトレースなどにより,電源遮断領域が電源遮断したときにその入力端子と出力端子に係わるパスや回路を抽出する(S11)。さらに,その抽出したパスや回路のうち,電源遮断領域と共に電源遮断できないパスや回路を抽出する(S12)。そして,工程S11で抽出したパスや回路から,工程S12で抽出したパスや回路を除去したパスや回路を,拡張される電源遮断領域として抽出する(S13)。

0028

以下,本実施の形態における電源遮断領域拡張処理S1と,アイソレーションセルの削除・再挿入処理S2について具体的に説明する。ハードウエア記述ファイル12は,RTLまたはネットリストであり,このファイルについてライブラリを参照することにより,回路要素とそれらを接続するネット情報とを得ることができ,集積回路の回路構成を特定することができる。また,電源仕様ファイル16は,それぞれ電源が制御される電源ドメインと電源遮断領域の情報と,アイソレーションセル挿入情報などを有する。したがって,半導体設計装置であるコンピュータがこれらのデータを入力することで,集積回路内のどのインスタンスマクロピンポートが,どの電源ドメインに属しているか,アイソレーションセルがどの位置に挿入されているかの情報を得ることができる。また,アイソレーションセルの情報については,電源仕様ファイルやライブラリに含まれる。

0029

図7は,電源遮断領域にかかわるパス・回路の抽出工程S11を説明する図である。図7では,電源ドメインPD2が電源遮断領域に規定されている。本抽出工程S11では,電源遮断領域PD2の入力端子にインデックスAを付けて,入力端子Aからネットと回路要素のセルをバックトレースし,フリップフロップやポートに達したらそこにインデックスBを付ける(S11−1)。

0030

同様に,電源遮断領域の出力端子に接続されているアイソレーションセルの出力端子にインデックスA’を付ける。この場合,アイソレーションセルは図中右上のANDとORゲートの出力固定アイソレーションセルに限定され,電源遮断領域PD2の出力端子の論理値をラッチするラッチ型アイソレーションセルは除外される。ラッチ型アイソレーションセルは,電源遮断領域PD2の電源が遮断されたときでもその電源を遮断されることなくそのラッチした論理値を記憶し続けることが必要だからである。そして,出力端子A’からネットとセルをフォワードトレースし,フリップフロップやポートに達したらそこにインデックスB’を付ける。

0031

このインデックスA−B間にある組み合わせ回路CMB1−1,CMB1−2と,インデックスA’−B’の間にある組み合わせ回路CMB2−1,CMB2−2とが電源遮断領域PD2と共に電源遮断される候補である。

0032

図7中右上に示した3種類のアイソレーションセルのうち,ANDゲートのアイソレーションセルは,電源遮断ドメインPD2の出力とアイソレーションイネーブル信号ISOENとが入力され,アイソレーションイネーブル信号ISOENがLレベルのときにその出力はLレベルに固定される。ORゲートのアイソレーションセルも,電源遮断ドメインPD2の出力とアイソレーションイネーブル信号ISOENとが入力され,アイソレーションイネーブル信号ISOENがLレベルのときにその出力はHレベルに固定される。いずれのアイソレーションセルが挿入されるかは,電源遮断ドメインPD2が電源遮断されたときのLSIの仕様に基づいて決定される。

0033

また,図7中右上に示したラッチ型アイソレーションセルも,電源遮断ドメインPD2の出力とアイソレーションイネーブル信号ISOENとが入力され,イネーブル信号ISOENがHレベルになるタイミングで電源遮断ドメインPD2の出力端子の論理値をラッチする。

0034

図8図9は,電源を遮断できないパス・回路の抽出工程S12を説明する図である。図7の抽出工程S11で抽出された組み合わせ回路において,その出力が電源遮断領域PD2以外に供給される回路や,電源遮断領域PD2以外の回路から入力が供給される回路は,電源遮断領域PD2とともに電源遮断されるべきではない。

0035

そこで,電源を遮断できないパス・回路の抽出工程S12では,インデックスBからフォワードトレースして,電源遮断領域PD2以外のフリップフロップやポートに達したらそこにインデックスCを付ける(S12−1)。さらに,インデックスB’からバックトレースし,アイソレーションセル以外のフリップフロップやポートに達したらそこにインデックスC’を付ける。この場合,ラッチ型アイソレーションセルに達した場合もインデックスC’の対象になる。

0036

つまり,図8中において,組み合わせ回路CMB1−2の出力がラッチ回路Cや出力ポートCに供給され,組み合わせ回路CMB2−2の入力にラッチ回路C’の出力信号や入力ポートC’の信号が供給されることが判明した。

0037

図9において,インデックスCは組み合わせ回路CMB1−2から出力信号を入力する必要があるフリップフロップや出力ポートであり,インデックスC’は組み合わせ回路CMB2−2に信号を供給するフリップフロップや入力ポートである。したがって,インデックスBからCへのパスB−C上及びインデックスB’からC’のパスB’−C’上にある組み合わせ回路CMB1−2,CMB2−2は電源遮断できないので,それらのセルにはインデックスD,D’を付ける(S12−3)。

0038

図10は,拡張電源遮断部の抽出工程S13を説明する図である。工程S11で抽出したA−B間とA’−B’間のパス上の組み合わせ回路のうち,B−C間とB’−C’間のパス上の組み合わせ回路D,D’を除いた回路が電源遮断領域PD2と共に電源遮断可能になるので,その部分の回路だけを抽出する。したがって,図10中の,組み合わせ回路CMB1−1,CMB2−1が抽出される。なお,B−A間とB’−A’間のパスがネット(接続配線)のみの場合は,電源が供給されないので,上記の抽出される回路から除外される。

0039

図11は,アイソレーションセル削除・再挿入工程S2を説明する図である。図11の左側がアイソレーションセルを移動する前の回路例であり,右側が移動後の回路例である。アイソレーションセルは,電源遮断領域である電源ドメインPD2の出力端子側に設けられる。図11では,組み合わせ回路CMB2−1(1),CMB2−1(2)が電源遮断される拡張領域として抽出されているものとする。

0040

図11の左側の移動前の回路例において,電源遮断領域PD2として合体される組み合わせ回路CMB2−1(1),CMB2−1(2)と電源遮断領域PD2との間にあるアイソレーションセルISO−1は,右側の移動後の回路例において,拡張領域の組み合わせ回路CMB2−1(1),CMB2−1(2)の出力側のアイソレーションセルISO−2に変更される(S2−1)。その場合,新たに挿入するアイソレーションセルISO−2のタイプは,左側の移動前の回路でアイソレーションセルISO−1の固定出力論理値1,0に基づいて拡張領域の組み合わせ回路CMB2−1(1),CMB2−1(2)が生成する論理値1,0に対応させて,選択される。つまり,電源遮断されたときに,移動前のアイソレーションセルISO−1の固定出力論理値に基づいて回路CMB2−1(1),2−1(2)が生成する出力の論理値を,新たなアイソレーションセルISO−2が生成するように,出力Lタイプの出力固定アイソレーションセルか出力Hタイプの出力固定アイソレーションセルかのいずれかのタイプが選択される。

0041

図11の例では,組み合わせ回路CMB2−1(1)の出力論理値はすべて「0」であるので,新たに挿入されるアイソレーションセルISO−2は全て出力Lタイプになる。また,組み合わせ回路CMB20−1(2)の出力論理値は全て「1」であるので,そこに挿入されるアイソレーションセルISO−2は出力Hタイプになる。

0042

また,合体される組み合わせ回路CMB2−1(2)内の一方のインバータの出力は同じ電源遮断領域PD2に入力される。したがって,そのインバータの出力にはアイソレーションセルは不要であり,削除される(S2−2)。

0043

図12は,アイソレーションセル削除・再挿入工程S2を説明する図である。図12は,工程S2の結果得られたLSIの回路を示している。元々の電源遮断領域PD2の入力側に組み合わせ回路CMB1−2が,出力側に組み合わせ回路CMB2−1が,それぞれ電源遮断領域として追加されている。つまり電源遮断領域PD2が拡張されている。さらに,出力側の組み合わせ回路CMB2−1の出力端子に新たなアイソレーションセルが挿入されている。

0044

以上のように,本実施の形態の電源遮断領域拡張方法及びそのプログラムによれば,ネットリストなどのハードウエア記述ファイルとライブラリと電源仕様ファイルに基づいて特定されるLSIの回路構成と,電源ドメイン,電源遮断領域,アイソレーションセルの情報とに基づき,電源遮断領域の入力側と出力側に同時に電源遮断可能な領域を抽出し,それに伴ってアイソレーションセルを移動することできる。これにより,自動的に電源遮断領域を拡張したハードウエア記述ファイルと電源仕様ファイルを生成することができる。その結果,生成されるLSIの電力消費をより抑制することができる。

0045

次に,具体例を示しながら,上記の電源遮断領域拡張方法について説明する。図13は,電源遮断領域の拡張処理をする前のオリジナルの回路図であり,回路の一例を示す。この回路図を例にして,ネットリストと電源仕様ファイルの記述例を示し,上記の電源遮断領域拡張方法を適用した場合にこの回路図がどのように解析され,どのように変更されるのかについて説明する。

0046

図13の集積回路LSIは,電源ドメインPD1とPD2とを有し,電源ドメインPD2は電源遮断領域でもある。図中,各セルやモジュールにはそのインスタンス(固有名称)が付記されている。例えば,フリップフロップFFA1は,インスタンス名はuFFA1(uはμの省略形)であるが,簡単のために単に「FFA1」と付記されている。他のセルやモジュールも同様である。また,ポートにはIN1,OUT1などが付記され,モジュールMOD2の入力端子にはIN_Aなどが,出力端子にはOUT_Aなどが付記されている。さらに,図中,各セルを接続するネット(配線)名,例えばn1〜n42も付記されている。

0047

図14は,図13の集積回路のネットリストの例を示す図である。このネットリストでは,「module Top (IN1, IN2, OUT1, OUT2)」により,集積回路LSIの入力端子と出力端子が定義され,図中20では,入力端子inputと,出力端子outputと,ネットwireとについて,それぞれのインスタンスIN1,IN2,OUT1,OUT2,n1〜n42が定義されている。

0048

さらに,このネットリストには,図中21で,図13の集積回路の左側にある電源ドメインPD2の入力側の回路のセルが定義されている。たとえば,3行目のインバータINVAとして,インスタンス名uINVA1と,そのインバータの入力にネットn1が接続されること「.A(n1)」と,出力に出力ポートOUT1が接続されること「.Y(OUT1)」とが規定されている。インバータINVAの定義は,ライブラリ14に規定され,例えばライブラリ14には,インバータINVAは入力.Aと出力.Yを有すること,入力を反転して出力する論理機能を有することなどが定義されている。

0049

また,図中22では,電源ドメインPD2がモジュールMOD2として,インスタンス名uMOD2であり,入力端子.IN_A等がネットn6などに接続されていることが定義されている。そして,図中23では,図13の集積回路LSIの右側の電源ドメインPD2の出力端子に接続されているセル等が規定されている。このうち,1行目には,アイソレーションセルISOLAとして,インスタンス名uISOLA1と,その入力にネットn15が接続されていること「.A(n15)」,イネーブル端子にネットISOENが接続されていること「.EN(ISOEN)」,出力にネットn17が接続されていること「.Y(n17)」が規定されている。他のセルも同様であり,図13と照合すれば明らかである。

0050

集積回路のハードウエア記述ファイルの一種である図14のネットリストと,ライブラリ14のセルやアイソレーションセルの定義とを参照すれば,図13の集積回路のセルやマクロとそれらを接続するネットの構成が特定される。

0051

図15は,図13の集積回路の電源仕様ファイルの例を示す図である。この電源仕様ファイルには,図中30にて電源ドメインPD1が定義され,図中31にて電源ドメインPD2が定義されている。電源ドメインPD2については,インスタンス名がuMOD2であること,電源遮断条件(shutoff_condition)が電源制御モードuPMUの出力信号ISOが出力されたときであることなどが規定されている。つまり,電源ドメインPD2は電源遮断ドメインでもある。また,図中32にて電源状態名VDD1は電圧が1.2Vであることが規定されている。

0052

次に,電源仕様ファイルでは,図中33にて,電源モードPM1では電源ドメインPD1,PD2の両方がオン状態(電源供給状態)であり,電源モードPM2では電源ドメインPD1のみがオン状態(電源供給状態)であることが規定されている。また,図中34にて,アイソレーションセルのルールが規定され,例えば,アイソレーションルールISO_PD1_Lの場合は,電源ドメインPD2の出力端子からに対して,そのアイソレーションセルの出力はLに固定され,それは電源制御ユニットPMUの出力信号ISOが出力されたときの条件であり,電源ドメインPD2であるモジュールuMOD2の出力OUT_A, OUT_B, OUT_F, OUT_H, OUT_Iに挿入されることが規定されている。

0053

同様に,図中34には,Hレベルの固定出力アイソレーションとしてのアイソレーションルールISO_PD1_Hと,出力を保持するラッチ型のアイソレーションとしてのアイソレーションルールISO_PD1_KPとが規定されている。

0054

図15の電源仕様ファイルを参照することで,図14のネットリストとライブラリとで特定される集積回路において,電源ドメインと,それぞれの電源ドメインの電源遮断条件と,電源電圧と,電源モードと,アイソレーションセルの挿入位置とその種類を特定することができる。

0055

図16は,図13の集積回路に電源遮断領域拡張処理を実行した後のインデックスを示す図である。すなわち,図16は,図13の集積回路に対して電源遮断領域拡張処理S1を実行して,各ノードにインデックスA〜Dを付加した状態を示す。すなわち,電源ドメインPD2の入力端子にインデックスAが,それからバックトレースして到達したフリップフロップと入力ポートにインデックスBが,電源ドメインPD2の出力端子にインデックスA'が,それからフォワードトレースして到達したフリップフロップと出力ポートにインデックスB'が付加されている。また,インデックスBからフォワードトレースして到達したフリップフロップと出力ポートにはインデックスCが,インデックスB-Cの間のセルにはインデックスDが,インデックスB'からバックトレースして到達したフリップフロップと入力ポートにはインデックスC'が,インデックスB'-C'の間のセルにはインデックスD'がそれぞれ付加されている。さらに,上記のインデックスが付加された間のセルやネット(接続配線)にはA-B,B-C,A'-B',B'-C'などが付加されている。

0056

そして,インデックスA-B,A'-B'が付加されたセルであって,インデックスB-C,B'-C'が付加されていないセル等が,拡張される電源遮断領域CMB1-1(1),CMB1-1(2),CMB2-1(1),CMB2-1(2)として抽出される。

0057

図17は,図16のインデックスが付加されたネットリストを示す図である。図14と同じ記述であるが,そのうち下線が付されたセルや端子,ネットには,データ構造上,図16に示したインデックスA〜D, A-B, B-C, A'-B', B'-C'が付されている。ただし,図17には,それらのインデックスを区別する表示は行っていないが,図16と併せてみることで,いずれのインデックスが付されたかを理解することができる。

0058

図17のネットリストにおいて,一点鎖線で囲まれたセルにはインデックスDが付されている。そして,実線で囲まれたセルは新たに拡張された電源遮断領域CMB1-1(1),CMB1-1(2),CMB2-1(1),CMB2-1(2)のセルである。これらの領域は,図17のネットリストにおいて付加されたインデックスを解析することにより,容易に抽出することができる。

0059

図18は,図13の集積回路へのアイソレーションセル削除・再挿入処理を示す図である。図11と同等であるが,図18には,新たに挿入されるアイソレーションセルISO−2のタイプの選択方法S2-3が示されている。すなわち,左側の回路における削除されるアイソレーションセルISO-1の出力論理値を入力した組み合わせ回路CMB2-1(1),CMB2-1(2)が出力する論理値に応じて,右側の回路における新たに挿入されるアイソレーションISO-2のタイプ,Hレベルの出力固定アイソレーションセル(ANDゲート)か,Lレベルの出力固定アイソレーションセル(ORゲート)か,が選択される。図中,工程S2-1, S2-2は図11で説明したとおりである。

0060

図19は,図13の集積回路に電源遮断領域拡張処理が行われた後の集積回路を示す図である。図13の集積回路と比較すると明らかなとおり,まず,組み合わせ回路CMB1-1(1), CMB1-1(2),CMB2-1(1), CMB2-1(2)が新たな電源遮断領域として電源ドメインPD2と同じ電源遮断領域に加えられる。そして,電源ドメインPD2の出力側において,図13のアイソレーションセルISOLA1,ISOLA2,ISOHA1,ISOHA2,ISOLA4,ISOLA5が削除され,図19において,新たにアイソレーションセルISOLA1,ISOLA6,ISOLA7,ISOHA4が挿入されている。また,新たにネット(接続配線)n50〜n54が生成され,ネットn17,n18,n25〜n27が削除されている。

0061

図20は,図19の拡張処理後の集積回路のネットリストを示す図である。図中下線部分が,図13のオリジナルの集積回路に対する図14のネットリストから変更された部分である。図中,拡張される電源遮断領域の組み合わせ回路CMB1-1(1), CMB1-1(2),CMB2-1(1), CMB2-1(2)に対応するセルが示され,それらのセルに接続されるネットが変更されている。さらに,新たなアイソレーションセルISOLA1,ISOLA6,ISOLA7,ISOHA4が追加されている。

0062

図21は,図19の拡張処理後の集積回路の電源仕様ファイルを示す図である。この電源仕様ファイルには,図15のオリジナルの電源仕様ファイルと比較すると明らかなとおり,電源遮断される電源ドメインPD2に,インスタンスuINVA3, uOR2A1,uOR2A2,uINVA4, uAND2A3, uAND2A4, uAND3A5, uINVA6, uINVA9, uINVA10が追加されている。つまり,一緒に電源遮断される電源ドメインPD2に,これらのインスタンスのセルらが追加され拡張されている。

0063

また,図21の電源仕様ファイルには,新たなアイソレーションセルISOLA1,ISOLA6,ISOLA7,ISOHA4の挿入位置とセルタイプとして,Lレベル出力固定アイソレーションセルISO_PD1_Lとしてセルの出力端子uAND2A3/Y, uAND2A5/Y, uINVA6/Yに設けられることと,Hレベル出力固定アイソレーションセルISO_PD1_Hとしてセルの出力端子uINVA9/Yに設けられることとが規定されている。

0064

図13図21によれば,具体的な集積回路について,ネットリストと電源仕様ファイルの記述例,電源遮断領域を拡張する処理の結果変更されるネットリストと電源仕様ファイルの記述例,変更後の集積回路の例を理解することができる。

0065

なお,上記の具体例ではハードウエア記述ファイルとしてネットリストを例にして説明したが,RTLの記述ファイルにおいても,同様に回路構成を特定でき上記の電源遮断領域拡張処理を行うことができるのは当業者に自明である。

実施例

0066

以上,本実施の形態によれば,電源遮断ドメインを有する集積回路において同時に電源遮断できる領域を拡張することができるので,リーク電力を抑制した集積回路を設計することができる。

0067

LSI:集積回路PD2:電源ドメイン,電源遮断領域
A:入力 A’:出力
CMB1−1,CMB2−1:電源遮断領域として拡張される組み合わせ回路

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