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技術 故障検出方法、半導体装置、マイクロコンピュータ応用システム

出願人 ルネサスエレクトロニクス株式会社
発明者 岩瀬貴司藤戸正道
出願日 2010年5月20日 (10年6ヶ月経過) 出願番号 2010-116467
公開日 2011年12月1日 (8年11ヶ月経過) 公開番号 2011-243263
状態 特許登録済
技術分野 電子回路の試験 半導体メモリの信頼性技術
主要キーワード 故障検出手順 分圧端子 リード値 故障判定回路 トリミング電圧 故障検出動作 故障検出精度 設定条件下
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2011年12月1日)のものです。
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図面 (20)

課題

故障検出の対象とされる回路アナログ量を変化させて故障検出を行うことにより、故障検出精度を向上させる。

解決手段

チューニング回路(104A)によって、所定の条件下で上記被故障検出回路(104B)のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路(103)によって判別して上記被故障検出回路の故障を検出する。これにより、故障検出回路(103)の出力を半導体装置の外部でモニタすることなく、上記被故障検出回路の故障を検出することができる。しかも、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の実際の状態変化を故障検出回路によって判別するようにしているため、故障検出の精度の向上を図ることができる。

概要

背景

特許文献1には、メモリ装置機能テストを行う際に、読み出し系のみの良否を独立的にチェックできるようにした技術が記載されている。それによれば、ビット線電位、或いは電流駆動能力を外部から強制的に制御できるようにするとともに、上記ビット線の電位や電流駆動能力を外部からセンシングできるようにして、ビット線の断線短絡等のような読み出し系回路に係わる故障を、外部からの制御状態およびセンスアンプの出力に基づいて検出するようにしている。

特許文献2には、差動センスアンプ回路を用いたダイナミックセンス方式不揮発性半導体記憶装置において、センスアンプ回路起動タイミングを遅らせても、メモリセルからのデータ読み出しを精度良く行うための技術が記載されている。それによれば、ワード線WLによりメモリセル1をビット線BL0に接続すると共に、リファレンス用ワード線RWLによりリファレンスメモリセル2を反ビット線BL1に接続し、このビット線BL0及び反ビット線BL1の電位差をセンスアンプSAにより判定する。メモリセル1のデータを読み出す際、そのデータ読み出しの当初でプリチャージ回路4により両ビット線BL0、BL1を共に所定電位プリチャージし、このプリチャージ以後、又はプリチャージの終了後に、ビット線電流供給回路3によりビット線BL0及び反ビット線BL1に同量電流を供給する。

概要

故障検出の対象とされる回路アナログ量を変化させて故障検出を行うことにより、故障検出精度を向上させる。チューニング回路(104A)によって、所定の条件下で上記被故障検出回路(104B)のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路(103)によって判別して上記被故障検出回路の故障を検出する。これにより、故障検出回路(103)の出力を半導体装置の外部でモニタすることなく、上記被故障検出回路の故障を検出することができる。しかも、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の実際の状態変化を故障検出回路によって判別するようにしているため、故障検出の精度の向上をることができる。

目的

本発明の目的は、故障検出の対象とされる回路のアナログ量を変化させて故障検出を行うことにより、故障検出精度を向上させるための技術を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

故障検出の対象とされる被故障検出回路を含む半導体装置における上記被故障検出回路の故障検出方法であって、チューニング回路によって、所定の条件下で上記被故障検出回路のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路によって判別して上記被故障検出回路の故障を検出することを特徴とする故障検出方法。

請求項2

中央処理装置の制御下で、上記チューニング回路と上記被故障検出回路との動作をシーケンサによってシーケンシャルに制御する請求項1記載の故障検出方法。

請求項3

中央処理装置を含む半導体装置であって、故障検出の対象とされる被故障検出回路と、上記中央処理装置の制御下で、上記被故障検出回路のアナログ量を変更するためのチューニング回路と、上記中央処理装置の制御下で、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を判別して上記被故障検出回路の故障を検出するための故障検出回路と、を含むことを特徴とする半導体装置。

請求項4

上記中央処理装置の制御下で、上記チューニング回路と上記被故障検出回路との動作をシーケンシャルに制御するシーケンサを含む請求項3記載の半導体装置。

請求項5

上記被故障検出回路は、上記中央処理装置によってアクセス可能フラッシュメモリにおけるデータ読み出し用の第1ビット線から電流を引き抜くための第1トランジスタと、上記第1ビット線に対応するリファレンス用の第2ビット線から電流を引き抜くための第2トランジスタと、を含み、上記チューニング回路は、上記第1トランジスタに流れる電流を上記第2トランジスタとは別個に変更可能な第1リファレンス電圧発生回路と、上記第2トランジスタに流れる電流を上記第1トランジスタとは別個に変更可能な第2リファレンス電圧発生回路と、を含み、上記故障検出回路は、上記第1ビット線と上記第2ビット線との電位差を判定するセンスアンプの出力に基づいて、上記第1トランジスタ及び上記第2トランジスタの故障判定を行う請求項4記載の半導体装置。

請求項6

上記被故障検出回路は、上記中央処理装置によってアクセス可能なフラッシュメモリにおけるデータ読み出し用の第1センスアンプの判定電流を形成する第1回路と、上記フラッシュメモリにおけるベリファイ用の第2センスアンプの判定電流を形成する第2回路と、を含み、上記チューニング回路は、上記第1センスアンプの判定電流と上記第2センスアンプにおける判定電流との関係を一定条件下で変更するための第3回路を含み、上記故障検出回路は、上記第1センスアンプの出力又は上記第2センスアンプの出力に基づいて、上記第1センスアンプと上記第2センスアンプとの間の判定電流の整合性を判定することで上記第1回路と上記第2回路との故障判定を行う請求項4記載の半導体装置。

請求項7

上記被故障検出回路は、上記中央処理装置によってアクセス可能なフラッシュメモリにおけるベリファイセンスアンプの入力側回路リファレンス電流を流すためのリファレンス用トランジスタを含み、上記チューニング回路は、上記リファレンス用トランジスタに流れる電流を変更可能なバイアス電圧発生回路を含み、上記故障検出回路は、上記ベリファイセンスアンプの出力に基づいて、上記リファレンス用トランジスタの故障判定を行う請求項4記載の半導体装置。

請求項8

上記被故障検出回路は、各部の動作用電源電圧を形成するための第1アナログ部を含み、上記チューニング回路は、上記第1電源回路出力電圧を変更可能な第1チューニング回路を含み、上記故障検出回路は、上記第1電源回路と等価な第2アナログ部と、上記第2アナログ部の出力電圧を変更可能な第2チューニング回路と、上記第1アナログ部の出力電圧と上記第2アナログ部の出力電圧とを比較するためのコンパレータと、を含み、上記第1チューニング回路又は上記第2チューニング回路によって上記第1アナログ部の出力電圧又は上記第2アナログ部の出力電圧を変更された場合の上記コンパレータの出力に基づいて、上記第1アナログ部の故障判定を行う請求項4記載の半導体装置。

請求項9

上記被故障検出回路は、それぞれクロック信号遅延することによりセンスアンプの起動信号を形成するための第1遅延回路及び第2遅延回路を含み、上記チューニング回路は、上記第1遅延回路での遅延時間を変更可能な第1チューニング回路と、上記第2遅延回路での遅延時間を上記第1遅延回路とは個別的に変更可能な第2チューニング回路と、を含み、上記故障検出回路は、上記第1チューニング回路によって上記第1遅延回路での遅延時間が変更された場合の上記センスアンプの出力値と、上記第2チューニング回路によって上記第2遅延回路での遅延時間が変更された場合の上記センスアンプの出力値とを比較することで、上記第1遅延回路及び上記第2遅延回路の故障判定を行う請求項4記載の半導体装置。

請求項10

上記被故障検出回路は、所定周波数発振可能な第1発振器と、所定周波数で発振可能な第2発振器とを含み、上記チューニング回路は、上記第1発振器における発振周期チューニング可能な第1周期チューニング回路と、上記第2振器における発振周期を上記第1発振器とは個別的にチューニング可能な第2周期チューニング回路と、を含み、上記故障検出回路は、上記第1チューニング回路によって上記第1発振器における発振周期が変更された場合の上記第1発振器の出力と、上記第2チューニング回路によって上記第2発振器における発振周期が変更された場合の上記第2発振器の出力とを比較することで、上記第1発振器及び上記第2発振器の故障判定を行う請求項4記載の半導体装置。

請求項11

所定の制御用プログラムを実行するマイクロコンピュータを搭載して成るマイクロコンピュータ応用システムであって、上記マイクロコンピュータとして、請求項3乃至10の何れか1項記載の半導体装置を適用したことを特徴とするマイクロコンピュータ応用システム。

技術分野

0001

本発明は、故障検出技術に関し、例えばマイクロコンピュータ及びその応用システムに適用して有効な技術に関する。

背景技術

0002

特許文献1には、メモリ装置機能テストを行う際に、読み出し系のみの良否を独立的にチェックできるようにした技術が記載されている。それによれば、ビット線電位、或いは電流駆動能力を外部から強制的に制御できるようにするとともに、上記ビット線の電位や電流駆動能力を外部からセンシングできるようにして、ビット線の断線短絡等のような読み出し系回路に係わる故障を、外部からの制御状態およびセンスアンプの出力に基づいて検出するようにしている。

0003

特許文献2には、差動センスアンプ回路を用いたダイナミックセンス方式不揮発性半導体記憶装置において、センスアンプ回路起動タイミングを遅らせても、メモリセルからのデータ読み出しを精度良く行うための技術が記載されている。それによれば、ワード線WLによりメモリセル1をビット線BL0に接続すると共に、リファレンス用ワード線RWLによりリファレンスメモリセル2を反ビット線BL1に接続し、このビット線BL0及び反ビット線BL1の電位差をセンスアンプSAにより判定する。メモリセル1のデータを読み出す際、そのデータ読み出しの当初でプリチャージ回路4により両ビット線BL0、BL1を共に所定電位プリチャージし、このプリチャージ以後、又はプリチャージの終了後に、ビット線電流供給回路3によりビット線BL0及び反ビット線BL1に同量電流を供給する。

先行技術

0004

特開平05−74198号公報
特開2003−242793号公報

発明が解決しようとする課題

0005

本願発明者は、半導体装置の一例とされるマイクロコンピュータに内蔵されているアナログ回路の故障検出について検討した。マイクロコンピュータに内蔵されているアナログ回路が正常に動作しているか否かは、当該アナログ回路に印加される電圧や、当該アナログ回路に流れる電流、さらには当該アナログ回路における主要信号のタイミング等を上記マイクロコンピュータの外部でモニタする必要がある。それによって上記アナログ回路が正常に動作しているか否かを確認することができる。

0006

一方、半導体メモリ内のセンスアンプの入力側に設けられたリファレンス用MOSトランジスタのように、モジュール内に数百個もあるようなデバイスについては、外部からの個別的な故障検出が困難とされるため、メモリセルの読み出しデータ期待値と比較することで間接的な故障判定が行われている。しかし、このような故障判定によれば、故障検出対象とされるデバイスの性能が十分に発揮されていなくても、メモリセルの読み出しデータが期待値と一致すれば、アナログ回路は正常に動作していると誤判定される虞のあることが、本願発明者によって見いだされた。

0007

尚、上記特許文献1,2では、上記のような課題については考慮されていない。

0008

本発明の目的は、故障検出の対象とされる回路アナログ量を変化させて故障検出を行うことにより、故障検出精度を向上させるための技術を提供することにある。

0009

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

課題を解決するための手段

0010

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

0011

すなわち、チューニング回路によって、所定の条件下で上記被故障検出回路のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路によって判別して上記被故障検出回路の故障を検出するものである。

発明の効果

0012

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

0013

すなわち、故障検出の対象とされる回路のアナログ量を変化させて故障検出を行うことにより、故障検出の精度を向上させることができる。

図面の簡単な説明

0014

本発明にかかる半導体装置の一例とされるマイクロコンピュータの構成例ブロック図である。
本発明にかかる半導体装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。
本発明にかかる半導体装置の一例とされるマイクロコンピュータの別の構成例ブロック図である。
図3に示されるマイクロコンピュータに搭載されるメモリモジュールの構成例ブロック図である。
図4に示されるメモリモジュールに含まれるメモリマット部の構成例説明図である。
図8に示される回路の比較対象とされる回路の構成例回路図である。
図6に示される回路における主要部の動作説明図である。
図4に示される階層センスアンプ回路の周辺部の構成例回路図である。
図8に示される構成における主要部の故障検出動作の説明図である。
図8に示される構成における主要部の故障検出のフローチャートである。
図8に示されるリファレンス用nチャネル型MOSトランジスタにおける故障検出の説明図である。
図4に示されるメモリモジュールにおける主要部の別の構成例回路図である。
図12に示される構成の主要動作と各信号の状態の説明図である。
図4に示されるメモリモジュールにおけるベリファイセンスアンプの構成例回路図である。
図14におけるリファレンス用pチャネル型MOSトランジスタの故障検出のフローチャートである。
図4に示されるメモリモジュールに含まれる電源回路の構成例回路図である。
図16に示される電源回路における故障検出のフローチャートである。
図4に示される階層センスアンプ回路とその周辺の構成例回路図である。
図18における遅延回路の構成例回路図である。
図3におけるクロック生成部の構成例ブロック図である。
図20における複数の発振器間の整合性チェックのフローチャートである。
マイクロコンピュータ応用システムの説明図である。
マイクロコンピュータ応用システムの別の説明図である。

実施例

0015

1.実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

0016

〔1〕本発明の代表的な実施の形態に係る故障検出方法は、チューニング回路(104A)によって、所定の条件下で上記被故障検出回路(104B)のアナログ量を変更し、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路(103)によって判別して上記被故障検出回路の故障を検出するものである。

0017

上記の構成によれば、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路によって判別して上記被故障検出回路の故障を検出する。これにより、故障検出回路(103)の出力を半導体装置の外部でモニタすることなく、上記被故障検出回路の故障を検出することができる。しかも、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の実際の状態変化を故障検出回路によって判別するようにしているため、故障検出の精度の向上を図ることができる。

0018

〔2〕上記〔1〕において、中央処理装置の制御下で、上記チューニング回路と上記被故障検出回路との動作をシーケンサによってシーケンシャルに制御することができる。これにより、中央処理装置の負担軽減を図ることができる。

0019

〔3〕本発明の代表的な実施の形態に係る半導体装置(10)は中央処理装置(102)を含む。そして、故障検出の対象とされる被故障検出回路(104B)と、上記中央処理装置の制御下で、上記被故障検出回路のアナログ量を変更するためのチューニング回路(104A)と、上記中央処理装置の制御下で、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を判別して上記被故障検出回路の故障を検出するための故障検出回路(103)とが設けられる。

0020

上記の構成によれば、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の状態変化を、故障検出回路によって判別して上記被故障検出回路の故障を検出するようにしているため、故障検出回路(103)の出力を半導体装置の外部でモニタすることなく、上記被故障検出回路の故障を検出することができる。しかも、上記被故障検出回路におけるアナログ量の変化に基づく上記被故障検出回路の実際の状態変化を故障検出回路によって判別するようにしているため、故障検出の精度の向上を図ることができる。

0021

〔4〕上記〔3〕において、上記中央処理装置の制御下で、上記チューニング回路と上記被故障検出回路との動作をシーケンシャルに制御するシーケンサ(105)を設けることができる。これにより、中央処理装置の負担軽減を図ることができる。

0022

〔5〕上記〔4〕において、上記被故障検出回路は、上記中央処理装置によってアクセス可能フラッシュメモリにおけるデータ読み出し用の第1ビット線から電流を引き抜くための第1トランジスタ(Mref1)と、上記第1ビット線に対応するリファレンス用の第2ビット線から電流を引き抜くための第2トランジスタ(Mref2)とを含む。上記チューニング回路は、上記第1トランジスタに流れる電流を上記第2トランジスタとは別個に変更可能な第1リファレンス電圧発生回路(602)と、上記第2トランジスタに流れる電流を上記第1トランジスタとは別個に変更可能な第2リファレンス電圧発生回路(603)とを含む。上記故障検出回路は、上記第1ビット線と上記第2ビット線との電位差を判定するセンスアンプの出力に基づいて、上記第1トランジスタ及び上記第2トランジスタの故障判定を行う。これにより、上記第1ビット線と上記第2ビット線との電位差を判定するセンスアンプの出力に基づいて、上記第1トランジスタ及び上記第2トランジスタの故障判定の精度向上を図ることができる。

0023

〔6〕上記〔4〕において、上記被故障検出回路は、上記中央処理装置によってアクセス可能なフラッシュメモリにおけるデータ読み出し用の第1センスアンプの判定電流を形成する第1回路(Mref1,Mref2)と、上記フラッシュメモリにおけるベリファイ用の第2センスアンプの判定電流を形成する第2回路(M58)とを含む。上記チューニング回路は、上記第1センスアンプの判定電流と上記第2センスアンプにおける判定電流との関係を一定条件下で変更するための第3回路(1203,1202)を含む。上記故障検出回路は、上記第1センスアンプの出力又は上記第2センスアンプの出力に基づいて、上記第1センスアンプと上記第2センスアンプとの間の判定電流の整合性を判定することで上記第1回路と上記第2回路との故障判定を行う。これにより、上記第1回路と上記第2回路との故障判定の精度向上を図ることができる。

0024

〔7〕上記〔4〕において、上記被故障検出回路は、上記中央処理装置によってアクセス可能なフラッシュメモリにおけるベリファイセンスアンプの入力側回路リファレンス電流を流すためのリファレンス用トランジスタ(Mref3)を含む。上記チューニング回路は、上記リファレンス用トランジスタに流れる電流を変更可能なバイアス電圧発生回路(1402)を含む。上記故障検出回路は、上記ベリファイセンスアンプの出力に基づいて、上記リファレンス用トランジスタ(Mref3)の故障判定を行う。これにより、上記リファレンス用トランジスタ(Mref3)の故障判定の精度向上を図ることができる。

0025

〔8〕上記〔4〕において、上記被故障検出回路は、各部の動作用電源電圧を形成するための第1アナログ部(1602)を含む。上記チューニング回路は、上記第1電源回路の出力電圧を変更可能な第1チューニング回路(1605)を含む。上記故障検出回路は、上記第1電源回路と等価な第2アナログ部(1612)と、上記第2アナログ部の出力電圧を変更可能な第2チューニング回路(1607)と、上記第1アナログ部の出力電圧と上記第2アナログ部の出力電圧とを比較するためのコンパレータ(CMP1)とを含む。上記故障検出回路は、上記第1チューニング回路又は上記第2チューニング回路によって上記第1アナログ部の出力電圧又は上記第2アナログ部の出力電圧を変更された場合の上記コンパレータの出力に基づいて、上記第1アナログ部の故障判定を行う。これにより、上記第1アナログ部の故障判定の精度向上を図ることができる。

0026

〔9〕上記〔4〕において、上記被故障検出回路は、それぞれクロック信号遅延することによりセンスアンプの起動信号を形成するための第1遅延回路(DLY1)及び第2遅延回路(DLY2)を含む。上記チューニング回路は、上記第1遅延回路での遅延時間を変更可能な第1チューニング回路(1802)と、上記第2遅延回路での遅延時間を上記第1遅延回路とは個別的に変更可能な第2チューニング回路(1803)とを含む。上記故障検出回路は、上記第1チューニング回路によって上記第1遅延回路での遅延時間が変更された場合の上記センスアンプの出力値と、上記第2チューニング回路によって上記第2遅延回路での遅延時間が変更された場合の上記センスアンプの出力値とを比較することで、上記第1遅延回路及び上記第2遅延回路の故障判定を行う。これにより、上記第1遅延回路及び上記第2遅延回路の故障判定の精度向上を図ることができる。

0027

〔10〕上記〔4〕において、上記被故障検出回路は、所定周波数で発振可能な第1発振器(2001)と、所定周波数で発振可能な第2発振器(2002)とを含む。上記チューニング回路は、上記第1発振器における発振周期チューニング可能な第1周期チューニング回路(2005)と、上記第2振器における発振周期を上記第1発振器とは個別的にチューニング可能な第2周期チューニング回路(2006)とを含む。上記故障検出回路は、上記第1チューニング回路によって上記第1発振器における発振周期が変更された場合の上記第1発振器の出力と、上記第2チューニング回路によって上記第2発振器における発振周期が変更された場合の上記第2発振器の出力とを比較することで、上記第1発振器及び上記第2発振器の故障判定を行う。これにより、上記第1発振器及び上記第2発振器の故障判定の精度向上を図ることができる。

0028

〔11〕所定の制御用プログラムを実行するマイクロコンピュータを搭載して成るマイクロコンピュータ応用システムを構成することができる。この場合において、上記マイクロコンピュータとして、上記〔3〕乃至〔10〕の何れかの半導体装置を適用することができる。上記半導体装置は、故障検出の対象とされる回路のアナログ量を変化させて故障検出を行うことにより、故障検出の精度向上が図られているため、マイクロコンピュータ応用システムの信頼性の向上を図ることができる。

0029

2.実施の形態の詳細
実施の形態について更に詳述する。

0030

《実施の形態1》
図1には、本発明にかかる半導体装置の一例とされるマイクロコンピュータが示される。図1に示されるマイクロコンピュータ10は、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。このマイクロコンピュータ10は、RAM(ランダムアクセスメモリ)101、CPU(中央処理装置)102、故障検出回路103、チューニング回路104A、アナログ回路104Bを含む。RAM101には、外部ROM(リードオンリーメモリ)20から故障判定プログラム転送される。CPU102は、RAM101内の故障判定プログラムを実行することにより、故障検出回路103やチューニング回路104Aの動作を制御する。故障検出回路103は、チューニング設定レジスタ103A、故障判定回路103B、及び判定結果格納レジスタ103Cを含む。チューニング設定レジスタ103Aには、CPU102によってチューニング情報が設定される。故障判定回路103Bは、アナログ回路104Bの故障判定を行う。アナログ回路104Bは被故障検出回路とされる。判定結果格納レジスタ103Cには、アナログ回路104Bでの故障判定結果が格納される。チューニング回路104Aは、チューニング設定レジスタ103Aに設定されたチューニング情報に従って、アナログ量、例えば電圧、電流、信号遅延時間等のチューニングが行われる。アナログ回路104Bでのアナログ量の変化は、チューニング回路104Aのチューニングによって変更される。アナログ回路104Bの動作状態は故障判定回路103Bに伝達される。

0031

上記の構成において、CPU102によってチューニング設定レジスタ103Aへのチューニング情報設定が行われた後に、CPU102によって被故障検出回路104Bが起動される。アナログ回路104Bが動作し、その結果が故障判定回路103Bに伝達される。故障判定回路103Bは、アナログ回路104Bでのアナログ量の変化に基づいて故障判定を行い、その判定結果を出力する。この判定結果は判定結果格納レジスタ103Cに格納される。そのレジスタ103C内の情報は、CPU102によってリードされる。CPU102は、レジスタ103C内の情報に基づいて故障の有無を判別する。

0032

上記のような故障判定がマイクロコンピュータ10の出荷前に行われた場合には、出荷品故障検出率の向上を図ることができる。

0033

また、マイクロコンピュータ10がユーザシステムに搭載された状態においても、上記のような故障判定を行うことができる。例えばユーザ提供の故障判定プログラムを、RAM101に転送してCPU102で実行させることにより、上記のような故障判定をユーザシステムにおいて適宜に実行させることができる。この場合においてCPU102は、故障判定結果をエラー表示してエンドユーザに知らせるようにユーザシステムを構成することができる。この場合、エンドユーザは、マイクロコンピュータ10が搭載されたボードを修理又は交換する。バックアップシステムがある場合には、当該バックアップシステムに切り替えるようにしても良い。

0034

《実施の形態2》
図2には、本発明にかかる半導体装置の一例とされるマイクロコンピュータの別の構成例が示される。

0035

図2に示されるマイクロコンピュータ10が、図1に示されるのと大きく相違するのは、シーケンサ105が設けられている点である。シーケンサ105は、CPU102からのアナログ回路故障判定の開始を示すコマンドを受け取ると、故障検出回路203及びチューニング回路104Aの動作をシーケンシャルに制御することで故障判定を実行する。故障判定結果は、シーケンサ105を介してCPU102に伝達される。CPU102は、上記シーケンサ105から伝達された故障判定結果に基づいて故障の有無を判別する。

0036

このようにシーケンサ105が設けられ、このシーケンサ105によって故障検出回路103及び被故障検出回路104の動作を制御することで故障判定を実行する場合には、図1に示される構成に比べて、CPU102の負担軽減を図ることができる。

0037

《実施の形態3》
図3には、本発明に係る半導体装置の一例とされるマイクロコンピュータ10の別の構成例が示される。

0038

図3に示されるマイクロコンピュータ10は、上記CPU102や上記シーケンサ105の他に、ポート301,304、タイマ302、フラッシュメモリモジュール303、バスインタフェースバスIF)305、DMAC(Direct Memory Access Controller)306、及びクロック生成部307を含む。ポート301,309、タイマ302、シーケンサ105、フラッシュメモリモジュール303、バスインタフェース305、及びクロック生成部307は、周辺バス309によって互いに結合されている。また、RAM101、フラッシュメモリモジュール303、バスインタフェース305、DMAC306、及びCPU102は高速バス308によって互いに結合されている。ポート301,304は、外部との間で各種データのやり取りを行う。タイマ302は、クロックを数えることで一定時間の経過を検出する機能を有する。DMAC306は、CPU102を介さずに各種デバイス間で直接データ転送を行うための制御を行う。クロック生成部307は、端子XTAL/EXTALに水晶振動子が接続されることで、所定の周波数で発振する発振器を有する。マイクロコンピュータ10は、スタンバイ信号STBYがアサートされることにより、スタンバイ状態遷移され、リセット信号ESがアサートされることにより初期化される。また、マイクロコンピュータ10の動作用電源電圧として、所定の端子を介して、高電位側電源Vcc、低電位側電源Vssが供給される。

0039

シーケンサ105は、被故障検出回路の故障検出のために各部をシーケンシャルに制御する。ここで被故障検出回路は、メモリモジュール303におけるリファレンス用nチャネル型MOSトランジスタとされる。

0040

図4には、上記フラッシュメモリモジュール303の構成例が示される。

0041

フラッシュリモジュール303は、読み出し系行セレクタ401、アドレス比較器402、入出力回路制御回路・レジスタ403、電源回路404、ベリファイセンスアンプ405、書き換え列セレクタ406、書き込みラッチ407、メモリマット部408、出力バッファ409、書き換え系行セレクタ410を含む。読み出し系行セレクタ401は、アドレスバスを介して伝達されたアドレス信号デコード結果に基づいて、読み出し系の行(ワード)を選択する。アドレス比較器402は、伝達されたアドレス信号を比較する。入出力回路・制御回路・レジスタ403は、入力されたクロック信号に同期して、周辺データバスへのデータ出力やデータ取り込み等を制御する。電源回路404は、フラッシュメモリモジュール303内で使用される各種レベルの電圧を形成する。ベリファイセンスアンプ405は、メモリマット部408へのデータ書き込みの際のベリファイを行うための信号を判定する。書き換え列セレクタ406は、書き換え列(ビット線)の選択を行う。書き込みラッチ407は、書き込み用データを一時的に保持する。メモリマット部408は、複数のメモリマットが配列されて成る。出力バッファ409は、メモリマット部408から読み出されたデータを外部(高速データバス)に出力する。書き換え系行セレクタ410は、アドレスバスを介して伝達されたアドレス信号のデコード結果に基づいて、書き換え系の行(メモリゲート選択線)を選択する。

0042

ここで上記メモリマット部408は、例えば図5に示されるように、階層センスアンプ単位に、階層センスアンプSA0〜SA3と、それに対応するメモリマットmatj0〜matj3,matk0〜matk3が配列されて成る。階層センスアンプSA0〜SA3の各列には、複数のセンスアンプが配置される。図4には、上記メモリマット部408におけるメモリマットの主要構成が示される。メモリマットは、メモリアレイ411と読み出し系回路412とを含む。メモリアレイ411は、複数のメモリセルMCが、行方向及び列方向に配列されて成る。メモリセルMCは、コントロールゲートフローティングゲートドレインソースの各電極を有する。列方向に配置された複数のメモリセルMCのドレインは共通接続されて、副ビット線セレクタ145k又145jを介してビット線146k又は146jに結合される。複数のメモリセルMCのソースは、共通ソース線に接続される。尚、このソース線は切り替えスイッチを介してグランド電位(低電位側電源Vss)に接続可能に構成されており、この切り替えスイッチがオフされるとメモリセルMCのソースがオープン状態にされる。上記共通ソース線に接続されるメモリセルMCが1ブロックを構成し、それらは半導体基板の共通のウエル領域内に形成されて消去の単位とされる。一方、行方向に並んだ複数のメモリセルMCのコントロールゲートは行単位でワード線xに接続される。ワード線xは読み出し系行セレクタ401に接続される。また、行方向に並んだ複数のメモリセルMCのフローティングゲートは行単位でメモリゲート選択線mgに接続される。メモリゲート選択線mgは、書き換え系行セレクタ410に接続される。読み出し系回路412は、代表的に示される読み出し列セレクタ143k,143jと、代表的に示される階層センスアンプ回路144とを含む。

0043

図8には、上記階層センスアンプ回路144の周辺部の詳細な構成例が示される。

0044

階層センスアンプ回路144の入力端子は、制御信号ywbによって動作制御されるpチャネル型MOSトランジスタM17,M18を介して副ビット線601j,601kに結合される。副ビット線601jは、読み出し列セレクタ143jに結合され、副ビット線601kは、読み出し列セレクタ143kに結合される。副ビット線601j,601kには、副ビット線プリチャージ用のpチャネル型MOSトランジスタM11,M12,M13が結合されている。副ビット線601jは、pチャネル型MOSトランジスタM11を介して高電位側電源Vddに結合され、副ビット線601kは、pチャネル型MOSトランジスタM13を介して高電位側電源Vddに結合される。副ビット線601jは、pチャネル型MOSトランジスタM12を介して副ビット線601kに結合される。プリチャージ信号pcnがローレベルにアサートされることで副ビット線プリチャージが行われる。

0045

また、副ビット線601jは、pチャネル型MOSトランジスタM14を介して第1リファレンス用nチャネル型MOSトランジスタMref1のドレインに結合され、副ビット線601kは、pチャネル型MOSトランジスタM16を介して第2リファレンス用nチャネル型MOSトランジスタMref2のドレインに結合される。第1リファレンス用nチャネル型MOSトランジスタMref1,Mref2のソースは、低電位側電源Vssに結合される。pチャネル型MOSトランジスタM14は、リファレンス電流制御信号refdcjnによって動作制御され、pチャネル型MOSトランジスタM16は、リファレンス電流制御信号refdcknによって動作制御される。第1リファレンス用nチャネル型MOSトランジスタMref1は、第1リファレンス電圧uref1によって制御される。第2リファレンス用nチャネル型MOSトランジスタMref2は、第2リファレンス電圧uref2によって制御される。第1リファレンス電圧uref1及び第2リファレンス電圧uref2は、それぞれリファレンス電圧発生回路602,603により個別的に形成される。

0046

リファレンス電圧発生回路602は、pチャネル型MOSトランジスタM1,M2,M4,M5,M7,M8,M9,M10と、nチャネル型MOSトランジスタM3,M6とが結合されて成る。pチャネル型MOSトランジスタM1,M2とnチャネル型MOSトランジスタM3とが直列接続される。pチャネル型MOSトランジスタM1のソースは高電位側電源Vddに結合され、nチャネル型MOSトランジスタM3のソースは低電位側電源Vssに結合される。nチャネル型MOSトランジスタM3のゲートには基準電流トリミング電圧が供給される。pチャネル型MOSトランジスタM4,M5が互いに直列接続され、pチャネル型MOSトランジスタM7,M8が互いに直列接続され、pチャネル型MOSトランジスタM9,M10が互いに直列接続される。pチャネル型MOSトランジスタM4のゲートは低電位側電源Vssに結合される。pチャネル型MOSトランジスタM7,M9のゲート電極はレジスタREG1の出力が伝達される。レジスタREG1は、pチャネル型MOSトランジスタM7,M9に対応する2ビット構成とされ、このレジスタREG1への設定により、pチャネル型MOSトランジスタM7,M9を個別的にオン・オフすることができる。pチャネル型MOSトランジスタM5,M8,M10のゲートは、pチャンネル型MOSトランジスタM2のゲート及びドレインに供給接続される。pチャネル型MOSトランジスタM5,M8,M10のドレインは、nチャネル型MOSトランジスタM6を介して低電位側電源Vssに結合される。pチャネル型MOSトランジスタM5,M8,M10とnチャネル型MOSトランジスタM6との直列接続ノードから第1リファレンス電圧uref1が得られる。この第1リファレンス電圧uref1は、第1リファレンス用nチャネル型MOSトランジスタMref1のゲートに伝達される。

0047

リファレンス電圧発生回路603は、pチャネル型MOSトランジスタM24,M25,M27,M28,M29,M30と、nチャネル型MOSトランジスタM26とが結合されて成る。pチャネル型MOSトランジスタM24,M25が互いに直列接続され、pチャネル型MOSトランジスタM27,M28が互いに直列接続され、pチャネル型MOSトランジスタM29,M30が互いに直列接続される。pチャネル型MOSトランジスタM24のゲートは低電位側電源Vssに結合される。pチャネル型MOSトランジスタM27,M29のゲート電極はレジスタREG2の出力が伝達される。レジスタREG2は、pチャネル型MOSトランジスタM27,M29に対応する2ビット構成とされ、このレジスタREG2への設定により、pチャネル型MOSトランジスタM27,M29を個別的にオン・オフすることができる。pチャネル型MOSトランジスタM25,M28,M30のゲートは、リファレンス電圧発生回路602におけるpチャンネル型MOSトランジスタM2のゲート及びドレインに供給接続される。pチャネル型MOSトランジスタM25,M28,M30のドレインは、nチャネル型MOSトランジスタM26を介して低電位側電源Vssに結合される。pチャネル型MOSトランジスタM25,M28,M30とnチャネル型MOSトランジスタM26との直列接続ノードから第2リファレンス電圧uref2が得られる。この第2リファレンス電圧uref2は、第2リファレンス用nチャネル型MOSトランジスタMref2のゲートに伝達される。

0048

チャネル型MOSトランジスM14、第1リファレンス用nチャネル型MOSトランジスタMref1に流れる第1リファレンス電流Iref1や、pチャネル型MOSトランジスM16、第2リファレンス用nチャネル型MOSトランジスタMref2に流れる第2リファレンス電流Iref2のトリミングは、基準電流トリミング電圧のレベルを変更することで行うことができる。また、レジスタREG1,REG2の設定により、第1リファレンス電圧uref1及び第2リファレンス電圧uref2のレベルを個別的に変更することができる。第1リファレンス電圧uref1や第2リファレンス電圧uref2の値が変更されることによって、第1リファレンス電流Iref1や第2リファレンス電流Iref2の値が変更される。レジスタREG1,REG2の設定は、CPU102又はシーケンサ105によって行うことができる。

0049

例えばレジスタREG1の設定によりpチャネル型MOSトランジスタM7がオンされ、pチャネル型MOSトランジスタM9がオフされた状態では、リファレンス電流Iref1は、次式のようになる。

0050

0051

レジスタREG1の設定によりpチャネル型MOSトランジスタM7及びpチャネル型MOSトランジスタM9の双方がオンされた状態では、リファレンス電流Iref1は、次式のようになる。

0052

0053

レジスタREG1の設定によりpチャネル型MOSトランジスタM7及びpチャネル型MOSトランジスタM9の双方がオフされた状態では、リファレンス電流Iref1は、次式のようになる。

0054

0055

同様にレジスタREG2の設定によりpチャネル型MOSトランジスタM27がオンされ、pチャネル型MOSトランジスタM29がオフされた状態では、リファレンス電流Iref2は、次式のようになる。

0056

0057

レジスタREG2の設定によりpチャネル型MOSトランジスタM27及びpチャネル型MOSトランジスタM29の双方がオンされた状態では、リファレンス電流Iref2は、次式のようになる。

0058

0059

レジスタREG2の設定によりpチャネル型MOSトランジスタM27及びpチャネル型MOSトランジスタM29の双方がオフされた状態では、リファレンス電流Iref1は、次式のようになる。

0060

0061

尚、第1リファレンス用nチャネル型MOSトランジスタMref1と、第2リファレンス用nチャネル型MOSトランジスタMref2とが同時に故障する確率を低く抑えるため、第1リファレンス用nチャネル型MOSトランジスタMref1と、第2リファレンス用nチャネル型MOSトランジスタMref2とを可能な限り離して形成するのが望ましい。

0062

メモリセルMCからのデータ読み出しは以下の手順で行われる。

0063

制御信号ywbがローレベルにされてpチャネル型MOSトランジスタM17,M18がオンされた状態で、プリチャージ信号pcnがローレベルにアサートされて、pチャネル型MOSトランジスタM11,M12,M13がオンされることにより、副ビット線601j,601kのプリチャージが行われる。そして、リファレンス電流制御信号refdcjnがローレベルにされ、リファレンス電流制御信号refdcknがハイレベルにされ、プリチャージ信号pcnがハイレベルにされることで、副ビット線601j,601kのプリチャージが終了された状態で、階層センスアンプ回路144が起動されて、そのときの副ビット線601j,601k間の電位差がセンスされる。副ビット線601jを介して流れるリファレンス電流(Iref)に比べて、副ビット線601kを介して流れるメモリ電流(Imem)のほうが少ない場合、リードデータは、論理値“0”とされる。これとは逆に、副ビット線601jを介して流れるリファレンス電流(Iref)に比べて、副ビット線601kを介して流れるメモリ電流(Imem)のほうが多い場合、リードデータは、論理値“1”とされる。

0064

次に、第1リファレンス用nチャネル型MOSトランジスタMref1又は第2リファレンス用nチャネル型MOSトランジスタMref2の故障検出手順について、図10に基づいて説明する。

0065

図10には、第1リファレンス用nチャネル型MOSトランジスタMref1、及び第2リファレンス用nチャネル型MOSトランジスタMref2の故障検出手順が示される。

0066

先ず、マイクロコンピュータ10に対して、第1リファレンス用nチャネル型MOSトランジスタMref1及び第2リファレンス用nチャネル型MOSトランジスタMref2のテストモードが設定される(1001)。このテストモードにおいては、全てのワード線xが非選択状態とされ、メモリセル電流(Imem)を流さないようにする。このとき、第2リファレンス電流Iref2が第1リファレンス電流Iref1と等しくなるようにレジスタREG2の設定が行われる。そして、プリチャージ信号pcnがローレベルにアサートされることで、副ビット線601j,601kのプリチャージが行われる。また、リファレンス電流制御信refdcknがローレベルにされることで、pチャネル型MOSトランジスタM16がオンされる。そして、第2リファレンス電流Iref2として、Iref1+ΔIが流れるようにレジスタREG2の設定が行われる(1002)。副ビット線601j,601kのプリチャージが完了すると、プリチャージ信号pcnがハイレベルにネゲートされる。プリチャージ信号pcnがハイレベルにネゲートされた後に、階層センスアンプ回路144により副ビット線601j,601kのレベル差がセンスされる(1003)。そしてこの階層センスアンプ回路144の出力状態が、故障検出回路103内の適宜のレジスタに記憶される。

0067

次に、プリチャージ信号pcnがローレベルにアサートされることで、副ビット線601j,601kのプリチャージが行われる。そして、第2リファレンス電流Iref2として、Iref1−ΔIが流れるようにレジスタREG2の設定が行われる(1004)。副ビット線601j,601kのプリチャージが完了すると、プリチャージ信号pcnがハイレベルにネゲートされる。プリチャージ信号pcnがハイレベルにネゲートされた後に、階層センスアンプ回路144により副ビット線601j,601kのレベル差がセンスされる(1005)。そしてこの階層センスアンプ回路144の出力状態が、故障検出回路103内の適宜のレジスタに記憶される。そして、上記ステップ1003で得られた値(センスアンプ回路の出力)と、ステップ1005で得られた値(センスアンプ回路の出力)との比較が故障検出回路103で行われる。この比較において、双方の値が互いに等しい場合には、第2リファレンス用nチャネル型MOSトランジスタMref2が故障していると判断される(1007)。ステップ1006の比較においては、双方の値が論理値“0”で互いに等しい場合(図9(D)参照)と、双方の値が論理値“1”で互いに等しい場合(図9(E)参照)とがある。

0068

次に、再びテストモードが設定される(1008)。この設定では、第1リファレンス電流Iref1が第2リファレンス電流Iref2と等しくなるようにレジスタREG1が設定される。そして、プリチャージ信号pcnがローレベルにアサートされることで、副ビット線601j,601kのプリチャージが行われる。また、リファレンス電流制御信号refdcjnがローレベルにされることで、pチャネル型MOSトランジスタM14がオンされる。そして、第1リファレンス電流Iref1として、Iref2+ΔIが流れるようにレジスタREG1の設定が行われる(1009)。副ビット線601j,601kのプリチャージが完了すると、プリチャージ信号pcnがハイレベルにネゲートされる。プリチャージ信号pcnがハイレベルにネゲートされた後に、階層センスアンプ回路144により副ビット線601j,601kのレベル差がセンスされる(1010)。そしてこの階層センスアンプ回路144の出力状態が、故障検出回路103内の適宜のレジスタに記憶される。

0069

次に、プリチャージ信号pcnがローレベルにアサートされることで、副ビット線601j,601kのプリチャージが行われる。そして、第1リファレンス電流Iref1として、Iref2−ΔIが流れるようにレジスタREG1の設定が行われる(1011)。副ビット線601j,601kのプリチャージが完了すると、プリチャージ信号pcnがハイレベルにネゲートされる。プリチャージ信号pcnがハイレベルにネゲートされた後に、階層センスアンプ回路144により副ビット線601j,601kのレベル差がセンスされる(1012)。そしてこの階層センスアンプ回路144の出力状態が、故障検出回路103内の適宜のレジスタに記憶される。そして、上記ステップ1010で得られた値(センスアンプ回路の出力)と、ステップ1012で得られた値(センスアンプ回路の出力)との比較が故障検出回路103で行われる。この比較において、双方の値が互いに等しい場合には、第1リファレンス用nチャネル型MOSトランジスタMref1が故障していると判断される(1014)。ステップ1013の比較においては、双方の値が論理値“1”で互いに等しい場合(図9(B)参照)と、双方の値が論理値“0”で互いに等しい場合(図9(C)参照)とがある。また、上記ステップ1013の比較において、双方の値が互いに等しくない場合(図9(A)参照)には、第1リファレンス用nチャネル型MOSトランジスタMref1及び第2リファレンス用nチャネル型MOSトランジスタMref2の双方が正常であると判断される(1015)。

0070

メモリモジュール303における全ての第1リファレンス用nチャネル型MOSトランジスタMref1及び第2ファレンス用nチャネル型MOSトランジスタMref2について、上記と同様の手順で故障判定を行うことができる。

0071

尚、上記ステップ1006又は1013の比較において、双方の値が互いに等しい場合には、CPU102に対してエラー通知する。この場合、CPU102は、実施の形態1の場合と同様に、上記エラー通知に基づくエラー処理により、故障判定結果をエラー表示してエンドユーザに知らせるようにユーザシステムを構成することができる。この場合、エンドユーザは、マイクロコンピュータ10が搭載されたボードを修理又は交換する。バックアップシステムがある場合には、当該バックアップシステムに切り替えるようにしても良い。

0072

図6には、図8に示される回路の比較対象とされる回路構成が示される。

0073

図6に示される回路が、図8に示されるのと大きく相違するのは、レジスタREG2やリファレンス電圧発生回路603が設けられておらず、pチャネル型MOSトランジスタM14,M16のドレインがリファレンス用nチャネル型MOSトランジスタMref1のドレインに共通接続されている点である。かかる構成において、リファレンス用nチャネル型MOSトランジスタMref1が故障していない場合には、図7(A)に示されるように、副ビット線601jを介して流れるリファレンス電流(Iref)に比べて、副ビット線601kを介して流れるメモリ電流(Imem)のほうが少ない場合、リードデータは、論理値“0”とされる。これとは逆に、副ビット線601jを介して流れるリファレンス電流(Iref)に比べて、副ビット線601kを介して流れるメモリ電流(Imem)のほうが多い場合、リードデータは、論理値“1”とされる。

0074

ここで、リファレンス用nチャネル型MOSトランジスタMref1が故障しており、例えば図7(B)に示されるように、副ビット線601jを介して流れるリファレンス電流(Iref)に多少の電流増減があったとしても、メモリ電流(Imem)とリファレンス電流(Iref)とに、ある程度の電流差(ΔI)があれば、リード可能である。このため、リファレンス用nチャネル型MOSトランジスタMref1の故障の有無を判別することができない。例えば近年のマイクロコンピュータ10に搭載されるメモリモジュール303においては、リファレンス用nチャネル型MOSトランジスタMref1が数百個設けられており、図6に示される回路構成が採用された場合において、全てのリファレンス用nチャネル型MOSトランジスタMref1のリファレンス電流(Iref)をモニタするのは困難とされる。

0075

これに対して図8に示される構成によれば、図6に示される回路構成に対して、レジスタREG2と、リファレンス電圧発生回路603が追加され、第1リファレンス用nチャネル型MOSトランジスタMref1に流れるリファレンス電流Iref1と、第2リファレンス用nチャネル型MOSトランジスタMref2に流れるリファレンス電流Iref2とを個別的に変更可能とされる。この結果、図10に示される故障検出手順に従って、第1リファレンス用nチャネル型MOSトランジスタMref1及び第2リファレンス用nチャネル型MOSトランジスタMref2の故障検出が可能になる。そしてこのような故障判定によれば、リファレンス用nチャネル型MOSトランジスタの以下のような不良を判別することができる。

0076

図11には、リファレンス用nチャネル型MOSトランジスタの故障検出対象が示される。

0077

プロセスばらつきによりMOSトランジスタの閾値Vthは図11における1101〜1102の間の3σで分布している。それをIdsにしても同じく3σの分布が存在する。この3σより少しはずれた1103に分布するMOSトランジスタを検出したい。リファレンス用nチャネル型MOSトランジスタはモジュールに数百個ありそれぞれの電流を測定することは現実的でない。また、メモリ電流量も一定値にすることができない。そのため、図6に示される回路構成では、図中1103に分布するリファレンス用nチャネル型MOSトランジスタが存在しても不良品として取り除くことは困難とされる。これに対して、図8に示される構成によれば、上記のようにリファレンス電流の差を利用することで、図中1103に分布するリファレンス用nチャネル型MOSトランジスタを故障と判断することができる。

0078

《実施の形態4》
図12には、図4に示されるメモリモジュール303における主要部の別の構成例が示される。

0079

ベリファイセンスアンプ405は、ビット線146j,146kに対応して設けられたベリファイセンスアンプ回路1205,1206と、pチャネル型MOSトランジスタM55〜M58を含んで成る。pチャネル型MOSトランジスタM57,M58は互いに直列接続される。pチャネル型MOSトランジスタM57のソースは高電位側電源Vddに結合され、pチャネル型MOSトランジスタM58のドレインはベリファイセンスアンプ回路1205の一方の入力端子に結合されるとともに、pチャネル型MOSトランジスタM60を介してビット線146jに結合される。pチャネル型MOSトランジスタM55,M56は互いに直列接続される。pチャネル型MOSトランジスタM55のソースは高電位側電源Vddに結合され、pチャネル型MOSトランジスタM56のドレインはベリファイセンスアンプ回路1206の一方の入力端子に結合されるとともに、pチャネル型MOSトランジスタM59を介してビット線146kに結合される。pチャネル型MOSトランジスタM55,M57は、ベリファイモード信号verifyによって動作制御される。pチャネル型MOSトランジスタM56,M58は、VSAベリファイ電流PMOSバイアス電圧uoutsaによって動作制御される。VSAベリファイ電流PMOSバイアス電圧uoutsaのレベルは、VSAベリファイ電流PMOSバイアス電圧発生回路1202によって制御される。ベリファイセンスアンプ回路1205,1206の他方の入力端子には、VSA比較電圧uoutvsaが伝達される。ベリファイセンスアンプ回路1205,1206は、このVSA比較電圧uoutvsaを基準として、それぞれビット線146j,146kとの電位差を判定する。pチャンネル型MOSトランジスタM59,M60は、図4に示される書き換え列セレクタ406を形成するもので、書き換え列セレクタ制御信号yvによって動作制御される。また、副ビット線601j,601kには、図4に示される読み出し列セレクタ143j,143kを形成するpチャネル型MOSトランジスタM21,M22が設けられる。このpチャネル型MOSトランジスタM21,M22は列セレクタ制御信号yaによって動作制御される。階層センスアンプ回路144の近傍のpチャネル型MOSトランジスタM17,M18は列セレクタ制御信号ybによって動作制御される。第1リファレンス用nチャネル型MOSトランジスタMref1はHSA参照電流NMOSバイアス電圧uref1によって動作制御され、第2リファレンス用nチャネル型MOSトランジスタMref2はHSA参照電流NMOSバイアス電圧uref2によって動作制御される。このHSA参照電流NMOSバイアス電圧uref1,uref2のレベルは、リファレンス電圧発生回路1203によって制御される。

0080

上記VSAベリファイ電流PMOSバイアス電圧発生回路1202は、pチャネル型MOSトランジスタM41,M42,M44,M45及びnチャネル型MOSトランジスタM43が結合されて成る。pチャネル型MOSトランジスタM41,M42が互いに直列接続され、pチャネル型MOSトランジスタM44,M45が互いに直列接続される。pチャネル型MOSトランジスタM41,M44のソースは高電位側電源Vddに結合され、pチャネル型MOSトランジスタM42,M45は、pチャネル型MOSトランジスタM43を介して低電位側電源Vssに結合される。nチャネル型MOSトランジスタM43のゲートには所定のバイアス電圧vrfが供給される。pチャネル型MOSトランジスタM41,M44のゲートには電流チューニング信号ECTuning1が伝達され、この電流チューニング信号ECTuning1によってVSAベリファイ電流PMOSバイアス電圧uoutsaのレベルが制御されるようになっている。このような意味で、上記VSAベリファイ電流PMOSバイアス電圧発生回路1202はチューニング回路を形成する。電流チューニング信号ECTuning1は、シーケンサ105によって形成される。

0081

上記リファレンス電圧発生回路1203は、pチャネル型MOSトランジスタM46,M47,M49,M50,M52,M53及びnチャネル型MOSトランジスタM48,M51,M54が結合されて成る。pチャネル型MOSトランジスタM46,M47及びnチャネル型MOSトランジスタM48が互いに直列接続される。pチャネル型MOSトランジスタM49,M50及びnチャネル型MOSトランジスタM51が互いに直列接続される。pチャネル型MOSトランジスタM52,M53及びnチャネル型MOSトランジスタM54が互いに直列接続される。pチャネル型MOSトランジスタM46,M49,M52のソースは高電位側電源Vddに結合される。nチャネル型MOSトランジスタM48,M51,M54のソースは低電位側電源Vssに結合される。pチャネル型MOSトランジスタM47のゲートとドレインが結合され、それにpチャネル型MOSトランジスタM50,M53がカレントミラー結合される。pチャネル型MOSトランジスタM50のドレインとnチャネル型MOSトランジスタM51のゲートとが結合され、そこからHSA参照電流NMOSバイアス電圧uref1が取り出される。pチャネル型MOSトランジスタM53のドレインとnチャネル型MOSトランジスタM54のゲートとが結合され、そこからHSA参照電流NMOSバイアス電圧uref2が取り出される。pチャネル型MOSトランジスタM49のゲートと、pチャネル型MOSトランジスタM52のゲートに電流チューニング信号ECTuning2が伝達され、この電流チューニング信号ECTuning2によって、HSA参照電流NMOSバイアス電圧uref1,uref2のレベルが制御されるようになっている。このような意味で、上記リファレンス電圧発生回路1203はチューニング回路を形成する。電流チューニング信号ECTuning2は、シーケンサ105によって形成される。

0082

図13には、上記構成のメモリモジュール303における主要動作と各信号の状態が示される。メモリモジュール303における主要動作として、記憶データを高速に読み出すための高速リード、書き込み状態をチェックするためのベリファイ、第1リファレンス用nチャネル型MOSトランジスタMref1に流れるリファレンス電流I1をチェックするためのHSA電流チェック、pチャネル型MOSトランジスタM58に流れる電流をチェックするためのVSA電流チェックを挙げることができる。尚、図13において、「0」は非選択を示し、「1」は選択を示し、「0/1」はアドレスに従うことを示し、V_verifyはベリファイ電圧を示し、I_verifyはベリファイ電流を示す。

0083

図12に示される構成では、ベリファイセンスアンプ回路1205,1206と、階層センスアンプ回路144との2系統のセンスアンプ回路を備えており、この2系統のセンスアンプ回路間で判定電流の整合がとれているか否かの判別は、メモリモジュール303からの読み出しデータの信頼性を向上させる上で重要となる。以下、この2系統のセンスアンプ回路間で判定電流の整合がとれているか否かの判別手順を説明する。

0084

階層センスアンプ回路144のリファレンス電流I1又はI2と、ベリファイセンスアンプ回路1205のリファレンス電流I3とが等しくなるように設定されたとき、実際に当該電流が一致するか否かをチェックする。このチェックは、VSA電流チェックで行うことができる。書き込みのベリファイ時にメモリ電流Imemとリファレンス電流I3との電流差がベリファイセンスアンプ回路1205,1206で判定されるのに対して、VSA電流チェックでは、リファレンス電流I1とI3との電流差をベリファイセンスアンプ回路1205で判定することによって判定電流の整合性をチェックすることができる。

0085

先ず、シーケンサ105によって整合性テストの設定が行われる。この設定では、列セレクタ制御信号ya,yb,yv、リファレンス電流制御信号refdcjn,refdckn、副ビット線セレクト信号z、ベリファイモード信号verifyが選択レベルにされる。これにより、pチャネル型MOSトランジスタM21,M22,M17,M18、M14,M16、副ビット線セレクタ145j,145kが導通状態にされる。また、ワード線x及びメモリゲート選択線mgは非選択状態とされる。

0086

次に、電流チューニング信号ECTuning1,ECTuning2の設定により、次式が成立するようにする。

0087

0088

この状態で、ベリファイセンスアンプ回路1205の出力が故障検出回路103でチェックされる。このとき、ベリファイセンスアンプ回路1205の出力が論理値“1”であれば、数7に示される条件下で判定電流が不整合と判断され、論理値“0”であれば判定電流が整合していると判断される。数7に示される条件下で判定電流が不整合と判断された場合、シーケンサ105の制御により、電流チューニング信号ECTuning1,ECTuning2の設定により、次式が成立するようにする。

0089

0090

この状態で、ベリファイセンスアンプ回路1205の出力が故障検出回路103でチェックされる。このとき、ベリファイセンスアンプ回路1205の出力が論理値“1”であれば、数8に示される条件下で判定電流が不整合と判断され、論理値“0”であれば判定電流が整合していると判断される。

0091

数7,数8の双方の条件下で判定電流が整合している場合、ベリファイセンスアンプ回路1205及び階層センスアンプ回路144の入力系は、正常に動作していることになる。このようにベリファイセンスアンプ回路1205と階層センスアンプ回路144との間の判定電流の整合性の判定を行うことで、ベリファイセンスアンプ回路1205及び階層センスアンプ回路144における入力系の故障判定を行うことができる。尚、ベリファイセンスアンプ回路1206と階層センスアンプ回路144との間で判定電流の整合性をチェックすることもできる。また、階層センスアンプ回路144の出力信号をシーケンサ105でチェックするようにしても良い。階層センスアンプ回路144の出力信号を故障検出回路103でチェックする場合は、HSA電流チェックにより行う(図13参照)。この場合、先ず、電流チューニング信号ECTuning1,ECTuning2の設定により、次式の条件下で判定電流の整合性がチェックされる。

0092

0093

次に、電流チューニング信号ECTuning1,ECTuning2の設定により、次式の条件下で判定電流の整合性がチェックされる。

0094

0095

《実施の形態5》
図14には、メモリモジュール303におけるベリファイセンスアンプ405の構成例が示される。

0096

ベリファイセンスアンプ405は、pチャネル型MOSトランジスタM55、リファレンス用pチャネル型MOSトランジスタMref3、nチャネル型MOSトランジスタM63,M64、及びベリファイセンスアンプ回路1206を含む。pチャネル型MOSトランジスタM55、リファレンス用pチャネル型MOSトランジスタMref3は互いに直列接続される。pチャネル型MOSトランジスタM55のソースは高電位側電源Vddに結合され、リファレンス用pチャネル型MOSトランジスタMref3のドレインはベリファイセンスアンプ回路1206の一方の入力端子に結合される。pチャネル型MOSトランジスタM55のゲートにはベリファイモード信号verifyが伝達される。リファレンス用pチャネル型MOSトランジスタMref3のゲートにはVSAベリファイ電流PMOSバイアス電圧uoutsaが伝達される。このVSAベリファイ電流PMOSバイアス電圧uoutsaは、VSAベリファイ電流PMOSバイアス電圧発生回路1402で形成される。また、ベリファイセンスアンプ回路1206の一方の入力端子は、nチャネル型MOSトランジスタM63,M64を介して低電位側電源Vssに結合される。nチャネル型MOSトランジスタM63のゲートには、選択信号tselが伝達され、nチャネル型MOSトランジスタM64のゲートにはバイアス電圧Vdc1が伝達される。ベリファイセンスアンプ回路1206の他方の入力端子には、所定の基準電圧V2が供給される。ベリファイセンスアンプ回路1206の出力は、故障検出回路103に伝達される。

0097

上記VSAベリファイ電流PMOSバイアス電圧発生回路1402は、pチャネル型MOSトランジスタM41,M42,M44,M45,M61,M62、及びnチャネル型MOSトランジスタM43が結合されて成る。pチャネル型MOSトランジスタM41,M42が互いに直列接続され、pチャネル型MOSトランジスタM44,M45が互いに直列接続され、pチャネル型MOSトランジスタM61,M62が互いに直列接続される。pチャネル型MOSトランジスタM41,M44,M61のソースは高電位側電源Vddに結合され、pチャネル型MOSトランジスタM42,M45,M62のドレインはnチャネル型MOSトランジスタM43を介して低電位側電源Vssに結合される。nチャネル型MOSトランジスタM43のゲートには所定のバイアス電圧vrfが伝達される。pチャネル型MOSトランジスタM41,M44,M61のゲートには、レジスタ1401の出力値が伝達される。このレジスタ1401の出力値によってVSAベリファイ電流PMOSバイアス電圧uoutsaのレベルが制御されるようになっている。

0098

上記の構成において、メモリセルMCへのデータ書き込みにおいては、ベリファイセンスアンプ回路1206の出力に基づいて、データ書き込みのベリファイが実行される。また、リファレンス用pチャネル型MOSトランジスタMref3の故障検出は、次のように行うことができる。

0099

図15には、リファレンス用pチャネル型MOSトランジスタMref3の故障検出の手順が示される。尚、リファレンス用pチャネル型MOSトランジスタMref3の故障検出の手順は、基本的には、図8におけるリファレンス用nチャネル型MOSトランジスタMef1,Mef2の故障検出の場合と同様の手順で行われる。

0100

先ず、シーケンサ105によって、テストモード設定が行われる(1501)。このテストモード設定において、ワード線x、副ビット線セレクト信号z、メモリゲート選択線mg、書き換え列セレクタ制御信号yvが非選択状態にされ、ベリファイモード信号Verify、選択信号tselが選択状態にされる。バイアス電圧Vdc1は、所定の値(低電圧)に設定される。この状態で、次式が成立するように、シーケンサ105によってレジスタ1401の設定が行われる(1502)。

0101

0102

Idcは、リファレンス用pチャネル型MOSトランジスタMref3やnチャネル型MOSトランジスタM63,M64に流れる電流である。この状態で、ベリファイセンスアンプ回路1206の出力が故障検出回路103に伝達され、故障判別が行われる。V1>V2の場合、ベリファイセンスアンプ回路1206の出力は論理値“0”とされ、V1<V2の場合、ベリファイセンスアンプ回路1206の出力は論理値“1”とされる(1503)。ベリファイセンスアンプ回路1206の出力が論理値“1”の場合、リファレンス用pチャネル型MOSトランジスタMref3は故障と判断され(1504)、CPU102に対する割り込み要求発行され、CPU102においてリファレンス用pチャネル型MOSトランジスタMref3の故障に関する割り込み処理が行われる(1505)。また、ベリファイセンスアンプ回路1206の出力が論理値“0”の場合、リファレンス用pチャネル型MOSトランジスタMref3は正常と判断され、次式が成立するように、シーケンサ105によってレジスタ1401の設定が行われる(1504,1506)。

0103

0104

この状態で、上記と同様にベリファイセンスアンプ回路1206の出力が故障検出回路103に伝達され、故障判別が行われる。V1>V2の場合、ベリファイセンスアンプ回路1206の出力は論理値“0”とされ、V1<V2の場合、ベリファイセンスアンプ回路1206の出力は論理値“1”とされる(1507)。ベリファイセンスアンプ回路1206の出力が論理値“0”の場合、リファレンス用pチャネル型MOSトランジスタMref3は故障と判断される(1508)。この場合にも、CPU102に対する割り込み要求が発行され、CPU102においてリファレンス用pチャネル型MOSトランジスタMref3の故障に関する割り込み処理が行われる(1509)。ベリファイセンスアンプ回路1206の出力が論理値“1”の場合、リファレンス用pチャネル型MOSトランジスタMref3は正常と判断される。このように、リファレンス用pチャネル型MOSトランジスタMref3に流れる電流Idcを変化させ、そのときのベリファイセンスアンプ回路1206の出力に基づいて、リファレンス用pチャネル型MOSトランジスタMref3の故障検出を行うことができる。

0105

《実施の形態6》
図16には、電源回路404の構成例が示される。

0106

電源回路404は、降圧回路1601、レジスタ1606、及び故障検出回路103を含む。降圧回路1601は、アナログ回路1602とチューニング回路1605とを含む。アナログ回路1602は、演算増幅器OP1、pチャネル型MOSトランジスタM74、ラダー抵抗1604を含む。pチャネル型MOSトランジスタM74とラダー抵抗1604とは互いに直列接続される。pチャネル型MOSトランジスタM74とラダー抵抗1604との直列接続ノードから高電位側電源電圧(Vdd)が得られる。この高電位側電源電圧(Vdd)は、マイクロコンピュータ10における各部に供給される。pチャネル型MOSトランジスタM74のソースは、マイクロコンピュータ10の外部から供給される高電位側電源Vccに結合される。抵抗ラダー1604の他端は低電位側電源Vssに結合される。抵抗ラダー1604には、3個の分圧端子T1,T2,T3が設けられ、この分圧端子T1,T2,T3は、チューニング回路1605を介して演算増幅器OP1の非反転入力端子(+)に結合される。チューニング回路1605は、nチャネル型MOSトランジスタM71,M72,M73を含んで成る。演算増幅器OP1の反転入力端子(−)には、基準電圧Vanalogが供給される。演算増幅器OP1の出力はpチャネル型MOSトランジスタM74のゲートに伝達される。nチャネル型MOSトランジスタM71,M72,M73のゲートには、レジスタ1606の出力が伝達される。レジスタ1606の設定により、nチャネル型MOSトランジスタM71,M72,M73を個別的に、オン・オフさせることができ、これにより、演算増幅器OP1の非反転入力端子(+)へフィードバックされる電圧のレベル変更が可能になっている。

0107

故障検出回路103は、レジスタ1610、降圧回路1611、コンパレータCMP1、及びレジスタ1609を含む。降圧回路1611は、演算増幅器OP2、pチャネル型MOSトランジスタM84、ラダー抵抗1608を含んで成るアナログ回路1612と、チューニング回路1607とを含み、上記降圧回路1601と同一の構成となっている。チューニング回路1607は、nチャネル型MOSトランジスタM81,M82,M83を含んで成る。nチャネル型MOSトランジスタM81,M82,M83のゲートには、レジスタ1610の出力が伝達される。レジスタ1610の設定により、nチャネル型MOSトランジスタM81,M82,M83を個別的に、オン・オフさせることができ、これにより、演算増幅器OP2の非反転入力端子(+)へフィードバックされる電圧のレベル変更が可能になっている。コンパレータCMP1は、降圧回路1601の出力電圧(これを「V1」で示す)と、降圧回路1611の出力電圧(これを「V2」で示す)とを比較する。このコンパレータCMP1での比較結果は後段のレジスタ1609に書き込まれるようになっている。

0108

図17には、図16に示される電源回路404における故障検出の手順が示される。

0109

シーケンサ105の制御によりレジスタ1606,1610の設定が行われる(1701,1702)。本例では、nチャネル型MOSトランジスタM71,M73がオフ状態、nチャネル型MOSトランジスタM2がオン状態になるようにレジスタ1606の設定が行われ、nチャネル型MOSトランジスタM81がオン状態、nチャネル型MOSトランジスタM82,83がオフ状態になるようにレジスタ1610の設定が行われる。

0110

そしてコンパレータCMP1では、降圧回路1601の出力電圧V1と、降圧回路1611の出力電圧V2との比較が行われ、その比較結果がレジスタ1609に書き込まれる(1703)。V2よりもV1のほうが高い場合(V1>V2)、コンパレータCMP1の出力は論理値“1”となる。V1よりもV2のほうが高い場合(V1<V2)、コンパレータCMP1の出力は論理値“0”となる。

0111

シーケンサ105の制御により、上記ステップ1703での比較結果がレジスタ1609から読み出され、その論理値の判定が行われる(1704,1705)。上記ステップ1703での比較結果が論理値“1”であれば、電源回路404が故障していると判断され、CPU102により、電源回路404の故障に関する所定の割り込み処理が実行される(1706)。上記ステップ1703での比較結果が論理値“0”であれば、上記ステップ1701,1702での設定条件下において電源回路404は正常動作すると判断され、シーケンサ105の制御により、レジスタ1610の設定内容が変更される(1707)。本例では、nチャネル型MOSトランジスタM81,M82がオフ状態、nチャネル型MOSトランジスタM83がオン状態となるようにレジスタ1610の設定内容が変更される。

0112

そしてコンパレータCMP1では、再び、降圧回路1601の出力電圧V1と、降圧回路1611の出力電圧V2との比較が行われ、その比較結果がレジスタ1609に書き込まれる(1708)。V2よりもV1のほうが高い場合(V1>V2)、コンパレータCMP1の出力は論理値“1”となる。V1よりもV2のほうが高い場合(V1<V2)、コンパレータCMP1の出力は論理値“0”となる。

0113

シーケンサ105の制御により、上記ステップ1708での比較結果がレジスタ1609から読み出され、その論理値の判定が行われる(1709,1710)。上記ステップ1709での比較結果が論理値“0”であれば、上記ステップ1705での判別にかかわらず、電源回路404が故障していると判断され、CPU102により、電源回路404の故障に関する所定の割り込み処理が実行される(1711)。上記ステップ1703での比較結果が論理値“1”であれば、電源回路404は正常動作すると判断され、故障検出が終了される。

0114

上記の構成によれば、アナログ回路1602の出力電圧Vddを直接モニタすることなく、電源回路404の故障を検出することができる。

0115

尚、上記ステップ1707において、レジスタ1610の設定を変更するようにしたが、レジスタ1606の設定を変更するようにしても良い。

0116

《実施の形態7》
図18には、階層センスアンプ回路144とその周辺の構成例が示される。

0117

階層センスアンプ回路144は、pチャネル型MOSトランジスタM90,M91、及びnチャネル型MOSトランジスタM92,M93,M94が結合されて成る。pチャネル型MOSトランジスタM90とnチャネル型MOSトランジスタM92とは互いに直列接続される。この直列接続ノードには副ビット線601jが結合される。pチャネル型MOSトランジスタM91とnチャネル型MOSトランジスタM93とは互いに直列接続される。この直列接続ノードには副ビット線601kが結合される。pチャネル型MOSトランジスタM90,M91のソースは高電位側電源Vddに結合される。nチャネル型MOSトランジスタM92,M93のソースは、nチャネル型MOSトランジスタM94を介して低電位側電源Vssに結合される。nチャネル型MOSトランジスタM94のゲートには、HSAイネーブル信号HSA_Eが伝達される。HSAイネーブル信号HSA_Eがハイレベルにアサートされることでnチャネル型MOSトランジスタM94がオンされ、階層センスアンプ回路144はアクティブ状態になる。HSAイネーブル信号HSA_Eは、複数の遅延回路DLY1,DLY2と、この複数の遅延回路DLY1,DLY2の出力を選択的に上記nチャネル型MOSトランジスタM94のゲートに伝達するためのセレクタ1801とを含んで成る。セレクタ1801は、セレクト信号SEL0によって動作制御される。セレクト信号SEL0が論理値“0”のとき、遅延回路DLY1の出力信号が選択的に上記nチャネル型MOSトランジスタM94のゲートに伝達される。セレクト信号SEL0が論理値“1”のとき、遅延回路DLY2の出力信号が選択的に上記nチャネル型MOSトランジスタM94のゲートに伝達される。セレクタ1801の出力がHSAイネーブル信号HSA_Eとなる。複数の遅延回路DLY1,DLY2は、入力された読み出しクロック信号を所定時間遅延する機能を有する。複数の遅延回路DLY1,DLY2での遅延時間は、それぞれ遅延時間チューニング回路1802,1803によって調整可能になっている。

0118

図19には、上記遅延回路DLY1の構成例が示される。

0119

遅延回路DLY1は、インバータ1901〜1909と、トライステートバッファ1910〜1912とが結合されて成る。インバータ1901〜1906は互いに直列接続される。インバータ1902,1903の直列接続ノードは、インバータ1907を介してトライステートバッファ1910の入力端子に結合される。インバータ1904,1905の直列接続ノードは、インバータ1908を介してトライステートバッファ1911の入力端子に結合される。インバータ1906の出力端子は、インバータ1909を介してトライステートバッファ1912の入力端子に結合される。トライステートバッファ1910〜1912の出力は、セレクタ1801に伝達される。遅延時間チューニング回路1802は、セレクト信号SEL1,SEL2,SEL3を出力する。このセレクト信号SEL1,SEL2,SEL3によって、対応するトライステートバッファ1910〜1912の状態が制御される。セレクト信号SEL1,SEL2,SEL3のいずれかが選択的にアサートされることによって、インバータ1910〜1912の出力が選択的にセレクタ1801に伝達される。これにより、遅延回路DLY1での遅延時間の調整が可能になっている。

0120

遅延回路DLY2は、遅延回路DLY1と同一構成とされる。

0121

尚、階層センスアンプ回路144の出力は、図8に示される場合と同様に、故障検出回路103に伝達されるものとする。

0122

上記の構成において、上記複数の遅延回路DLY1,DLY2間の整合性は以下のようにチェックすることができる。

0123

シーケンサ105の制御により、セレクト信号SEL0が論理値“0”に設定される。これにより、遅延回路DLY1の出力がセレクタ1801によって選択される。そしてシーケンサ105の制御により、遅延時間チューニング信号回路1802の設定が行われる。例えば遅延時間チューニング信号回路1802において、セレクト信号SEL1が論理値“1”に設定され、セレクト信号SEL2が論理値“0”に設定され、セレクト信号SEL3が論理値“0”に設定される。これにより、遅延回路DLY1内のトライステートバッファ1910が導通され、インバータ1907の出力がトライステートバッファ1910を介して階層センスアンプ回路144に伝達される。そしてHSAイネーブル信号HSA_Eのイネーブルタイミングで階層センスアンプ回路144が起動され、そのときのセンスアンプ144の出力(リード値)が故障検出回路103内のレジスタに書き込まれる。この値をリード値1_1とする。

0124

次に、シーケンサ105の制御により、遅延時間チューニング回路1802の設定内容が変更される。例えば遅延時間チューニング回路1802において、セレクト信号SEL1が論理値“0”に設定され、セレクト信号SEL2が論理値“1”に設定され、セレクト信号SEL3が論理値“0”に設定される。これにより、遅延回路DLY1内のトライステートバッファ1911が導通され、インバータ1908の出力がトライステートバッファ1911を介して階層センスアンプ回路144に伝達される。そしてHSAイネーブル信号HSA_Eのイネーブルタイミングで再び階層センスアンプ回路144が起動され、そのときのセンスアンプ144の出力(リード値)が故障検出回路103内のレジスタに書き込まれる。この値をリード値1_2とする。

0125

次に、シーケンサ105の制御により、遅延時間チューニング回路1802の設定内容が変更される。例えば遅延時間チューニング回路1802において、セレクト信号SEL1が論理値“0”に設定され、セレクト信号SEL2が論理値“0”に設定され、セレクト信号SEL3が論理値“1”に設定される。これにより、遅延回路DLY1内のトライステートバッファ1912が導通され、インバータ1909の出力がトライステートバッファ1912を介して階層センスアンプ回路144に伝達される。そしてHSAイネーブル信号HSA_Eのイネーブルタイミングで再び階層センスアンプ回路144が起動され、そのときのセンスアンプ144の出力(リード値)が故障検出回路103内のレジスタに書き込まれる。この値をリード値1_3とする。

0126

次に、シーケンサ105の制御により、セレクト信号SEL0が論理値“1”に変更される。これにより、遅延回路DLY2の出力がセレクタ1801によって選択される。

0127

そしてシーケンサ105の制御により、遅延時間チューニング回路1803の設定が行われる。例えば遅延時間チューニング回路1803において、セレクト信号SEL1が論理値“1”に設定され、セレクト信号SEL2が論理値“0”に設定され、セレクト信号SEL3が論理値“0”に設定される。これにより、遅延回路DLY2内のトライステートバッファ1910が導通され、インバータ1907の出力がトライステートバッファ1910を介して階層センスアンプ回路144に伝達される。そしてHSAイネーブル信号HSA_Eのイネーブルタイミングで階層センスアンプ回路144が起動され、そのときのセンスアンプ144の出力(リード値)が故障検出回路103内のレジスタに書き込まれる。この値をリード値2_1とする。

0128

次に、シーケンサ105の制御により、遅延時間チューニング回路1803の設定内容が変更される。例えば遅延時間チューニング回路1803において、セレクト信号SEL1が論理値“0”に設定され、セレクト信号SEL2が論理値“1”に設定され、セレクト信号SEL3が論理値“0”に設定される。これにより、遅延回路DLY2内のトライステートバッファ1911が導通され、インバータ1908の出力がトライステートバッファ1911を介して階層センスアンプ回路144に伝達される。そしてHSAイネーブル信号HSA_Eのイネーブルタイミングで再び階層センスアンプ回路144が起動され、そのときのセンスアンプ144の出力(リード値)が故障検出回路103内のレジスタに書き込まれる。この値をリード値2_2とする。

0129

次に、シーケンサ105の制御により、遅延時間チューニング回路1803の設定内容が変更される。例えば遅延時間チューニング回路1803において、セレクト信号SEL1が論理値“0”に設定され、セレクト信号SEL2が論理値“0”に設定され、セレクト信号SEL3が論理値“1”に設定される。これにより、遅延回路DLY2内のトライステートバッファ1912が導通され、インバータ1909の出力がトライステートバッファ1912を介して階層センスアンプ回路144に伝達される。そしてHSAイネーブル信号HSA_Eのイネーブルタイミングで再び階層センスアンプ回路144が起動され、そのときのセンスアンプ144の出力(リード値)が故障検出回路103内のレジスタに書き込まれる。この値をリード値2_3とする。

0130

次に、シーケンサ105の制御により、故障検出回路103内のレジスタに書き込まれたリード値の比較が行われる。このリード値比較において、リード値1_1とリード値2_1とが互いに等しく、リード値1_2とリード値2_2とが互いに等しく、リード値1_3とリード値2_3とが互いに等しい場合、遅延回路DLY1,DLY2との整合性は正常と判断される。しかし、上記のリード値比較において、リード値が異なる場合、遅延回路DLY1又はDLY2が故障と判断される。

0131

上記の構成によれば、アナログ回路とされる遅延回路DLY1,DLY2の出力を直接モニタすることなく、遅延回路DLY1,DLY2の故障を検出することができる。

0132

《実施の形態8》
図20には、上記クロック生成部307の構成例が示される。

0133

クロック生成部307は、クロック信号を生成する発振器2001,2002と、生成されたクロック信号をカウントするためのカウンタ2003,2004とを含む。発振器2001,2002は互いに同一の構成とされる。カウンタ2003,2004は互いに同一の構成とされる。発振器2001から出力されるクロック信号の周期は、周期チューニング回路2005によって変更することができる。発振器2002から出力されるクロック信号の周期は、周期チューニング回路2006によって変更することができる。カウンタ2003,2004の出力は、周辺バス309を介して各部に供給可能とされる。また、カウンタ2003,2004の出力は、故障検出回路103に伝達される。

0134

次に、発振器2001,2002間の整合性チェックについて説明する。

0135

図21には、発振器2001,2002間の整合性チェックの手順が示される。

0136

シーケンサ105によって、周期チューニング回路2005,2006の設定が行われる(2101,2102)。周期チューニング回路2005,2006での設定は、テストしたい周波数のクロック信号がそれぞれ発振器2001,2002から出力されるような周期設定とされる。

0137

次に、シーケンサ105によって、カウンタ・リセット信号CRSTが論理値“1”にアサートされることでカウンタ2003,2004がリセットされる(2103)。

0138

そして、シーケンサ105によって、発振イネーブル信号OSC_Eが論理値“1”にアサートされることにより、発振器2001,2002での発振動作が同時に開始される(22104)。その状態で、一定時間ウェイトされる(2105)。このウェイト期間中、発振器2001,2002の出力が、それぞれ対応するカウンタ2003,2004でカウントされる。その後、シーケンサ105によって発振イネーブル信号OSC_Eが論理値“0”にネゲートされることで、発振器2001,2002での発振動作が同時に停止される(2106)。そして、カウンタ2003のカウント値、及びカウンタ2004のカウント値が故障検出回路103に読み出され、そこでカウンタ値の比較が行われる(2107,2108,2109)。このカウンタ値の比較において、カウンタ2003のカウント値と、カウンタ2004のカウント値とが互いに等しい場合、発振器2001,2002間の整合性は正常と判断される。しかし、カウンタ2003のカウント値と、カウンタ2004のカウント値とが互いに異なる場合、発振器2001又は2002が故障していると判断される。

0139

上記の構成によれば、発振器2001,2002での発振周波数を直接モニタせずに発振器の故障を検出することができる。

0140

《実施の形態9》
実施の形態1〜8のマイクロコンピュータ10は、種々のマイクロコンピュータ応用システムに適用することができる。例えば図22に示されるように、自動車2201のエンジン制御用ボード2202に適用することができる。適用されたマイクロコンピュータ10では、マイクロコンピュータ応用システム毎に作成された所定の制御用プログラムが実行される。

0141

エンジン制御用ボード2202は、エンジンコントロールユニット(Engine Control Unit,ECU)とも称され、主に自動車2201における点火系燃料系の制御を行っている。オートマチック車ではトランスミッションを含むパワートレイン全体の制御も行う。さらに、エンジンに対するほぼ全ての制御を行う場合もある。このようなエンジン制御用ボード2202において、実施の形態1〜8のマイクロコンピュータ10が搭載される。

0142

また、実施の形態1〜8のマイクロコンピュータ10は、図23に示されるように、家電製品の一例とされる洗濯機2301の制御用ボード2302に適用することができる。この制御用ボード2302では、洗濯機に搭載されたインバータモータの制御が行われる。

0143

図22に示されるエンジン制御用ボード2202や、図23に示される家電制御用ボード2302において、搭載されたマイクロコンピュータ10におけるアナログ部の故障検出を、エンジン始動時又は電源投入時の初期設定の際に自動的に行うことができる。そして、故障判定結果をエラー表示してエンドユーザに知らせるようにユーザシステムを構成することができる。この場合、エンドユーザは、マイクロコンピュータ10が搭載されたボードを修理又は交換する。バックアップシステムがある場合には、当該バックアップシステムに切り替えるようにしても良い。

0144

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

0145

10マイクロコンピュータ
20 外部ROM
101 RAM
102 CPU
103故障検出回路
103Aチューニング設定レジスタ
103B故障判定回路
103C 判定結果格納レジスタ
104Aチューニング回路
104Bアナログ回路
105シーケンサ
144 階層センスアンプ回路
143j,143k読み出し列セレクタ
145j,145k副ビット線セレクタ
146j,146kビット線
303メモリモジュール
304ポート
305バスインタフェース
306DMAC
307クロック生成部
308高速バス
309周辺バス
401読み出し系行セレクタ
402アドレス比較器
403入出力回路・制御回路・レジスタ
404電源回路
405ベリファイセンスアンプ
406書き換え列セレクタ
407書き込みラッチ
408メモリマット部
409出力バッファ
410書き換え系行セレクタ
411メモリアレイ
412読み出し系回路
602,603リファレンス電圧発生回路
1601,1611降圧回路
1602,1612 アナログ回路
1604,1608ラダー抵抗
1605,1607 チューニング回路
1606,1609,1610 レジスタ
1801 セレクタ
1802,1803遅延チューニング回路
2001,2002発振器
2003,2004カウンタ
2005,2006 同期チューニング回路
2201自動車
2202エンジン制御用ボード
2301洗濯機
2302制御用ボード
DLY1,DLY2遅延回路
Mref1,Mref2リファレンス用nチャネル型MOSトランジスタ
Mref3 リファレンス用pチャネル型MOSトランジスタ
OP1,OP2 演算増幅器

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