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図面 (20)

課題

信頼性の向上に寄与し得る半導体装置の製造方法を提供する。

解決手段

半導体基板10にトランジスタ36を形成する工程と、半導体基板上に、トランジスタを覆う第1のシリコン窒化膜38を形成する工程と、第1のシリコン窒化膜にNH4Fラジカルを供給する工程と、NH4Fラジカルを供給する工程の後、第1のシリコン窒化膜に対して熱処理を行う工程と、熱処理を行う工程の後、第1のシリコン窒化膜上に第2のシリコン窒化膜を形成する工程とを有している。

概要

背景

近時、トランジスタにおけるキャリア移動度を向上させるための方法として、トランジスタのチャネル領域引張応力圧縮応力印加することが提案されている。

NMOSトランジスタに対しては、NMOSトランジスタのチャネル領域に引張応力を印加する引張応力膜が、NMOSトランジスタを覆うように形成される。

PMOSトランジスタに対しては、PMOSトランジスタのチャネル領域に圧縮応力を印加する圧縮応力膜が、PMOSトランジスタを覆うように形成される。

引張応力膜や圧縮応力膜の材料としては、シリコン窒化膜が用いられる。

概要

信頼性の向上に寄与し得る半導体装置の製造方法を提供する。半導体基板10にトランジスタ36を形成する工程と、半導体基板上に、トランジスタを覆う第1のシリコン窒化膜38を形成する工程と、第1のシリコン窒化膜にNH4Fラジカルを供給する工程と、NH4Fラジカルを供給する工程の後、第1のシリコン窒化膜に対して熱処理を行う工程と、熱処理を行う工程の後、第1のシリコン窒化膜上に第2のシリコン窒化膜を形成する工程とを有している。

目的

本発明の目的は、信頼性の向上に寄与し得る半導体装置の製造方法を提供する

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

半導体基板トランジスタを形成する工程と、前記半導体基板上に、前記トランジスタを覆う第1のシリコン窒化膜を形成する工程と、前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程と、前記NH4Fラジカルを供給する工程の後、前記第1のシリコン窒化膜に対して熱処理を行う工程と、前記熱処理を行う工程の後、前記第1のシリコン窒化膜上に第2のシリコン窒化膜を形成する工程とを有することを特徴とする半導体装置の製造方法。

請求項2

請求項1記載の半導体装置の製造方法において、前記第1のシリコン窒化膜を形成する工程の後、前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程の前に、前記第1のシリコン窒化膜に対してプラズマ処理を行う工程を更に有することを特徴とする半導体装置の製造方法。

請求項3

請求項2記載の半導体装置の製造方法において、前記プラズマ処理を行う工程では、酸素プラズマ処理を行うことを特徴とする半導体装置の製造方法。

請求項4

請求項1記載の半導体装置の製造方法において、前記第1のシリコン窒化膜に対して熱処理を行う工程の後、前記第2のシリコン窒化膜を形成する工程の前に、前記第1のシリコン窒化膜に対して紫外線キュアを行う工程を更に有することを特徴とする半導体装置の製造方法。

請求項5

請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、前記第1のシリコン窒化膜を熱処理する工程の後、前記第2のシリコン窒化膜を形成する工程の前に、前記第1のシリコン窒化膜にNH4Fラジカルを更に供給する工程と、前記第1のシリコン窒化膜に対して更に熱処理を行う工程とを更に有することを特徴とする半導体装置の製造方法。

請求項6

請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、前記第2のシリコン窒化膜を形成する工程の後、前記第2のシリコン窒化膜にNH4Fラジカルを供給する工程と、前記第2のシリコン窒化膜に対して熱処理を行う工程とを更に有することを特徴とする半導体装置の製造方法。

請求項7

請求項1乃至6のいずれか1項に記載の半導体装置の製造方法において、前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程では、前記半導体基板から離間した箇所に配されたプラズマ室においてNH4Fラジカルを生成することを特徴とする半導体装置の製造方法。

請求項8

請求項7記載の半導体装置の製造方法において、前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程では、NF3ガスNH3ガスとを前記プラズマ室に導入することを特徴とする半導体装置の製造方法。

請求項9

請求項1乃至8のいずれか1項に記載の半導体装置の製造方法において、前記第1のシリコン窒化膜に対して熱処理を行う工程では、前記第1のシリコン窒化膜を100℃以上に加熱することを特徴とする半導体装置の製造方法。

請求項10

請求項1乃至9のいずれか1項に記載の半導体装置の製造方法において、前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程では、シャワーヘッドを介して前記第1のシリコン窒化膜にNH4Fラジカルを供給し、前記第1のシリコン窒化膜に対して熱処理を行う工程では、加熱された前記シャワーヘッドと前記第1のシリコン窒化膜とを近接させることにより、前記第1のシリコン窒化膜に対して熱処理を行うことを特徴とする半導体装置の製造方法。

技術分野

0001

本発明は、半導体装置の製造方法に関する。

背景技術

0002

近時、トランジスタにおけるキャリア移動度を向上させるための方法として、トランジスタのチャネル領域引張応力圧縮応力印加することが提案されている。

0003

NMOSトランジスタに対しては、NMOSトランジスタのチャネル領域に引張応力を印加する引張応力膜が、NMOSトランジスタを覆うように形成される。

0004

PMOSトランジスタに対しては、PMOSトランジスタのチャネル領域に圧縮応力を印加する圧縮応力膜が、PMOSトランジスタを覆うように形成される。

0005

引張応力膜や圧縮応力膜の材料としては、シリコン窒化膜が用いられる。

先行技術

0006

特開平7−106325号公報
特開平5−190540号公報

発明が解決しようとする課題

0007

しかしながら、提案されている半導体装置では、必ずしも良質な応力膜を形成し得ない場合があった。

0008

本発明の目的は、信頼性の向上に寄与し得る半導体装置の製造方法を提供することにある。

課題を解決するための手段

0009

実施形態の一観点によれば、半導体基板にトランジスタを形成する工程と、前記半導体基板上に、前記トランジスタを覆う第1のシリコン窒化膜を形成する工程と、前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程と、前記NH4Fラジカルを供給する工程の後、前記第1のシリコン窒化膜に対して熱処理を行う工程と、前記熱処理を行う工程の後、前記第1のシリコン窒化膜上に第2のシリコン窒化膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。

発明の効果

0010

開示の半導体装置の製造方法によれば、シリコン窒化膜にエッチャントとなるNH4Fラジカルを供給し、この後、シリコン窒化膜に対して熱処理を行うことにより、シリコン窒化膜をエッチバックする。このため、ゲート電極間に位置するソースドレイン拡散層上からゲート電極上に向かってシリコン窒化膜の膜厚が徐々に薄くなるように、シリコン窒化膜が残存する。このため、ゲート電極が互いに隣接している箇所において、シリコン窒化膜の表面の傾斜が比較的緩やかになる。このようにエッチバックされたシリコン窒化膜上にシリコン窒化膜を積層形成するため、シリコン窒化膜の積層膜に鬆が生じるのを防止することができる。従って、信頼性の高い半導体装置を高い歩留まりで提供することができる。

図面の簡単な説明

0011

第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
シリコン窒化膜にNH4Fラジカルを供給する際に用いられる装置の一部を示す図である。
シリコン窒化膜の膜ストレスを示すグラフである。
引張応力を有するシリコン窒化膜のエッチング時間とエッチングレートとの関係を示すグラフである。
引張応力を有するシリコン窒化膜のエッチング時間とエッチング量との関係を示すグラフである。
引張応力を有するシリコン窒化膜のエッチング時間とエッチング量の面内ばらつきとの関係を示すグラフである。
第1実施形態の変形例による半導体装置の製造方法を示す工程断面図(その1)である。
第1実施形態の変形例による半導体装置の製造方法を示す工程断面図(その2)である。
第1実施形態の変形例による半導体装置の製造方法を示す工程断面図(その3)である。
第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
第2実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
第3実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
第3実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
第3実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
第3実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
第4実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
第4実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
第4実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
第4実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
第4実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
第4実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
第4実施形態の変形例による半導体装置の製造方法を示す工程断面図(その1)である。
第4実施形態の変形例による半導体装置の製造方法を示す工程断面図(その2)である。
第4実施形態の変形例による半導体装置の製造方法を示す工程断面図(その3)である。
第4実施形態の変形例による半導体装置の製造方法を示す工程断面図(その4)である。
第5実施形態の変形例による半導体装置の製造方法を示す工程断面図(その1)である。
第5実施形態の変形例による半導体装置の製造方法を示す工程断面図(その2)である。
第5実施形態の変形例による半導体装置の製造方法を示す工程断面図(その3)である。
第5実施形態の変形例による半導体装置の製造方法を示す工程断面図(その4)である。
第6実施形態の変形例による半導体装置の製造方法を示す工程断面図(その1)である。
第6実施形態の変形例による半導体装置の製造方法を示す工程断面図(その2)である。
第6実施形態の変形例による半導体装置の製造方法を示す工程断面図(その3)である。
第6実施形態の変形例による半導体装置の製造方法を示す工程断面図(その4)である。
第6実施形態の変形例による半導体装置の製造方法を示す工程断面図(その5)である。
参考例による半導体装置の製造方法を示す工程断面図(その1)である。
参考例による半導体装置の製造方法を示す工程断面図(その2)である。

実施例

0012

参考例による半導体装置の製造方法を図39及び図40を用いて説明する。図39及び図40は、参考例による半導体装置の製造方法を示す工程断面図である。

0013

まず、STI(Shallow Trench Isolation)法により、素子領域を確定する素子分離領域114を半導体基板110に形成する(図39(a)参照)。次に、イオン注入法により、半導体基板110内にウェル116を形成する。次に、ゲート絶縁膜118を介してゲート電極120を形成する。次に、ゲート電極120をマスクとして、イオン注入法により、ゲート電極120の両側の半導体基板110内にエクステンション領域122を形成する。次に、ゲート電極120の側壁部分に、シリコン酸化膜124とシリコン窒化膜126との積層構造サイドウォール絶縁膜128を形成する。次に、ゲート電極120及びサイドウォール絶縁膜128をマスクとして、イオン注入法により、深い不純物拡散領域130を形成する。エクステンション領域122と不純物拡散領域130とにより、エクステンションソース/ドレイン構造のソース/ドレイン拡散層132が形成される。次に、ソース/ドレイン拡散層132上及びゲート電極120の上部にシリサイド膜134を形成する。こうして、ゲート電極120とソース/ドレイン拡散層132とを有するトランジスタ136が形成される。

0014

次に、全面に、CVD(Chemical Vapor Deposition、化学気相堆積)法により、シリコン窒化膜138を形成する(図39(b)参照)。シリコン窒化膜138は、後の工程で形成されるシリコン窒化膜140、142、144と相俟って、トランジスタ136のチャネル領域137に応力を印加する応力膜として機能するものである。

0015

次に、全面に、CVD法により、シリコン窒化膜140を形成する(図39(c)参照)。

0016

次に、全面に、CVD法により、シリコン窒化膜142を形成する(図40(a)参照)。

0017

次に、全面に、CVD法により、シリコン窒化膜144を形成する(図40(b)参照)。こうして、シリコン窒化膜138,140,142,144の積層膜により応力膜146が形成される。

0018

こうして、参考例による半導体装置が製造される。

0019

しかしながら、参考例による半導体装置の製造方法においては、ゲート電極120が互いに隣接している箇所において、応力膜146に鬆145が生じてしまう場合があった。

0020

応力膜146に鬆145が生じると、コンタクトプラグ形成工程において短絡等が発生する要因となり、ひいては半導体装置の信頼性の低下を招くこととなる。

0021

[第1実施形態]
第1実施形態による半導体装置の製造方法を図1乃至図5を用いて説明する。図1乃至図4は、本実施形態による半導体装置の製造方法を示す工程断面図である。

0022

まず、例えばSTI法により、素子領域を確定する素子分離領域14を半導体基板10に形成する(図1(a)参照)。半導体基板10としては、例えばシリコン基板を用いる。素子分離領域14の材料としては、例えばシリコン酸化膜を用いる。

0023

次に、例えばイオン注入法により、P型ドーパント不純物を導入することにより、半導体基板10内にP型ウェル16を形成する。P型のドーパント不純物としては、例えばB(ボロン)を用いる。加速電圧は、例えば100〜200keVとする。ドーズ量は、例えば1×1013〜5×1013cm−2とする。

0024

次に、全面に、例えば熱酸化法により、例えば膜厚2〜5nmのシリコン酸化膜のゲート絶縁膜18を形成する。

0025

次に、全面に、例えばCVD法により、例えば膜厚50〜150nmのポリシリコン膜を形成する。

0026

次に、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極20の形状にパターニングする。ゲート電極20のラインアンドスペース(L/S)は、例えば以下の通りとする。ライン(L)、即ち、ゲート配線20の幅は、例えば20〜90nmとする。スペース(S)、即ち、互いに隣接するゲート配線20とゲート配線20との間隔は、例えば50〜200nmとする。こうして、NMOSトランジスタ36(図2(c)参照)のゲート電極20が形成される(図1(b)参照)。

0027

次に、ゲート電極20をマスクとして、例えばイオン注入法により、ゲート電極20の両側の半導体基板10内にN型のドーパント不純物を導入する。N型のドーパント不純物としては、例えばAs(砒素)を用いる。加速電圧は、例えば5〜10keVとする。ドーズ量は、例えば5×1014〜10×1014cm−2とする。これにより、エクステンションソース/ドレイン構造の浅い領域を形成するエクステンション領域22が形成される(図1(c)参照)。

0028

次に、全面に、例えばCVD法により、例えば膜厚5〜10nmのシリコン窒化膜24を形成する。

0029

次に、例えばRIE(Reactive Ion Etching、反応性イオンエッチング)法により、シリコン窒化膜24を異方性エッチングする。

0030

次に、全面に、例えばCVD法により、例えば膜厚20〜50nmのシリコン窒化膜26を形成する。

0031

次に、例えばRIE法により、シリコン窒化膜26を異方性エッチングする。これにより、ゲート電極20の側壁部分に、シリコン窒化膜24とシリコン窒化膜26との積層構造のサイドウォール絶縁膜28が形成される(図2(a)参照)。

0032

次に、ゲート電極20及びサイドウォール絶縁膜28をマスクとして、例えばイオン注入法により、ゲート電極20及びサイドウォール絶縁膜28の両側の半導体基板10内にN型のドーパント不純物を導入する。N型のドーパント不純物としては、例えばP(リン)を用いる。加速電圧は、例えば10〜20keVとする。ドーズ量は、例えば3×1013〜7×1013cm−2とする。これにより、エクステンションソース/ドレイン構造の深い領域を形成する不純物拡散領域30が形成される。エクステンション領域22と不純物拡散領域30とにより、エクステンションソース/ドレイン構造のソース/ドレイン拡散層32が形成される(図2(b)参照)。

0033

次に、全面に、例えばスパッタリング法により、膜厚10〜30nmの金属膜(図示せず)を形成する。かかる金属膜としては、例えばニッケル膜等を形成する。また、金属膜として、Pt等を添加したニッケル合金膜を形成してもよい。

0034

次に、例えばRTA(Rapid Thermal Annealing、短時間アニール)法により、ソース/ドレイン拡散層32の上部及びゲート電極20の上部をシリサイド化するための熱処理を行う。熱処理温度は、例えば200〜300℃とする。熱処理時間は、例えば10〜60秒とする。

0035

次に、ウエットエッチングにより、高融点金属膜のうちの未反応の部分を除去する。エッチング液としては、例えば硫酸過水水溶液を用いる。

0036

次に、例えばRTA法により、熱処理を行う。熱処理温度は、例えば300〜400℃とする。熱処理時間は、例えば10〜120秒とする。

0037

こうして、ソース/ドレイン拡散層32上及びゲート電極20の上部にシリサイド膜34が形成される。ソース/ドレイン拡散層32上のシリサイド膜34は、ソース/ドレイン電極として機能する。

0038

こうして、ゲート電極20とソース/ドレイン拡散層32とを有するNMOSトランジスタ36が形成される(図2(c)参照)。

0039

次に、全面に、例えばCVD法により、1層目のシリコン窒化膜38を形成する(図3(a)参照)。より具体的には、プラズマCVD法により、シリコン窒化膜38を形成する。シリコン窒化膜38は、トランジスタ36のチャネル領域37に引張応力を印加する引張応力膜として機能するものである。1層目のシリコン窒化膜38は、後工程において形成される2層目のシリコン窒化膜40、3層目のシリコン窒化膜42及び4層目のシリコン窒化膜44と相俟って、トランジスタ36のチャネル領域37に引張応力を印加する。1層目のシリコン窒化膜38及び後工程で形成されるシリコン窒化膜40、42、44は、シリコン窒化膜38,40,42,44の積層膜により形成される引張応力膜の一部、即ち、部分膜である。シリコン窒化膜38の膜厚は、例えば10〜90nm程度とする。成膜室内には、例えばSiH4ガスNH3ガスとN2ガスとを導入する。SiH4ガスの流量は、例えば20〜80sccm程度とする。NH3ガスの流量は、例えば500〜1300sccm程度とする。ここでは、NH3ガスの流量を例えば900sccm程度とする。N2ガスの流量は、例えば600〜1300sccm程度とする。成膜室内の圧力は、例えば2〜14Torr程度とする。基板温度は、例えば200〜500℃程度とする。印加する高周波電力は、例えば50〜200W程度とする。成膜時間は、例えば50〜150秒程度とする。

0040

次に、エッチャントとなるNH4F(フッ化アンモニウムラジカルを、シャワーヘッド52を介してシリコン窒化膜38に供給する(図3(b)参照)。

0041

図5は、シリコン窒化膜にNH4Fラジカルを供給する際に用いられる装置の一部を示す図である。かかる装置としては、半導体製造ライン(図示せず)に設けられているドライクリーニング装置等の反応室チャンバ)等を用いることができる。

0042

半導体基板10が配置される反応室内には、半導体ウェハ10を支持するステージ46が設けられている。ステージ46には、半導体ウェハ10を支持するリフトピン48が設けられている。ステージ46は、半導体基板10を昇降させることが可能である。

0043

ステージ46の上方には、シャワープレート50を有するシャワーヘッド52が設けられている。シャワーヘッド52には、シャワープレート50を加熱するヒータ54が設けられている。シャワーヘッド52は、気体を加熱して噴出することができる。

0044

シャワーヘッド52の上流側には、プラズマ室リモートプラズマ室)56が設けられている。プラズマ室56は、半導体ウェハ10から離間している。プラズマ室56では、プラズマ室56内に導入されるガスが高周波によりプラズマ化され、ラジカルが生成される。

0045

プラズマ室56において印加される高周波電力は、例えば50W程度とする。プラズマ室56内には、例えば、NF3(三フッ化窒素)ガスとNH3(アンモニア)ガスとHeガスとが導入される。NF3ガスとNH3ガスはプロセスガスであり、Heガスは希釈ガスである。NF3ガスの流量は、例えば5〜30sccm程度とする。NH3ガスの流量は、例えば50〜100sccm程度とする。Heガスの流量は、例えば200〜400sccm程度とする。ここでは、Heガスの流量を300sccm程度とする。NF3ガス及びNH3ガスをプラズマ室56内に導入すると、NH4F(フッ化アンモニウム)ラジカル等が生成される。生成されたNH4Fラジカル等は、プラズマ室56の下流側に設けられたシャワーヘッド52を介して、半導体基板10上のシリコン窒化膜38に供給される。シリコン窒化膜38に供給されたNH4Fラジカル等は、シリコン窒化膜38のエッチャントとして機能する。シリコン窒化膜38にNH4Fラジカルを供給する際におけるシャワープレート54の温度は、例えば180℃程度とする。

0046

半導体基板10が載置される反応室内の圧力は、例えば1〜6Torr程度とする。半導体基板10に印加する高周波電力は、例えば10〜70W程度とする。

0047

半導体基板10の温度が比較的高温に設定されている状態でシリコン窒化膜38にエッチャント(NH4Fラジカル)を供給した場合には、シリコン窒化膜38に供給されたエッチャントが昇華してしまい、シリコン窒化膜38を十分にエッチングし得ない。従って、シリコン窒化膜38にエッチャントを供給する際における半導体基板10の温度は、エッチャントが昇華しない程度の温度に設定することが好ましい。ここでは、半導体基板10の温度を例えば20〜40℃に設定する。

0048

なお、シリコン窒化膜38にエッチャントを供給する際における半導体基板10の温度は、35℃に限定されるものではない。エッチャントが昇華しない程度の温度に半導体基板10の温度を設定すればよい。エッチャントが昇華しない程度の温度としては、例えば室温〜100℃とすることができる。

0049

図3(b)に示すように、互いに隣接するゲート電極20とゲート電極20との間隔は比較的狭い。このため、シリコン窒化膜38のうちのゲート電極20間に位置する部分には、エッチャントとなるNH4Fラジカルが供給されにくい。

0050

一方、シリコン窒化膜38のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントとなるNH4Fラジカルが供給されやすい。

0051

図3(b)では、シリコン窒化膜38に供給されるエッチャントの供給量分布を、丸印を用いて概念的に示している。

0052

図3(b)に示すように、シリコン窒化膜38のうちのゲート電極20間に位置する部分を除く部分に供給されるエッチャントは比較的多い。

0053

一方、シリコン窒化膜38のうちのゲート電極20間に位置する部分に供給されるエッチャントは比較的少ない。

0054

シリコン窒化膜38にNH4Fラジカルが供給されると、NH4FラジカルがSiNと反応して、フッ化物が生成されると考えられる。かかるフッ化物は、(NH4)2SiNF6等であると考えられる。

0055

シリコン窒化膜38のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、当該部分におけるシリコン窒化膜38のエッチング量は比較的大きくなる。

0056

一方、シリコン窒化膜38のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、当該部分におけるシリコン窒化膜38のエッチング量は比較的小さくなる。

0057

シリコン窒化膜38にエッチャントを供給する時間、即ち、エッチング時間は、例えば20〜60秒程度とする。

0058

次に、シリコン窒化膜38に対して熱処理(アニール)を行う。具体的には、図5(b)に示すように、半導体基板10を支持するステージ46を上昇させることにより、半導体基板10とシャワーヘッド52とを近接させる。シャワーヘッド52と半導体基板10とを近接させる際におけるシャワープレート54の温度は、例えば180℃程度とする。この際、シャワーヘッド52を介してシリコン窒化膜38にH2ガス噴射する。加熱されたシャワーヘッド52にシリコン窒化膜38を近接させ、しかも、シャワーヘッド52により加熱されたH2ガスがシリコン窒化膜38に供給されるため、シリコン窒化膜38が速やかに加熱される。シリコン窒化膜38を例えば100℃以上に加熱すると、エッチャントとSiNとが反応することにより生成されたフッ化物等が昇華して、SiF4ガスやNH3ガス等となる。エッチャントとSiNとが反応してフッ化物等となった部分が、この熱処理により昇華除去され、シリコン窒化膜38がエッチバックされることとなる。このようにして、シリコン窒化膜38は、ゲート電極20上において、例えば5〜40nm程度エッチングされることとなる。

0059

シリコン窒化膜38のうちのゲート電極20間に位置する部分を除く部分は、フッ化物等が比較的多く生成されていたため、シリコン窒化膜38の表層部が比較的大きく除去される。

0060

一方、シリコン窒化膜38のうちのゲート電極20間に位置する部分は、生成されていたフッ化物等が比較的少ないため、シリコン窒化膜38の表層部の除去量は比較的少ない。

0061

従って、シリコン窒化膜38のうちのゲート電極20間に位置する部分を除く部分においては、図3(c)に示すように、残存するシリコン窒化膜38の膜厚が比較的薄い。

0062

一方、シリコン窒化膜38のうちのゲート電極20間に位置する部分においては、図3(c)に示すように、シリコン窒化膜38が比較的厚く残存する。

0063

ゲート電極20が互いに隣接している箇所においては、ソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜38の膜厚が徐々に薄くなるように、シリコン窒化膜38が残存する。

0064

このため、ゲート電極20が互いに隣接している箇所においては、シリコン窒化膜38の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜40、42、44を形成する際に、互いに隣接するゲート電極20間において鬆が生じるのを防止することに寄与する。

0065

こうして、シリコン窒化膜38がエッチバックされることとなる。エッチバック後のシリコン窒化膜38のゲート電極20上における膜厚は、例えば10〜40nm程度となる。

0066

なお、シリコン窒化膜38のうちのゲート絶縁膜20上の部分の膜厚が過度に薄くなった場合には、NMOSトランジスタ36のチャネル領域37に十分な引張応力を加えることができなくなる。このため、シリコン窒化膜38のうちのゲート絶縁膜20上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜38のゲート絶縁膜20上における膜厚は、例えば5〜15nm以上とすることが好ましい。

0067

次に、シリコン窒化膜38に対して紫外線キュアUVキュア)を行う。紫外線キュアを行う際におけるチャンバ内の雰囲気は、例えばヘリウム雰囲気とする。ヘリウムガスの流量は、例えば7000〜12000sccm程度とする。チャンバ内の圧力は、例えば2.0〜14Torr程度とする。紫外線ランプパワーは、例えば20〜180W程度とする。ここでは、紫外線ランプのパワーを100W程度とする。半導体基板10の温度は、例えば300〜500℃程度とする。紫外線キュアの時間は、例えば1〜20分程度とする。ここでは、紫外線キュアの時間を例えば5分程度とする。紫外線キュア後のシリコン窒化膜38のゲート電極20上における膜厚は、例えば10〜40nm程度となる。

0068

次に、図3(a)を用いて上述したシリコン窒化膜38の形成方法と同様にして、2層目のシリコン窒化膜40を形成する(図4(a)参照)。シリコン窒化膜40の膜厚は、例えば30〜60nmとする。上記のようにエッチバックされたシリコン窒化膜38上にシリコン窒化膜40を形成するため、シリコン窒化膜40に鬆が形成されることはない。

0069

次に、上述したシリコン窒化膜38に対する紫外線キュアと同様にして、シリコン窒化膜40に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜40のゲート電極20上における膜厚は、例えば10〜50nm程度となる。

0070

次に、図3(a)を用いて上述したシリコン窒化膜38の形成方法と同様にして、3層目のシリコン窒化膜42を形成する(図4(b)参照)。シリコン窒化膜42の膜厚は、例えば30〜60nmとする。上記のようにエッチバックされたシリコン窒化膜38上にシリコン窒化膜40、42を積層するため、シリコン窒化膜42に鬆が形成されることはない。

0071

次に、上述したシリコン窒化膜38に対する紫外線キュアと同様にして、シリコン窒化膜42に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜42のゲート電極20上における膜厚は、例えば10〜50nm程度となる。

0072

次に、図3(a)を用いて上述したシリコン窒化膜38の形成方法と同様にして、4層目のシリコン窒化膜44を形成する(図4(c)参照)。シリコン窒化膜44の膜厚は、例えば30〜60nmとする。上記のようにエッチバックされたシリコン窒化膜38上にシリコン窒化膜40、42、44を積層するため、シリコン窒化膜44に鬆が形成されることはない。

0073

次に、上述したシリコン窒化膜38に対する紫外線キュアと同様にして、シリコン窒化膜44に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜44のゲート電極20上における膜厚は、例えば10〜50nm程度となる。シリコン窒化膜38,40,42,44のゲート電極20上における総膜厚は、例えば50〜100nm程度となる。

0074

こうして、シリコン窒化膜38,40,42,44の積層膜により形成された引張応力膜45が、NMOSトランジスタ36を覆うように形成される。

0075

こうして、本実施形態による半導体装置が製造される。

0076

(評価結果)
次に、本実施形態による半導体装置の製造方法の評価結果について図6乃至図9を用いて説明する。

0077

図6は、シリコン窒化膜の膜ストレスを示すグラフである。図6において、実施例1は、本実施形態の場合、即ち、シリコン窒化膜38にNH4Fラジカルを供給し、この後、シリコン窒化膜38に対して熱処理を行うことにより、シリコン窒化膜38をエッチバックする場合を示している。図6において、比較例1は、シリコン窒化膜に対してAr(アルゴン)の高密度プラズマ(HDP、High Density Plasma)を照射することにより、シリコン窒化膜をエッチバックする場合を示している。図6において、「成膜直後」は、シリコン窒化膜を成膜した直後におけるシリコン窒化膜の膜ストレスを示している。成膜直後のシリコン窒化膜の膜厚は、40nmとした。図6において、「エッチバック後」は、エッチバック後におけるシリコン窒化膜の膜ストレスを示している。エッチバック後のシリコン窒化膜のゲート電極上における膜厚は、30nmとした。

0078

図6から分かるように、比較例1の場合には、シリコン窒化膜の膜ストレスが25%程度も低下してしまう。

0079

これに対し、実施例1の場合には、シリコン窒化膜の膜ストレスの低下はわずか4%程度である。

0080

このことから、本実施形態によれば、シリコン窒化膜の膜ストレスの著しい低下を招くことなく、シリコン窒化膜をエッチバックし得ることができることが分かる。本実施形態によれば、トランジスタのチャネル領域に所望のストレスを印加し得るため、移動度の高い、電気的特性の良好なトランジスタを得ることができる。

0081

図7は、エッチング時間とエッチングレートとの関係を示すグラフである。図7における横軸は、エッチング時間、即ち、シリコン窒化膜にNH4Fラジカルを供給する時間を示している。図7における縦軸は、シリコン窒化膜のエッチングレートを示している。

0082

図7から分かるように、エッチング時間が長くなるに伴って、シリコン窒化膜のエッチングレートが遅くなる。

0083

図8は、エッチング時間とエッチング量との関係を示すグラフである。図8における横軸は、エッチング時間、即ち、シリコン窒化膜にNH4Fラジカルを供給する時間を示している。図8における縦軸は、シリコン窒化膜のエッチング量を示している。

0084

図8から分かるように、シリコン窒化膜のエッチング量はエッチング時間に依存するが、エッチング時間が長くなるに伴ってエッチングレートが低下する傾向にある。

0085

図9は、エッチング時間とエッチング量の面内ばらつきとの関係を示すグラフである。図9における横軸は、エッチング時間、即ち、シリコン窒化膜にNH4Fラジカルを供給する時間を示している。図9における縦軸は、エッチング量の面内ばらつき、より具体的には、エッチング量の最大値最小値との差を示している。

0086

図9に示すように、エッチング時間が長くなるに伴って、エッチング量の面内ばらつきは大きくなる傾向にある。

0087

エッチング量の面内ばらつきは、10nm以下となるようにすることが好ましい。従って、エッチング時間は、90秒以下とすることが好ましい。

0088

このように本実施形態によれば、シリコン窒化膜38にエッチャントとなるNH4Fラジカルを供給し、この後、シリコン窒化膜38に対して熱処理を行うことにより、シリコン窒化膜38をエッチバックする。シリコン窒化膜38のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜38のエッチング量は比較的小さくなる。一方、シリコン窒化膜38のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜38は比較的大きくエッチングされる。このため、本実施形態によれば、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜38の膜厚が徐々に薄くなるように、シリコン窒化膜38が残存する。このため、本実施形態によれば、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜38の表面の傾斜が比較的緩やかになる。このようにエッチバックされたシリコン窒化膜38上にシリコン窒化膜40、42、44を形成するため、本実施形態によれば、シリコン窒化膜38、40、42、44の積層膜45に鬆が生じるのを防止することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い歩留まりで提供することができる。

0089

(変形例)
次に、本実施形態の変形例による半導体装置の製造方法を図10乃至図12を用いて説明する。図10乃至図12は、本実施形態による半導体装置の製造方法を示す工程断面図である。

0090

本実施形態による半導体装置の製造方法は、シリコン窒化膜38のエッチバックを2回に分けて行うことに主な特徴がある。

0091

まず、素子分離領域14を形成する工程からシリコン窒化膜38を形成する工程までは、図1(a)乃至図3(a)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図10(a)参照)。

0092

次に、図3(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜38に供給する(図10(b)参照)。本実施形態では、2回に分けてシリコン窒化膜38をエッチバックするため、1回分のエッチング時間は、第1実施形態の場合の半分程度とすればよい。ここでは、1回目のエッチングにおけるエッチング時間を、例えば10〜30秒とする。エッチング時間以外のエッチング条件については、図3(b)を用いて上述したシリコン窒化膜38のエッチング条件と同様とする。

0093

次に、図3(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜38に対して熱処理を行う(図10(c)参照)。シリコン窒化膜38のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜38のエッチング量は比較的小さくなる。一方、シリコン窒化膜38のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜38は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜38の膜厚が徐々に薄くなるように、シリコン窒化膜38が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜38の表面の傾斜が比較的緩やかになる。

0094

こうして、シリコン窒化膜38に対しての1回目のエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜38は、ゲート電極20上の部分において、例えば5〜35nm程度エッチバックされる。1回目のエッチバック後のシリコン窒化膜38のゲート電極20上における膜厚は、例えば10〜40nm程度とする。

0095

次に、図3(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜38に供給する(図11(a)参照)。上述したように、本実施形態では、2回に分けてシリコン窒化膜38をエッチバックするため、1回分のエッチング時間は、第1実施形態の場合の半分程度とすればよい。ここでは、2回目のエッチングにおけるエッチング時間を、例えば10〜30秒とする。エッチング時間以外のエッチング条件については、図3(b)を用いて上述したシリコン窒化膜38のエッチング条件と同様とする。

0096

次に、図3(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜38に対して熱処理を行う(図11(b)参照)。シリコン窒化膜38のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜38のエッチング量は比較的小さくなる。一方、シリコン窒化膜38のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜38は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜38の膜厚が徐々に薄くなるように、シリコン窒化膜38が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜38の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜40、42、44を形成する際に、互いに隣接するゲート電極20間において鬆が生じるのを防止することに寄与する。

0097

こうして、シリコン窒化膜38に対しての2回目のエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜38は、ゲート電極20上の部分において、例えば5〜35nm程度エッチバックされる。2回目のエッチバック後のシリコン窒化膜38のゲート電極20上における膜厚は、例えば10〜40nm程度とする。

0098

次に、図3(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜38に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜38のゲート電極20上における膜厚は、例えば10〜40nm程度とする。

0099

こうして、シリコン窒化膜38に対するエッチバックが2回に分けて行われる。

0100

この後の半導体装置の製造方法は、図4(a)乃至図4(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図11(c)乃至図12(b)参照)。

0101

このように、シリコン窒化膜38に対するエッチバックを2回に分けて行ってもよい。

0102

[第2実施形態]
第2実施形態による半導体装置の製造方法を図13乃至図15を用いて説明する。図13乃至図15は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図12に示す第1実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

0103

本実施形態による半導体装置の製造方法は、1層目のシリコン窒化膜38のみならず、2層目のシリコン窒化膜40に対してもNH4Fラジカルを用いてエッチバックを行うことに主な特徴がある。

0104

まず、半導体基板10に素子分離領域14を形成する工程からシリコン窒化膜40を形成する工程までは、図1(a)乃至4(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図13(a)乃至図14(a)参照)。

0105

次に、図3(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜40に供給する(図14(b)参照)。

0106

次に、図3(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜40に対して熱処理を行うことにより、シリコン窒化膜40をエッチバックする(図14(c)参照)。シリコン窒化膜40のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜40のエッチング量は比較的小さくなる。一方、シリコン窒化膜40のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜40は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜40の膜厚が徐々に薄くなるように、シリコン窒化膜40が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜40の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜42、44を形成する際に、互いに隣接するゲート電極20間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜40をこのようにエッチバックするため、シリコン窒化膜40自体に鬆が生じることもない。

0107

こうしてエッチバックを行うと、シリコン窒化膜40は、ゲート電極20上の部分において、例えば10〜40nm程度エッチバックされる。熱処理後におけるシリコン窒化膜40のゲート電極20上における膜厚は、例えば10〜40nm程度となる。

0108

なお、シリコン窒化膜40のうちのゲート絶縁膜20上の部分の膜厚が過度に薄くなった場合には、NMOSトランジスタ36のチャネル領域37に十分な引張応力を加えることができなくなる。このため、シリコン窒化膜40のうちのゲート絶縁膜20上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜40のゲート絶縁膜20上における膜厚は、例えば5〜15nm以上とすることが好ましい。

0109

次に、図3(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜40に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜40のゲート電極20上における膜厚は、例えば10〜40nm程度となる。

0110

この後の半導体装置の製造方法は、図4(b)及び図4(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する(図15(a)及び図15(b)参照)。

0111

このように、1層目のシリコン窒化膜38のみならず、2層目のシリコン窒化膜40に対してもNH4Fラジカルを用いてエッチバックを行うようにしてもよい。

0112

[第3実施形態]
第3実施形態による半導体装置の製造方法を図16乃至図19を用いて説明する。図16乃至図19は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図15に示す第1又は第2実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

0113

本実施形態による半導体装置の製造方法は、1層目のシリコン窒化膜38及び2層目のシリコン窒化膜40のみならず、3層目のシリコン窒化膜42に対してもNH4Fラジカルを用いてエッチバックを行うことに主な特徴がある。

0114

まず、半導体基板10に素子分離領域14を形成する工程からシリコン窒化膜40を形成する工程までは、図1(a)乃至4(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図16(a)乃至図17(a)参照)。

0115

次に、NH4Fラジカルをシリコン窒化膜40に供給する工程からシリコン窒化膜40に対して紫外線キュアを行う工程までは、図14(b)及び図14(c)を用いて上述した第2実施形態による半導体装置の製造方法と同様である。このため、NH4Fラジカルをシリコン窒化膜40に供給する工程からシリコン窒化膜40に対して紫外線キュアを行う工程までは、説明を省略する(図17(b)及び図17(c)参照)。

0116

次に、図4(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜42を形成する(図18(a)参照)。

0117

次に、図3(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜42に供給する(図18(b)参照)。

0118

次に、図3(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜42に対して熱処理を行うことにより、シリコン窒化膜42をエッチバックする(図18(c)参照)。シリコン窒化膜42のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜42のエッチング量は比較的小さくなる。一方、シリコン窒化膜42のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜42は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜42の膜厚が徐々に薄くなるように、シリコン窒化膜42が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜42の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜44を形成する際に、互いに隣接するゲート電極20間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜42をこのようにエッチバックするため、シリコン窒化膜42自体に鬆が生じることもない。

0119

こうしてエッチバックを行うと、シリコン窒化膜42は、ゲート電極20上の部分において、例えば10〜40nm程度エッチバックされる。エッチバック後におけるシリコン窒化膜42のゲート電極20上における膜厚は、例えば10〜40nm程度となる。

0120

なお、シリコン窒化膜42のうちのゲート絶縁膜20上の部分の膜厚が過度に薄くなった場合には、NMOSトランジスタ36のチャネル領域37に十分な引張応力を加えることができなくなる。このため、シリコン窒化膜42のうちのゲート絶縁膜20上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜42のゲート絶縁膜20上における膜厚は、例えば5〜15nm以上とすることが好ましい。

0121

次に、図3(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜42に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜42のゲート電極20上における膜厚は、例えば10〜40nm程度となる。

0122

この後の半導体装置の製造方法は、図4(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する(図19参照)。

0123

このように、1層目のシリコン窒化膜38及び2層目のシリコン窒化膜40のみならず、3層目のシリコン窒化膜42に対してもNH4Fラジカルを用いてエッチバックを行うようにしてもよい。

0124

[第4実施形態]
第4実施形態による半導体装置の製造方法を図20乃至図25を用いて説明する。図20乃至図25は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図19に示す第1乃至第3実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

0125

本実施形態による半導体装置の製造方法は、トランジスタ70がPMOSトランジスタであり、応力膜72、74、76、78が圧縮応力膜であることに主な特徴がある。

0126

まず、図1(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、素子領域を確定する素子分離領域14を半導体基板10に形成する(図20(a)参照)。

0127

次に、例えばイオン注入法により、N型のドーパント不純物を導入することにより、半導体基板10内にN型ウェル58を形成する。N型のドーパント不純物としては、例えばPを用いる。加速電圧は、例えば100〜500keVとする。ドーズ量は、例えば1×1013〜5×1013cm−2とする。

0128

次に、図1(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜18を形成する(図20(b)参照)。

0129

次に、図1(b)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、ゲート電極20を形成する。

0130

次に、ゲート電極20をマスクとして、例えばイオン注入法により、ゲート電極20の両側の半導体基板10内にP型のドーパント不純物を導入する。P型のドーパント不純物としては、例えばBを用いる。加速電圧は、例えば1〜5keVとする。ドーズ量は、例えば1×1015〜5×1015cm−2とする。これにより、エクステンションソース/ドレイン構造の浅い領域を形成するエクステンション領域60が形成される(図20(c)参照)。

0131

次に、図2(a)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜28を形成する(図21(a)参照)。

0132

次に、ゲート電極20及びサイドウォール絶縁膜28をマスクとして、例えばイオン注入法により、ゲート電極20及びサイドウォール絶縁膜28の両側の半導体基板10内にP型のドーパント不純物を導入する。P型のドーパント不純物としては、例えばBを用いる。加速電圧は、例えば3〜7keVとする。ドーズ量は、例えば3×1015〜9×1015cm−2とする。これにより、エクステンションソース/ドレイン構造の深い領域を形成する不純物拡散領域62が形成される。エクステンション領域60と不純物拡散領域62とにより、エクステンションソース/ドレイン構造のソース/ドレイン拡散層64が形成される(図21(b)参照)。

0133

なお、ここでは、後述するシリコンゲルマニウム層68を形成する前にソース/ドレイン拡散層64を形成する場合を例に説明したが、後述するシリコンゲルマニウム層68を形成した後に、ソース/ドレイン拡散層64を形成してもよい。

0134

次に、例えばRIE法により、半導体基板10をエッチングする。エッチング条件は、例えば以下の通りとする。印加する高周波電力は、例えば100〜600W程度とする。チャンバ内に導入するガスは、O2ガス、Heガス、Arガス、CHF3ガス、SF6ガス、HBrガス、SiCl4ガス等を適宜用いる。チャンバ内の圧力は、例えば1〜20mTorr程度とする。エッチング時間は、例えば10〜60秒程度とする。基板温度は、例えば10〜150℃程度とする。これにより、ゲート電極20及びサイドウォール絶縁膜28の両側のソース/ドレイン拡散層64内に、凹部66が形成される(図21(c)参照)。

0135

次に、例えばウエットエッチングにより、半導体基板10をエッチングする(図22(a)参照)。エッチング液としては、例えば水酸化テトラメチルアンモニウム(TMAH)水溶液、水酸化ヒドロキシエチルトリメチルアンモニウムコリン、CHOLINE)水溶液等の有機アルカリエッチャントを用いることができる。また、エッチング液として、水酸化アンモニウム等を用いてもよい。エッチング時間は、例えば10〜90秒程度とする。エッチング量は、例えば5〜25nm程度とする。このウエットエッチングにより、サイドウォール絶縁膜28の下方領域に達する切り込み部を含む凹部66が形成される。この際、ゲート電極20の上部もエッチングされるため、ゲート電極20上部にも凹部66が形成される。

0136

なお、ゲート電極20の上部に凹部66が形成されないようにしてもよい。

0137

次に、例えばバッチ式縦型炉を用い、凹部66内にシリコンゲルマニウム層68をエピタキシャル成長する。シリコンゲルマニウム層68の成長条件は、例えば以下の通りとする。原料ガスとしては、例えばH2ガス、SiH4ガス、GeH4ガス、HClガス等を用いる。炉内の温度は、例えば400〜600℃程度とする。処理時間は、例えば5〜10時間程度とする。

0138

次に、図2(c)を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリサイド膜34を形成する。シリコンゲルマニウム層68上のシリサイド膜34は、ソース/ドレイン電極として機能する。

0139

こうして、ゲート電極20とソース/ドレイン拡散層64とを有するPMOSトランジスタ70が形成される(図22(c)参照)。

0140

次に、全面に、例えばCVDにより、1層目のシリコン窒化膜72を形成する(図23(a)参照)。より具体的には、プラズマCVD法により、シリコン窒化膜72を形成する。シリコン窒化膜72は、トランジスタ70のチャネル領域71に圧縮応力を印加する圧縮応力膜として機能するものである。1層目のシリコン窒化膜72は、後工程において形成される2層目のシリコン窒化膜74、3層目のシリコン窒化膜76及び4層目のシリコン窒化膜78と相俟って、トランジスタ70のチャネル領域71に圧縮応力を印加する。1層目のシリコン窒化膜72及び後工程で形成されるシリコン窒化膜74、76、78は、シリコン窒化膜の積層膜により形成される圧縮応力膜の一部、即ち、部分膜である。シリコン窒化膜72の膜厚は、例えば10〜90nm程度とする。成膜室内には、例えばSiH4ガスとNH3ガスとを導入する。SiH4ガスの流量は、例えば20〜80sccm程度とする。NH3ガスの流量は、例えば80〜120sccm程度とする。成膜室内の圧力は、例えば1.0〜4.0Torr程度とする。ここでは、成膜室内の圧力を例えば2.0Torr程度とする。基板温度は、例えば300〜500℃程度とする。印加する低周波電力は、例えば10〜60W程度とする。印加する高周波電力は、例えば40〜140W程度とする。成膜時間は、例えば50〜150秒程度とする。

0141

次に、シリコン窒化膜72に対して酸素(O2)プラズマ処理を行う(図23(b)参照)。酸素プラズマ処理は、シリコン窒化膜72のエッチングレートを向上するためのものである。圧縮応力膜72は、引張応力膜38と比較して硬質であり、エッチングレートが遅い。このため、圧縮応力膜72に対しては、酸素プラズマ処理を行うことが好ましい。酸素プラズマ処理の条件は以下の通りとする。チャンバ内に導入するガスは、例えば酸素ガスとアルゴン(Ar)ガスとする。酸素ガスの流量は、例えば10〜50sccm程度とする。Arガスの流量は、例えば50〜150sccm程度とする。印加する高周波電力は、例えば1000〜3000W程度とする。ここでは、印加する高周波電力を2000W程度とする。酸素プラズマ処理の時間は、例えば5〜20秒程度とする。酸素プラズマによる圧縮応力膜72のエッチング量は、例えば1〜8nm程度である。

0142

次に、図3(b)を用いて上述した半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜72に供給する(図23(c)参照)。シリコン窒化膜72にエッチャントを供給する時間、即ち、エッチング時間は、例えば60〜90秒程度とする。

0143

次に、図3(c)を用いて上述した半導体装置の製造方法と同様にして、シリコン窒化膜72に対して熱処理を行うことにより、シリコン窒化膜72をエッチバックする(図24(a)参照)。シリコン窒化膜72のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜72のエッチング量は比較的小さくなる。一方、シリコン窒化膜72のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜72は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜72の膜厚が徐々に薄くなるように、シリコン窒化膜72が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜72の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜74,76,78を形成する際に、互いに隣接するゲート電極20間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜72をこのようにエッチバックするため、シリコン窒化膜72自体に鬆が生じることもない。

0144

こうしてエッチバックを行うと、シリコン窒化膜72は、ゲート電極20上の部分において、例えば10〜40nm程度エッチバックされる。エッチバック後におけるシリコン窒化膜72のゲート電極20上における膜厚は、例えば10〜40nm程度とする。

0145

なお、シリコン窒化膜72のうちのゲート絶縁膜20上の部分の膜厚が過度に薄くなった場合には、PMOSトランジスタ70のチャネル領域71に十分な圧縮応力を加えることができなくなる。このため、シリコン窒化膜72のうちのゲート絶縁膜20上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜72のゲート絶縁膜20上における膜厚は、例えば5〜15nm以上とすることが好ましい。

0146

次に、図23(a)を用いて上述したシリコン窒化膜72の形成方法と同様にして、2層目のシリコン窒化膜74を形成する(図24(b)参照)。シリコン窒化膜74の膜厚は、例えば10〜50nmとする。上記のようにエッチバックされたシリコン窒化膜72上にシリコン窒化膜74を形成するため、シリコン窒化膜74に鬆が形成されることはない。

0147

次に、図23(a)を用いて上述したシリコン窒化膜72の形成方法と同様にして、3層目のシリコン窒化膜76を形成する(図24(c)参照)。シリコン窒化膜76の膜厚は、例えば10〜50nmとする。上記のようにエッチバックされたシリコン窒化膜72上にシリコン窒化膜74、76を積層するため、シリコン窒化膜76に鬆が形成されることはない。

0148

次に、図23(a)を用いて上述したシリコン窒化膜72の形成方法と同様にして、4層目のシリコン窒化膜78を形成する(図25参照)。シリコン窒化膜78の膜厚は、例えば10〜50nmとする。上記のようにエッチバックされたシリコン窒化膜72上にシリコン窒化膜74、76、78を積層するため、シリコン窒化膜78に鬆が形成されることはない。

0149

こうして、シリコン窒化膜72,74,76,78の積層膜により形成された圧縮応力膜79が、PNMOSトランジスタ70を覆うように形成される。

0150

こうして、本実施形態による半導体装置が製造される。

0151

このように、トランジスタ70がPMOSトランジスタであり、応力膜72,74,76,78が圧縮応力膜であってもよい。しかも、本実施形態によれば、シリコン窒化膜72に対して酸素プラズマ処理を行うため、比較的速いエッチングレートでシリコン窒化膜72をエッチバックすることができる。

0152

(変形例)
次に、本実施形態の変形例による半導体装置の製造方法を図26乃至図29を用いて説明する。図26乃至図29は、本実施形態による半導体装置の製造方法を示す工程断面図である。

0153

本実施形態による半導体装置の製造方法は、シリコン窒化膜72のエッチバックを2回に分けて行うことに主な特徴がある。

0154

まず、素子分離領域14を形成する工程からシリコン窒化膜72に対して酸素プラズマ処理を行う工程までは、図20(a)乃至図23(b)に示す第4実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図26(a)及び図26(b)参照)。

0155

次に、図23(c)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜72に供給する(図26(c)参照)。本実施形態では、2回に分けてシリコン窒化膜72をエッチバックするため、1回分のエッチング時間は、第4実施形態の場合の半分程度とすればよい。ここでは、1回目のエッチングにおけるエッチング時間を、例えば30〜50秒とする。エッチング時間以外のエッチング条件については、図23(c)を用いて上述したシリコン窒化膜72のエッチング条件と同様とする。

0156

次に、図24(a)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜72に対して熱処理を行う(図27(a)参照)。シリコン窒化膜72のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜72のエッチング量は比較的小さくなる。一方、シリコン窒化膜72のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜72は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜72の膜厚が徐々に薄くなるように、シリコン窒化膜72が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜72の表面の傾斜が比較的緩やかになる。

0157

こうして、シリコン窒化膜72に対しての1回目のエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜72は、ゲート電極20上の部分において、例えば5〜35nm程度エッチバックされる。1回目のエッチバック後のシリコン窒化膜72のゲート電極20上における膜厚は、例えば10〜40nm程度とする。

0158

次に、図23(b)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜72に対して酸素プラズマ処理を行う(図27(b)参照)。酸素プラズマによるシリコン窒化膜72のエッチング量は、例えば1〜8nm程度である。

0159

次に、図23(c)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜72に供給する(図27(c)参照)。上述したように、本実施形態では、2回に分けてシリコン窒化膜38をエッチバックするため、1回分のエッチング時間は、第4実施形態の場合の半分程度とすればよい。ここでは、2回目のエッチングにおけるエッチング時間を、例えば30〜50秒とする。エッチング時間以外のエッチング条件については、図23(c)を用いて上述したシリコン窒化膜72のエッチング条件と同様とする。

0160

次に、図24(a)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜72に対して熱処理を行う(図28(a)参照)。シリコン窒化膜72のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜72のエッチング量は比較的小さくなる。一方、シリコン窒化膜72のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜72は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜72の膜厚が徐々に薄くなるように、シリコン窒化膜72が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜72の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜74,76,78を形成する際に、互いに隣接するゲート電極20間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜72をこのようにエッチバックするため、シリコン窒化膜72自体に鬆が生じることもない。

0161

こうして、シリコン窒化膜72に対しての2回目のエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜72は、ゲート電極20上の部分において、例えば5〜35nm程度エッチバックされる。2回目のエッチバック後のシリコン窒化膜72のゲート電極20上における膜厚は、例えば10〜40nm程度とする。

0162

こうして、シリコン窒化膜72に対するエッチバックが2回に分けて行われる。

0163

この後の半導体装置の製造方法は、図24(b)乃至図25を用いて上述した第4実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図28(b)乃至図29参照)。

0164

このように、シリコン窒化膜72に対するエッチバックを2回に分けて行ってもよい。

0165

[第5実施形態]
第5実施形態による半導体装置の製造方法を図30乃至図33を用いて説明する。図30乃至図33は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図29に示す第1乃至第4実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

0166

本実施形態による半導体装置の製造方法は、1層目のシリコン窒化膜72のみならず、2層目のシリコン窒化膜74に対してもNH4Fラジカルを用いてエッチバックを行うことに主な特徴がある。

0167

まず、半導体基板10に素子分離領域14を形成する工程からシリコン窒化膜74を形成する工程までは、図20(a)乃至24(b)を用いて上述した第4実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図30(a)乃至図31(b)参照)。

0168

次に、図23(b)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜74に対して酸素プラズマ処理を行う(図31(c)参照)。酸素プラズマによるシリコン窒化膜74のエッチング量は、例えば1〜8nm程度である。

0169

次に、図23(c)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜74に供給する(図32(a)参照)。

0170

次に、図24(a)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜74に対して熱処理を行う(図32(b)参照)。シリコン窒化膜74のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜74のエッチング量は比較的小さくなる。一方、シリコン窒化膜74のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜74は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜74の膜厚が徐々に薄くなるように、シリコン窒化膜74が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜74の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜76,78を形成する際に、互いに隣接するゲート電極20間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜74をこのようにエッチバックするため、シリコン窒化膜74自体に鬆が生じることもない。

0171

こうして、シリコン窒化膜74に対してのエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜74は、ゲート電極20上の部分において、例えば5〜35nm程度エッチバックされる。エッチバック後のシリコン窒化膜74のゲート電極20上における膜厚は、例えば10〜40nm程度とする。

0172

なお、シリコン窒化膜74のうちのゲート絶縁膜20上の部分の膜厚が過度に薄くなった場合には、PMOSトランジスタ70のチャネル領域71に十分な圧縮応力を加えることができなくなる。このため、シリコン窒化膜74のうちのゲート絶縁膜20上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜74のゲート絶縁膜20上における膜厚は、例えば5〜15nm以上とすることが好ましい。

0173

この後の半導体装置の製造方法は、図24(c)及び図25を用いて上述した第4実施形態による半導体装置の製造方法と同様であるため、説明を省略する(図32(c)及び図33参照)。

0174

このように、1層目のシリコン窒化膜72のみならず、2層目のシリコン窒化膜74に対してもNH4Fラジカルを用いてエッチバックを行うようにしてもよい。

0175

[第6実施形態]
第6実施形態による半導体装置の製造方法を図34乃至図38を用いて説明する。図34乃至図38は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図33に示す第1乃至第5実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

0176

本実施形態による半導体装置の製造方法は、1層目のシリコン窒化膜72及び2層目のシリコン窒化膜74のみならず、3層目のシリコン窒化膜76に対してもNH4Fラジカルを用いてエッチバックを行うことに主な特徴がある。

0177

まず、半導体基板10に素子分離領域14を形成する工程からシリコン窒化膜74を形成する工程までは、図20(a)乃至24(b)を用いて上述した第4実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図34(a)乃至図35(b)参照)。

0178

次に、シリコン窒化膜74に対して酸素プラズマ処理を行う工程からシリコン窒化膜76を形成する工程までは、図31(c)乃至図32(c)を用いて上述した第5実施形態による半導体装置の製造方法と同様である。従って、シリコン窒化膜74に対して酸素プラズマ処理を行う工程からシリコン窒化膜76を形成する工程までについては、説明を省略する(図35(c)乃至図36(c)参照)。

0179

次に、図23(b)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜76に対して酸素プラズマ処理を行う(図37(a)参照)。酸素プラズマ処理によるシリコン窒化膜76のエッチング量は、例えば1〜8nm程度である。

0180

次に、図23(c)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、エッチャントとなるNH4Fラジカルをシリコン窒化膜76に供給する(図37(b)参照)。

0181

次に、図24(a)を用いて上述した第4実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜76に対して熱処理を行うことにより、シリコン窒化膜76をエッチバックする(図37(c)参照)。シリコン窒化膜76のうちのゲート電極20間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜76のエッチング量は比較的小さくなる。一方、シリコン窒化膜76のうちのゲート電極20間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜76は比較的大きくエッチングされる。このため、ゲート電極20間に位置するソース/ドレイン拡散層32上からゲート電極20上に向かってシリコン窒化膜76の膜厚が徐々に薄くなるように、シリコン窒化膜76が残存する。このため、ゲート電極20が互いに隣接している箇所において、シリコン窒化膜76の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜78を形成する際に、互いに隣接するゲート電極20間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜76をこのようにエッチバックするため、シリコン窒化膜76自体に鬆が生じることもない。

0182

こうして、シリコン窒化膜76に対してのエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜76は、ゲート電極20上の部分において、例えば5〜35nm程度エッチバックされる。エッチバック後のシリコン窒化膜76のゲート電極20上における膜厚は、例えば10〜40nm程度となる。

0183

なお、シリコン窒化膜76のうちのゲート絶縁膜20上の部分の膜厚が過度に薄くなった場合には、PMOSトランジスタ70のチャネル領域71に十分な圧縮応力を加えることができなくなる。このため、シリコン窒化膜76のうちのゲート絶縁膜20上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜76のゲート絶縁膜20上における膜厚は、例えば5〜15nm以上とすることが好ましい。

0184

この後の半導体装置の製造方法は、図25を用いて上述した第4実施形態による半導体装置の製造方法と同様であるため、説明を省略する(図38参照)。

0185

このように、1層目のシリコン窒化膜72及び2層目のシリコン窒化膜74のみならず、3層目のシリコン窒化膜76に対してもNH4Fラジカルを用いてエッチバックを行うようにしてもよい。

0186

[変形実施形態]
上記実施形態に限らず種々の変形が可能である。

0187

例えば、上記実施形態では、シリコン窒化膜の層数を4層としているが、4層に限定されるものではない。シリコン窒化膜の層数を3層以下としてもよいし、更なる信頼性の向上を実現すべく、シリコン窒化膜の層数を5層以上としてもよい。

0188

また、第2又は第3実施形態においてシリコン窒化膜38を2回に分けてエッチバックするようにしてもよい。また、第2又は第3実施形態においてシリコン窒化膜40を2回に分けてエッチバックするようにしてもよい。また、第3実施形態においてシリコン窒化膜42を2回に分けてエッチバックするようにしてもよい。

0189

また、第5又は第6実施形態においてシリコン窒化膜72を2回に分けてエッチバックするようにしてもよい。また、第5又は第6実施形態においてシリコン窒化膜74を2回に分けてエッチバックするようにしてもよい。また、第6実施形態においてシリコン窒化膜76を2回に分けてエッチバックするようにしてもよい。

0190

また、第4乃至第6実施形態では、シリコン窒化膜72,74、76に対して酸素プラズマ処理を行う場合を例に説明したが、酸素プラズマ処理に限定されるものではない。他のプラズマを用いたプラズマ処理によっても、シリコン窒化膜72、74、76のエッチングレートを向上させることは可能である。例えば、CF4プラズマやN2Oプラズマによりプラズマ処理を行ってもよい。

0191

また、第4実施形態の変形例では、シリコン窒化膜72に対するエッチバックの後、シリコン窒化膜72にNH4Fラジカルを供給する前に、酸素プラズマ処理を行う場合を例に説明したが(図27(b)参照)、かかる酸素プラズマ処理を行わなくてもよい。シリコン窒化膜72に対する1回目のエッチバックの前に酸素プラズマ処理が既に行われているため(図26(b)参照)、シリコン窒化膜72に対して2回目の酸素プラズマ処理を敢えて行わなくても、シリコン窒化膜72に対する2回目のエッチバックを比較的速いエッチングレートで行い得る。

0192

上記実施形態に関し、更に以下の付記を開示する。

0193

(付記1)
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタを覆う第1のシリコン窒化膜を形成する工程と、
前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程と、
前記NH4Fラジカルを供給する工程の後、前記第1のシリコン窒化膜に対して熱処理を行う工程と、
前記熱処理を行う工程の後、前記第1のシリコン窒化膜上に第2のシリコン窒化膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。

0194

(付記2)
付記1記載の半導体装置の製造方法において、
前記第1のシリコン窒化膜を形成する工程の後、前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程の前に、前記第1のシリコン窒化膜に対してプラズマ処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。

0195

(付記3)
付記2記載の半導体装置の製造方法において、
前記プラズマ処理を行う工程では、酸素プラズマ処理を行う
ことを特徴とする半導体装置の製造方法。

0196

(付記4)
付記1記載の半導体装置の製造方法において、
前記第1のシリコン窒化膜に対して熱処理を行う工程の後、前記第2のシリコン窒化膜を形成する工程の前に、前記第1のシリコン窒化膜に対して紫外線キュアを行う工程を更に有する
ことを特徴とする半導体装置の製造方法。

0197

(付記5)
付記1乃至4のいずれかに記載の半導体装置の製造方法において、
前記第1のシリコン窒化膜を熱処理する工程の後、前記第2のシリコン窒化膜を形成する工程の前に、前記第1のシリコン窒化膜にNH4Fラジカルを更に供給する工程と、前記第1のシリコン窒化膜に対して更に熱処理を行う工程とを更に有する
ことを特徴とする半導体装置の製造方法。

0198

(付記6)
付記1乃至4のいずれかに記載の半導体装置の製造方法において、
前記第2のシリコン窒化膜を形成する工程の後、前記第2のシリコン窒化膜にNH4Fラジカルを供給する工程と、前記第2のシリコン窒化膜に対して熱処理を行う工程とを更に有する
ことを特徴とする半導体装置の製造方法。

0199

(付記7)
付記1乃至6のいずれかに記載の半導体装置の製造方法において、
前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程では、前記半導体基板から離間した箇所に配されたプラズマ室においてNH4Fラジカルを生成する
ことを特徴とする半導体装置の製造方法。

0200

(付記8)
付記7記載の半導体装置の製造方法において、
前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程では、NF3ガスとNH3ガスとを前記プラズマ室に導入する
ことを特徴とする半導体装置の製造方法。

0201

(付記9)
付記1乃至8のいずれかに記載の半導体装置の製造方法において、
前記第1のシリコン窒化膜に対して熱処理を行う工程では、前記第1のシリコン窒化膜を100℃以上に加熱する
ことを特徴とする半導体装置の製造方法。

0202

(付記10)
付記1乃至9のいずれかに記載の半導体装置の製造方法において、
前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程では、シャワーヘッドを介して前記第1のシリコン窒化膜にNH4Fラジカルを供給し、
前記第1のシリコン窒化膜に対して熱処理を行う工程では、加熱された前記シャワーヘッドと前記第1のシリコン窒化膜とを近接させることにより、前記第1のシリコン窒化膜に対して熱処理を行う
ことを特徴とする半導体装置の製造方法。

0203

(付記11)
付記1乃至10のいずれかに記載の半導体装置の製造方法において、
前記第1のシリコン窒化膜にNH4Fラジカルを供給する工程における前記半導体基板の温度は、室温〜100℃である
ことを特徴とする半導体装置の製造方法。

0204

10…半導体基板
14…素子分離領域
16…P型ウェル
18…ゲート絶縁膜
20…ゲート電極
22…エクステンション領域
24…シリコン窒化膜
26…シリコン窒化膜
28…サイドウォール絶縁膜
30…不純物拡散領域
32…ソース/ドレイン拡散層
34…シリサイド膜
36…NMOSトランジスタ
37…チャネル領域
38…シリコン窒化膜、引張応力膜
40…シリコン窒化膜、引張応力膜
42…シリコン窒化膜、引張応力膜
44…シリコン窒化膜、引張応力膜
45…積層膜、引張応力膜
46…ステージ
48…リフトピン
50…シャワープレート
52…シャワーヘッド
54…ヒータ
56…プラズマ室
58…N型ウェル
60…エクステンション領域
62…不純物拡散領域
64…ソース/ドレイン拡散層
66…凹部
68…シリコンゲルマニウム層
70…PMOSトランジスタ
71…チャネル領域
72…シリコン窒化膜、圧縮応力膜
74…シリコン窒化膜、圧縮応力膜
76…シリコン窒化膜、圧縮応力膜
78…シリコン窒化膜、圧縮応力膜
79…積層膜、圧縮応力膜
110…半導体基板
114…素子分離領域
116…ウェル
118…ゲート絶縁膜
120…ゲート電極
122…エクステンション領域
124…シリコン酸化膜
126…シリコン窒化膜
128…サイドウォール絶縁膜
130…不純物拡散領域
132…ソース/ドレイン拡散層
134…シリサイド膜
136…トランジスタ
138…シリコン窒化膜
140…シリコン窒化膜
142…シリコン窒化膜
144…シリコン窒化膜
145…鬆
146…応力膜

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