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技術 電流検出回路および電動パワーステアリング用制御装置

出願人 三菱電機株式会社
発明者 秋山周三喜福隆之
出願日 2010年4月7日 (9年8ヶ月経過) 出願番号 2010-088776
公開日 2011年11月4日 (8年1ヶ月経過) 公開番号 2011-223711
状態 特許登録済
技術分野 電動機の制御一般 パワーステアリング装置 パワーステアリング機構
主要キーワード スイッチングノイズ成分 スイッチノイズ グランド基準 MOSFET駆動回路 抵抗分圧型 サンプリング開始タイミング クリップ型 Nチャネル
関連する未来課題
重要な関連分野

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図面 (20)

課題

PWM駆動等のオンオフ駆動により負荷電流を供給するとともに、サンプルホールド動作により負荷に流れる電流を検出する電流検出回路において、サンプルホールド動作時に発生するスイッチングノイズの影響を受けることのない電流検出回路を提供する。

解決手段

電流検出回路を構成するサンプルホールド回路は、スイッチ部を構成するMOSFETが、電流検出される信号線上に互いに逆極性直列に配置されるとともに、キャンセル部を構成するMOSFETは、この信号線によりソース端子ドレイン端子短絡されており、スイッチ部のオン動作時にサンプルし、スイッチ部のオフ動作時にホールドするサンプルホールド回路であって、キャンセル部を構成するMOSFETは、スイッチ部のオン動作時にオフ動作し、スイッチ部のオフ動作時にオン動作するように構成する。

概要

背景

従来、モータ電流検出は、モータにシャント抵抗等の電流検出用抵抗直列接続して、この電流検出用抵抗の両端に生じる検出電圧に基づいて行っている。この検出電圧を高精度に増幅して信頼性を向上させた電流検出回路を用いた電動パワーステアリング装置として、特許文献1に記載の電動パワーステアリング装置が提案されている。特許文献1に記載の電流検出回路は、モータ電流検出用抵抗によって構成されたモータ電流検出手段と、このモータ電流検出用抵抗に並列接続されたコンデンサおよび放電用抵抗から構成されたモータ電流ホールド部と、NチャネルMOSFET(以下ではnMOSと表記)によって構成されたスイッチ手段とからなり、スイッチ手段のオン動作時にモータ電流検出用抵抗の両端電圧サンプリングし、オフ動作時にこの両端電圧をホールドし、このホールド電圧増幅回路に出力するサンプルホールド回路において、スイッチ手段を制御するスイッチ制御手段をモータの動作をPWM制御する制御手段とは別に設け、モータ電流検出用抵抗の両端電圧のサンプリング開始タイミングおよびホールドタイミングPWM信号立ち上がりおよび立ち下がりのタイミングとは別のタイミングに変更することにより、モータ電流値のサンプリングを最適のタイミングで開始でき、また、モータ電流値を最適のタイミングで読み込むことができるようにしたものである。

概要

PWM駆動等のオンオフ駆動により負荷電流を供給するとともに、サンプルホールド動作により負荷に流れる電流を検出する電流検出回路において、サンプルホールド動作時に発生するスイッチングノイズの影響を受けることのない電流検出回路を提供する。 電流検出回路を構成するサンプルホールド回路は、スイッチ部を構成するMOSFETが、電流検出される信号線上に互いに逆極性直列に配置されるとともに、キャンセル部を構成するMOSFETは、この信号線によりソース端子ドレイン端子短絡されており、スイッチ部のオン動作時にサンプルし、スイッチ部のオフ動作時にホールドするサンプルホールド回路であって、キャンセル部を構成するMOSFETは、スイッチ部のオン動作時にオフ動作し、スイッチ部のオフ動作時にオン動作するように構成する。

目的

本発明は、上記の問題を解決するためになされたもので、サンプルホールド回路において、スイッチング素子スイッチング動作時に発生するスイッチングノイズを低減し、高精度に電流検出を行うことが可能な電流検出回路およびこれを用いた電動パワーステアリング用制御装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

負荷に接続されたスイッチング素子パルス信号で駆動することで、前記負荷に電流が流れ、該電流を検出する電流検出回路であって、前記負荷に流れる電流を電圧として検出する電流検出用抵抗器と、前記電流検出用抵抗器の端子のうち、前記負荷に流れる電流に応じて電位が変化する側の端子と前記電流検出回路の出力との間の信号線上に、互いに逆極性直列に配置されたMOSFETで構成されるスイッチ部と、前記信号線によりソース端子ドレイン端子短絡されたMOSFETで構成されるキャンセル部とからなり、前記スイッチ部のオン動作時には、前記電流検出用抵抗器の両端電圧サンプルし、前記スイッチ部のオフ動作時には、前記両端電圧をホールドするサンプルホールド回路と、前記パルス信号に同期して、前記スイッチ部およびキャンセル部を構成するMOSFETを駆動するMOSFET駆動回路とを備え、前記キャンセル部を構成するMOSFETは、前記スイッチ部のオン動作時にオフ動作し、前記スイッチ部のオフ動作時にオン動作するように構成されていることを特徴とする電流検出回路。

請求項2

電流検出用抵抗器は、負荷に電流を供給する電源高電位側からスイッチング素子または負荷のいずれかに至る経路のうち、前記電源の高電位側に配置されていることを特徴とする請求項1に記載の電流検出回路。

請求項3

MOSFET駆動回路の電源は、電流検出用抵抗器の端子のうち、負荷に流れる電流に応じて電位が変化する側に接続されていることを特徴とする請求項2に記載の電流検出回路。

請求項4

スイッチ部およびキャンセル部の電流検出用抵抗器側に配置されたMOSFETを駆動するMOSFET駆動回路の電源は、前記電流検出用抵抗器の端子のうち、負荷に流れる電流に応じて電位が変化する側に接続され、前記スイッチ部およびキャンセル部の電流検出回路の出力側に配置されたMOSFETを駆動するMOSFET駆動回路の電源は、前記負荷に電源を供給する電源の高電位側に接続されていることを特徴とする請求項2に記載の電流検出回路。

請求項5

スイッチ部およびキャンセル部を構成するMOSFETとMOSFET駆動回路は、モノリシックICにより構成されていることを特徴とする請求項1から請求項4のいずれか1項に記載の電流検出回路。

請求項6

パルス信号に基づいて、MOSFET駆動回路から出力される信号の立ち上がりおよび立ち下がりを、それぞれ異なる遅延時間に設定するための遅延回路をさらに備えていることを特徴とする請求項1から請求項5のいずれか1項に記載の電流検出回路。

請求項7

負荷は、ステアリング機構操舵補助力を与えるモータであり、操舵トルク信号および車速信号から決定される目標電流と、請求項1から請求項6のいずれか1項に記載の電流検出回路によって検出された検出電流との偏差に基づき、前記目標電流が前記負荷に流れるようにスイッチング素子をパルス信号で駆動することを特徴とする電動パワーステアリング用制御装置

技術分野

0001

本発明は、電流検出回路に関し、特にサンプルホールド動作時に発生するスイッチングノイズの低減を図ることで電流検出精度の向上を図るようにした電流検出回路およびこれを用いた電動パワーステアリング用制御装置に関するものである。

背景技術

0002

従来、モータ電流検出は、モータにシャント抵抗等の電流検出用抵抗直列接続して、この電流検出用抵抗の両端に生じる検出電圧に基づいて行っている。この検出電圧を高精度に増幅して信頼性を向上させた電流検出回路を用いた電動パワーステアリング装置として、特許文献1に記載の電動パワーステアリング装置が提案されている。特許文献1に記載の電流検出回路は、モータ電流検出用抵抗によって構成されたモータ電流検出手段と、このモータ電流検出用抵抗に並列接続されたコンデンサおよび放電用抵抗から構成されたモータ電流ホールド部と、NチャネルMOSFET(以下ではnMOSと表記)によって構成されたスイッチ手段とからなり、スイッチ手段のオン動作時にモータ電流検出用抵抗の両端電圧サンプリングし、オフ動作時にこの両端電圧をホールドし、このホールド電圧増幅回路に出力するサンプルホールド回路において、スイッチ手段を制御するスイッチ制御手段をモータの動作をPWM制御する制御手段とは別に設け、モータ電流検出用抵抗の両端電圧のサンプリング開始タイミングおよびホールドタイミングPWM信号立ち上がりおよび立ち下がりのタイミングとは別のタイミングに変更することにより、モータ電流値のサンプリングを最適のタイミングで開始でき、また、モータ電流値を最適のタイミングで読み込むことができるようにしたものである。

先行技術

0003

特開2009−40248号公報

発明が解決しようとする課題

0004

特許文献1に記載の電流検出回路は、nMOS等のアナログスイッチを制御するスイッチ制御手段を、モータの動作をPWM制御する制御手段とは別に設け、モータ通電時に行う電流検出の、サンプルタイミングおよびホールドタイミングをPWM信号の立ち上がりおよび立ち下がりのタイミングとは別のタイミングに変更することで、容易な構成で高精度に電流検出を行うものである。ここで、電流検出回路内で用いられる従来のサンプルホールド回路の構成と、このサンプルホールド回路のサンプル動作開始時(a)およびホールド動作開始時(b)に流れる電流経路図8に、この図8に示したサンプルホールド回路による電流検出動作図9に示す。なお、図8にはオフ動作時、左右双方向から電流が流れないようにするため、2つのアナログスイッチQ1、Q2を用いている。従来のサンプルホールド回路においては、例えば、サンプル動作開始時、スイッチ駆動信号SHG立ち上がると、アナログスイッチQ1およびQ2のゲート電圧が立ち下がり、ゲートソース間およびゲート−ドレイン間の寄生容量(入力容量)により、図8(a)に示すように、電流i1、i2が流れ、アナログスイッチQ1およびQ2のソース電圧を低下させる。これにより、スイッチングノイズ(図9内のE部参照)が発生し、このスイッチングノイズがモータ電流検出用抵抗の両端に生じる検出電圧に重畳する。ホールド動作開始時においても同様にスイッチノイズ図9内のF部参照)が発生するため、たとえ、電流検出のサンプルタイミングおよびホールドタイミングを変更したとしても、アナログスイッチのスイッチング動作時に発生するスイッチングノイズの影響を受けてしまい、電流検出精度が劣化するという問題があった。

0005

本発明は、上記の問題を解決するためになされたもので、サンプルホールド回路において、スイッチング素子のスイッチング動作時に発生するスイッチングノイズを低減し、高精度に電流検出を行うことが可能な電流検出回路およびこれを用いた電動パワーステアリング用制御装置を提供することを目的とする。

課題を解決するための手段

0006

本発明に係る電流検出回路は、負荷に接続されたスイッチング素子をパルス信号で駆動することで、前記負荷に電流が流れ、該電流を検出する電流検出回路であって、前記負荷に流れる電流を電圧として検出する電流検出用抵抗器と、前記電流検出用抵抗器の端子のうち、前記負荷に流れる電流に応じて電位が変化する側の端子と前記電流検出回路の出力との間の信号線上に、互いに逆極性直列に配置されたMOSFETで構成されるスイッチ部と、前記信号線によりソース端子ドレイン端子短絡されたMOSFETで構成されるキャンセル部とからなり、前記スイッチ部のオン動作時には、前記電流検出用抵抗器の両端電圧をサンプルし、前記スイッチ部のオフ動作時には、前記両端電圧をホールドするサンプルホールド回路と、前記パルス信号に同期して、前記スイッチ部およびキャンセル部を構成するMOSFETを駆動するMOSFET駆動回路とを備え、前記キャンセル部を構成するMOSFETは、前記スイッチ部のオン動作時にオフ動作し、前記スイッチ部のオフ動作時にオン動作するように構成されたものである。

発明の効果

0007

本発明によれば、負荷に流れる電流に応じて電位が変化する側の端子と電流検出回路の出力との間の信号線上に、互いに逆極性で直列に配置されたMOSFETで構成されるスイッチ部と、この信号線上によりソース端子とドレイン端子が短絡されたMOSFETで構成されるキャンセル部とからなり、スイッチ部のスイッチング動作により、負荷に電流が流れるときの検出電圧をサンプルし、この検出電圧をホールドするサンプルホールド回路を備えた電流検出回路であって、キャンセル部を構成するMOSFETは、スイッチ部のオン動作時にオフ動作し、スイッチ部のオフ動作時にオン動作するように構成されたことにより、スイッチ部およびキャンセル部を構成するMOSFETのスイッチング動作時に、ともにスイッチングノイズが発生するが、両者は互いに逆相の関係であることから、両者のスイッチングノイズが互いにキャンセルされ、スイッチングノイズの影響を受けることなく、負荷に流れる電流を検出することができ、高精度に電流検出を行うことが可能な電流検出回路およびこれを用いた電動パワーステアリング用制御装置を提供することができる。

図面の簡単な説明

0008

本発明の実施の形態1に係る電流検出回路100を備えた電流制御回路の構成を示す回路ブロック図である。
図1内のサンプルホールド回路6aの構成を示す回路図である。
図2のサンプルホールド回路6aの別の構成を示す回路図である。
図2のサンプルホールド回路6aのさらに別の構成を示す回路図である。
図1内の各端子電圧の動作を示す波形図である。
図2のサンプルホールド回路6aにおいて、サンプル動作開始時(a)およびホールド動作開始時(b)に流れる電流経路を示した図である。
本発明の実施の形態1による電流検出動作を示す波形図である。
従来のサンプルホールド回路6bの構成と、このサンプルホールド回路6bのサンプル動作開始時(a)およびホールド動作開始時(b)に流れる電流経路を示した図である。
従来のサンプルホールド回路6bによる電流検出動作を示す波形図である。
図2に示したサンプルホールド回路6aの別の構成例であるサンプルホールド回路6cの構成を示す回路図である。
図2に示したサンプルホールド回路6aを同一半導体チップ上にモノリシック集積化した構成を示す模式図である。
本発明の実施の形態2に係る電流検出回路200を備えた電流制御回路の構成を示す回路ブロック図である。
図12内のサンプルホールド回路6dの構成を示す回路図である。
本発明の実施の形態2による電流検出動作を示す波形図である。
図12に示したサンプルホールド回路6dの別の構成例であるサンプルホールド回路6eの構成を示す回路図である。
図12に示したサンプルホールド回路6dを同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。
本発明の実施の形態3に係る電流検出回路を構成するサンプルホールド回路6fの構成を示す回路図である。
本発明の実施の形態3による電流検出動作を示す波形図である。
図17に示したサンプルホールド回路6fを同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。
本発明の実施の形態4に係る電流検出回路を構成するサンプルホールド回路6gの構成を示す回路図である。
本発明の実施の形態4による電流検出動作を示す波形図である。
図20に示したサンプルホールド回路6gを同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。

実施例

0009

実施の形態1.
図1は、本発明の実施の形態1に係る電流検出回路100を備えた電流制御回路の構成を示す回路ブロック図、図2は、図1内のサンプルホールド回路6aの構成を示す回路図、図5は、図1内の各端子電圧(PW、DR、DL、DR1、DR2、DC、SHG)およびブリッジ回路3内のFET3a〜FET3dのゲートソース間電圧の動作を示す波形図、図6は、図2に示すサンプルホールド回路6aにおいて、スイッチ駆動信号SHGの立ち上がり時、すなわち、サンプル動作開始時(a)および、スイッチ駆動信号SHGの立ち下がり時、すなわち、ホールド動作開始時(b)に発生する電流経路を示した図である。

0010

図1において、電流制御回路は、スイッチング素子であるFET3a〜FET3dからなるブリッジ回路3、このブリッジ回路3に接続されたモータ4、所望の電流が流れるように決定されたデューティー比をもつPWM信号PWとモータ4の回転方向を指示する右方向(正転指示信号DRおよび左方向(逆転)指示信号DLを出力する制御手段1、これらPWM信号PW、各指示信号DRおよびDLに基づき、モータ4をPWM駆動するための各駆動信号(FET3a〜FET3dのゲートソース間電圧)を出力するPWM駆動回路2、モータ4に流れる電流を検出する電流検出回路100、モータ4に電流を供給するバッテリ9により構成されている。

0011

電流検出回路100は、PWM信号PWを遅延してPWM遅延信号を生成する遅延回路50、このPWM遅延信号、各指示信号DRおよびDLに基づき、サンプルホールド回路6a内のMOSFETを駆動するスイッチ駆動信号SHGを生成するゲート回路51、ブリッジ回路3とモータ電流を供給するバッテリ9(電圧VM、例えば、12V)の高電位側(ハイサイド側)との間に挿入されたシャント抵抗器Rs、モータ通電時に、このシャント抵抗Rsの両端電圧V1をサンプリングし、ホールド電圧V2としてホールドするサンプルホールド回路6a、このホールド電圧V2を増幅する増幅回路8aにより構成されている。制御手段1は、増幅回路8aから出力される増幅後の検出電圧(接続点OPの端子電圧であり、V_OPと表記する。なお、本発明に係る電流制御回路内の接続点(例えば、SH等)をxとした場合、以下では接続点xの端子電圧をV_xと表記する)をディジタル化して検出するA/D変換器等が内蔵されたマイコンからなり、モータ4に流れる電流の検出処理等を行う。なお、本実施の形態においては、増幅回路8aにより、ホールド電圧V2を増幅した後の増幅後の検出電圧V_OPを制御手段1に入力する場合について示したが、この場合に限らず、ホールド電圧V2のダイナミックレンジが、A/D変換器のダイナミックレンジと同程度である場合、この増幅回路8aは不要であり、ホールド電圧V2を制御手段1に直接入力するようにしてもよい。また、ゲート回路51等のディジタル回路電源電圧をVc(例えば、5V)とする。以下では、図1に示した電流制御回路の構成要素の詳細を説明する。

0012

PWM駆動回路2は、PWM信号PWに基づいて、ブリッジ回路3内のFET3a〜FET3dをPWM駆動する。PWM駆動回路2は、例えば図5動作波形例のように、右方向指示信号DRおよび左方向指示信号DLによって指示されるモータ4の回転方向に対応したFET、すなわち、FET3a、FET3dおよびFET3b、FET3cをPWM信号PWに同期して駆動する。

0013

遅延回路50は、PWM信号PWにより動作するPチャネルのMOSFET(以下ではpMOSと表記)およびnMOSと、各MOSの出力端子となるドレインに接続された抵抗器R6およびR7と、電源およびグランド間に挿入された抵抗器R8およびR9と、各抵抗器R6およびR7とグランドとの間に挿入されたコンデンサC4と、PWM遅延信号を出力するコンパレータ52とを有する。このpMOSおよびnMOSのオンオフにより充放電されるコンデンサC4は、抵抗器R6およびR7とともに積分回路を構成しており、各積分回路の積分電圧は、DR1およびDR2である。さらに、このpMOSおよびnMOSは、PWM信号PWに応答して相補的オン駆動され、pMOSおよび抵抗器R6からなる充電経路と、nMOSおよび抵抗器R7からなる放電経路とが分離されているので、積分電圧DR1およびDR2、そして、これらの積分電圧の合成電圧である積分電圧DCは、例えば図5の動作波形例に示すようになり、抵抗器R6およびコンデンサC4により決まる、充電時(積分電圧DCの立ち上がり)の時定数τ1と抵抗器R7およびコンデンサC4により決まる、放電時(積分電圧DCの立ち下がり)の時定数τ2とを個別に設定することができる。それゆえ、スイッチ駆動信号SHGの立ち上がりおよび立ち下がりを、それぞれ異なる遅延時間に設定することが可能となる。コンパレータ52は、コンデンサC4の一端から得られる積分電圧DCと各抵抗器R8およびR9の接続点から得られる分圧電圧Vth1との比較に基づいてPWM遅延信号を出力する。

0014

ゲート回路51は、右方向指示信号DRおよび左方向指示信号DLの論理積をとるNAND回路53と、このNAND回路53の出力信号とPWM遅延信号との論理積をとってスイッチ駆動信号SHGとして出力するNAND回路54を有する。このゲート回路51は、例えば図5の動作波形例に示すように、制御手段1が正常であって、各指示信号DRまたはDLの一方を出力している場合には、NAND回路53の出力をHレベルとしてNAND回路54を有効にし、PWM遅延信号に同期したスイッチ駆動信号SHGを出力する。一方、制御手段1が異常であって各指示信号DRおよびDLがともにHレベルの場合には、NAND回路53の出力をLレベルとしてNAND回路54を無効にし、スイッチ駆動信号SHGをHレベルに固定する。これにより、後述するサンプルホールド回路6a内のスイッチ部を構成するアナログスイッチは、オン状態を継続し、サンプルホールド回路6aは常時サンプル状態となり、PWM駆動回路2の故障などにより異常電流の検出を可能にする。また、各指示信号DRおよびDLがともにLレベルの場合には、以下に述べる異常電流検出を行うため、PWM遅延信号に同期したスイッチ駆動信号SHGを出力するようにしている。各指示信号DRおよびDLがともにLレベルの場合、PWM駆動回路2の出力はL出力であり、図5に示すように、ブリッジ回路3内のFETはオン駆動しないようにしているが、例えば、ブリッジ回路3内のFETの異常等により、モータ4に異常電流が流れることがあり、PWM遅延信号に同期したスイッチ駆動信号SHGを出力することで、この異常電流を検出することが可能となる。

0015

サンプルホールド回路6aは、図2に示すように、ゲート回路51から出力されるスイッチ駆動信号SHGに基づいてスイッチング動作する4つのアナログスイッチQ1〜Q4と、スイッチ駆動信号SHG等の入力信号反転信号を出力する反転回路(NOT回路)7a〜7cと、アナログスイッチQ1〜Q4を介してシャント抵抗器Rsの両端間に並列接続された抵抗器R1と、この抵抗器R1の両端間に並列接続されたコンデンサC1により構成されている。

0016

アナログスイッチQ1〜Q4は、例えば、pMOSであり、スイッチ部に相当するアナログスイッチQ1およびQ2は、互いに逆極性となるように、アナログスイッチQ1のドレイン端子がアナログスイッチQ2のドレイン端子に直列に接続されている。アナログスイッチQ1のソース端子は、シャント抵抗器Rsの端子のうち、モータ4に流れる電位に応じて電位が変化する側の端子とブリッジ回路3との接続点SHに接続され、アナログスイッチQ2のソース端子は、電流検出回路100の出力であって、増幅回路8a内の差動増幅器非反転入力端子(+)との接続点INPを介して、制御手段1に接続されている。したがって、スイッチ部を構成するアナログスイッチQ1およびQ2は、シャント抵抗器Rsの端子のうち、モータ4に流れる電位に応じて電位が変化する側の端子と電流検出回路100の出力との間の信号線上に、互いに逆極性で直列に配置されている。キャンセル部に相当するアナログスイッチQ3およびQ4は、この信号線により各アナログスイッチのソース端子とドレイン端子が短絡されている。なお、図2には、アナログスイッチQ3およびQ4、それぞれのソース端子およびドレイン端子の接続先として、アナログQ1およびQ2、それぞれのソース端子の場合について示したが、この場合に限らず、アナログスイッチQ1およびQ2、それぞれのドレイン端子に接続してもよい。また、NOT回路7a〜7cは、スイッチ駆動信号SHGに基づいて、MOSFETであるアナログスイッチQ1〜Q4を駆動する駆動回路であり、MOSFET駆動回路に相当する。

0017

また、アナログスイッチQ1およびQ2のゲート端子とスイッチ駆動信号SHGとの間には、NOT回路7aが接続されており、アナログスイッチQ1およびQ2はpMOSであることから、そのゲート電圧が、Lレベル(スイッチ駆動信号SHG:Hレベル)のときオン動作し、Hレベル(スイッチ駆動信号SHG:Lレベル)のときオフ動作する。そして、アナログスイッチQ1およびQ2のオン動作により、ブリッジ回路3内のFETがオン期間中のシャント抵抗器Rsの両端電圧V1をコンデンサC1にサンプルし、FETがオフ時においては、アナログスイッチQ1およびQ2のオフ動作により、コンデンサC1の両端間の電圧をホールド電圧V2として出力する。なお、シャント抵抗器Rsがブリッジ回路とモータに電流を供給する電源の高電位側との間に挿入されており、シャント抵抗器Rsによる電圧降下は、モータ4による電圧降下に比べて小さいことから、アナログスイッチQ1およびQ2のソース電圧(V_SH、V_INP)は、ほぼバッテリ電圧に等しい。また、スイッチ駆動信号SHGがLレベル時のアナログスイッチQ1およびQ2のゲート電圧は、ディジタル回路の電源電圧Vcであり、このVcとアナログスイッチQ1およびQ2のソース電圧(V_SH、V_INP)が等しい場合、アナログスイッチQ1およびQ2はオフ動作させることができるが、確実にオフ動作させるためには、NOT回路7aの電源として昇圧電源を用いるのが望ましい。

0018

また、アナログスイッチQ3およびQ4のゲート端子とスイッチ駆動信号SHGとの間には、2つのNOT回路7b、7cが直列接続されていることにより、アナログスイッチQ1およびQ2がオン動作時にオフ動作し、アナログスイッチQ1およびQ2がオフ動作時にオン動作する。ここで、アナログスイッチQ3およびQ4のゲート端子とスイッチ駆動信号SHGとの間には、2つのNOT回路7b、7cが直列接続されているが、これは2つのNOT回路を使って、1つのバッファ回路を構成したもので、アナログスイッチQ3およびQ4を確実にオフ動作させるために、スイッチ駆動信号SHG等のディジタル回路電源(電圧Vc)とは別電源としたものである。それゆえ、図2に示すサンプルホールド回路6bは、例えば、図3に示すように、2つのNOT回路7b、7cの代わりにバッファ回路10を使って構成してもよい。また、スイッチ駆動信号SHGを直接アナログスイッチQ3およびQ4のゲート端子に接続し、このアナログスイッチQ3およびQ4を確実にオフ動作させることが可能な場合であれば、図2に示した、2つのNOT回路7b、7cは不要である。アナログスイッチQ3およびQ4に関しても、スイッチ駆動信号SHGがHレベル時、そのゲート電圧は、ディジタル回路の電源電圧Vcであり、このVcとアナログスイッチQ3およびQ4のソース電圧(V_SH、V_INP)が等しい場合、アナログスイッチQ3およびQ4はオフ動作させることができるが、確実にオフ動作させるためには、例えば、図4に示すように、NOT回路7b、7cの電源として昇圧電源11を用いるのが望ましい。

0019

増幅回路8aは、差動増幅器、入力抵抗R2、帰還抵抗R3からなり、サンプルホールド回路6aより出力されたホールド電圧V2を増幅する。差動増幅器を介して増幅された電圧は検出電圧V_OPとして制御手段1に出力される。

0020

制御手段1は、増幅回路8aから入力される検出電圧V_OPから、モータ電流の検出電流値を算出し、所望のトルクを発生させるのに必要な電流量目標電流値)とこの検出電流値が一致するように、PID制御など公知の制御技術によりPWM信号PWを出力し、モータ電流のフィードバック制御を行う。

0021

次に、図5および図7の波形図を参照しながら、図1に示した電流制御回路の動作について説明する。図7は、ブリッジ回路3内のFETがオンオフ駆動したときの、SH端子、INP端子およびOP端子の電圧信号(V_SH,V_INP,V_OP)を示す波形図である。ここでは、代表的に、右方向回転駆動用のFET3aおよびFET3d(図1参照)に注目し、FET3aおよびFET3dのゲートソース間電圧(FET駆動信号VGS)を切り換えた場合の検出電圧V_OPの検出動作を示している。図7において、区間Xn、Xn+1、Xn+2は、FET3aおよびFET3dがオン状態の区間、区間Yn−1、Yn、Yn+1は、FET3aおよびFET3dがオフ状態の区間をそれぞれ示している。また図7内のtd1〜td4は、遅延時間を示しており、td1、td2は、それぞれPWM信号PWのパルスエッジに対するスイッチ駆動信号SHGの立ち上がり遅延時間、立ち下がり遅延時間、td3、td4は、それぞれPWM信号PWのパルスエッジに対するFET駆動信号VGSの立ち上がり遅延時間、立下り遅延時間である。

0022

制御手段1から出力される各指示信号DRおよびDLの方向指示に応じて、PWM駆動回路2ではFET駆動信号VGSを出力し、ブリッジ回路3内のFET3a〜FET3dのうちの各一対のFET(FET3aおよびFET3d、または、FET3bおよびFET3c)をPWM信号PWに同期してオンオフ駆動する。このPWM駆動により、モータ4に電流が流れるとともに、シャント抵抗器Rsにも電流が流れ、このときのシャント抵抗器Rsの両端電圧V1がサンプルホールド回路6aに入力される。シャント抵抗器Rs(抵抗値rs)の通過電流をiとすると、M1端子の端子電圧V_M1は、モータ4に供給されるバッテリ9の電源電圧(バッテリ電圧VM)に等しいことから、シャント抵抗器Rsの両端電圧V1は、下記の式(1)のように表される。

0023

ここで、V_SHは、シャント抵抗器Rsの一端とブリッジ回路3の接続点SHでの端子電圧であり、このV_SHおよびV_M1(=バッテリ電圧VM)がサンプルホールド回路6aに入力される。なお、M1端子と同様、M2端子の端子電圧V_M2もバッテリ電圧VMに等しい。

0024

ブリッジ回路3内のFET3a〜FET3dのうち、各一対のFETがオン状態の区間(例えば、図7において区間Xn)中のシャント抵抗器Rsの両端電圧V1をサンプルすることで、モータ4に流れる電流を計測することができるが、FET駆動信号VGSがしきい値Vth2を上回った瞬間にスイッチングノイズ(図7内のC部参照)が発生するので、このスイッチングノイズの影響を除去するために、前述の、抵抗器R6およびコンデンサC4からなる積分回路の時定数τ1を大きく設定する。これにより、図7のように、スイッチ駆動信号SHGの立ち上がり遅延時間td1は、FET駆動信号VGSの立ち上がり遅延時間td3よりも長くなり、スイッチングノイズ(C部)が収束した後に、シャント抵抗器Rsの両端電圧V1をサンプルすることが可能となり、スイッチングノイズの影響を除去することができる。

0025

そして、スイッチングノイズ(C部)が収束した後のタイミングで、スイッチ駆動信号SHGにより、サンプルホールド回路6a内のアナログスイッチQ1およびQ2をオン動作させて、シャント抵抗器Rsの両端電圧V1をサンプルする。ここで、前述したように、従来のサンプルホールド回路(図8参照)の場合、アナログスイッチのスイッチング動作時にスイッチングノイズが発生するが、図2に示すサンプルホールド回路6aにおいては、アナログスイッチQ3およびQ4のスイッチング動作により、このスイッチングノイズがキャンセルされることにより、スイッチングノイズを除去することが可能である。以下では、図6、および図7図9を参照しながら、アナログスイッチQ3およびQ4のスイッチング動作により、スイッチ駆動信号SHGの、立ち上がり時(アナログスイッチQ1およびQ2がオフ動作からオン動作に変化するとき)と立ち下がり時(アナログスイッチQ1およびQ2がオン動作からオフ動作に変化するとき)に発生するスイッチングノイズがともにキャンセルされる原理について説明する。

0026

図8は、サンプル動作開始時(a)およびホールド動作開始時(b)に発生する電流経路を示した、従来のサンプルホールド回路6bの構成を示す回路図、図9は、図8のサンプルホールド回路6bのサンプルホールド動作を示す波形図である。図9において、PWM信号PW、FET3a、FET3dのFET駆動信号VGSおよびスイッチ駆動信号SHGの動作波形は、図7と同じである。

0027

本実施の形態1に係るサンプルホールド回路6aと従来のサンプルホールド回路6bとの差異は、NOT回路7b、7c、およびアナログスイッチQ3、Q4が有るか無いかである。続いて、図6図8を対比させながら、サンプルホールド回路6a(図6)および従来のサンプルホールド回路6b(図8)において、サンプル動作開始時(スイッチ駆動信号SHGの立ち上がり時)とホールド動作時(スイッチ駆動信号SHGの立ち下がり時)に発生する電流経路を順に説明する。

0028

サンプル動作開始時、スイッチ駆動信号SHGが立ち上がると、アナログスイッチQ1のゲート電圧(以下ではV_Q1Gと表記)およびアナログスイッチQ2のゲート電圧(以下ではV_Q2Gと表記)は立ち下がり、ゲート−ソース間およびゲート−ドレイン間の入力容量により、図6(a)および図8(a)に示すように、電流i1、i2が流れ、アナログスイッチQ1のソース電圧(V_SH)、Q2のソース電圧(V_INP)および各アナログスイッチのドレイン電圧を低下させる。これにより、スイッチングノイズ(図9内のE部参照)が発生し、図9に示すように、このスイッチングノイズが制御手段1に入力される検出電圧V_OPに重畳するため、図8(a)に示す従来のサンプルホールド回路6bにおいては、電流検出精度が劣化するという問題があった。これに対し、図6(a)に示すサンプルホールド回路6aにおいては、スイッチ駆動信号SHGの立ち上がりに対応して、アナログスイッチQ3のゲート電圧(以下ではV_Q3Gと表記)およびアナログスイッチQ4のゲート電圧(以下ではV_Q4Gと表記)は立ち上がり、電流i1、i2とは逆相の電流i3、i4が流れ、キャンセル部を構成するアナログスイッチQ3およびQ4のスイッチング動作時に発生した電流(i3、i4)で、スイッチ部を構成するアナログスイッチQ1およびQ2のスイッチング動作時に発生した電流(i1、i2)をキャンセルすることができ、V_SH、V_INPおよび各アナログスイッチのドレイン電圧の低下を抑制することができる(図7参照)。すなわち、アナログスイッチQ3およびQ4のオン動作からオフ動作へのスイッチング動作により、アナログスイッチQ1およびQ2のサンプル動作開始時に発生するスイッチングノイズがキャンセルされる。なお、スイッチ駆動信号SHGが立ち上がった後のサンプル動作時(アナログスイッチQ1およびQ2のオン動作時)においては、アナログスイッチQ3およびQ4はオフ動作するが、アナログスイッチQ3およびQ4はともに、それぞれのソース端子とドレイン端子が直接接続されていることから、ドレイン電流が流れることはなく、アナログスイッチQ3およびQ4のオフ動作がサンプル動作に影響を及ぼすことはない。

0029

次に、ホールド動作開始時、スイッチ駆動信号SHGが立ち下がると、V_Q1GおよびV_Q2Gは立ち上がり、ゲート−ソース間およびゲート−ドレイン間の入力容量により、図6(b)および図8(b)に示すように、サンプル動作開始時とは逆向きに電流i1、i2が流れ、V_SH、V_INPおよび各アナログスイッチのドレイン電圧を上昇させる。これにより、スイッチ駆動信号SHGの立ち上がり時とは逆向きのスイッチングノイズ(図9内のF部参照)が発生し、スイッチ駆動信号SHGの立ち上がり時と同様、従来のサンプルホールド回路6aにおいては、電流検出精度が劣化するという問題があった。これに対し、図6(b)に示すサンプルホールド回路6aにおいては、スイッチ駆動信号SHGの立ち下がりに対応して、Q3GおよびQ4Gは立ち下がり、電流i1、i2とは逆相の電流i3、i4が流れ、キャンセル部を構成するアナログスイッチQ3およびQ4のスイッチング動作時に発生した電流(i3、i4)で、スイッチ部を構成するアナログスイッチQ1およびQ2のスイッチング動作時に発生した電流(i1、i2)をキャンセルすることができ、V_SH、V_INPおよび各アナログスイッチのドレイン電圧の上昇を抑制することができる(図7参照)。すなわち、アナログスイッチQ3およびQ4のオフ動作からオン動作へのスイッチング動作により、アナログスイッチQ1およびQ2のホールド動作開始時に発生するスイッチングノイズがキャンセルされる。なお、スイッチ駆動信号SHGが立ち下がった後のホールド動作時(アナログスイッチQ1およびQ2のオフ動作時)においては、アナログスイッチQ3およびQ4はオン動作するが、アナログスイッチQ3およびQ4はともに、それぞれのソース端子とドレイン端子が直接接続されていることから、ドレイン電流が流れることはなく、アナログスイッチQ3およびQ4のオン動作がホールド動作に影響を及ぼすことはない。

0030

以上のことから、サンプルホールド回路6aに設けたアナログスイッチQ3およびQ4のスイッチング動作により、アナログスイッチQ1およびQ2のスイッチング動作時、すなわち、サンプル動作開始時およびホールド動作開始時、に発生するスイッチングノイズをともに除去することが可能となる。

0031

続いて、サンプルホールド回路6aに入力されたシャント抵抗器Rsの両端電圧V1は、コンデンサC1に充電され、スイッチ駆動信号SHGが立ち下がった後のホールド動作時、コンデンサC1の両端間の電圧がホールド電圧V2として出力される。ここで、ホールド電圧V2は、下記の式(2)のように表される。

0032

なお、サンプル動作時は、シャント抵抗器Rsの両端電圧V1がそのままホールド電圧V2として出力されることから、このときのホールド電圧V2は、シャント抵抗器Rsの両端電圧V1に等しく、式(1)、式(2)から、V_SH=V_INPである。

0033

サンプル動作時にオン状態であったブリッジ回路3内のFETが、オフ状態の区間(例えば、図7において区間Yn)中に、コンデンサC1にサンプルした電荷が放出されることで、ホールド電圧V2として出力されるが、前述したように、スイッチングノイズ(C部)が収束した後にサンプルするように、サンプルタイミングを遅らせたため、ブリッジ回路3内のFETのオン状態の区間とサンプル動作の区間がずれてしまい、ブリッジ回路3内のFETのオフ状態の区間とサンプル動作の区間の一部が重なり、ブリッジ回路3内のFETがオン状態からオフ状態に変化するタイミング、すなわち、FET駆動信号VGSがしきい値Vth2を下回った瞬間にスイッチングノイズ(図7内のD部参照)が発生するので、このスイッチングノイズの影響を除去するために、ホールドタイミングを変更する。具体的には、このFET駆動信号VGSがしきい値Vth2を下回る前に、サンプル動作を終了し、ホールド動作を開始することで、スイッチングノイズ(D部)のサンプリングを回避し、不用な電荷の放出を防止することが可能となることから、前述の、抵抗器R7およびコンデンサC4からなる積分回路の時定数τ2を小さく設定する。これにより、図7のように、スイッチ駆動信号SHGの立ち下がり遅延時間td2は、FET駆動信号VGSの立ち下がり遅延時間td4よりも短くなり、スイッチングノイズ(D部)が発生する前に、シャント抵抗器Rsの両端電圧V1のサンプル動作を終了させることが可能となり、スイッチングノイズ(D部)のサンプリングを回避して不用な電荷の放出を防止することができる。

0034

サンプルホールド回路6aより出力されたホールド電圧V2は、増幅回路8aに入力される。増幅回路8aは、バッテリ電圧VMを基準としてホールド電圧V2を増幅し、検出電圧V_OPを発生させる。ここで、検出電圧V_OPを生成するためのゲインは、抵抗器R2およびR3に基づき決定され、検出電圧V_OPは、式(3)のように表される。

0035

0036

増幅回路8aから出力される検出電圧V_OPは、制御手段1に入力され、グランド基準の検出電圧に変換された後、マイコンに内蔵されたA/D変換器を介してモータに流れる電流値が検出される。なお、本実施の形態においては、制御手段1により、増幅回路8aから出力された電源基準の検出電圧V_OPをグランド基準の検出電圧に変換する場合について示したが、この場合に限らず、増幅後の検出電圧V_OPをグランド基準の検出電圧に変換するレベル変換回路を増幅回路8aに設け、このレベル変換により、増幅後の検出電圧V_OPをグランド基準の検出電圧に変換するようにしてもよい。

0037

以上のように、本実施の形態1に係る電流検出回路は、シャント抵抗器とブリッジ回路の接続点SHと電流検出回路の出力との間の信号線上にスイッチ部を構成するアナログスイッチQ1およびQ2(ともにpMOS)が逆極性で直列に配置されるとともに、キャンセル部を構成するアナログスイッチQ3およびQ4(ともにpMOS)は、この信号線によりソース端子とドレイン端子が短絡されており、スイッチ部のオン動作によりシャント抵抗器Rsの両端電圧をサンプルし、オフ動作によりこの両端電圧をホールド電圧としてホールドするサンプルホールド回路を備えた電流検出回路であって、キャンセル部を構成するアナログスイッチQ3およびQ4は、スイッチ部のオン動作時にオフ動作し、スイッチ部のオフ動作時にオン動作するように構成されているので、スイッチ部を構成するアナログスイッチQ1およびQ2のスイッチング動作時、キャンセル部を構成するアナログスイッチQ3およびQ4もスイッチング動作し、各アナログスイッチのゲート−ソース間およびゲート−ドレイン間の入力容量により電流が流れ、スイッチ部を構成するアナログスイッチQ1およびQ2のゲート−ソース間およびゲート−ドレイン間の入力容量により流れる電流が、スイッチングノイズ発生の要因となっていたが、スイッチ部を構成するアナログスイッチQ1およびQ2のスイッチング動作時に発生した電流と、キャンセル部を構成するアナログスイッチQ3およびQ4のスイッチング動作時に発生した電流とは、互いに逆相の関係にあることから、互いに打ち消すように作用し、スイッチングノイズを除去することが可能となる。したがって、スイッチングノイズの影響を受けることなく、モータに流れる電流を検出することができ、高精度に電流検出を行うことが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。

0038

なお、本実施の形態1に係る電流検出回路においては、サンプルホールド回路内のキャンセル部を構成するMOSFET(アナログスイッチQ3およびQ4)がスイッチ部を構成するMOSFET(アナログスイッチQ1およびQ2)と同数である場合について示したが、この場合に限らず、キャンセル部を構成するMOSFETがアナログスイッチQ3のみの場合であっても、スイッチ部のスイッチング動作時に発生するスイッチングノイズを低減することが可能である。

0039

また、本実施の形態1に係る電流検出回路においては、サンプルホールド回路6aを構成するスイッチング素子(アナログスイッチQ1〜Q4)がpMOSの場合について示したが、この場合に限らず、NOT回路をさらに追加することで、nMOSで構成することも可能である。以下では、図10を参照しながら、サンプルホールド回路6aの別の構成例として、nMOSを用いて構成したサンプルホールド回路6cについて説明する。図10は、スイッチング素子としてnMOSを用いた場合のサンプルホールド回路6cの構成を示す回路図である。

0040

図10において、サンプルホールド回路6cは、ゲート回路51から出力されるスイッチ駆動信号SHGに基づいてスイッチング動作する4つのアナログスイッチQ5〜Q8と、アナログスイッチQ5およびQ6の前段に接続された2つのNOT回路7a、7cと、アナログスイッチQ7およびQ8の前段に接続されたNOT回路7bと、アナログスイッチQ5〜Q8を介してシャント抵抗器Rsの両端間に並列接続された抵抗器R1と、この抵抗器R1の両端間に並列接続されたコンデンサC1により構成されている。アナログスイッチQ5〜Q8は、nMOSであり、アナログスイッチQ5およびQ6は、互いに逆極性となるように、アナログスイッチQ5のドレイン端子は、アナログスイッチQ6のドレイン端子に直列に接続され、アナログスイッチQ7およびQ8はともに、それぞれのソース端子とドレイン端子が短絡した状態で接続され、さらに、アナログスイッチQ7のソース端子およびドレイン端子は、アナログスイッチQ5のソース端子と、アナログスイッチQ8のソース端子およびドレイン端子は、アナログスイッチQ6のソース端子と接続されている。また、NOT回路7a〜7cの電源端子は、昇圧電源電圧Vpが印加される昇圧電源端子11に接続されている。

0041

ゲート回路51から出力されたスイッチ駆動信号SHGは、直列接続された2つのNOT回路7a、7cを介して、スイッチ部に相当するアナログスイッチQ5およびQ6のゲート端子に入力されることから、このスイッチ駆動信号SHGとアナログスイッチQ5およびQ6の論理出力は同じである。また、nMOSであるアナログスイッチQ5およびQ6は、pMOSとは逆の動作をすることから、アナログスイッチQ5およびQ6のゲート電圧が、Hレベル(スイッチ駆動信号SHG:Hレベル)のときオン動作し、Lレベル(スイッチ駆動信号SHG:Lレベル)のときオフ動作する。したがって、アナログスイッチQ5およびQ6のスイッチング動作は、図2に示したサンプルホールド回路6aのスイッチ部に相当するアナログスイッチQ1およびQ2のスイッチング動作と同様である。なお、nMOSであるアナログスイッチQ5およびQ6をオン動作させるためには、これらのゲート電圧がそのソース電圧(V_SHおよびV_INP)より高い電圧である必要があり、このことから、NOT回路7aおよび7cの電源として昇圧電源を用いている。

0042

スイッチ駆動信号SHGは、NOT回路7bを介して、アナログスイッチQ7およびQ8のゲート端子に入力されることから、このスイッチ駆動信号SHGとアナログスイッチQ7およびQ8の論理出力が互いに逆の関係になることと、前述の、スイッチ駆動信号SHGとアナログスイッチQ5およびQ6の論理出力が同じであることにより、アナログスイッチQ7およびQ8は、アナログスイッチQ5およびQ6がオフ動作時にオン動作し、アナログスイッチQ5およびQ6がオン動作時にオフ動作する。したがって、アナログスイッチQ7およびQ8のスイッチング動作は、図2に示したサンプルホールド回路6aのアナログスイッチQ3およびQ4のスイッチング動作と同様である。なお、nMOSであるアナログスイッチQ7およびQ8をオン動作させるためには、これらのゲート電圧がそのソース電圧(V_SHおよびV_INP)より高い電圧である必要があり、このことから、NOT回路7bの電源として昇圧電源を用いている。

0043

以上のことから、MOSFETとして、pMOSを用いて構成されたサンプルホールド回路6aの別の構成として、NOT回路をさらに追加することで、MOSFETとして、pMOSの代わりに、nMOSを用いてサンプルホールド回路を構成することも可能である。

0044

また、本実施の形態1に係る電流検出回路は、この電流検出回路を構成するシャント抵抗器が、モータ電流を供給する電源の高電位側とブリッジ回路との間に挿入されたハイサイド方式の電流検出回路であるので、シャント抵抗器とブリッジ回路との接続点SHの端子電圧(V_SH)は、モータ電流を供給する電源電圧とほぼ等しく、この電圧を常に検出しており、地絡が発生した場合、V_SHがグランドレベルまで低下することから、モータ4への給電線地絡検出も可能であり、フェールセーフ性に優れたシステム構築できる。

0045

さらに、図2に示したサンプルホールド回路6aは、例えば、図11に示すように、アナログスイッチQ1〜Q4およびNOT回路7a〜7cを同一の半導体チップ13a上にモノリシックに集積化し、モノリシックICを構成することが可能である。また、このモノリシックICは、半導体チップ13a上にボンディングパッド14a〜14cを備えている。図11に示すモノリシックICによれば、同一の半導体チップ上に各アナログスイッチを構成できることから、各アナログスイッチの温度ばらつきを低減することができ、各アナログスイッチ単体の特性ばらつきが小さくなることから、これにより発生するスイッチングノイズも同程度となり、スイッチングノイズのキャンセル効果がさらに向上する。その上、同一IC内に各アナログスイッチを構成できるので、各アナログスイッチを近接配置し、配線を短くすることが可能となることから、配線インピーダンスを小さくでき、アナログスイッチを個別に配線する場合に比べて、アナログスイッチ間の特性ばらつきも抑えることができる。図11には、図2に示したサンプルホールド回路6aを構成するアナログスイッチQ1〜Q4およびNOT回路7a〜7cを同一の半導体チップ13a上にモノリシックに集積化し、モノリシックICを構成した場合について示したが、この場合に限らず、図10に示したサンプルホールド回路6cを構成するアナログスイッチQ5〜Q8、NOT回路7a〜7cを同一の半導体チップ上にモノリシックに集積化し、モノリシックICを構成した場合であっても、同様の効果が得られることは言うまでもない。

0046

また、本実施の形態1に係る電流検出回路において、遅延回路50内に構成された充放電用の積分回路の時定数τ1およびτ2を個別に設定することができ、サンプルホールド回路6aのサンプルタイミングをブリッジ回路3内のFETのオン動作タイミングよりも遅延させるとともに、ホールドタイミングをFETがオフ動作する直前となるようにしたので、FETのオン動作時およびオフ動作時のスイッチングノイズ成分を除去するとともに、ホールド時の無用な電荷流出を防止することが可能となる。したがって、高精度に電流検出を行うことが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。

0047

実施の形態2.
上記実施の形態1では、モータに電流を供給する電源の高電位側とブリッジ回路との間にシャント抵抗器が挿入されたハイサイド方式の電流検出回路について示した。これに対して実施の形態2では、ブリッジ回路とグランド(接地)との間にシャント抵抗器を挿入したローサイド方式の電流検出回路について、図12図14を用いて説明する。図12は、本発明の実施の形態2に係る電流検出回路200を備えた電流制御回路の構成を示す回路ブロック図、図13は、図12内のサンプルホールド回路6dの構成を示す回路図、図14は、ブリッジ回路3内のFETがオンオフ駆動したときの、SH’端子、INP’端子およびOP’端子の電圧信号(V_SH’、V_INP’、V_OP’)を示す波形図である。

0048

図12において、電流制御回路は、スイッチング素子であるFET3a〜FET3dからなるブリッジ回路3、このブリッジ回路に接続されたモータ4、所望の電流が流れるように決定されたデューティー比をもつPWM信号PWとモータ4の回転方向を指示する右方向(正転)指示信号DRおよび左方向(逆転)指示信号DLを出力する制御手段1、これらPWM信号PW、各指示信号DRおよびDLに基づき、モータ4をPWM駆動するための各駆動信号(FET3a〜FET3dのゲートソース間電圧)を出力するPWM駆動回路2、モータ4に流れる電流を検出する電流検出回路200、モータ4に電流を供給するバッテリ9により構成されている。

0049

電流検出回路200は、PWM信号PWを遅延してPWM遅延信号を生成する遅延回路50、このPWM遅延信号、各指示信号DRおよびDLに基づき、サンプルホールド回路6d内のMOSFETを駆動するスイッチ駆動信号SHGを生成するゲート回路51、モータ電流を供給するバッテリ9(電圧VM)の低電位側(ローサイド側)、すなわちグランド、とブリッジ回路3との間に挿入されたシャント抵抗器Rs’、モータ通電時に、このシャント抵抗Rs’の両端電圧V1’をサンプリングし、ホールド電圧V2’としてホールドするサンプルホールド回路6d、このホールド電圧V2’を増幅する増幅回路8bにより構成されている。制御手段1は、増幅回路8bから出力される増幅後の検出電圧V_OP’をディジタル化して検出するA/D変換器等が内蔵されたマイコンからなり、モータ4に流れる電流の検出処理等を行う。なお、図12に示した電流制御回路において、サンプルホールド回路6dおよび増幅回路8b以外の回路ブロックの構成は、図1に示した電流制御回路と同じであるので、その詳細説明は省略する。また、図12以降の図中に付した符号のうち、前出のものと同一の符号は同一の部分を示す。

0050

サンプルホールド回路6dは、図13に示すように、ゲート回路51から出力されるスイッチ駆動信号SHGに基づいてスイッチング動作する4つのアナログスイッチQ5’〜Q8’と、スイッチ駆動信号SHGの反転信号を出力するNOT回路7bと、アナログスイッチQ5’〜Q8 ’を介してシャント抵抗器Rs’の両端間に並列接続された抵抗器R1’と、この抵抗器R1’の両端間に並列接続されたコンデンサC1’により構成されている。ここで、アナログスイッチQ5’〜Q8 ’は、nMOSであるという点で、図10に示したサンプルホールド回路6cと同じであるが、各アナログスイッチのゲート電圧およびソース電圧が異なることから、図10に示したアナログスイッチQ5〜Q8とは別の符号を付している。ここで、アナログスイッチQ5’のソース端子およびアナログスイッチQ7’のソース端子およびドレイン端子は、シャント抵抗器Rs’の端子のうち、モータ4に流れる電位に応じて電位が変化する側の端子とブリッジ回路3との接続点SH’に接続されている。また、アナログスイッチQ6’のソース端子およびアナログスイッチQ8’のソース端子およびドレイン端子は、電流検出回路200の出力であって、増幅回路8b内の差動増幅器の非反転入力端子(+)との接続点INP’を介して、制御手段1に接続されている。したがって、スイッチ部に相当するアナログスイッチQ5’およびQ6’は、シャント抵抗器Rs’の端子のうち、モータ4に流れる電位に応じて電位が変化する側の端子と電流検出回路200の出力との間の信号線上に、互いに逆極性で直列に配置されており、キンセル部に相当するアナログスイッチQ7’およびQ8’は、この信号線により各アナログスイッチのソース端子とドレイン端子が短絡されている。

0051

また、アナログスイッチQ5’およびQ6’のゲート端子には、スイッチ駆動信号SHGが直接接続されており、アナログスイッチQ5’およびQ6’はnMOSであることから、そのゲート電圧が、Hレベル(スイッチ駆動信号SHG:Hレベル)のときオン動作し、Lレベル(スイッチ駆動信号SHG:Lレベル)のときオフ動作する。そして、アナログスイッチQ5’およびQ6’のオン動作により、ブリッジ回路3内のFETがオン期間中のシャント抵抗器Rs’の両端電圧V1’をコンデンサC1’にサンプルし、FETがオフ時においては、アナログスイッチQ5’およびQ6’のオフ動作により、コンデンサC1’の両端間の電圧をホールド電圧V2’として出力する。なお、シャント抵抗器Rs’がブリッジ回路とグランド(接地)との間に挿入されており、シャント抵抗器Rs’による電圧降下は、モータ4による電圧降下に比べて小さいことから、アナログスイッチQ5’およびQ6’のソース電圧(V_SH’、V_INP’)は、ほぼグランドレベルに等しい。また、スイッチ駆動信号SHGがHレベル時のアナログスイッチQ5’およびQ6’のゲート電圧は、ディジタル回路の電源電圧Vcであり、アナログスイッチQ5’およびQ6’のソース電圧(V_SH’、V_INP’)よりも高いことから、アナログスイッチQ5’およびQ6’を確実にオン動作させることが可能である。

0052

また、アナログスイッチQ7’およびQ8’のゲート端子とスイッチ駆動信号SHGとの間には、NOT回路7bが接続されていることにより、アナログスイッチQ5’およびQ6’がオン動作時にオフ動作し、アナログスイッチQ5’およびQ6’がオフ動作時にオン動作する。さらに、アナログスイッチQ5’のソース端子およびアナログスイッチQ7’のソース端子およびドレイン端子は、シャント抵抗器Rsとブリッジ回路3との接続点SH’に接続され、アナログスイッチQ6’のソース端子およびアナログスイッチQ8’のソース端子およびドレイン端子は、抵抗器R1’の一端であって、増幅回路8b内の差動増幅器の非反転入力端子(+)との接続点INP’を介して、制御手段1に接続されている。アナログスイッチQ7’およびQ8’に関しても、スイッチ駆動信号SHGがLレベル時、そのゲート電圧は、ディジタル回路の電源電圧Vcであり、アナログスイッチQ7’およびQ8’のソース電圧(V_SH’、V_INP’)よりも高いことから、アナログスイッチQ7’およびQ8’を確実にオン動作させることが可能である。

0053

増幅回路8bは、差動増幅器、入力抵抗R2’、帰還抵抗R3’からなり、サンプルホールド回路6dより出力されたホールド電圧V2’を増幅する。差動増幅器を介して増幅された電圧は検出電圧V_OP’として制御手段1に出力される。

0054

制御手段1は、増幅回路8bから入力される検出電圧V_OP’から、モータ電流の検出電流値を算出し、所望のトルクを発生させるのに必要な電流量(目標電流値)とこの検出電流値が一致するように、PID制御など公知の制御技術によりPWM信号PWを出力し、モータ電流のフィードバック制御を行う。

0055

次に、図14の波形図を参照しながら、図12に示した電流制御回路の動作について説明する。上記実施の形態1の記載と同様、制御手段1からの出力される各指示信号DRおよびDLの方向指示に応じて、PWM駆動回路2でのPWM駆動により、モータ4に電流が流れるとともに、シャント抵抗器Rs’(抵抗値rs’)にも電流が流れる。このときのシャント抵抗器Rs’の両端電圧V1’は、下記の式(4)のように表される。

0056

そして、このV_SH’がサンプルホールド回路6dに入力される。

0057

また、PWM駆動により、FET駆動信号VGSがしきい値Vth2を上回った瞬間にスイッチングノイズ(図14内のC’部参照)が発生するが、実施の形態1の記載と同様、遅延回路50内の抵抗器R6およびコンデンサC4からなる積分回路の時定数τ1を大きく設定することで、このスイッチングノイズ(C’部)が収束した後に、シャント抵抗器Rs’の両端電圧V1’をサンプルする。

0058

そして、スイッチングノイズ(C’部)が収束した後のタイミングで、スイッチ駆動信号SHGにより、サンプルホールド回路6d内のアナログスイッチQ5’およびQ6’をオン動作させて、シャント抵抗器Rs’の両端電圧V1’をサンプルする。ここで、前述したとおり、アナログスイッチQ5’とQ7’、および、アナログスイッチQ6’とQ8’のスイッチング動作は、それぞれ、一方がオン動作時、他方がオフ動作する関係にあることから、アナログスイッチQ5’およびQ6’のオン動作(サンプル動作)開始時およびオフ動作(ホールド動作)開始時に発生するスイッチングノイズをともにキャンセルすることができる。

0059

続いて、サンプルホールド回路6dに入力されたシャント抵抗器Rs’の両端電圧V1’は、コンデンサC1’に充電され、スイッチ駆動信号SHGが立ち下がった後のホールド動作時、コンデンサC1’の両端間の電圧がホールド電圧V2’として出力される。ここで、ホールド電圧V2’は、下記の式(5)のように表される。

0060

なお、サンプル動作時は、シャント抵抗器Rs’の両端電圧V1’がそのままホールド電圧V2’として出力されることから、このときのホールド電圧V2’は、シャント抵抗器Rs’の両端電圧V1’に等しく、式(4)、式(5)から、V_SH’=V_INP’である。

0061

サンプル動作時にオン状態であったブリッジ回路3内のFETが、オフ状態の区間中に、コンデンサC1’にサンプルした電荷が放出されることで、ホールド電圧V2’として出力されるが、上記実施の形態1の記載と同様、ブリッジ回路3内のFETがオン状態からオフ状態に変化するタイミング、すなわち、FET駆動信号VGSがしきい値Vth2を下回った瞬間にスイッチングノイズ(図14内のD’部参照)が発生するが、実施の形態1の記載と同様、遅延回路50内の抵抗器R7およびコンデンサC4からなる積分回路の時定数τ2を小さく設定することで、このスイッチングノイズ(D’部)が発生する前に、シャント抵抗器Rs’の両端電圧V1’のサンプル動作を終了させることが可能となり、スイッチングノイズ(D’部)のサンプリングを回避して不用な電荷の放出を防止することができる。

0062

サンプルホールド回路6dより出力されたホールド電圧V2’は、増幅回路8bに入力される。増幅回路8bは、バッテリ電圧VMを基準としてホールド電圧V2’を増幅し、検出電圧V_OP’を発生させる。ここで、検出電圧V_OP’を生成するためのゲインは、抵抗器R2’およびR3’に基づき決定され、検出電圧V_OP’は、式(6)のように表される。

0063

0064

増幅回路8bから出力される検出電圧V_OP’は、制御手段1に入力され、マイコンに内蔵されたA/D変換器を介してモータに流れる電流値が検出される。

0065

以上のことから、電流検出回路として、モータに電流を供給する電源の高電位側とブリッジ回路との間にシャント抵抗器が挿入されたハイサイド方式の電流検出回路の別の構成として、ブリッジ回路とグランド(接地)との間にシャント抵抗器を挿入したローサイド方式の電流検出回路であっても、実施の形態1と同様の効果が得られる。また、サンプルホールド回路6d内に入力されるシャント抵抗器Rs’の両端電圧V1’および増幅回路8bに入力されるホールド電圧V2’は、ともにグランド基準の電圧であることから、制御手段1において、検出電圧V_OP’をそのままとして出力することが可能となり、実施の形態1で記載したように、制御手段1において、グランド基準の検出電圧への変換が不要となることから、電流検出回路の小型化が可能となる。

0066

なお、本実施の形態2に係る電流検出回路においては、サンプルホールド回路6dを構成するMOSFET(アナログスイッチQ5’〜Q8 ’)がnMOSの場合について示したが、この場合に限らず、図15に示すように、各アナログスイッチの前段にNOT回路7a、7cをさらに追加し、NOT回路7a〜7cのL出力電圧(H入力時の反転出力電圧)が負電圧(−VCC)となるように負電源を接続することで、pMOS(アナログスイッチQ1’〜Q4 ’)で構成することも可能である。なお、pMOSであるアナログスイッチQ1’〜Q4 ’をオン動作させるためには、これらのゲート電圧がそのソース電圧(V_SH’およびV_INP’)より低い電圧である必要があり、ホールド動作時のV_SH’は、グランドレベルであることから、NOT回路7a〜7cの電源として負電源を用いている。

0067

さらに、図13に示したサンプルホールド回路6dは、例えば、図16に示すように、アナログスイッチQ5’〜Q8 ’およびNOT回路7bを同一の半導体チップ13b上にモノリシックに集積化し、モノリシックICを構成することが可能である。また、このモノリシックICは、半導体チップ13b上にボンディングパッド14d〜14fを備えている。図16に示すモノリシックICによれば、同一の半導体チップ上に各アナログスイッチを構成できることから、各アナログスイッチの温度ばらつきを低減することができ、各アナログスイッチ単体の特性ばらつきが小さくなることから、これにより発生するスイッチングノイズも同程度となり、スイッチングノイズのキャンセル効果がさらに向上する。その上、同一IC内に各アナログスイッチを構成できるので、各アナログスイッチを近接配置し、配線を短くすることが可能となることから、配線インピーダンスを小さくでき、アナログスイッチを個別に配線する場合に比べて、アナログスイッチ間の特性ばらつきも抑えることができる。図16には、図13に示したサンプルホールド回路6dを構成するアナログスイッチQ5’〜Q8 ’およびNOT回路7bを同一の半導体チップ13b上にモノリシックに集積化し、モノリシックICを構成した場合について示したが、この場合に限らず、図15に示したサンプルホールド回路6eを構成するアナログスイッチQ1’〜Q4 ’およびNOT回路7a〜7cを同一の半導体チップ上にモノリシックに集積化し、モノリシックICを構成した場合であっても、同様の効果が得られることは言うまでもない。

0068

実施の形態3.
上記実施の形態1に係る電流検出回路は、図1図2に示すように、ハイサイド方式の電流検出回路であって、シャント抵抗器Rsとブリッジ回路との接続点SHに、pMOSであるアナログスイッチQ1のソース端子が接続されていることから、スイッチ駆動信号SHGがLレベル時のゲート電圧が、このソース電圧(V_SHでバッテリ電圧VMにほぼ等しい)より小さい電圧であればよく、アナログスイッチQ1をオン動作させることは容易であった。その一方で、スイッチ駆動信号SHGがHレベル時のゲート電圧が、V_SHに等しい電圧であれば、このアナログスイッチQ1をオフ動作させることは可能であるが、アナログスイッチQ1を確実にオフ動作させるには、図4に示すように、アナログスイッチQ1の前段にあるNOT回路7aの電源として、バッテリ電源とは別に昇圧電源を用意する必要があった。そこで、アナログスイッチQ1のソース端子に接続されているSH端子をNOT回路7aの電源端子に接続すれば、アナログスイッチQ1のソース電圧(V_SH)の変動に伴って、アナログスイッチQ1のゲート電圧がこのソース電圧に等しくなるように変化することから、アナログスイッチQ1を確実にオフ動作させることが可能となる。それゆえ、昇圧電源が不要となる。アナログスイッチQ2〜Q4についても同様であることから、本実施の形態3では、サンプルホールド回路6a以外の構成は実施の形態1と同じ構成で、サンプルホールド回路6aを構成するNOT回路7a〜7cの電源端子にSH端子を接続した場合について、図17図19を用いて説明する。図17は、この発明の実施の形態3に係る電流検出回路を構成するサンプルホールド回路6fの構成を示す回路図である。なお、本実施の形態3に係る電流検出回路において、図17に示したサンプルホールド回路6f以外の回路ブロックの構成は、図1に示す電流検出回路100と同じであるので、その詳細説明は省略する。なお、M1端子、M2端子の端子電圧V_M1、V_M2は、上記実施の形態1と同様バッテリ電圧VMに等しい。

0069

図17において、サンプルホールド回路6fは、ゲート回路51から出力されるスイッチ駆動信号SHGに基づいてスイッチング動作する4つのアナログスイッチQ1〜Q4と、これらのアナログスイッチQ1〜Q4の前段に接続された3つのNOT回路7a〜7cと、これらのNOT回路7a〜7cのL出力電圧(H入力時の反転出力電圧)をレベルシフトさせるレベルシフト回路12aと、アナログスイッチQ1〜Q4を介してシャント抵抗器Rsの両端間に並列接続された抵抗器R1と、この抵抗器R1の両端間に並列接続されたコンデンサC1により構成され、これらの構成要素のうち、レベルシフト回路12aは、NOT回路7a〜7cのL出力電圧をレベルシフトさせる回路であり、このレベルシフト回路12a以外の構成要素は、図2に示したサンプルホールド回路6aと同じである。したがって、アナログスイッチQ1とQ3、および、アナログスイッチQ2とQ4のスイッチング動作は、それぞれ、一方がオン動作時、他方がオフ動作する関係にある。

0070

NOT回路7a〜7cの電源端子はSH端子に接続されていることから、これらのNOT回路7a〜7cのH出力電圧(L入力時の反転出力電圧)は、V_SHである。また、NOT回路7a〜7cのグランドには、後述するレベルシフト回路12aの出力(V_SH−Vs、Vsはシフト量)が接続されていることから、NOT回路7a〜7cのL出力電圧(H入力時の反転出力電圧)は、V_SH−Vsである。

0071

レベルシフト回路12aは、V_SHを入力とし、抵抗分圧型ダイオードクリップ型のレベルシフト回路等の公知の技術により、V_SHからシフト量Vsを差し引いた値(V_SH−Vs)を出力する回路である。ここで、シフト量Vsは、例えば、ディジタル回路の電源電圧Vcと同じ値に設定する。なお、本実施の形態においては、スイッチ駆動信号SHGのL出力電圧(0V)とH出力電圧(Vc)を生成するゲート回路51等のディジタル回路のダイナミックレンジとアナログスイッチQ1〜Q4を駆動するためのゲート電圧を生成するNOT回路7a〜7cのダイナミックレンジが同程度となるようにするため、レベルシフト回路12aにより、V_SHからVcと同じ値であるシフト量Vsを差し引いた値をNOT回路7a〜7cのグランドに入力する場合について示したが、この場合に限らず、ディジタル回路のダイナミックレンジとは別に、NOT回路7a〜7cのダイナミックレンジを設定してもよい場合、このレベルシフト回路12aは不要である。

0072

次に、サンプルホールド回路6fを構成するアナログスイッチQ1〜Q4のゲートソース間電圧について説明する。なお、前述したとおり、アナログスイッチQ1とQ3、および、アナログスイッチQ2とQ4のスイッチング動作は、それぞれ、一方がオン動作時、他方がオフ動作する関係にあり、スイッチ駆動信号SHGの出力レベルと各アナログスイッチのゲートソース間電圧の関係は互いに逆であるが、アナログスイッチQ1とQ3、およびアナログスイッチQ2とQ4、のゲートソース間電圧自体は同じである。このことから、以下では、アナログスイッチQ1およびQ2のゲートソース間電圧についてのみ説明する。

0073

まず、アナログスイッチQ1およびQ2のゲート電圧に関しては、ゲート回路51等のディジタル回路の電源電圧がVcであるので、ゲート回路51内のNAND回路53および54の電源電圧もVcであり、それゆえ、スイッチ駆動信号SHG(NAND回路54の出力)がLレベル、Hレベルのときの出力電圧は、それぞれ、0V、Vcとなる。このスイッチ駆動信号SHGは、サンプルホールド回路6f内のNOT回路7aに接続され、さらに、NOT回路7aはアナログスイッチQ1およびQ2のゲート端子に接続されている。一方、NOT回路7aの電源電圧はV_SHに等しく、また、グランドレベルはV_SH−Vsである。したがって、スイッチ駆動信号SHGがLレベル、HレベルのときのNOT回路7aの出力電圧、すなわち、アナログスイッチQ1およびQ2のゲート電圧は、それぞれ、V_SH、V_SH−Vsである。

0074

そして、アナログスイッチQ1のソース電圧はV_SHであることから、アナログスイッチQ1のゲートソース間電圧は、0V(スイッチ駆動信号SHGがLレベル時)、−Vs(スイッチ駆動信号SHGがHレベル時)である。また、Q2のソース電圧はV_INPであることから、アナログスイッチQ2のゲートソース間電圧は、V_SH−V_INP(スイッチ駆動信号SHGがLレベル時)、V_SH−Vs−V_INP(スイッチ駆動信号SHGがHレベル時)である。ここで、スイッチ駆動信号SHGがLレベル時(ホールド動作時)は、コンデンサC1にサンプルした電荷が放出されることで、ホールド電圧V2は徐々に低下することから、V_INP(=VM−V2)は徐々に上昇するが、ホールド動作時のV_SHはバッテリ電圧VMに等しく、V_INPはバッテリ電圧VM以下であることから、V_INP<V_SHである。ゆえに、V_SH−V_INP>0V、すなわち、ホールド動作時のアナログスイッチQ2のゲートソース間電圧は、正電圧である。ここで、レベルシフト回路12aは、スイッチ駆動信号SHGがHレベル時(サンプル動作時)のアナログスイッチQ1およびQ2のゲート電圧をグランドレベルからV_SH−Vsにレベルシフトさせる回路であることから、スイッチ駆動信号SHGがLレベル時(ホールド動作時)のアナログスイッチQ1、Q2のゲートソース間電圧は、レベルシフト回路12aの有無に関わらず、それぞれ、0V、V_SH−V_INP(正電圧)である。また、スイッチ駆動信号SHGがHレベル時(サンプル動作時)は、シャント抵抗器Rsの両端電圧V1がサンプルされ、そのままホールド電圧V2として出力されることから、V_INP=V_SHである。ゆえに、サンプル動作時のアナログスイッチQ2のゲートソース間電圧は−Vsである。なお、レベルシフト回路12aなしの構成で、NOT回路7a〜7cのグランドを接地した場合、V_INP=V_SHであることから、サンプル動作時のアナログスイッチQ1およびQ2のゲートソース間電圧はともに、−V_SHである。

0075

したがって、スイッチ駆動信号SHGがLレベル時のアナログスイッチQ1、Q2のゲートソース間電圧はそれぞれ、0V、V_SH−V_INP(正電圧)であり、このことから、アナログスイッチQ1、Q2ともに確実にオフ動作させることが可能となる。また、スイッチ駆動信号SHGがHレベル時のアナログスイッチQ1、Q2のゲートソース間電圧はともに、−Vs(負電圧)であり、このことから、アナログスイッチQ1、Q2ともに確実にオン動作させることが可能である。同様に、アナログスイッチQ3およびQ4についても、確実にオンオフ動作させることが可能となる。なお、レベルシフト回路12aなしの構成で、NOT回路7a〜7cのグランドを接地した場合、サンプル動作時のアナログスイッチQ1およびQ2のゲートソース間電圧はともに−V_SH(負電圧)であり、このことから、レベルシフト回路12aなしの構成の場合であっても、アナログスイッチQ1、Q2ともにオン動作させることが可能である。

0076

以上のように、本実施の形態3に係る電流検出回路において、サンプルホールド回路内のスイッチ部およびキャンセル部を構成するMOSFET(アナログスイッチQ1〜Q4)を駆動するMOSFET駆動回路の電源、すなわち、NOT回路7a〜7cの電源端子をSH端子に接続するように構成したので、本実施の形態1の効果に加えて、スイッチ駆動信号SHGがLレベル時のアナログスイッチQ1およびQ2のゲートソース間電圧と、スイッチ駆動信号SHGがHレベル時のアナログスイッチQ3およびQ4のゲートソース間電圧が、ともに0V以上となり、実施の形態1の構成において、確実なオン動作のための昇圧電源を必要とせず、スイッチ部およびキャンセル部を構成するMOSFETを確実にオン動作させることが可能となる。また、昇圧電源が不要となることから、電流検出回路の小型化が可能となる。

0077

また、本実施の形態3に係る電流検出回路において、SH端子電圧(V_SH)をレベルシフトさせるレベルシフト回路12aを設け、これをスイッチ部およびキャンセル部を構成するMOSFETを駆動するMOSFET駆動回路を構成するNOT回路7a〜7cのグランドに出力するようにしたので、ホールド動作時(スイッチ駆動信号SHGがLレベル時)のキャンセル部を構成するMOSFET(アナログスイッチQ3、Q4)のゲートソース間電圧が、V_SHに依存しない−Vs(負電圧)となることから、ホールド動作中に、ブリッジ回路3を構成するFETのスイッチング動作により、V_SHが変動した場合であっても、アナログスイッチQ3およびQ4を確実にオン動作させることができ、適切に電流検出が可能な電流検出回路を提供することができる。また、スイッチ駆動信号SHGによるスイッチング動作時のアナログスイッチQ1〜Q4のゲートソース間電圧が、SH端子電圧(V_SH)に依存せず一定となることから、スイッチ駆動信号SHGの立ち上がり時間および立ち下がり時間に対する、アナログスイッチQ1〜Q4のゲート電圧の立ち上がり時間および立ち下がり時間の遅延時間を一定にすることが可能となり、サンプルタイミングおよびホールドタイミングがずれることなく、常に同じタイミングで安定してモータに流れる電流を検出することができ、高精度に電流検出を行うことが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。

0078

また、本実施の形態3では、実施の形態1の記載と同様、電流検出回路を構成するシャント抵抗器が、モータ電流を供給する電源の高電位側とブリッジ回路との間に挿入されたハイサイド方式の電流検出回路であるので、シャント抵抗器とブリッジ回路との接続点SHの端子電圧(V_SH)は、モータ電流を供給する電源電圧とほぼ等しく、この電圧を常に検出しており、地絡が発生した場合、V_SHがグランドレベルまで低下することから、モータ4への給電線の地絡検出も可能であり、フェールセーフ性に優れたシステムが構築できる。

0079

さらに、図17に示したサンプルホールド回路6fは、例えば、図19に示すように、アナログスイッチQ1〜Q4およびNOT回路7a〜7cを同一の半導体チップ13c上にモノリシックに集積化し、モノリシックICを構成することが可能である。また、このモノリシックICは、半導体チップ13c上にボンディングパッド14g〜14kを備えている。図19に示すモノリシックICによれば、同一の半導体チップ上に各アナログスイッチを構成できることから、各アナログスイッチの温度ばらつきを低減することができ、各アナログスイッチ単体の特性ばらつきが小さくなることから、これにより発生するスイッチングノイズも同程度となり、スイッチングノイズのキャンセル効果がさらに向上する。その上、同一IC内に各アナログスイッチを構成できるので、各アナログスイッチを近接配置し、配線を短くすることが可能となることから、配線インピーダンスを小さくでき、アナログスイッチを個別に配線する場合に比べて、アナログスイッチ間の特性ばらつきも抑えることができる。なお、前述したように、レベルシフト回路12aを動作させるためには、バイアス電流が必要であり、モノリシックIC内での消費電力を低減するために、図19には、レベルシフト回路12aがモノリシックICの外部に配置した場合について示したが、レベルシフト回路12aをモノリシックICに内蔵してもよい。レベルシフト回路12aをモノリシックICに内蔵することで、レベルシフト回路12bとNOT回路7a〜7cとの間の配線インピーダンスを抑制することができる。

0080

実施の形態4.
上記実施の形態3では、スイッチ部およびキャンセル部を構成するMOSFET(アナログスイッチQ1〜Q4)を駆動するMOSFET駆動回路(NOT回路7a〜7c)の電源端子をSH端子に接続したことで、昇圧電源を要することなく、アナログスイッチQ1〜Q4を確実にオンオフ動作させることが可能な電流検出回路について示した。ところで、この電流検出回路は、前述したように、NOT回路7a〜7cの電源端子が、ともにSH端子に接続されていることから、NOT回路7a〜7cそれぞれの電源端子、すなわち、SH端子からグランドに向かって、バイアス電流が流れる。また、サンプルホールド回路6f内にレベルシフト回路12aを設け、SH端子電圧(V_SH)からシフト量Vsを差し引いた値(V_SH−Vs)をNOT回路7a〜7cのグランドに出力するようにしたことで、PWM信号PWに対するサンプルホールド動作の遅延時間を一定にすることが可能な電流検出回路であることについても示した。そして、このレベルシフト回路12aを動作させるためには、バイアス電流が必要であり、上記実施の形態3では、レベルシフト回路12aの入力端子であるSH端子からレベルシフト回路12aのグランドに向かって、バイアス電流が流れる場合について示した。すなわち、NOT回路7a〜7cそれぞれの電源端子(SH端子)からグランドに向かってバイアス電流が流れ、さらに、レベルシフト回路12aを設けたことにより、レベルシフト回路の入力端子(SH端子)からグランドに向かってもバイアス電流が流れる。ここで、バイアス電流が流れる電流経路には、配線インピーダンスが存在することから、この配線インピーダンスによる電圧降下が発生するため、制御手段1では、シャント抵抗器Rsに電流が流れることによる電圧降下に加えて、配線インピーダンスによる電圧降下が重畳した電圧が検出されてしまうことから、配線インピーダンスが大きいほど、また、バイアス電流の流れる経路が増加するほど、このバイアス電流による電流検出誤差が大きくなるおそれがあった。そこで、実施の形態3に係る電流検出回路において、MOSFET駆動回路(NOT回路7a〜7c)の電源すべてをSH端子に接続するのではなく、シャント抵抗器の端子のうち、モータに流れる電流に応じて電位が変化する側に接続されたMOSFET駆動回路の電源、すなわち、アナログスイッチQ1およびQ3のゲート端子に接続されたNOT回路、の電源にはSH端子を接続し、電流検出回路の出力側に接続されたMOSFET駆動回路の電源、すなわち、アナログスイッチQ2およびQ4のゲート端子に接続されたNOT回路の電源にはモータに電流を供給する電源の高電位側の端子を接続するように構成すれば、バイアス電流の流れる経路が減少し、電流検出誤差を低減することが可能となる。以下では、実施の形態4として、ここで示した回路の詳細を述べる。

0081

本発明の実施の形態4では、サンプルホールド回路6f以外の構成、および、サンプルホールド回路6fを構成するスイッチング素子のうち、アナログスイッチQ1およびQ3の前段に設けたNOT回路7a〜7cの構成は、実施の形態3と同じ構成で、アナログスイッチQ2の前段にはNOT回路7eを、アナログスイッチQ4の前段にはNOT回路7dおよび7fをそれぞれ設け、このNOT回路7d〜7fの電源端子を負荷であるモータに電流を供給する電源の高電位側の端子であるM1(M2)端子に接続したものである。以下でその詳細を説明する。図20は、本発明の実施の形態4に係る電流検出回路を構成する回路ブロックのうち、サンプルホールド回路6gの構成を示す回路図である。なお、本実施の形態4に係る電流検出回路において、図20に示したサンプルホールド回路6g以外の回路ブロックの構成は、図1に示す電流検出回路100と同じであるので、その詳細説明は省略する。なお、M1端子、M2端子の端子電圧V_M1、V_M2は、上記実施の形態3と同様バッテリ電圧VMに等しい。

0082

図20において、サンプルホールド回路6gは、ゲート回路51から出力されるスイッチ駆動信号SHGに基づいてスイッチング動作する4つのアナログスイッチQ1〜Q4と、アナログスイッチQ1およびQ3の前段に接続され、その電源端子がSH端子に接続された3つのNOT回路7a〜7cと、アナログスイッチQ2およびQ4の前段に接続され、その電源端子がモータに電流を供給する電源端子であるM1(M2)端子に接続された3つのNOT回路7d〜7fと、これらのNOT回路7a〜7fのL出力電圧(H入力時の反転出力電圧)をレベルシフトさせるレベルシフト回路12bと、アナログスイッチQ1〜Q4を介してシャント抵抗器Rsの両端間に並列接続された抵抗器R1と、この抵抗器R1の両端間に並列接続されたコンデンサC1により構成されている。

0083

アナログスイッチQ1およびQ3とゲート回路51から出力されるスイッチ駆動信号SHGとの間の接続は、前述の実施の形態3と同じ接続であるので、スイッチ駆動信号SHGによるアナログスイッチQ1およびQ3のスイッチング動作は、前述の実施の形態3と同様、一方がオン動作時、他方がオフ動作する関係にある。また、NOT回路7d〜7fの電源電圧(バッテリ電圧VM)は、NOT回路7a〜7cの電源電圧(V_SH)とは異なるが、その論理出力はともに同じであり、スイッチ駆動信号SHGは、NOT回路7eを介してアナログスイッチQ2のゲート端子に入力されるとともに、直列接続された2つのNOT回路7dおよび7fを介してアナログスイッチQ4のゲート端子にも入力されることから、アナログスイッチQ2およびQ4のゲート電圧は、アナログスイッチQ1およびQ3のゲート電圧とは異なるものの、そのスイッチング動作は、アナログスイッチQ1およびQ3と同様、一方がオン動作時、他方がオフ動作する関係にある。

0084

NOT回路7d〜7fは、NOT回路7a〜7cと同様、入力信号の反転信号を出力する回路であり、NOT回路7d〜7fの電源端子はM1(M2)端子に接続されていることから、NOT回路7d〜7fのH出力電圧(L入力時の反転出力電圧)は、バッテリ電圧VMに等しい。また、NOT回路7d〜7fのグランドには、後述するレベルシフト回路12bの出力(VM−Vs)が接続されていることから、NOT回路7d〜7fのL出力電圧(H入力時の反転出力電圧)は、VM−Vsである。

0085

レベルシフト回路12bは、V_SHおよびVMを入力とし、抵抗分圧型やダイオードクリップ型のレベルシフト回路等の公知の技術により、各入力(V_SHおよびVM)からシフト量Vsを差し引いた値(V_SH−VsおよびVM−Vs)をNOT回路7a〜7c、およびNOT回路7d〜7fに対するグランドとして出力する回路である。

0086

次に、サンプルホールド回路6gを構成するアナログスイッチQ1〜Q4のゲートソース間電圧について説明する。アナログスイッチQ1およびQ3の各端子とスイッチ駆動信号SHGとの間の接続は、前述の実施の形態3と同じ接続であるので、そのゲートソース間電圧は、上記実施の形態3と同様、0V、−Vsである。また、アナログスイッチQ2およびQ4のスイッチング動作は、それぞれ、一方がオン動作時、他方がオフ動作する関係にあり、上記実施の形態3で述べたように、スイッチ駆動信号SHGの出力レベルと各アナログスイッチのゲートソース間電圧の関係は互いに逆であるが、各アナログスイッチのゲートソース間電圧自体は同じであることから、以下では、アナログスイッチQ2のゲートソース間電圧についてのみ説明する。

0087

まず、アナログスイッチQ2のゲート電圧に関しては、上記実施の形態3で述べたように、スイッチ駆動信号SHGがLレベル、Hレベルのときの出力電圧は、それぞれ、0V、Vcである。このスイッチ駆動信号SHGは、サンプルホールド回路6g内のNOT回路7eに接続され、さらに、NOT回路7eはアナログスイッチQ2のゲート端子に接続されている。一方、NOT回路7eの電源電圧はバッテリ電圧VMに等しく、また、グランドレベルはVM−Vsである。したがって、スイッチ駆動信号SHGがLレベル、HレベルのときのNOT回路7eの出力電圧、すなわち、アナログスイッチQ2のゲート電圧は、それぞれ、VM、VM−Vsである。

0088

そして、アナログスイッチQ2のソース電圧はV_INPであることから、アナログスイッチQ2のゲートソース間電圧は、VM−V_INP(スイッチ駆動信号SHGがLレベル時)、VM−Vs−V_INP(スイッチ駆動信号SHGがHレベル時)である。ここで、式(2)より、VM−V_INP=V2であり、ホールド動作時のホールド電圧V2はコンデンサC1の放電により徐々に低下していくが、この放電が完了する前の、アナログスイッチQ2のスイッチング動作により、サンプル動作が開始することから、V2=VM−V_INP>0、すなわち、ホールド動作時のアナログスイッチQ2のゲートソース間電圧は、正電圧である。また、スイッチ駆動信号SHGがHレベル時、すなわち、サンプル動作時は、シャント抵抗器Rsの両端電圧V1(=rs・i)がサンプルされ、そのままホールド電圧V2として出力されることから、ホールド電圧V2は徐々に上昇していく。ここで、実際にモータに供給される電圧は、バッテリ電圧VMからシャント抵抗器Rsの両端電圧V1を差し引いた電圧であり、このシャント抵抗器Rsの両端電圧V1による電圧ロスの影響をなくすため、V1はVsに比べて十分に小さく、V1<Vsである。ゆえに、VM−Vs−V_INP<0であり、サンプル動作時のアナログスイッチQ2のゲートソース間電圧は負電圧である。

0089

したがって、スイッチ駆動信号SHGがLレベル時のアナログスイッチQ2のゲートソース間電圧は、VM−V_INP(正電圧)であり、このことから、アナログスイッチQ2を確実にオフ動作させることが可能となる。また、スイッチ駆動信号SHGがHレベル時のアナログスイッチQ2のゲートソース間電圧は、VM−V_INP−Vs(負電圧)であり、このことから、アナログスイッチQ2を確実にオン動作させることが可能である。同様に、アナログスイッチQ4についても、確実にオンオフ動作させることが可能となる。なお、NOT回路7d〜7fの電源端子は、M1(M2)端子に接続されており、SH端子には接続されていないことから、SH端子からのバイアス電流がNOT回路7d〜7fに流れることなく、このバイアス電流による電流検出誤差を低減することが可能となる。

0090

以上のように、本実施の形態4に係る電流検出回路において、サンプルホールド回路6g内のシャント抵抗器側に配置されたMOSFET(アナログスイッチQ1およびQ3)を駆動するMOSFET駆動回路の電源、すなわち、NOT回路7a〜7cの電源をSH端子に接続し、この電流検出回路の出力側に配置されたMOSFET(アナログスイッチQ2およびQ4)を駆動するMOSFET駆動回路の電源、すなわち、NOT回路7d〜7fの電源をM1(M2)端子に接続するように構成したので、本実施の形態3の効果に加えて、SH端子からのバイアス電流がNOT回路7d〜7fに流れることなく、このバイアス電流による電流検出誤差を低減することが可能となる。

0091

また、本実施の形態4では、実施の形態3と同様、PWM信号PWに対するサンプルホールド動作の遅延時間を一定にするため、レベルシフト回路12bを設けているが、本実施の形態4で示したレベルシフト回路12bにおいては、バッテリ電圧VMをシフト量VsだけレベルシフトさせたVM−VsをNOT回路7d〜7fに対するグランドとして出力するように構成したので、M1(M2)端子からのバイアス電流により、NOT回路7d〜7fに対するグランドを出力することで、SH端子からのバイアス電流の経路を減らし、SH端子からのバイアス電流による電流検出誤差を低減することが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。

0092

また、本実施の形態4では、実施の形態1の記載と同様、電流検出回路を構成するシャント抵抗器が、モータ電流を供給する電源の高電位側とブリッジ回路との間に挿入されたハイサイド方式の電流検出回路であるので、シャント抵抗器とブリッジ回路との接続点SHの端子電圧(V_SH)は、モータ電流を供給する電源電圧とほぼ等しく、この電圧を常に検出しており、地絡が発生した場合、V_SHがグランドレベルまで低下することから、モータ4への給電線の地絡検出も可能であり、フェールセーフ性に優れたシステムが構築できる。

0093

さらに、図20に示したサンプルホールド回路6gは、例えば、図22に示すように、アナログスイッチQ1〜Q4およびNOT回路7a〜7fを同一の半導体チップ13d上にモノリシックに集積化し、モノリシックICを構成することが可能である。また、このモノリシックICは、半導体チップ13d上にボンディングパッド14l〜14sを備えている。図22に示すモノリシックICによれば、同一の半導体チップ上に各アナログスイッチを構成できることから、各アナログスイッチの温度ばらつきを低減することができ、各アナログスイッチ単体の特性ばらつきが小さくなることから、これにより発生するスイッチングノイズも同程度となり、スイッチングノイズのキャンセル効果がさらに向上する。その上、同一IC内に各アナログスイッチを構成できるので、各アナログスイッチを近接配置し、配線を短くすることが可能となることから、配線インピーダンスを小さくでき、アナログスイッチを個別に配線する場合に比べて、アナログスイッチ間の特性ばらつきも抑えることができる。なお、前述したように、レベルシフト回路12bを動作させるためには、バイアス電流が必要であり、モノリシックIC内での消費電力を低減するために、図22には、レベルシフト回路12bがモノリシックICの外部に配置した場合について示したが、レベルシフト回路12bをモノリシックICに内蔵してもよい。レベルシフト回路12bをモノリシックICに内蔵することで、レベルシフト回路12bとNOT回路7a〜7fとの間の配線インピーダンスを抑制することができる。

0094

また、上記実施の形態2〜4では、実施の形態1の記載と同様、遅延回路50内に構成された充放電用の積分回路の時定数τ1およびτ2を個別に設定することができ、サンプルホールド回路6gのサンプルタイミングをブリッジ回路3内のFETのオン動作タイミングよりも遅延させるとともに、ホールドタイミングをFETがオフ動作する直前となるようにしたので、FETのオン動作時およびオフ動作時のスイッチングノイズ成分を除去するとともに、ホールド時の無用な電荷流出を防止することが可能となる。したがって、高精度に電流検出を行うことが可能な電流検出回路およびこれを備えた電流制御回路を提供することができる。

0095

なお、上記実施の形態1〜4では、所望のトルクに対応したデューティー比を出力するPWM信号に基づいて、ブリッジ回路を構成するFETのPWM駆動により、このFETに接続されたモータに流れる電流を検出する電流検出回路を備え、モータに流れる電流を制御する電流制御回路について示したが、この場合に限らず、上記実施の形態1〜4に係る電流検出回路を備えた制御装置として、外部からの操舵トルク信号および車速信号から決定される目標電流に基づいて、この目標電流に対応したPWM信号のデューティー比を指示することで、ステアリング機構操舵補助力を与えるモータに電流を供給するとともに、上記実施の形態1〜4に係る電流検出回路を備え、このモータに流れる電流を制御する電動パワーステアリング用制御装置を構成することが可能である。一般的に、ステアリング機構に操舵補助力を与える電動パワーステアリング用モータの制御は、電流フィードバックによるトルク制御であり、電流検出に誤差がある場合、ドライバー操舵フィーリングが悪化することから、この電動パワーステアリング用制御装置において、上記実施の形態1〜4に係る電流検出回路を備えることにより、モータに流れる電流を高精度に検出できることから、ステアリング機構に適切な操舵補助力を与えることが可能であって、ドライバーの操舵フィーリングが向上した電動パワーステアリング用制御装置を提供することができる。

0096

さらに、上記実施の形態1〜4に係る電流検出回路は、負荷であるモータがブリッジ回路に接続され、ブリッジ回路を構成するFETのPWM駆動により、モータ通電時に流れる電流を検出するようなサンプルホールド回路を備えた電流検出回路であったが、このような電流検出回路に限らず、PWM駆動により、負荷に電流を供給するとともに、負荷通電時の電流を検出する電流検出回路にも適用可能である。

0097

1:制御手段、2:PWM駆動回路、3:ブリッジ回路、3a、3b、3c、3d:FET、4:モータ、6a、6b、6c、6d、6e、6f、6g:サンプルホールド回路、7a、7b、7c、7d、7e、7f:反転回路(NOT回路)、8a、8b:増幅回路、9:バッテリ、10:バッファ回路、11:昇圧電源、12a、12b:レベルシフト回路、13a、13b、13c、13d:半導体チップ、14a、14b、14c、14d、14e、14f、14g、14h、14i、14j、14k、14l、14m、14n、14o、14p、14q、14r、14s:ボンディングパッド、50:遅延回路、51:ゲート回路、52:コンパレータ、53、54:NAND回路、100、200:電流検出回路

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