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技術 情報処理装置及びこれを用いた画像形成装置

出願人 京セラドキュメントソリューションズ株式会社
発明者 五島諭
出願日 2010年3月29日 (11年6ヶ月経過) 出願番号 2010-075440
公開日 2011年10月20日 (10年0ヶ月経過) 公開番号 2011-211375
状態 未査定
技術分野 ファクシミリ一般
主要キーワード 画像処理カード リンク幅 制御コマ 直接入出力 伸長プロセッサ ホストポート スタート釦 制御入力端
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2011年10月20日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (4)

課題

デイジーチェーン接続された構成のパフォーマンスをより向上させる。

解決手段

画像処理ボード40は、カラー画像処理プロセッサであって、ユーザの設定に応じて、使用される場合と使用されない場合とがある。画像処理ボード40が使用されない場合、マルチプレクサデマルチプレクサ34を入出力インターフェイス36側に切り替えて、システムコントローラ20と画像処理ボード30との間の通信リンク幅を16とする

概要

背景

例えば画像形成装置システムコントローラに、それぞれASICが搭載された複数の画像処理カードを接続する場合、これらをデイジーチェーン接続することにより、システムコントローラの1つのソケットに複数のカードを結合できるので、拡張が容易であるとともに全体のハードウェア構成簡単化することができる(下記特許文献1)。

この場合、システムコントローラに第1の基板を接続し、この第1の基板に第2の基板をカスケード接続し、第1の基板と第2の基板とを同時に動作させることにより、システムパフォーマンスを向上させることができる。

概要

デイジーチェーン接続された構成のパフォーマンスをより向上させる。画像処理ボード40は、カラー画像処理プロセッサであって、ユーザの設定に応じて、使用される場合と使用されない場合とがある。画像処理ボード40が使用されない場合、マルチプレクサデマルチプレクサ34を入出力インターフェイス36側に切り替えて、システムコントローラ20と画像処理ボード30との間の通信リンク幅を16とする

目的

本発明の目的は、このような問題点に鑑み、デイジーチェーン接続された構成のパフォーマンスをより向上させることが可能な情報処理装置及びこれを用いた画像形成装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1処理部の入出力ポートが第2処理部のターゲット入出力ポートデイジーチェーン接続され、該第2処理部のホスト入出力ポートに第3処理部のターゲット入出力ポートがデイジーチェーン接続された情報処理装置において、該第2処理部はプロセッサ通信インターフェイス及び切替回路を備え、該第2処理部の該ターゲット入出力ポートは第1及び第2の入出力ポートからなり、該第1入出力ポートは該通信インターフェイスを介して該プロセッサと結合され、該第2入出力ポートは、該切替回路を介し選択的に該通信インターフェイス又は該第2処理部のホスト入出力ポートに接続される、ことを特徴とする情報処理装置。

請求項2

該第2処理部の該プロセッサは、該第2処理部の該ターゲット入出力ポートを介して該第1処理部から受信した制御コマンドに基づき該切替回路を選択制御する、ことを特徴とする請求項1に記載の情報処理装置。

請求項3

該第1処理部は、入力手段を備え、該入力手段を介して入力された情報に基づいて該制御コマンドを決定する、ことを特徴とする請求項2に記載の情報処理装置。

請求項4

請求項1乃至3のいずれか1つに記載の情報処理装置を備えたことを特徴とする画像形成装置

請求項5

該第1処理部はシステムコントローラであり、該第2及び第3処理部はそれぞれ第1及び第2の画像処理部である、ことを特徴とする請求項4に記載の画像形成装置。

技術分野

0001

本発明は、複数の処理部がデイジーチェーン接続された情報処理装置及びこれを用いた画像形成装置に関する。

背景技術

0002

例えば画像形成装置のシステムコントローラに、それぞれASICが搭載された複数の画像処理カードを接続する場合、これらをデイジーチェーン接続することにより、システムコントローラの1つのソケットに複数のカードを結合できるので、拡張が容易であるとともに全体のハードウェア構成簡単化することができる(下記特許文献1)。

0003

この場合、システムコントローラに第1の基板を接続し、この第1の基板に第2の基板をカスケード接続し、第1の基板と第2の基板とを同時に動作させることにより、システムパフォーマンスを向上させることができる。

先行技術

0004

特開平10−098577号公報

発明が解決しようとする課題

0005

しかしながら、条件によっては第1の基板のみを動作させればよい場合があり、この場合にも第2の基板のための信号経路を有効にしておくと、第1の基板がこの経路を使用することができず、全体のパフォーマンスが低下する。

0006

本発明の目的は、このような問題点に鑑み、デイジーチェーン接続された構成のパフォーマンスをより向上させることが可能な情報処理装置及びこれを用いた画像形成装置を提供することにある。

課題を解決するための手段

0007

本発明の一態様では、第1処理部の入出力ポートが第2処理部のターゲット入出力ポートにデイジーチェーン接続され、該第2処理部のホスト入出力ポートに第3処理部のターゲット入出力ポートがデイジーチェーン接続された情報処理装置において、
該第2処理部はプロセッサ通信インターフェイス及び切替回路を備え、該第2処理部の該ターゲット入出力ポートは第1及び第2の入出力ポートからなり、該第1入出力ポートは該通信インターフェイスを介して該プロセッサと結合され、該第2入出力ポートは、該切替回路を介し選択的に該通信インターフェイス又は該第2処理部のホスト入出力ポートに接続される。

発明の効果

0008

上記態様の構成によれば、第2処理部のターゲット入出力ポートの第2入出力ポートが切替回路を介し選択的に通信インターフェイス又は該第2処理部のホスト入出力ポートに接続されるので、第3処理部を使用しない場合には該第2処理部のターゲット入出力ポートを第1処理部との間の通信のみに使用することができ、情報処理装置全体のパフォーマンスが向上するという効果を奏する。

0009

本発明の他の目的、特徴的な構成及び効果は、以下の説明を特許請求の範囲及び図面の記載と関係づけ読むことにより明らかになる。

図面の簡単な説明

0010

本発明の実施例1に係る情報処理装置を示す概略ブロック図である。
図1中の操作パネルを操作して各種設定をした後、スタート釦を押下するこれによりシステムコントローラのCPUで開始される処理を示す概略フローチャートである。
図2のステップS0を説明するための条件テーブルを示す図である。

0011

以下、図面を参照して本発明の実施例1を説明する。

0012

図1は、情報処理装置10を示す概略ブロック図である。以下では、この情報処理装置10が画像形成装置に用いられる場合を説明する。

0013

情報処理装置10では、システムコントローラ20に画像処理ボード30と40とが、デイジーチェーン接続されている。この接続の通信インタフェースは、配線数を少なくするためシリアルインタフェースであって、例えばPCIe(PCI Express)、IEEE1394(the Institute of Electrical and Electronic Engineers)、USB(UniversalSerialBus)又はLAN(Local Area Network)などのインターフェイスであり、データ、コマンド、制御などのパケットの通信が行われる。

0014

システムコントローラ20のホストポート21及び22がそれぞれケーブルC1及びC2を介して画像処理ボード30のターゲットポート31及び32にそれぞれ接続され、画像処理ボード30のホストポート33がケーブルC3を介して画像処理ボード40のターゲットポート41に接続されている。例えば、ケーブルC1、C2及びC3のいずれも8レーンであり、各レーンが送信チャンネル受信チャンネルとを有する全2重通信である。

0015

システムコントローラ20では、ホストポート21及び22が、入出力インターフェイス26及びパラレルバスB1を介してCPU27及びメモリ28に接続されている。入出力インターフェイス26は、CPU27で処理された並列データを、シリアルデータに変換するとともに通信インターフェイス規格に従い信号を変換して、ホストポート21及び22に出力し、ホストポート21及び22から受信したシリアル信号を、この通信インターフェイス規格に従い元のパラレルデータに戻して、CPU27に供給するためのものである。操作パネル29は、指示入力及び表示用であり、インターフェイスを備え、パラレルバスB1を介してCPU27に接続されている。

0016

メモリ28は、プログラム及びデータが格納された揮発性メモリと、ワークエリア用の不揮発性メモリとを備えている。

0017

図1では記載がないが、システムコントローラ20に更にDMAC(Direct Memory Access Controller)を備え、CPU27を介さずにメモリ28と入出力インターフェイス26との間でデータを転送するように構成してもよい。この点は、画像処理ボード30及び40についても同様である。

0018

画像処理ボード30では、ターゲットポート31が、一方ではマルチプレクサデマルチプレクサ34を介して入出力インターフェイス36に接続され、他方ではマルチプレクサ・デマルチプレクサ34及びバッファゲート35を介してホストポート33に接続され、ターゲットポート32が直接入出力インターフェイス36に接続されている。入出力インターフェイス36は、パラレルバスB2を介してMPU37及びメモリ38に接続されている。MPU37及びメモリ38は、例えば、ASIC39で構成され、MPU37は画像処理プロセッサである。

0019

マルチプレクサ・デマルチプレクサ34は、ターゲットポート31の送信チャンネルに接続されたマルチプレクサと、ターゲットポート31の受信チャンネルに接続されたデマルチプレクサとを備えている。MPU37は、入出力インターフェイス36を介してマルチプレクサ・デマルチプレクサ34の制御入力端制御信号を供給することにより、マルチプレクサ・デマルチプレクサ34の信号経路をバッファゲート35側又は入出力インターフェイス36側へ択一的に選択制御(マルチプレクサとデマルチプレクサの両方を連動して選択制御)する。

0020

メモリ38は、プログラム及びデータが格納された揮発性メモリと、ワークエリア用の不揮発性メモリとを備えている。

0021

画像処理ボード40では、ターゲットポート41が、入出力インターフェイス46及びパラレルバスB3を介してMPU47及びメモリ48に接続されている。MPU47及びメモリ48は、例えば、ASIC49で構成され、MPU47は画像処理プロセッサである。

0022

メモリ48は、プログラム及びデータが格納された揮発性メモリと、ワークエリア用の不揮発性メモリとを備えている。

0023

入出力インターフェイス36及び46はいずれも、入出力インターフェイス26と同様に構成されている。MPU37及びMPU47はより具体的には、データ圧縮伸長プロセッサ画像回転伸縮プロセッサ、RIP(Raster Image Processer)、カラー画像処理プロセッサなどのいずれかである。

0024

例えば、画像処理ボード30は、データ圧縮・伸長プロセッサであって、コピープリントファクシミリ送信の何れの機能をユーザが選択しても使用され、一方、画像処理ボード40は、カラー画像処理プロセッサであって、ユーザの設定に応じて、使用される場合と使用されない場合とがある。画像処理ボード40が使用されない場合にもマルチプレクサ・デマルチプレクサ34の経路をバッファゲート35側に固定しておくと、全体としてのパフォーマンスが低下する。

0025

そこで、このような場合には、マルチプレクサ・デマルチプレクサ34を入出力インターフェイス36側に切り替えて、システムコントローラ20と画像処理ボード30との間の通信のリンク幅を16とすることにより、情報処理装置10のパフォーマンスを向上させる。

0026

ユーザは、操作パネル29を操作して1つの機能、例えばコピーを選択し、操作パネル29を操作して、この機能に関する既定設定値に対し各種設定を上書きした後、操作パネル29上のスタート釦を押下する。これにより、メモリ28内の上記プログラムに対応した図2に示す処理が開始される。以下、括弧内は図中のステップ識別符号である。

0027

(S0)CPU27は、上記設定(機能の選択と、選択した機能における各種設定)に基づき、図3に示すような、メモリ28の上記不揮発性メモリに予め書き込まれている条件テーブルを参照して、マルチプレクサ・デマルチプレクサ34の上記制御信号に対応した切替制御コマンドを定める。

0028

図3では、条件1が成立し、条件3と6とが成立し、又は、条件2と4と6とが成立ている場合に、マルチプレクサ・デマルチプレクサ34の切替が入出力インターフェイス36側であり、その他の場合にはマルチプレクサ・デマルチプレクサ34の切替がバッファゲート35側であることを示している。

0029

(S1)入出力インターフェイス36側であればステップS2へ進み、バッファゲート35側であればステップS4へ進む。

0030

(S2)CPU27は、パラレルバスB1、入出力インターフェイス26及びホストポート21を介して、入出力インターフェイス36側への切替制御コマンドのパケットを画像処理ボード30に送信する。

0031

画像処理ボード30では、ターゲットポート32、入出力インターフェイス36及びパラレルバスB2を介して、MPU37がこの切替制御コマンドを受信し、MPU37はこれに応答して、入出力インターフェイス36を介しマルチプレクサ・デマルチプレクサ34の制御入力端に、入出力インターフェイス36側への切替制御信号を供給する。MPU37は、入出力インターフェイス36及びターゲットポート32を介しシステムコントローラ20へ、この切替が終了したことを通知する。CPU27は、この通知に応答して、ステップS3へ進む。

0032

(S3)CPU27は、メモリ28内のデータを直接又はこれを処理した後に、入出力インターフェイス26を介してホストポート21及び22に処理コマンド及び処理対象データのパケットを供給する。これにより、リンク幅16でデータがシステムコントローラ20へ高速転送される。

0033

画像処理ボード30では、このデータがターゲットポート31及び32を介して入出力インターフェイス36に供給され、MPU37は、入出力インターフェイス36で並列化されたデータを受け取って、メモリ38に格納した後にこのデータを処理し、又は、このデータを処理した後にメモリ38に書き込む。画像処理ボード30は直接又は上述のDMACを介して、処理結果をシステムコントローラ20へ送信し、CPU27はこれを受け取ってメモリ28に格納する。

0034

(S4)CPU27は、パラレルバスB1、入出力インターフェイス26及びホストポート21を介して、入出力インターフェイス36側への切替制御コマンドのパケットを画像処理ボード30に送信する。

0035

画像処理ボード30では、ターゲットポート32、入出力インターフェイス36及びパラレルバスB2を介して、MPU37がこの切替制御コマンドを受信し、MPU37はこれに応答して、入出力インターフェイス36を介しマルチプレクサ・デマルチプレクサ34の制御入力端に、バッファゲート35側への切替制御信号を供給する。MPU37は、入出力インターフェイス36及びターゲットポート32を介しシステムコントローラ20へ、この切替が終了したことを通知する。CPU27は、この通知に応答して、ステップS5へ進む。

0036

(S5)CPU27は、メモリ28内のデータを直接又はこれを処理した後に、入出力インターフェイス26を介しホストポート21に、画像処理ボード30に対する処理コマンド及び処理対象データのパケットを供給するとともに、入出力インターフェイス26を介しホストポート22に、画像処理ボード40に対する処理コマンド及び処理対象データのパケットを供給する。これにより、リンク幅8でデータが画像処理ボード30へ転送されると共に、リンク幅8でデータが画像処理ボード30を介し40へ転送される。

0037

画像処理ボード30では、このデータがターゲットポート32を介して入出力インターフェイス36に供給され、画像処理ボード40では、ターゲットポート41を介して入出力インターフェイス46に供給される。MPU37は、入出力インターフェイス36で並列化されたデータを受け取って、メモリ38に格納した後にこのデータを処理し、又は、このデータを処理した後にメモリ38に書き込む。画像処理ボード30は直接又は上述のDMACを介して、処理結果をシステムコントローラ20へ送信し、CPU27はこれを受け取ってメモリ28に格納する。同様に、MPU47は、入出力インターフェイス46で並列化されたデータを受け取って、メモリ48に格納した後にこのデータを処理し、又は、このデータを処理した後にメモリ48に書き込む。画像処理ボード40は直接又は上述のDMACを介して、処理結果をシステムコントローラ20へ送信し、CPU27はこれを受け取ってメモリ28に格納する。

0038

以上において、本発明の好適な実施例を説明したが、本発明には他にも種々の変形例が含まれ、各構成要素の機能を実現する他の構成を用いたもの、当業者であればこれらの構成又は機能から想到するであろう他の構成も、本発明に含まれる。

0039

例えば、情報処理装置10は、画像形成装置以外にも適用可能である。

0040

10情報処理装置
20システムコントローラ
21、22、33ホストポート
26、36、46入出力インターフェイス
27 CPU
28、38、48メモリ
29操作パネル
30、40画像処理ボード
31、32、41ターゲットポート
34マルチプレクサ・デマルチプレクサ
35バッファゲート
37、47 MPU
39、49ASIC
B1〜B3パラレルバス
C1〜C3 ケーブル

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