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技術 半導体装置の試験方法及び半導体装置

出願人 富士通セミコンダクター株式会社
発明者 味村智昭島林和彦
出願日 2010年3月19日 (10年9ヶ月経過) 出願番号 2010-064507
公開日 2011年10月6日 (9年2ヶ月経過) 公開番号 2011-196847
状態 特許登録済
技術分野 電子回路の試験 半導体集積回路
主要キーワード 標準テーブル 論理積演算回路 判定基準電圧 実使用条件 試験対象デバイス 電源ノイズ量 判定試験 遮断せず
関連する未来課題
重要な関連分野

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図面 (7)

課題

電源ノイズの影響を受けることなく、TDT試験を正常に実施できるようにする。

解決手段

半導体装置における試験対象内部回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させて判定試験を行うとともに、判定試験の実行時に発生した電源ノイズを検出して、判定試験の結果及び検出された電源ノイズに基づいて、電源ノイズの影響を受けることなくTDT試験を正常に実施できる適切な回路規模を判定し、判定結果に基づいて回路ブロックに供給するクロックを制御することで同時に動作する回路ブロックの数を制限してTDT試験を実施する。

概要

背景

半導体装置動作試験の一つに、遅延を評価するTDT(Transition Delay Test)試験がある。TDT試験では、試験対象である半導体装置内のフリップフロップに対してクロック印加とともに信号変化が生じるような信号パターンスキャンシフト等により設定し、高速な2つのパルス(クロック)を外部より印加する。1回目のクロック印加で信号変化を発生させ、2回目のクロック印加で任意のフリップフロップにおいて変化後の信号を取り込む。この取り込まれた変化後の信号が期待値と一致するか否かを比較判定することで、半導体装置内における遅延が良品としての条件を満足するか判定を行っている。すなわち、TDT試験においては、変化後の信号と期待値とが一致すれば、その半導体装置は良品と判定され、変化後の信号と期待値とが一致しなければ、その半導体装置は不良と判定される。不良発生の要因としては、スイッチングノイズDFT(design for test)の構成、測定環境トランジスタ特性等のさまざまな要因がある。

また、半導体装置内の電源ノイズ測定点ゲートが接続され、判定基準電圧供給端子ソースが接続され、測定端子ドレインが接続されたMOSトランジスタで構成される電源ノイズ測定セルを搭載し、電源ノイズ測定可能にした半導体装置が提案されている。この半導体装置は、判定基準電圧供給端子を介して判定基準電圧をソースに供給し、電源ノイズに応じたゲート−ソース間電圧の変動に対するドレイン電流の変化又はオンオフ状態変化を測定端子で観測し電源ノイズの測定を行う(例えば、特許文献1参照。)。

概要

電源ノイズの影響を受けることなく、TDT試験を正常に実施できるようにする。半導体装置における試験対象の内部回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させて判定試験を行うとともに、判定試験の実行時に発生した電源ノイズを検出して、判定試験の結果及び検出された電源ノイズに基づいて、電源ノイズの影響を受けることなくTDT試験を正常に実施できる適切な回路規模を判定し、判定結果に基づいて回路ブロックに供給するクロックを制御することで同時に動作する回路ブロックの数を制限してTDT試験を実施する。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

半導体装置試験対象回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させ判定試験を行う第1の試験工程と、前記判定試験の実行時に、前記半導体装置にて発生した電源ノイズを検出する検出工程と、前記第1の試験工程で行われた判定試験の結果、及び前記検出工程で検出された電源ノイズに基づいて、動作試験の実行に係る回路規模を判定する判定工程と、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックを制御し、前記試験対象回路に対する前記動作試験を行う第2の試験工程とを有することを特徴とする半導体装置の試験方法

請求項2

前記第2の試験工程では、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックの位相を調整することを特徴とする請求項1記載の半導体装置の試験方法。

請求項3

前記第2の試験工程では、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックの各々に対するクロックの供給及び遮断を制御することを特徴とする請求項1記載の半導体装置の試験方法。

請求項4

前記第2の試験工程では、前記試験対象回路のうち前記動作試験が未実施である回路規模が前記判定工程で判定した回路規模以上である場合には、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模と等しくなるよう前記回路ブロックに供給するクロックを制御することを特徴とする請求項1〜3の何れか1項に記載の半導体装置の試験方法。

請求項5

前記検出工程では、基準電源を基に生成した比較電圧と前記判定試験の実行時における前記半導体装置の電源電圧とを比較して前記電源ノイズを検出することを特徴とする請求項1〜4の何れか1項に記載の半導体装置の試験方法。

請求項6

前記回路ブロックの各々の回路規模は同じであることを特徴とする請求項1〜5の何れか1項に記載の半導体装置の試験方法。

請求項7

複数の回路ブロックに分割される試験対象回路と、前記試験対象回路に対する試験の実行時に発生した電源ノイズを検出する検出回路と、前記検出回路により検出された電源ノイズに基づいて決定された同時に動作可能な回路ブロックの数に応じて、試験を実行する際に前記回路ブロックの各々に供給するクロックを制御するクロック制御回路とを備えることを特徴とする半導体装置。

請求項8

前記クロック制御回路は、決定された同時に動作可能な回路ブロックの数に応じて、前記回路ブロックに供給するクロックの位相を調整することを特徴とする請求項7記載の半導体装置。

請求項9

前記クロック制御回路は、決定された同時に動作可能な回路ブロックの数に応じて、前記回路ブロックの各々へのクロックの供給及び遮断を制御することを特徴とする請求項7記載の半導体装置。

請求項10

半導体装置の試験対象回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させて行われた判定試験の結果、及び前記判定試験の実行時に前記半導体装置にて検出された電源ノイズに基づいて、動作試験の実行に係る回路規模を判定する判定工程と、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックの制御に係る制御信号を出力し、前記試験対象回路に対する前記動作試験を行わせる試験工程とを有することを特徴とする半導体装置の試験方法。

技術分野

0001

本発明は、半導体装置試験方法及び半導体装置に関する。

背景技術

0002

半導体装置の動作試験の一つに、遅延を評価するTDT(Transition Delay Test)試験がある。TDT試験では、試験対象である半導体装置内のフリップフロップに対してクロック印加とともに信号変化が生じるような信号パターンスキャンシフト等により設定し、高速な2つのパルス(クロック)を外部より印加する。1回目のクロック印加で信号変化を発生させ、2回目のクロック印加で任意のフリップフロップにおいて変化後の信号を取り込む。この取り込まれた変化後の信号が期待値と一致するか否かを比較判定することで、半導体装置内における遅延が良品としての条件を満足するか判定を行っている。すなわち、TDT試験においては、変化後の信号と期待値とが一致すれば、その半導体装置は良品と判定され、変化後の信号と期待値とが一致しなければ、その半導体装置は不良と判定される。不良発生の要因としては、スイッチングノイズDFT(design for test)の構成、測定環境トランジスタ特性等のさまざまな要因がある。

0003

また、半導体装置内の電源ノイズ測定点ゲートが接続され、判定基準電圧供給端子ソースが接続され、測定端子ドレインが接続されたMOSトランジスタで構成される電源ノイズ測定セルを搭載し、電源ノイズ測定可能にした半導体装置が提案されている。この半導体装置は、判定基準電圧供給端子を介して判定基準電圧をソースに供給し、電源ノイズに応じたゲート−ソース間電圧の変動に対するドレイン電流の変化又はオンオフ状態変化を測定端子で観測し電源ノイズの測定を行う(例えば、特許文献1参照。)。

先行技術

0004

特開2004−184345号公報

発明が解決しようとする課題

0005

TDT試験では、半導体装置内のフリップフロップで一斉に信号変化を発生させるという、実使用条件よりも厳しい条件で動作させて試験を行っている。つまり、実際の使用状況下ではほとんど起こり得ない数のフリップフロップを一斉に動作させ、TDT試験が行われる。そのため、膨大な数のフリップフロップを有する大規模な半導体装置でTDT試験を実施した場合には、発生したノイズの影響により、ノイズの影響がなければ良品と判定されるものが不良と判定されることがある。すなわち、膨大な数のフリップフロップの動作(信号変化に係るスイッチング)等によって発生する電源ノイズの影響(電源電圧の低下)により遅延が増大してしまい、半導体装置が不良と判定されることがある。

課題を解決するための手段

0006

本発明の一観点によれば、半導体装置の試験対象回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させ判定試験を行う工程と、判定試験の実行時に半導体装置にて発生した電源ノイズを検出する工程と、判定試験の結果及び検出された電源ノイズに基づいて、動作試験の実行に係る回路規模を判定する工程と、同時に動作する回路ブロックの回路規模が、判定した回路規模を超えないように回路ブロックに供給するクロックを制御して試験対象回路に対する動作試験を行う工程とを有する半導体装置の試験方法が提供される。

発明の効果

0007

開示の半導体装置の試験方法は、同時に動作させる回路ブロックを変化させて行った判定試験の結果、及び判定試験の実行時に発生した電源ノイズに基づいて、電源ノイズの影響を受けることなく動作試験を正常に行うことができる適切な回路規模を判定して試験対象回路に対する動作試験を行うことができる効果を奏する。

図面の簡単な説明

0008

本発明の実施形態における半導体装置の試験システムの構成例を示す図である。
本実施形態における半導体装置の検出回路の構成例を示す図である。
本実施形態における半導体装置のクロック制御回路の一例を示す図である。
本実施形態における半導体装置のクロック制御回路の他の例を示す図である。
本実施形態における半導体装置の試験方法の一例を示すフローチャートである。
比較電圧電圧レベル及び電源判定用波形の一例を示す図である。

実施例

0009

以下、本発明の実施形態を図面に基づいて説明する。

0010

図1は、本発明の一実施形態における半導体装置の試験システムの構成例を示すブロック図である。なお、図1には、本実施形態における半導体装置の試験システムにおいて、TDT(Transition Delay Test)試験を実施するための要素的特徴のみを示している。図1において、10は半導体装置の試験装置テスタ)であり、20は試験対象デバイスとしての半導体装置(例えば、試験対象回路が搭載されているチップ)である。

0011

試験装置10は、制御部11、信号生成部12、及び信号処理部13を有する。
制御部11は、試験装置10内の各機能部を制御する。制御部11は、例えばCPU(Central Processing Unit、中央処理装置)やメモリ等で構成され、CPUがメモリ等に記憶されているプログラム読み出して実行することで、各機能部を制御し、半導体装置20のTDT試験が行われる。

0012

信号生成部12は、制御部11による制御に応じて、半導体装置20に対して供給する各種信号を生成し出力する。半導体装置20に供給される各種信号には、半導体装置20の内部回路に供給するクロックを制御する制御信号や、電源ノイズのレベルを取得するための制御信号や、TDT試験を行う際に半導体装置20の内部回路に対して信号パターンを設定するための信号等を含む。

0013

信号処理部13は、半導体装置20からの信号を受けて所定の信号処理を行い、処理結果を制御部11に出力する。信号処理部13は、例えば、TDT試験において信号変化を発生させた後の信号を受け、変化後の信号が期待値と一致するか否かを比較してTDT試験の結果(OK又はNG)を判定し制御部11に出力する。

0014

半導体装置20は、内部回路21、クロック制御回路22、及び検出回路23を有する。半導体装置20内の各機能部(内部回路21、クロック制御回路22、及び検出回路23を含む。)には、電源電圧(Vcc)及び基準電位(GND)が試験装置10から供給されている。

0015

内部回路21は、フリップフロップやロジック回路等を含み、半導体装置20において所定の機能を実現する回路である。内部回路21は、TDT試験の試験対象となる回路である。TDT試験を行う際には、内部回路21のフリップフロップに対して、クロック印加とともに信号変化が生じるような信号パターンが試験装置10からの信号に基づいてスキャンシフト等により設定される。その後、内部回路21に対して信号変化を発生させるための1回目のクロック及び任意のフリップフロップにおいて変化後の信号を取り込むための2回目のクロックが印加される。

0016

本実施形態では、含まれるフリップフロップの数がほぼ等しくなるように(各々の回路規模がほぼ等しくなるように)内部回路21を5つの回路ブロックに分割し、それぞれ回路ブロック21−a、21−b、21−c、21−d、21−eとする。すなわち、回路ブロック21−a〜21−eの各々が、内部回路21に存在するフリップフロップの総数の20%分のフリップフロップをそれぞれ有するように内部回路21を分割している。本実施形態では、この分割した回路ブロック21−a、21−b、21−c、21−d、21−eを単位として、TDT試験を実行可能としている。

0017

クロック制御回路22は、試験装置10からクロック(CLK)及び制御信号が供給される。クロック制御回路22は、TDT試験の実行時に、内部回路20(詳細には、回路ブロック21−a、21−b、21−c、21−d、21−eの各々)に供給するクロックを、供給される制御信号に基づいて制御する。

0018

検出回路23は、試験装置10から制御信号及び基準電源(電源ノイズのないVcc相当)が供給され、電源ノイズの測定結果を試験装置10に供給する。検出回路23は、内部回路21で試験が実行されているとき、基準電源を基に生成する所定の比較電圧と電源電圧(Vcc)との電圧レベルを比較することで電源ノイズのモニタを実施し、その結果(電源ノイズのレベル)を試験装置10に出力する。

0019

図2は、半導体装置20の検出回路23の構成例を示すブロック図である。検出回路23は、判定部31、レジスタ33、比較部34、及び記憶部35を有する。

0020

判定部31は、比較回路コンパレータ)32−A、32−B、32−C、32−D、32−E、及び抵抗R1、R2、R3、R4、R5、R6を有する。抵抗R1、R2、R3、R4、R5、R6は、この順で、試験装置10から基準電源が供給される電源線と基準電位GNDとの間に直列に接続されている。また、比較回路32−A〜32−Eは、一方の入力が試験装置10から電源電圧(Vcc)が供給される電源線に接続され、他方の入力が直列に接続された抵抗R1、R2、R3、R4、R5、R6の相互接続点に接続される。

0021

詳細には、比較回路32−A〜32−Eの各々は、一方の入力に電源電圧(Vcc)が入力される。また、比較回路32−Aの他方の入力は、抵抗R1とR2の接続点に接続され、その接続点の電位(電圧レベルAとする)が入力される。同様に、比較回路32−Bの他方の入力は、抵抗R2とR3の接続点に接続され、その接続点の電位(電圧レベルBとする)が入力される。比較回路32−Cの他方の入力は、抵抗R3とR4の接続点に接続され、その接続点の電位(電圧レベルCとする)が入力される。また、比較回路32−Dの他方の入力は、抵抗R4とR5の接続点に接続され、その接続点の電位(電圧レベルDとする)が入力される。比較回路32−Eの他方の入力は、抵抗R5とR6の接続点に接続され、その接続点の電位(電圧レベルEとする)が入力される。

0022

ここで、電圧レベルA〜Eについて、図6を参照して説明する。図6には、電圧レベルA〜E及び電源判定用波形の一例を示している。
本実施形態においては、TDT試験を行った場合に発生する電源ノイズの影響によって電圧低下したときの電源電圧の電圧レベルが、電圧レベルAより高ければ、内部回路21が有するフリップフロップ総数の100%で試験可能とされる。電圧低下したときの電源電圧の電圧レベルが、電圧レベルA〜電圧レベルBの間であれば、内部回路21が有するフリップフロップ総数の80%で試験可能とされ、内部回路21をフリップフロップ総数80%以下の個数でn分割して試験を行うようにする。また、電圧低下したときの電源電圧の電圧レベルが、電圧レベルB〜電圧レベルCの間であれば、内部回路21が有するフリップフロップ総数の60%で試験可能とされ、内部回路21をフリップフロップ総数60%以下の個数でn分割して試験を行うようにする。電圧低下したときの電源電圧の電圧レベルが、電圧レベルC〜電圧レベルDの間であれば、内部回路21が有するフリップフロップ総数の40%で試験可能とされ、内部回路21をフリップフロップ総数40%以下の個数でn分割して試験を行うようにする。また、電圧低下したときの電源電圧の電圧レベルが、電圧レベルD〜電圧レベルEの間であれば、内部回路21が有するフリップフロップ総数の20%で試験可能とされ、内部回路21をフリップフロップ総数20%以下の個数でn分割して試験を行うようにする。例えば、図6に例示した電源判定用波形であれば、最も電圧が低下したときの電源電圧の電圧レベルが、電圧レベルB〜電圧レベルCの間であるので、内部回路21をフリップフロップ総数60%以下の個数でn分割して試験を行うようにする。なお、電圧レベルA〜Eが前述したような電圧となるように、抵抗R1〜R6はその抵抗値が設定される。

0023

レジスタ33は、判定部31が有する比較回路32−A、32−B、32−C、32−D、32−Eの各々の出力が供給され、それを保持する。比較部34は、記憶部35に予め格納されているテーブル(標準テーブル)とレジスタ33に保持されている値とを比較し、比較結果に基づいて結果を試験装置10に出力する。このように予め格納されているテーブルとの比較結果を試験装置10に出力することで、比較回路32−A〜32−Eの各々の出力をそのまま試験装置10に出力する場合と比較して情報伝達に要する信号量を削減することができる。なお、試験装置10と半導体装置20の検出回路23との間における伝送帯域が十分ある場合には、判定部31が有する比較回路32−A〜32−Eの各々の出力を試験装置10にそのまま出力するようにしても良い。

0024

図3は、半導体装置20のクロック制御回路22の一例を説明するための図である。図3においては、クロックを遮断せず位相を調整して(ずらして)、回路ブロック21−a、21−b、21−c、21−d、21−eにクロックを供給するクロック制御回路22について示している。

0025

図3(A)は、クロック制御回路22の構成例を示すブロック図である。図3(A)において、41−a、41−b、41−c、41−d、41−eは、入力された信号を所定の遅延量だけ遅延させて出力する遅延器であり、試験装置10からのクロック(CLK)が入力される。遅延器41−aの遅延量をZ1、遅延器41−bの遅延量をZ2、遅延器41−cの遅延量をZ3、遅延器41−dの遅延量をZ4、遅延器41−eの遅延量をZ5とすると、遅延量Z1、Z2、Z3、Z4、Z5は、互いに異なる。また、遅延量Z1、Z2、Z3、Z4、Z5の各々は、入力されるクロック(CLK)の1周期よりも短い。

0026

また、42−a、42−b、42−c、42−d、42−eは、対応する回路ブロック21−a、21−b、21−c、21−d、21−eにクロックを供給するためのセレクタである。セレクタ42−aは、クロック(CLK)及び遅延器41−aの出力が入力され、試験装置10からの制御信号CTLに基づいてクロック(CLK)又は遅延器41−aの出力の一方を選択して回路ブロック21−aに出力する。セレクタ42−bは、クロック(CLK)及び遅延器41−bの出力が入力され、その一方を制御信号CTLに基づいて選択して回路ブロック21−bに出力する。セレクタ42−cは、クロック(CLK)及び遅延器41−cの出力が入力され、その一方を制御信号CTLに基づいて選択して回路ブロック21−cに出力する。セレクタ42−dは、クロック(CLK)及び遅延器41−dの出力が入力され、その一方を制御信号CTLに基づいて選択して回路ブロック21−dに出力する。セレクタ42−eは、クロック(CLK)及び遅延器41−eの出力が入力され、その一方を制御信号CTLに基づいて選択して回路ブロック21−eに出力する。

0027

すなわち、セレクタ42−aは、回路ブロック21−aに対して、クロック(CLK)又はそれを遅延量Z1だけ遅延させたもの(遅延クロック)をクロック(CLK:a)として出力する。セレクタ42−bは、回路ブロック21−bに対して、クロック(CLK)又はそれを遅延量Z2だけ遅延させたものをクロック(CLK:b)として出力する。セレクタ42−cは、回路ブロック21−cに対して、クロック(CLK)又はそれを遅延量Z3だけ遅延させたものをクロック(CLK:c)として出力する。セレクタ42−dは、回路ブロック21−dに対して、クロック(CLK)又はそれを遅延量Z4だけ遅延させたものをクロック(CLK:d)として出力する。セレクタ42−eは、回路ブロック21−eに対して、クロック(CLK)又はそれを遅延量Z5だけ遅延させたものをクロック(CLK:e)として出力する。

0028

図3(B)は、クロック制御回路22の他の構成例を示すブロック図である。図3(B)において、43−a、43−b、43−c、43−d、43−eは、入力された信号を所定の遅延量だけ遅延させて出力する遅延器であり、試験装置10からのクロック(CLK)が入力される。遅延器43−aは、出力を回路ブロック21−aにクロック(CLK:a)として出力し、遅延器43−bは、出力を回路ブロック21−bにクロック(CLK:b)として出力する。遅延器43−cは、出力を回路ブロック21−cにクロック(CLK:c)として出力し、遅延器43−dは、出力を回路ブロック21−dにクロック(CLK:d)として出力する。遅延器43−eは、出力を回路ブロック21−eにクロック(CLK:e)として出力する。

0029

ここで、遅延器43−a、43−b、43−c、43−d、43−eの各々の遅延量Z1、Z2、Z3、Z4、Z5は、試験装置10からの制御信号CTLにより独立して制御される。遅延量Z1、Z2、Z3、Z4、Z5は、入力されるクロック(CLK)の1周期よりも短い遅延量であって、互いに異なるようにしても良いし、一部又は全部が同じであっても良い。

0030

図3(A)や図3(B)に示したクロック制御回路22により、回路ブロック21−a、21−b、21−c、21−d、21−eに対して、クロックを遮断せずに位相を適宜ずらしてクロックを供給することができる。例えば、図3(A)において、各セレクタ42−a〜42−eが対応する遅延器41−a〜41−eの出力を選択することで、位相調整が行われ、図3(C)に示すように位相を互いに異ならせて回路ブロック21−a〜21−eにクロックを供給することができる。また、例えば、図3(B)において、遅延器43−a〜43−eの遅延量を互いに異ならせることで、図3(C)に示すように位相を互いに異ならせて回路ブロック21−a〜21−eにクロックを供給することができる。

0031

図4は、半導体装置20のクロック制御回路22の他の例を説明するための図である。図4においては、いわゆるゲーテドクロック技術を適用し、回路ブロック21−a、21−b、21−c、21−d、21−eに対するクロックの供給/遮断を制御するようにしたクロック制御回路22について示している。

0032

図4(A)は、クロック制御回路22の構成例を示すブロック図である。図4(A)において、51−a、51−b、51−c、51−d、51−eは、ゲート回路であり、図4(A)に示す例では、論理積演算回路AND回路)で構成される。ゲート回路51−a〜51−eの各々は、試験装置10からのクロック(CLK)及び制御信号CTLが入力され、制御信号CTLに応じて、クロック(CLK)を出力する(供給する)か否(遮断する)かを切り替える。すなわち、図4(A)に示すようにゲート回路としてAND回路を用いた場合には、制御信号CTLが真である場合にクロックが出力されることとなり、制御信号CTLがである場合にクロックが遮断されることとなる。

0033

ゲート回路51−aは、出力を回路ブロック21−aにクロック(CLK:a)として出力し、ゲート回路51−bは、出力を回路ブロック21−bにクロック(CLK:b)として出力する。ゲート回路51−cは、出力を回路ブロック21−cにクロック(CLK:c)として出力し、ゲート回路51−dは、出力を回路ブロック21−dにクロック(CLK:d)として出力する。ゲート回路51−eは、出力を回路ブロック21−eにクロック(CLK:e)として出力する。

0034

図4(A)に示したクロック制御回路22により、回路ブロック21−a、21−b、21−c、21−d、21−eに対するクロックの供給及び遮断を適宜制御することができる。例えば、図4(A)において、ゲート回路51−a、51−b、51−cに供給する制御信号CTLを真、ゲート回路51−d、51−eに供給する制御信号CTLを偽とする。その後に、ゲート回路51−a、51−b、51−cに供給する制御信号CTLを偽、ゲート回路51−d、51−eに供給する制御信号CTLを真とする。このように制御することで、図4(B)に示すように回路ブロック21−a、21−b、21−cに対してのみクロックの供給を行った後に、回路ブロック21−d、21−eのみにクロックを供給するように制御することができる。

0035

次に、本実施形態における半導体装置の試験方法について説明する。
図5は、本実施形態における半導体装置の試験方法の一例を示すフローチャートである。

0036

まず、動作を開始すると、試験装置10は、試験対象の半導体装置20に対してフリップフロップ個数算出用信号を入力する(S1)。例えば、試験装置10は、制御部11による制御に基づいて信号生成部12にてフリップフロップ個数算出用信号を生成し、半導体装置20に出力する。なお、フリップフロップ個数算出用の信号は、半導体装置20において同時に動作するフリップフロップの個数(回路規模)を制限することなく、半導体装置20全体で同時にTDT試験を行う場合に入力される信号と同様の信号である。

0037

次に、試験装置10は、半導体装置20の内部回路21において各回路規模でのTDT試験を実施可能であるか否かを判断する(S2〜S4)。このとき、試験装置10は、半導体装置20内のクロック制御回路22に制御信号を出力し、同時動作させるフリップフロップ数が順に多く(試験が行われる回路規模が順に大きく)なるように変化させ、各回路規模でTDT試験を実施可能であるか否かを判断する。

0038

すなわち、試験装置10は、まず5つに分割した回路ブロック21−a〜21−eにおいて、回路ブロックを1つずつ動作させる(同時に2つ以上の回路ブロックが動作しない)ようにしてTDT試験と同様にして判定試験を行う(回路規模20%)。次に、試験装置10は、5つに分割した回路ブロック21−a〜21−eにおいて、回路ブロックを2つずつ動作させるようにして判定試験を行う(回路規模40%)。以下、同様にして、試験装置10は、5つに分割した回路ブロック21−a〜21−eにおいて、順に回路ブロックを3つ(回路規模60%)、4つ(回路規模80%)、5つ(回路規模100%)動作させるようにして判定試験を行う。

0039

前述のように回路規模を徐々に大きくしながらTDT試験と同様の判定試験を繰り返し行い、1回の判定試験を実行するたびに、試験装置10は、変化後の信号(内部回路の動作結果)と期待値とを比較し一致するか否かを判定する(S3)。その結果、変化後の信号と期待値とが一致する場合(OK)には、そのとき動作させた回路規模を判定データとして蓄積して(S4)、次の判定試験を実行する。一方、変化後の信号と期待値とが一致しない場合(NG)又はすべての回路規模(回路規模100%)での試験が終了した場合には、試験装置10は、半導体装置20内の検出回路23にてデータ比較を行わせ(S5)、電源ノイズに係る測定結果を取得する。これにより、TDT試験において、変化後の信号と期待値とが不一致となる電源ノイズ量に係る情報を取得することができる。

0040

次に、試験装置10は、前述した動作により得られた結果(蓄積されている判定データや検出回路23より取得した電源ノイズに係る測定結果)に基づいて、電源ノイズの影響を受けることなく、TDT試験を正常に実施できる回路規模を判定する(S6)。例えば、同時に動作させる回路規模を40%とした判定試験でNGとなった場合には、TDT試験にて同時に動作させる回路規模を20%に制限するように決定し、同時に動作させる回路規模を80%とした判定試験でNGとなった場合には、TDT試験にて同時に動作させる回路規模を60%に制限するように決定する。

0041

続いて、試験装置10は、TDT試験にて同時に動作させる回路規模をステップS6で決定した回路規模に制限し、すなわち同時に動作する回路規模がステップS6で決定した回路規模を超えないようにして、半導体装置20のTDT試験を実施する(S7)。例えば、同時に動作させる回路規模を20%に制限した場合には、クロック制御回路22によって回路ブロック21−a〜21−eに供給するクロックを制御し、回路ブロック21−a〜21−eを1つずつ動作させる(同時に2つ以上の回路ブロックが動作しない)ようにしてTDT試験を行う。例えば、図3に示すように位相を互いに異ならせて回路ブロック21−a〜21−eに対してクロックを供給することで、回路ブロック21−a〜21−eを1つずつ動作させるように制御することができる。また、例えば1つの回路ブロックにのみクロックを供給し他の回路ブロックへのクロックを遮断する制御を回路ブロック21−a〜21−eの各々について行うことで、回路ブロック21−a〜21−eを1つずつ動作させるように制御することができる。

0042

また、例えば、同時に動作させる回路規模を60%に制限した場合には、クロック制御回路22によって回路ブロック21−a〜21−eに供給するクロックを制御し、回路ブロック21−a〜21−eのうち3つの回路ブロック(例えば、回路ブロック21−a、21−b、21−c)を同時に動作させ、残りの2つの回路ブロック(例えば、回路ブロック21−d、21−e)を同時に動作させるようにしてTDT試験を行う。例えば、回路ブロック21−a〜21−eに対して供給するクロックのうち、3つのクロックの位相を同期させるととともに、それとは位相をずらして残り2つのクロックの位相を同期させることで、同時に動作させる回路規模を60%に制限することができる。また、例えば図4に示すようにクロックの供給/遮断を制御することで、同時に動作させる回路規模を60%に制限することができる。
なお、前述したクロックの制御例は一例であってこれに限定されるものではない。

0043

そして、試験装置10は、半導体装置20の内部回路21全体、すなわち全回路ブロック21−a〜21−eに対するTDT試験の実施が完了するまで試験を実施し、内部回路21全体に対するTDT試験の実施が完了すると動作を終了する(S8)。

0044

本実施形態によれば、同時に動作させる回路ブロック(フリップフロップ数)を変化させて判定試験を行い、判定試験の結果及びその実行時に発生した電源ノイズに係る測定結果、電源ノイズの影響を受けることなく、TDT試験を正常に実施できる適切な回路規模を判定する。そして、判定により得られた適切な回路規模を超えないように、TDT試験にて同時に動作させる回路規模を制限し、半導体装置20に対するTDT試験を実施する。これにより、電源ノイズの影響を受けることなく、正常に試験を実施できる適切な回路規模でTDT試験を実施することができ、ノイズの影響がなければ良品と判定されるものがノイズの影響により不良と判定されてしまう不都合が発生することを抑制することができる。

0045

また、半導体装置20の内部回路21を単に分割してTDT試験を行うのではなく、正常に試験を実施できる適切な回路規模でTDT試験を行うことができ、効率良く半導体装置20全体に対するTDT試験を行うことができる。例えば、内部回路21のうちTDT試験が未実施である回路ブロックの総数が、正常に試験を実施できると判定された回路規模以上である場合に、当該回路規模とTDT試験にて同時に動作する回路ブロックが等しくなるようクロックを制御する。これにより、最小の実行回数で半導体装置20全体に対するTDT試験を行うことができる。

0046

なお、前述した説明では、半導体装置20の内部回路21を5つの回路ブロックに分割する場合を一例として示したが、これに限定されるものではない。内部回路21の分割数は任意であり、内部回路21の分割数に応じて、検出回路21の判定部31等の構成を適宜変更すれば良い。また、本実施形態では、半導体装置20の内部回路21を5つに分割し、同時に動作させる回路規模を20%、40%、60%、80%、100%と変化させるようにしてTDT試験の実施に適切な回路規模を決定するようにしている。しかし、これに限定されず、例えば同時に動作させる回路規模を20%、60%、100%と変化させるようにしてTDT試験の実施に適切な回路規模を決定するようにしても良い。

0047

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

0048

(付記1)
半導体装置の試験対象回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させ判定試験を行う第1の試験工程と、
前記判定試験の実行時に、前記半導体装置にて発生した電源ノイズを検出する検出工程と、
前記第1の試験工程で行われた判定試験の結果、及び前記検出工程で検出された電源ノイズに基づいて、動作試験の実行に係る回路規模を判定する判定工程と、
同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックを制御し、前記試験対象回路に対する前記動作試験を行う第2の試験工程とを有することを特徴とする半導体装置の試験方法。
(付記2)
前記第2の試験工程では、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックの位相を調整することを特徴とする付記1記載の半導体装置の試験方法。
(付記3)
前記第2の試験工程では、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックの各々に対するクロックの供給及び遮断を制御することを特徴とする付記1記載の半導体装置の試験方法。
(付記4)
前記第2の試験工程では、前記試験対象回路のうち前記動作試験が未実施である回路規模が前記判定工程で判定した回路規模以上である場合には、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模と等しくなるよう前記回路ブロックに供給するクロックを制御することを特徴とする付記1〜3の何れか1項に記載の半導体装置の試験方法。
(付記5)
前記検出工程では、基準電源を基に生成した比較電圧と前記判定試験の実行時における前記半導体装置の電源電圧とを比較して前記電源ノイズを検出することを特徴とする付記1〜4の何れか1項に記載の半導体装置の試験方法。
(付記6)
前記回路ブロックの各々の回路規模は同じであることを特徴とする付記1〜5の何れか1項に記載の半導体装置の試験方法。
(付記7)
前記回路ブロックの各々が有するフリップフロップの数が略等しくなるよう前記試験対象回路を複数の回路ブロックに分割することを特徴とする付記1〜5の何れか1項に記載の半導体装置の試験方法。
(付記8)
複数の回路ブロックに分割される試験対象回路と、
前記試験対象回路に対する試験の実行時に発生した電源ノイズを検出する検出回路と、
前記検出回路により検出された電源ノイズに基づいて決定された同時に動作可能な回路ブロックの数に応じて、試験を実行する際に前記回路ブロックの各々に供給するクロックを制御するクロック制御回路とを備えることを特徴とする半導体装置。
(付記9)
前記クロック制御回路は、決定された同時に動作可能な回路ブロックの数に応じて、前記回路ブロックに供給するクロックの位相を調整することを特徴とする付記8記載の半導体装置。
(付記10)
前記クロック制御回路は、供給されるクロックの位相が同期している回路ブロックの数が、決定された同時に動作可能な回路ブロックの数以下とするよう前記回路ブロックに供給するクロックの位相をずらすことを特徴とする付記9記載の半導体装置。
(付記11)
前記クロック制御回路は、前記回路ブロックの各々に対して配置され、遅延量を独立して制御可能な複数の遅延器を有し、
前記遅延器は、入力されるクロックを前記遅延量だけ遅延させ対応する回路ブロックに出力することを特徴とする付記9又は10記載の半導体装置。
(付記12)
前記クロック制御回路は、前記回路ブロックの各々に対して配置された遅延器とセレクタとの組を複数有し、
前記遅延器は、入力されるクロックを所定の遅延量だけ遅延させて遅延クロックとして出力し、
前記セレクタは、前記クロック及び前記遅延クロックが入力され、外部からの制御に応じて前記クロック又は前記遅延クロックの一方を対応する回路ブロックに出力することを特徴とする付記9又は10記載の半導体装置。
(付記13)
前記クロック制御回路は、決定された同時に動作可能な回路ブロックの数に応じて、前記回路ブロックの各々へのクロックの供給及び遮断を制御することを特徴とする付記8記載の半導体装置。
(付記14)
前記クロック制御回路は、前記回路ブロックの各々に対して配置され、対応する回路ブロックへのクロックの供給及び遮断を切り替えるゲート回路を有することを特徴とする付記13記載の半導体装置。
(付記15)
半導体装置の試験対象回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させて行われた判定試験の結果、及び前記判定試験の実行時に前記半導体装置にて検出された電源ノイズに基づいて、動作試験の実行に係る回路規模を判定する判定工程と、
同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックの制御に係る制御信号を出力し、前記試験対象回路に対する前記動作試験を行わせる試験工程とを有することを特徴とする半導体装置の試験方法。

0049

10試験装置
11 制御部
12信号生成部
13信号処理部
20半導体装置
21内部回路
22クロック制御回路
23 検出回路

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