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技術 固体撮像装置

出願人 キヤノン株式会社
発明者 野田智之
出願日 2010年2月8日 (10年10ヶ月経過) 出願番号 2010-025868
公開日 2011年8月25日 (9年4ヶ月経過) 公開番号 2011-166381
状態 特許登録済
技術分野 光信号から電気信号への変換
主要キーワード 同一共通 立ち下り期間 通常パルス 差動処理 ブロック配線 ハイレベルパルス リセット素子 ブロック選択スイッチ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2011年8月25日)のものです。
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図面 (10)

課題

固定パターンノイズの抑制された固体撮像装置を提供する。

解決手段

保持部と、第1、第2の共通信号線と、保持部と第1の共通線との間に配され、奇数列の信号が読み出される第1のブロック配線と、保持部と第2の共通線との間に配され、偶数列の信号が読み出される第2のブロック配線と、保持部と第1のブロック配線との導通を制御する複数の第1のスイッチと、保持部と第2のブロック配線との導通を制御する複数の第2のスイッチと、第1、第2のスイッチを制御する第1、第2の制御配線と、第1、第2のブロック配線の信号を第1、第2の共通線へ伝達する第1、第2の引出配線と、第1及び第2の制御配線にパルスを供給する走査部と、を有し、走査方向に平行な方向に沿って、第2の制御配線、第1の引出配線、第1の制御配線、第2の引出配線、第2の制御配線が配置されていることを特徴とする。

概要

背景

近年、CMOSセンサ高画質高解像度が期待できる為、デジタルカメラデジタルビデオカメラに広く用いられている。固体撮像装置多画素化にともない、画素微細化が進むとともに、固体撮像装置に求められる性能も増えている。中でも信号読み出し高速化と高S/N(信号対ノイズ比)はHD画質を実現するにあたり不可欠な要素となっている。信号読み出しの高速化かつ高S/Nを実現する技術として特許文献1に提案された技術がある。

概要

固定パターンノイズの抑制された固体撮像装置を提供する。 保持部と、第1、第2の共通信号線と、保持部と第1の共通線との間に配され、奇数列の信号が読み出される第1のブロック配線と、保持部と第2の共通線との間に配され、偶数列の信号が読み出される第2のブロック配線と、保持部と第1のブロック配線との導通を制御する複数の第1のスイッチと、保持部と第2のブロック配線との導通を制御する複数の第2のスイッチと、第1、第2のスイッチを制御する第1、第2の制御配線と、第1、第2のブロック配線の信号を第1、第2の共通線へ伝達する第1、第2の引出配線と、第1及び第2の制御配線にパルスを供給する走査部と、を有し、走査方向に平行な方向に沿って、第2の制御配線、第1の引出配線、第1の制御配線、第2の引出配線、第2の制御配線が配置されていることを特徴とする。

目的

本発明は上記課題に鑑み、画素ピッチが微細化しても固定パターンノイズを抑制可能な固体撮像装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

画素列を複数有する画素領域と、前記複数の画素列からの信号を各々保持する保持部を複数有するラインメモリと、前記ラインメモリからの信号が出力される第1及び第2の共通信号線と、前記ラインメモリと前記第1の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の一方からの信号を保持した前記保持部からの信号が読み出される第1のブロック配線と、前記ラインメモリと前記第2の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の他方からの信号を保持した前記保持部からの信号が読み出される第2のブロック配線と、前記ラインメモリと前記第1のブロック配線との間の信号経路に配され、前記保持部と前記第1のブロック配線との電気的導通を制御する複数の第1のスイッチと、前記ラインメモリと前記第2のブロック配線との間の信号経路に配され、前記保持部と前記第2のブロック配線との電気的導通を制御する複数の第2のスイッチと、前記第1のスイッチの導通を制御する駆動パルスを供給する複数の第1の制御配線と、前記第2のスイッチの導通を制御する駆動パルスを供給する複数の第2の制御配線と、前記第1のブロック配線からの信号を前記第1の共通信号線へ伝達する複数の第1の引き出し配線と、前記第2のブロック配線からの信号を前記第2の共通信号線へ伝達する複数の第2の引き出し配線と、前記第1及び第2の制御配線に駆動パルスを供給する走査部と、を有する固体撮像装置において、前記第1及び第2の引き出し配線は、前記第1及び第2の制御配線の間に、当該第1及び第2の制御配線に隣接して配置され、前記走査部の走査方向に平行な方向に沿って、前記第2の制御配線、前記第1の引き出し配線、前記第1の制御配線、前記第2の引き出し配線、前記第2の制御配線がこの順に配置されていることを特徴とする固体撮像装置。

請求項2

前記第1及び第2の共通信号線の電位リセットするリセット部を有することを特徴とする請求項1に記載の固体撮像装置。

請求項3

前記ラインメモリは、ノイズ信号重畳した光信号を保持する複数の保持部と、ノイズ信号を保持する複数の保持部とを有することを特徴とする請求項1又は2のいずれかに記載の固体撮像装置。

請求項4

前記光信号を保持する保持部に対応する第1及び第2のスイッチに駆動パルスを供給する第1及び第2の制御配線と、前記ノイズ信号を保持する保持部に対応する第1及び第2のスイッチに駆動パルスを供給する第1及び第2の制御配線とが、同一配線により構成されていることを特徴とする請求項3に記載の固体撮像装置。

請求項5

前記第1及び第2の引き出し配線は、前記第1及び第2のブロック配線の延在する方向の中央部において前記第1及び第2のブロック配線と接続されていることを特徴とする請求項1〜4のいずれか1項に記載の固体撮像装置。

請求項6

請求項1〜5のいずれか1項に記載の固体撮像装置の駆動方法であって、前記走査部の走査方向に平行な方向に沿って、前記第1の引き出し配線を介して隣接する、前記第2の制御配線及び前記第1の制御配線において、当該第2の制御配線に供給される駆動パルスの立ち下り期間の一部と当該第1の制御配線に供給されるパルス立ち上がり期間の一部とが重なっており、前記走査部の走査方向に平行な方向に沿って、前記第2の引き出し配線を間に介して隣接する、前記第1の制御配線及び前記第2の制御配線において、当該第1の制御配線に供給される駆動パルスの立ち下り期間の一部と当該第2の制御配線に供給される駆動パルスの立ち上がり期間の一部とが重なっていることを特徴とする固体撮像装置の駆動方法。

請求項7

請求項1〜5のいずれか1項に記載の固体撮像装置の駆動方法であって、前記第1の制御配線に供給される駆動パルスのハイレベルの期間と前記第2の制御配線に供給される駆動パルスのハイレベルの期間とが重なっていることを特徴とする固体撮像装置の駆動方法。

請求項8

請求項2に記載の固体撮像装置の駆動方法であって、前記第1の共通信号線のリセット期間に、前記第2の共通信号線の信号読み出し期間が重なっていることを特徴とする固体撮像装置の駆動方法。

技術分野

0001

本発明は、ビデオカメラデジタルスチルカメラ等に用いられる固体撮像装置に関するものである。

背景技術

0002

近年、CMOSセンサ高画質高解像度が期待できる為、デジタルカメラデジタルビデオカメラに広く用いられている。固体撮像装置の多画素化にともない、画素微細化が進むとともに、固体撮像装置に求められる性能も増えている。中でも信号読み出し高速化と高S/N(信号対ノイズ比)はHD画質を実現するにあたり不可欠な要素となっている。信号読み出しの高速化かつ高S/Nを実現する技術として特許文献1に提案された技術がある。

先行技術

0003

特開2005−086260号公報

発明が解決しようとする課題

0004

特許文献1に記載された手法では、画素ピッチを微細化した際に固定パターンノイズの抑制が充分でないという課題が生じる場合がある。

0005

特許文献1によれば、固体撮像装置の読み出し回路ラインメモリブロック化した場合に、ブロック配線から共通信号線への引き出し配線が、ブロック配線から共通信号線へ信号を転送するスイッチの制御配線とその反転制御配線で挟み込むように配置されている。この方法により、引き出し配線が制御配線のパルス信号による電気的に振られる現象反転信号で相殺することができるため固定パターノイズを抑制することができるとしている。

0006

しかしながら、固体撮像装置の画素ピッチの微細化が進むにつれ読み出し回路の配置ピッチ縮小するため、上記スイッチ制御配線を2本配置するスペースが確保できなくなってくるため、このような方法は微細化には適していない。

0007

本発明は上記課題に鑑み、画素ピッチが微細化しても固定パターンノイズを抑制可能な固体撮像装置を提供することを目的とする。

課題を解決するための手段

0008

上記課題に鑑み、本発明は、画素列を複数有する画素領域と、前記複数の画素列からの信号を各々保持する保持部を複数有するラインメモリと、前記ラインメモリからの信号が出力される第1及び第2の共通信号線と、前記ラインメモリと前記第1の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の一方からの信号を保持した前記保持部からの信号が読み出される第1のブロック配線と、前記ラインメモリと前記第2の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の他方からの信号を保持した前記保持部からの信号が読み出される第2のブロック配線と、前記ラインメモリと前記第1のブロック配線との間の信号経路に配され、前記保持部と前記第1のブロック配線との電気的導通を制御する複数の第1のスイッチと、前記ラインメモリと前記第2のブロック配線との間の信号経路に配され、前記保持部と前記第2のブロック配線との電気的導通を制御する複数の第2のスイッチと、前記複数の第1のスイッチの導通を制御する複数の第1の制御配線と、前記複数の第2のスイッチの導通を制御する複数の第2の制御配線と、前記第1のブロック配線からの信号を前記第1の共通信号線へ伝達する複数の第1の引き出し配線と、前記第2のブロック配線からの信号を前記第2の共通信号線へ伝達する複数の第2の引き出し配線と、前記第1及び第2の制御配線に駆動パルスを供給する走査部と、を有する固体撮像装置において、前記第1及び第2の引き出し配線は、前記第1及び第2の制御配線の間に、当該第1及び第2の制御配線に隣接して配置され、前記走査部の走査方向に平行な方向に沿って、前記第2の制御配線、前記第1の引き出し配線、前記第1の制御配線、前記第2の引き出し配線、前記第2の制御配線がこの順に配置されていることを特徴とする。

発明の効果

0009

本発明によれば、画素ピッチを微細化し、固定パターンノイズを抑制可能な固体撮像装置を提供することができる。

図面の簡単な説明

0010

本発明の固体撮像装置の全体システム図である。
第1の実施例に係る固体撮像装置の素子レイアウト図である。
第1の実施例に係る固体撮像装置の駆動を説明するためのタイミング図である。
第2の実施例に係る固体撮像装置の駆動を説明するためのタイミング図である。
比較例に係る固体撮像装置の素子レイアウト図である。
比較例に係る固体撮像装置の駆動パルス図である。
第3の実施例に係る固体撮像装置の素子レイアウト図である。
第3の実施例に係る固体撮像装置の駆動を説明するためのタイミング図である。
第3の実施例の変形例に係る固体撮像装置の素子レイアウト図である。

0011

まず本発明の各実施例に適用可能な固体撮像装置の全体ブロック図に関して説明する。図1に固体撮像装置の全体ブロック図を示す。

0012

100は画素領域であり、画素が複数アレイ状に配されている。ここでは2次元状に配された例を示したが1次元状であってもよい。各画素は少なくとも光電変換部を有している。その他、光電変換部で生じた信号を転送するためのスイッチや、信号を増幅するための増幅素子、信号をリセットするためのリセット素子などを含んでいても良い。

0013

101は画素列である。少なくとも1つの画素を含んでおり、好ましくは、複数の画素が1方向に配されて構成される。複数の画素が直線状に配される場合もあるし、千鳥状、ジグザグ状に配されていても良い。複数の画素列で画素領域100が構成される。

0014

102a、bは、ラインメモリである。並列に読み出された複数の画素列からの信号を保持する機能を有している。具体的な構成として、容量で構成された複数の保持部を有している。

0015

更にラインメモリ部102と画素領域100との間に列増幅部CDS回路AD変換器を設けても良い。

0016

103a、bはブロック配線部である。ラインメモリに含まれる所定数の保持部毎にグループ化されて各グループからの信号がそれぞれ読み出される部分である。ブロック配線部には、ブロック配線と、ブロック配線とラインメモリとの電気的接続を制御するスイッチ及び、ブロック配線と後述の共通信号線との電気的接続を制御するスイッチとが含まれる。

0017

104a、bは共通信号線である。ブロック配線に読み出された信号をチップ外部へ読み出すための配線である。104a、bは少なくとも2本の共通信号線を有している。つまり図1の構成においては4本の共通信号線を有している。

0018

105a、bは走査部である。共通信号線に順次信号を出力させるための駆動パルスを供給する。ここではそれぞれに2系統走査回路を有している。これにより奇数画素列、偶数画素列をそれぞれ独立に読み出すことが可能となるため、信号読み出しの高速化という観点で好ましい。

0019

図1においては画素領域100の上下にラインメモリ部102、ブロック配線部103、共通信号線104とが振り分けて配置されている。各画素列からの信号の上下の読み出し回路への振り分け方法は複数あるが、例えば偶数画素列、奇数画素列で上下に振り分ける構成が考えられる。このように上下方向に振り分けることにより信号読み出しの高速化を達成することができる。ただし画素数読み出し速度によってはラインメモリ、ブロック配線部、共通信号線を片側のみに設けても良い。ラインメモリ、ブロック配線部、共通信号線を総称して読み出し回路とする。

0020

以下、具体的に実施例を挙げて説明を行なう。実施例においては図1におけるラインメモリから共通信号線までの構成を説明する。実施例中で、偶数画素列、奇数画素列といった場合には、例えば上下に振り分けて読み出す構成においては、上下の各読出し回路に読み出される複数の画素列の配置順奇数偶数とする。

0021

図2は実施例1の固体撮像装置の読み出し回路の素子レイアウト図である。ここでは2ブロック分の読み出し回路を示している。

0022

図2において、01−1〜01−8は保持部であり、複数の保持部で画素列からの信号を保持するラインメモリを構成している。信号読み出しの高速化のため、奇数画素列からの信号を保持する保持部と偶数画素列からの信号を保持する保持部とで異なるブロック配線に信号の読み出しが行なわれる。ラインメモリはこのような保持部を複数有する。

0023

04は奇数画素列からの信号を保持した保持部から信号が読み出される第1のブロック配線、05は偶数画素列からの信号を保持した保持部からの信号が読み出される第2のブロック配線である。ブロック配線は、ラインメモリと共通信号線との間の信号経路に配される。

0024

03−1〜03−8は、各画素列からの信号を、ラインメモリから第1、第2のブロック配線へ読み出すための転送スイッチである。各ラインメモリと各ブロック配線との電気的導通を制御する。転送スイッチはラインメモリとブロック配線との間の信号経路に配される。ここでは奇数画素列からの信号を転送するスイッチを複数の第1のスイッチ、偶数画素列からの信号を転送するスイッチを複数の第2のスイッチとする。

0025

06−1、06−2はブロック選択スイッチである。複数存在するブロックのうち所定のブロックを選択して共通信号線に電気的に接続する。

0026

07−1、07−2は、ブロック配線からの信号を後述の共通信号線へ伝達する引き出し配線である。第1のブロック配線からの信号を伝達する第1の引き出し配線07−1と、第2のブロック配線からの信号を伝達する第2の引き出し配線07−2とを含んで構成される。

0027

08−1、08−2は第1、第2の共通信号線である。ラインメモリで保持された信号が出力され、必要に応じて設けられる不図示のバッファ回路マルチプレクサ等を介して外部へ出力される。

0028

a1〜a4は第1のスイッチ03−1、03−3、03−5、03−7の導通を制御する複数の第1の制御配線である。b0〜b4は、第2のスイッチ03−2、03−4、03−6、03−8の導通を制御するための駆動パルスを供給する第2の制御配線である。

0029

09−1、09−2は第1、第2の共通信号線08−1、08−2の電位をリセットするリセット部である。chr1、chr2は、リセット部へリセット制御パルスを供給するリセット制御配線である。

0030

10は第1及び第2のスイッチ03−1〜03−8の駆動パルスを生成する走査部である。シフトレジスタデコーダを用いて構成することができる。この走査部は一方向に順次第1及び第2のスイッチを導通させることが可能な構成を有している。例えば図の左から右に向かって順次スイッチを導通させる。また、複数の第1及び第2のスイッチを順次走査可能な構成であって、且つランダム走査可能な構成であっても良い。また図1のように、奇数画素列、偶数画素列の信号読み出しを独立制御可能なように、2系統の走査回路により構成されていても良い。

0031

Ca2、Ca3は第1の制御配線a3と引き出し配線07−1、07−2との間に生じる寄生容量を模式的に図示したものである。Cb2、Cb3は第2の制御配線b2、b3と引き出し線07との間に生じる寄生容量を模式的に図示したものである。

0032

ここで本発明の特徴となる、第1及び第2の制御配線と第1及び第2の引き出し配線との位置関係に関して詳細に説明する。以下の規則にしたがって引き出し配線07−1、07−2を配置することにより、固定パターンノイズを抑制することが可能となる。

0033

まず第1の規則として、第1及び第2の引き出し配線07−1、07−2は、当該ブロックの制御配線と他ブロックの制御配線の間の領域に配されている必要がある。具体的には第1及び第2の引き出し配線が、第1及び第2の制御配線の間に、第1及び第2の制御配線に隣接して配置される。図において、第1の引き出し配線07−1の左側には偶数画素列からの信号を読み出すための第2の制御配線b2が配され、右側には、奇数画素列からの信号を読み出すための第1の制御配線a3が配されている。そして、第2の引き出し配線07−2の左側には、奇数画素列からの信号を読み出すための第1の制御配線a3が配されており、右側には、偶数画素列からの信号を読み出すための第2の制御配線b3が配されている。

0034

次に、第2の規則として、走査部10の走査方向に平行な方向に沿って、制御配線と引き出し配線とが交互に配置されている必要がある。具体的には走査部10の走査方向に平行な方向に沿って、第2の制御配線b2、第1の引き出し配線07−01、第1の制御配線a3、第2の引き出し配線07−02、第2の制御配線b3がこの順で配置されている。各引き出し配線から見て、走査方向の上流側に、その引き出し配線自身とは異なるブロックの信号出力を制御する制御配線が配される。第1の引き出し配線の走査方向の上流側(図の左側)には第2の制御配線が配され、第2の引き出し配線の走査方向の上流側(図の左側)には第1の制御配線が配される。

0035

このような条件を満たす第1の引き出し配線07−1の配置は、第2の制御配線b1と第1の制御配線a2の間、第2の制御配線b2と第1の制御配線a3の間、第2の制御配線b3と第1の制御配線a4の間である。本実施例では第2の制御配線b2と第1の制御配線a3との間に配置した。

0036

上記条件を満たす第2の引き出し配線07−2の配置は、第1の制御配線a1と第2の制御配線b1の間、第1の制御配線a2と第2の制御配線b2の間、第1の制御配線a3と第2の制御配線b3の間、第1の制御配線a4と第2の制御配線b4の間である。本実施例では第1の制御配線a3と第2の制御配線b3との間に配置した。

0037

このような配置関係とすることにより、1信号のサンプリング期間に第1、第2の制御配線の駆動パルスのレベル遷移によって生じる第1、第2の引き出し配線に対する電位変化を異なる方向とすることが可能となる。これにより、信号のオフセットを抑制することが可能となる。

0038

これを具体的な駆動パルス図を基に説明する。図3は複数の保持部01−1〜01−8から第1及び第2の共通信号線08−1、08−2への信号の読み出しタイミング図である。本実施例においては、第1及び第2の共通信号線一方の、リセット期間及び信号読み出し期間(非リセット期間)を1周期とした時に、一方のリセット期間に他方の信号読み出し期間をあてている。換言すれば、1ブロック目と2ブロック目が半周期ずらして読み出されているともいえる。これにより信号読み出しの高速化が可能となる。

0039

図3駆動タイミングで駆動した場合の固体撮像装置の動作を詳細に説明する。走査部10からの駆動パルスにより、第1の制御配線、第2の制御配線に図の左から順にハイレベルの駆動パルスが供給され、順次信号が読み出される。chr1、chr2それぞれにおいて、ハイレベルの時が各共通信号線のリセット期間であり、ローレベルの時が信号読み出し期間となる。

0040

まず時刻t1直前に、リセット部09−1はchr1からのリセット制御信号を受け、第1の共通信号線08−1の電位をリセットする。

0041

時刻t1において第2の制御配線b2にローレベルのパルスが供給されて、保持部01−4に保持されていた信号の読み出し期間が終了する。このローレベルのパルスと、第1の共通信号線08−1に生じる寄生容量Cb2により、第1の共通信号線には、以下の式で表される負の電圧変動(=振られ)が生じる。
ΔV08−1≒−VDD×Cb2/CH1 式(1)
ここでVDDはリセット電圧、CH1は第1の共通信号線08−1の寄生容量である。

0042

また、時刻t1において、第1の制御配線a3にハイレベルのパルスが供給され、保持部01−5に保持されていた信号が、第1のスイッチ03−05、第1のブロック配線04、第1の引き出し配線07−1を介して出力される。第1の制御配線a3がハイレベルの期間中のいずれかのタイミングで、第1の共通信号線の後段に設けられた不図示の回路によって信号のサンプリングが行なわれる。ここで、寄生容量Ca3と第1の制御配線a3に供給されるハイレベルの駆動パルスにより以下の式で表される正の電圧変動(=振られ)が生じる。
ΔV08−1≒VDD×Ca3/CH2 式(2)
CH2は第2の共通信号線08−2の寄生容量を示す。
ΔV08−1≒VDD×Ca3/CH2−VDD×Cb2/CH1=VDD×(Ca3−Cb2)/CH 式(3)
ここではCH1≒CH2≒CHとしている。一般に複数の共通信号線はレイアウト上、周囲の素子との位置関係がほぼ等しくなる様に配置することが可能であるため、寄生容量はほぼ等しいとみなすことができる。

0043

つまり第1の制御配線a3によって生じる正の電圧変化と、第2の制御配線b2によって生じる負の電圧変化とを、1信号のサンプリング期間に生じさせることにより、お互いの電位変化の影響を抑制しあうのである。より好ましくは、第2の制御配線b2、第1の制御配線a3と引き出し配線07−1とを等間隔に配置することによりCb2≒Ca3とするのがよい。この場合、合計の電圧変動(=振られ)は以下の式で表される。
ΔV08−1≒VDD×Ca3/CH2−VDD×Cb2/CH1=VDD×(Ca3−Cb2)/CH≒0 式(3´)
したがってオフセット量をほぼ0にすることが可能となる。

0044

同様に、第2の共通信号線08−2の電圧変動(=振られ)は時刻t2において以下の式で表される。
ΔV08−1≒VDD×Cb3/CH−VDD×Ca3/CH=VDD×(Cb3−Ca3)/CH 式(4)
式(3´)の仮定と同様に、各寄生容量を等しくすれば、
ΔV08−1≒VDD×Cb3/CH−VDD×Ca3/CH=VDD×(Cb3−Ca3)/CH≒0 式(4´)
この時、電圧変動(=振られ)はほぼ0となり、固定パターンノイズをほぼゼロに抑制することが可能となる。

0045

これに対して、各引き出し配線から見て、走査部の走査方向の上流側(図左側)に、その引き出し配線自身のブロックの信号出力を制御する制御配線が配される場合を考える。例えば、第1の引き出し配線07−1の走査方向の上流側に第1の制御配線a2が隣接して配される場合である。

0046

この場合には図3のt1´のタイミングで第1の制御配線a2にハイレベルのパルスが供給され、保持部01−3に保持されていた信号が、第1のスイッチ03−3、第1のブロック配線04、第1の引き出し配線を介して、第1の共通信号線へ読み出される。第1の制御配線a2にハイレベルのパルスが供給されている期間中のいずれかのタイミングで不図示の後段の回路によって、第1の共通信号線08−1に読み出された信号のサンプリングが行なわれる。ここで第1の引き出し配線07−1と第1の制御配線a2との間の寄生容量をCa2であるとすると、第1の共通信号線08−1には以下の式で示す電位の変化が生じる。
ΔV08−1≒VDD×Ca2/CH1 式(5)
保持部01−5からの信号読み出し期間中にはこの電位変化を打ち消す方向の電位変化を生じさせる駆動パルスは供給されないため、式(5)で示したオフセットが信号に重畳したままとなってしまう。

0047

これに対して本発明の配置によれば、第1、第2の制御配線でそれぞれ打ち消しあう方向の電位変化を1信号読み出し期間中に生じさせることが可能となる。

0048

本実施例では各ブロック配線に信号が読み出される画素列が4列の場合を説明したが、ブロックの構成列が増えても同様である。構成する画素列が増えた場合、レイアウト上、引き出し配線は、ブロック配線の延在する方向における中央部において、当該ブロック配線と接続すると、ブロック内の各信号の遅延差が抑えられ更に好ましい。

0049

また、本実施例においては、他ブロックの制御配線に供給されるパルスのローレベルへの立ち下がりと当該ブロックの制御配線に供給されるパルスのハイレベルへの立ち上がりとが略同時刻となっている。このような駆動タイミングによれば、更に、電位変化が打ち消しあってオフセットが抑制された状態になるまでの時間を短くすることが可能となり信号の高速読出しという観点で好ましい。ここで、通常パルスの立ち上がり、立ち下がりは一定の遷移期間を有して所望のレベルに達するため、少なくとも、オンからオフ、オフからオンの遷移期間の一部が重なっていれば良い。

0050

以上述べたように本実施例によれば、制御配線によって生じる共通信号線への電位変化の影響を打ち消しあうような電位変化を生じさせることが可能となり、信号に重畳するオフセット成分を抑制することが可能となる。

0051

図2図4を用いて実施例2を説明する。本実施例は実施例1と素子レイアウトは同様のものを用いることができる。実施例1に対して駆動タイミングが異なる。その他同様の機能を有する部分には同様の符号を付し詳細な説明は省略し、実施例1と異なる部分に着目して説明を行なう。

0052

図4は実施例2の駆動タイミング図である。実施例1と異なる点は、奇数画素列から第1の共通信号線08−1への信号読み出し期間の一部と偶数画素列から第2の共通信号線08−2への信号読み出し期間の一部が重なっている点である。またchr1、chr2に供給されるパルスにおいて、ハイレベルとローレベルとの比が異なる。具体的にはハイレベルの期間がローレベルの期間に比べて短い。これは信号読み出し期間の一部が重なるようにしたため、同一共通信号線における信号読み出し期間の間隔が短くなるためである。しかし、一方の信号読み出し期間が、他方のリセット期間と重なっている点は実施例1と同様である。

0053

このような駆動を行なうことにより、第1の実施例の効果を有しつつ、第1の実施例に比べて更に高速な信号読み出しが可能となる。本実施例においては第1及び第2の共通信号線の後段に、第1及び第2の共通信号線からの信号を切り換えて外部へ読み出すマルチプレクサを設けると良い。

0054

図4のタイミングで読み出した場合の共通信号線の電圧変動に関して説明する。

0055

第1の共通信号線08−1の電圧変動(=振られ)について述べる。

0056

まず、時刻t1直前に、リセット部09−1はchr1からのリセット制御信号を受け、第1の共通信号線08−1の電位をリセットする。

0057

時刻t1において第1の制御配線a3にハイレベルのパルスが供給されて、保持部01−5に保持されていた信号が第1の共通信号線へ読み出される。この時、第1の共通信号線08−1には寄生容量Ca3と第1の制御配線a3に供給されるハイレベルパルスにより以下の式で表される正の電圧変動(=振られ)が生じる。
ΔV08−1≒VDD×Ca3/CH 式(6)
次に時刻t2に、第2の制御配線b2にローレベルのパルスが供給される。これにより保持部01−4に保持されていた信号の第2の共通信号線08−2への信号読み出し期間が終了する。この時、寄生容量Cb2と第2の制御配線b2とにより以下の式で表される負の電圧変動(=振られ)が生じる。
ΔV08−1≒−VDD×Cb2/CH 式(7)
この場合、電圧変動(=振られ)は以下の式で表される。
ΔV08−1≒VDD×Ca3/CH−VDD×Cb2/CH=VDD×(Ca3−Cb2)/CH 式(8)
となり反対方向の電位変化を生じさせオフセットを抑制することが可能となる。

0058

実施例1と同様に各寄生容量を等しくすることによって、
ΔV08−1≒VDD×Ca3/CH−VDD×Cb2/CH=VDD×(Ca3−Cb2)/CH≒0 式(8´)
となり更に好ましい。

0059

第2の共通信号線08−2の電圧変動についても同様に、時刻t3と時刻t4において同様の電圧変動(=振られ)が生じるため電圧変動は以下の式で表される。
ΔV08−1≒VDD×Cb3/CH−VDD×Ca3/CH=VDD×(Cb3−Ca3)/CH 式(9)
となり反対方向の電位変化を生じさせオフセットを抑制することが可能となる。更に各寄生容量を等しくすることによって
ΔV08−1≒VDD×Cb3/CH−VDD×Ca3/CH=VDD×(Cb3−Ca3)/CH≒0 式(9´)
よって電圧変動(=振られ)はほぼ0となり、固定パターンノイズが、更に、抑制される。

0060

本実施例によれば、実施例1の効果に加えて、更に信号読み出しを高速化することが可能となる。

0061

図7図8を用いて第3の実施例を説明する。本実施例ではノイズ信号が重畳した光信号(以下光信号)とノイズ信号とを別々のラインメモリに保存し、それらの差動を取ることによりノイズ信号を抑制可能な固体撮像装置について説明する。実施例1、2と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。ここで本実施例の特徴をより理解しやすくするために上述の特許文献1の構成を基に比較例の説明を行なう。

0062

上述の特許文献1の固体撮像装置では、光信号とノイズ信号とが別々のラインメモリに保持され、両信号を差動信号からノイズ信号を抑制する構成である。

0063

図5は比較例の固体撮像装置の素子レイアウトの一例である。図6は比較例の駆動パルス図である。図5では光信号、ノイズ信号に対してそれぞれラインメモリが2ブロックに分割されている。01−1〜01−4は光信号を保持するラインメモリ、02−1〜02−4はノイズ信号を保持するラインメモリである。02−0は前ブロックのノイズ信号を保持する保持部であるが、引き出し配線に対して寄生容量を生じさせるため図示している。

0064

04−1、04−2は光信号が出力される第1及び第2のブロック配線、05−1、05−2はノイズ信号が出力される第1及び第2のブロック配線であり、それぞれ2つのブロックに分割されている。

0065

Ca1〜Ca4は制御配線a1〜a4と引き出し線07との寄生容量、Cb0〜Cb4は制御配線b0〜b4と引き出し線07との寄生容量である。ここでは、Ca1=Cb1=Ca3=Cb3、Cb0=Ca2=Cb2=Ca4を満たすとする。011−1、011−2は光信号とノイズ信号の差動を演算する差動回路である。画素領域や読出し回路と同一チップに設けられていても良いし、別のチップに設けられていても良い。

0066

図6図5の構成における読み出しタイミング図の一例である。

0067

また、差動を取る光信号とノイズ信号とは同一タイミングでブロック配線に読み出される。

0068

時刻t1において、共通信号線08−1には寄生容量Cb0と第2の制御配線b0に供給されるパルスのローレベルへの立ち下がり、寄生容量Ca1と制御配線a1に供給されるパルスのハイレベルへの立ち上がりより以下のような式で表される電圧変動が起こる。
ΔV08−1≒VDD×Ca1/CH−VDD×Cb0/CH=VDD×(Ca1−Cb0)/CH 式(10)
またCa1>Cb0としている。

0069

また、時刻t1において、共通信号線08−2には寄生容量Cb1と第2の制御配線b1に供給されるパルスのハイレベルへの立ち上がりにより以下のような式で表される電圧変動が生じる。
ΔV08−2≒VDD×Cb1/CH 式(11)
ここで、差動回路は制御配線a1、b1にハイレベルの駆動パルスが供給されている期間内にそれぞれの共通信号線に読み出された信号の差動処理を行なう。パルスがハイレベルから立ち下がりはじめる前に差動処理が行なわれるため、差動処理に影響を与える。

0070

このような場合に、共通信号線08−1と08−2の信号の差動演算を行なっても、以下のような式で表される固定パターンノイズが残る。
ΔV08−1−ΔV08−2≒VDD×(Ca1−Cb0−Cb1)/CH=−VDD×Cb0/CH 式(12)
同様に、共通線08−3、08−4にも時刻t2において同様の現象が起こり以下のような固定パターンノイズが残る。
ΔV08−3−ΔV08−4≒−VDD×Cb2/CH 式(13)
言い換えれば、ある方向の電位変化が生じた時にそれを打ち消す方向の電位変化を生じさせるパルスが存在しないとも言える。

0071

画素ピッチの微細化が進むにつれ、寄生容量の影響は無視できなくなるため、上記固定パターンノイズは大きくなる方向にある。

0072

また、Ca1>Cb0と仮定したが、Ca1≒Cb0、つまり、引き出し配線を隣接する制御配線間に略等距離に配置しても、
ΔV08−1−ΔV08−2≒VDD×(Ca1−Cb0−Cb1)/CH=−VDD×Cb0/CH=−VDD×Cb1/CH 式(14)
が固定パターンノイズとして残る。

0073

次に図7、8を用いて本実施例に関して説明する。構成する素子は比較例と同様であるが、引き出し配線の配置が異なる。光信号とノイズ信号との差動を行なう構成においても、実施例1、2と同様の規則にしたがって引き出し配線を配置することにより、信号に重畳するオフセット成分を抑制することが可能となる。ここで偶数画素列、奇数画素列の表現に関しては、光信号出力用の読み出し系及びノイズ信号出力用の系のなかでの配置順による。すなわち図7において、光信号出力用の読み出し系において、奇数画素列の信号を保持する保持部が、01−1、01−3、01−5、01−7であり、偶数画素列の信号を保持する保持部が、01−2、01−4、01−6、01−6である。ノイズ信号出力用の読み出し系において、奇数画素列の信号を保持する保持部が、02−1、02−3、02−5、02−7であり、偶数画素列の信号を保持する保持部が、02−2、02−4、02−6、02−8である。奇数画素列からの信号を第1の共通信号線08−1、08−2に伝達するのが第1の引き出し配線07−1、07−3である。偶数画素列からの信号を第2の共通信号線08−3、08−4に伝達するのが第2の引き出し配線07−2、07−4である。

0074

奇数画素列からの信号が読み出される第1の引き出し線07−1、07−3の配置は、第2の制御配線b1と第1の制御配線a2の間、第2の制御配線b2と第1の制御配線a3の間、第2の制御配線b3と第1の制御配線a4の間のいずれかとなる。本実施例では第1の引き出し配線07−1は第2の制御配線b1と第1の制御配線a2との間、第1の引き出し配線07−3は第2の制御配線b2と第1の制御配線a3の間に配置した。

0075

第2の引き出し配線07−3,07−4の配置は、第1の制御配線a1と第2の制御配線b1の間、第1の制御配線a2と第2の制御配線b2の間、第1の制御配線a3と第2の制御配線b3の間、第1の制御配線a4と第2の制御配線b4の間のいずれかになる。本実施例では第2の引き出し配線07−3は第1の制御配線a2と第2の制御配線b2の間、第2の引き出し配線07−4は第1の制御配線a3と第2の制御配線b3の間に配置した。

0076

図8は本実施例の読み出しタイミング図である。
まず時刻t1直前において、リセット部09−1はchr1からのリセット制御信号を受け、第1の共通信号線08−1の電位をリセットする。

0077

時刻t1において、第2の制御配線b1に駆動パルスをローレベルのパルスが供給される。これにより、保持部01−2、02−2に保持されていた信号の読み出し期間が終了する。この時第1の共通信号線08−1には寄生容量Cb1と第2の制御配線b1に供給されるパルスの立ち下がりにより以下の式で表される負の電圧変動(=振られ)が生じる。
ΔV08−1≒−VDD×Cb1/CH 式(15)

0078

また、時刻t1において、第1の制御配線a2にハイレベルのパルスが供給されて、保持部01−3、02−3に保持されていた信号が第1の共通信号線08−1、08−2に出力される。寄生容量Ca2と制御配線a2に供給されるパルスの立ち上がりにより以下の式で表される正の電圧変動(=振られ)が生じる。
ΔV08−1≒VDD×Ca2/CH 式(16)
トータルの電圧変動(=振られ)は以下の式で表される。
ΔV08−1≒VDD×Ca3/CH−VDD×Cb2/CH=VDD×(Ca3−Cb2)/CH 式(17)
したがって、お互いの電位変化を打ち消しあう方向の電位変化を生じさせる。

0079

更に、第2の制御配線b2、第1の制御配線a3と第1の引き出し配線07−1とを等間隔に配置することによりCb2=Ca3とすることが可能となる。この時、
ΔV08−1≒VDD×Ca3/CH−VDD×Cbに/CH=VDD×(Ca3−Cb2)/CH≒0 式(17´)
となり、更に好ましい。

0080

時刻t1では第1の引き出し配線07−3の両側に隣接して配置される第2の制御配線b2と第1の制御配線a3には駆動パルスの変動は生じていないので、第1の共通信号線08−2は制御配線に供給される駆動パルスによる電圧変動はない。したがって、固定パターンノイズは抑制される。

0081

同様に、時刻t2、時刻t3、時刻t4において、各制御配線にハイレベルのパルスが供給されて保持部で保持されていた信号が順次読み出されても、同様の電圧変動が起こるため、固定パターンノイズの抑制された固体撮像装置が得られる。

0082

本実施例によれば、ノイズ信号の重畳した光信号からノイズ信号の抑制を行なうような構成においても、制御配線に供給されるパルスに起因して生じる共通信号線に読み出された信号のオフセットを抑制することが可能となる。

0083

図9に実施例3の変形例を示す。図7においては、1つの保持部に対して1つの制御配線が対応して設けられていたが、図9の構成においては差動を取るペアとなる信号を保持する複数の保持部の制御線を共通とした。つまり同一配線で複数の保持部からの信号読み出しを制御する構成とした。このような構成によれば、更に配線の数を減らすことが可能となり好ましい。

0084

上実施例を挙げて本発明を説明したが、各実施例に限定されるものではなく、発明の主旨を越えない限り、適宜変更修正は可能である。例えば、実施例においては、複数の引き出し配線を隣接して配置しているが、間に更に多数の制御配線が配されていても良い。また、奇数、偶数の振り分けに関しても、走査方向の上流側に奇数画素列からの信号が読み出される第1の引き出し配線を設けたが、偶数画素列から読み出される第2の引き出し配線を設けても良い。

実施例

0085

つまり、奇数画素列もしくは偶数画素列の一方からの信号を保持した保持部からの信号が読み出されるのが第1のブロック配線であり、奇数画素列もしくは偶数画素列の他方からの信号を保持した保持部からの信号が読み出される第2のブロック配線である。よって、これに対応する第1の引き出し配線、第2の引き出し配線に関しても、奇数、偶数が入れ替わる構成にも適用可能である。

0086

本発明はデジタルカメラ(スチルカメラ)、デジタルビデオカメラ等の固体撮像装置に用いられるものである。

0087

01−1〜01−8ラインメモリ部
02−1〜02−8 ラインメモリ部
03−1〜03−16 第1及び第2のスイッチ
04−1、04−2ブロック配線
05−1、05−2 ブロック配線
07−1〜07−4引き出し配線
08−1〜08−4共通信号線
10走査部
a1〜a4 第1の制御配線
b1〜b4 第2の制御配線

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