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技術 送信装置および通信システム

出願人 キヤノン株式会社
発明者 山崎善一
出願日 2009年12月28日 (11年0ヶ月経過) 出願番号 2009-297376
公開日 2011年7月14日 (9年5ヶ月経過) 公開番号 2011-139246
状態 特許登録済
技術分野 パルスの操作 圧縮、伸長・符号変換及びデコーダ 発信器の安定化、同期、周波数シンセサイザ
主要キーワード パラレルクロック 位相選択回路 中間クロック LVDSドライバ 差動出力回路 パラレルデータ信号 送信側デバイス 振幅差動信号
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図面 (9)

課題

従来の送信装置では、クロックとデータとの間のスキューが変動した場合にも高精度の通信を実現することが困難であった。

解決手段

N(Nは自然数ビットの第1のパラレルデータ信号を、基準クロックをN逓倍した第1変換クロックパラレルシリアル変換を行い、N×K(Kは自然数)ビットの第2のパラレルデータ信号を、基準クロックをN×K逓倍した第2変換クロックでパラレル/シリアル変換を行う。

概要

背景

複数の電子機器間データ通信を行う場合に、信号線の数を減少させるためにシリアルデータ通信を行うことが知られている(特許文献1、特許文献2参照)。

特許文献1に記載された送信側デバイスは、PLL(Phase Locked Loop)回路によって、データ入力同期クロック逓倍したシリアル出力同期クロックを出力している。また、送信側デバイスに入力されたパラレルデータ信号は、シリアル出力同期クロックに同期してシリアルデータ信号に変換される。

受信側デバイスは、送信側デバイスから出力されたシリアル出力同期クロックに同期して、受信したシリアルデータ信号をパラレルデータ信号に変換する。

特許文献2に記載された送信側デバイスでは、基準となるクロックを逓倍したシリアルクロックに同期してパラレルデータ信号をシリアルデータ信号に変換している。そして、基準となるクロックと同じ周波数を持つ転送クロックを出力している。

受信側デバイスは内部にPLL回路を備え、受信した転送クロックを逓倍してシリアルクロックを生成し、これに同期してシリアルデータ信号をパラレルデータ信号に変換する。

概要

従来の送信装置では、クロックとデータとの間のスキューが変動した場合にも高精度の通信を実現することが困難であった。 N(Nは自然数ビットの第1のパラレルデータ信号を、基準クロックをN逓倍した第1変換クロックパラレルシリアル変換を行い、N×K(Kは自然数)ビットの第2のパラレルデータ信号を、基準クロックをN×K逓倍した第2変換クロックでパラレル/シリアル変換を行う。

目的

本発明は、簡易な構成で精度の高い通信を実現できる通信装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

入力された基準クロックをN(Nは自然数逓倍した第1変換クロックと前記基準クロックをN×K(Kは自然数)逓倍した第2変換クロックとを生成するクロック生成部と、入力されたNビットの第1のパラレルデータ信号を、前記第1変換クロックに同期して第1のシリアルデータ信号に変換して出力する第1のパラレルシリアル変換部と、入力されたN×Kビットの第2のパラレルデータ信号を、前記第2変換クロックに同期して第2のシリアルデータ信号に変換して出力する第2のパラレル/シリアル変換部と、を有し、前記第2のシリアルデータ信号は、前記第1のシリアルデータ信号をパラレルデータ信号に変換するためのクロック信号であることを特徴とする送信装置

請求項2

入力された基準クロックをN×K(N、Kは自然数)逓倍した第1変換クロックと前記基準クロックをN逓倍した第2変換クロックとを生成するクロック生成部と、入力されたN×Kビットの第1のパラレルデータ信号を、前記第1変換クロックに同期して第1のシリアルデータ信号に変換して出力する第1のパラレル/シリアル変換部と、入力されたNビットの第2のパラレルデータ信号を、前記第2変換クロックに同期して第2のシリアルデータ信号に変換して出力する第2のパラレル/シリアル変換部と、を有し、前記第2のシリアルデータ信号は、前記第1のシリアルデータ信号をパラレルデータ信号に変換するためのクロック信号であることを特徴とする送信装置。

請求項3

前記第2のパラレルデータ信号を可変に設定するパラレルデータ設定部をさらに有することを特徴とする請求項1または2に記載の送信装置。

請求項4

前記クロック生成部は、前記基準クロックに基づいて発振し、第1中間クロックを出力する第1の発振部と、前記第1中間クロックを分周して分周クロックを生成する分周部と、を含み、前記第1中間クロックまたは前記分周クロックを、前記第1または第2変換クロックとすることを特徴とする請求項1ないし3のいずれかに記載の送信装置。

請求項5

前記第1中間クロックを遅延させる遅延部をさらに有し、前記遅延部で遅延された遅延クロックを前記第2変換クロックとすることを特徴とする請求項4に記載の送信装置。

請求項6

前記第1変換クロックと前記第2変換クロックの位相差を設定する位相調整部をさらに有することを特徴とする請求項1ないし5のいずれかに記載の送信装置。

請求項7

第1および第2変換クロックは位相周波数とが一致することを特徴とする請求項1ないし6のいずれかに記載の送信装置。

請求項8

前記第1および第2変換クロックは、前記クロック生成部で生成される同一の信号であることを特徴とする請求項7に記載の送信装置。

請求項9

前記第1および第2のシリアルデータ信号を出力する出力部をさらに備え、前記出力部はバッファもしくは差動信号を出力する差動出力回路であることを特徴とする請求項1ないし8の請求項1ないし8のいずれかに記載の送信装置。

請求項10

前記差動出力回路は、小振幅差動信号を出力するLVDSドライバであることを特徴とする請求項9に記載の送信装置。

請求項11

請求項1ないし10のいずれかに記載の送信装置と、前記送信装置から出力された前記第1のシリアルデータ信号を、前記第2のシリアルデータ信号に基づいて第3のパラレルデータ信号に変換する受信装置と、を有することを特徴とする通信ステム

請求項12

前記受信装置は、前記第1のシリアルデータ信号を、前記第2のシリアルデータ信号に同期して前記第3のパラレルデータ信号に変換するシリアルパラレル変換部を有することを特徴とする請求項11に記載の通信システム。

請求項13

前記受信装置は、前記第2のシリアルデータ信号に基づいて発振し、第2中間クロックを出力する第2の発振部と、前記第1のシリアルデータ信号を、前記第2中間クロックに同期して前記第3のパラレルデータ信号に変換するシリアル/パラレル変換部を有することを特徴とする請求項11に記載の通信システム。

技術分野

0001

本発明は送信装置、特に、シリアル出力を行う送信装置に関する。

背景技術

0002

複数の電子機器間データ通信を行う場合に、信号線の数を減少させるためにシリアルデータ通信を行うことが知られている(特許文献1、特許文献2参照)。

0003

特許文献1に記載された送信側デバイスは、PLL(Phase Locked Loop)回路によって、データ入力同期クロック逓倍したシリアル出力同期クロックを出力している。また、送信側デバイスに入力されたパラレルデータ信号は、シリアル出力同期クロックに同期してシリアルデータ信号に変換される。

0004

受信側デバイスは、送信側デバイスから出力されたシリアル出力同期クロックに同期して、受信したシリアルデータ信号をパラレルデータ信号に変換する。

0005

特許文献2に記載された送信側デバイスでは、基準となるクロックを逓倍したシリアルクロックに同期してパラレルデータ信号をシリアルデータ信号に変換している。そして、基準となるクロックと同じ周波数を持つ転送クロックを出力している。

0006

受信側デバイスは内部にPLL回路を備え、受信した転送クロックを逓倍してシリアルクロックを生成し、これに同期してシリアルデータ信号をパラレルデータ信号に変換する。

先行技術

0007

特開2006−303915号公報
特開2007−265261号公報

発明が解決しようとする課題

0008

しかしながら、特許文献1の送信側デバイスでは、シリアル出力同期クロックがLVDSドライバから小振幅差動信号として出力される一方で、シリアルデータ信号は、シリアル出力同期クロックに同期して動作する変換回路によってパラレルデータ信号から変換された上でLVDSドライバから小振幅差動信号として出力される。つまり、シリアルデータ信号とシリアル出力同期クロックとでは、変換回路が動作することによる遅延分だけ、信号の遷移タイミングのずれ(スキュー)が生じる。このスキューは、送信側デバイスの電源電圧や温度などの動作条件や、送信側デバイスが作製された半導体プロセスによる素子特性のばらつきなどによって変動する。受信側デバイスは、この遅延時間が変動しても、送信側デバイスから受けたシリアルデータ信号を正確にデータをパラレルデータ信号に変換することが求められるので、複雑な設計となってしまう恐れがある。

0009

また、特許文献2に記載の送信側デバイスにおいても、PLL回路から出力された転送クロックはクロック送信回路から出力される一方で、シリアルデータ信号は、シリアルクロックに同期して動作する変換回路によってパラレルデータ信号から変換された上でデータ送信回路から出力される。このため特許文献1と同様の問題が生じる恐れがある。

0010

以上の問題を鑑みて成された本発明は、簡易な構成で精度の高い通信を実現できる通信装置を提供することを目的とする。

課題を解決するための手段

0011

上記目的を達成する本発明は、入力された基準クロックをN(Nは自然数)逓倍した第1変換クロックと前記基準クロックをN×K(Kは自然数)逓倍した第2変換クロックとを生成するクロック生成部と、入力されたNビットの第1のパラレルデータ信号を、前記第1変換クロックに同期して第1のシリアルデータ信号に変換して出力する第1のパラレルシリアル変換部と、入力されたN×Kビットの第2のパラレルデータ信号を、前記第2変換クロックに同期して第2のシリアルデータ信号に変換して出力する第2のパラレル/シリアル変換部と、を有し、前記第2のシリアルデータ信号は、前記第1のシリアルデータ信号をパラレルデータ信号に変換するためのクロック信号であることを特徴とする送信装置である。

0012

また、上記目的を達成する本発明は、入力された基準クロックをN×K(N、Kは自然数)逓倍した第1変換クロックと前記基準クロックをN逓倍した第2変換クロックとを生成するクロック生成部と、入力されたN×Kビットの第1のパラレルデータ信号を、前記第1変換クロックに同期して第1のシリアルデータ信号に変換して出力する第1のパラレル/シリアル変換部と、入力されたNビットの第2のパラレルデータ信号を、前記第2変換クロックに同期して第2のシリアルデータ信号に変換して出力する第2のパラレル/シリアル変換部と、を有し、前記第2のシリアルデータ信号は、前記第1のシリアルデータ信号をパラレルデータ信号に変換するためのクロック信号であることを特徴とする送信装置である。

発明の効果

0013

本発明によれば、簡易な構成で精度の高い通信を実現できる。

図面の簡単な説明

0014

本発明に係る送信装置の構成例を示すブロック図である。
実施例1に係るタイミング図である。
本発明に係る受信側デバイスの構成例を示すブロック図である。
実施例2に係るタイミング図である。
本発明に係る送信装置の別の構成例を示すブロック図である。
実施例3に係るタイミング図である。
実施例3に係る別のタイミング図である。
本発明に係る受信側デバイスの別の構成例を示すブロック図である。

実施例

0015

(実施例1)
図面を参照しながら、本発明に係る第1の実施例を説明する。

0016

図1は、本発明を適用したシリアル通信回路の構成例を示すブロック図である。

0017

送信装置1は、クロック生成部であるPLL回路100、パラレル/シリアル変換部(P/S変換部)101〜103と、出力部111〜113とを含む。PLL回路100は、基準クロックMCKをN逓倍した第1変換クロックCK1と、基準クロックMCKをN×K逓倍した第2変換クロックCK2とを生成する。NとKは、それぞれ自然数である。P/S変換部101〜103は、基準クロックMCKに同期して入力されたパラレルデータ信号をシリアルデータ信号に変換して出力し、出力部111〜113は、P/S変換部101〜103から出力されたシリアルデータ信号を例えばバッファして出力する。

0018

第1のパラレル/シリアル変換部であるP/S変換部101は、第1のパラレルデータ信号であるNビットのパラレルデータ信号PD1[N:1]とPLL回路100からの第1変換クロックCK1とが入力される構成となっている。パラレルデータ信号PD1[N:1]は第1変換クロックCK1に同期してNビットのシリアルデータS1に変換されて、出力部111によって例えばバッファされて第1のシリアルデータ信号SDO1として出力される。

0019

同様に、別の第1のパラレル/シリアル変換部であるP/S変換部102は、別の第1のパラレルデータ信号であるNビットのパラレルデータ信号PD2[N:1]とPLL回路100からの第1変換クロックCK1とが入力される構成となっている。パラレルデータ信号PD2[N:1]は第1変換クロックCK1に同期してNビットのシリアルデータS2に変換されて、出力部112によって例えばバッファされて別の第1のシリアルデータ信号SDO2として出力される。

0020

また、第2のパラレル/シリアル変換部であるP/S変換部103は、第2のパラレルデータ信号であるN×Kビットのパラレルクロックデータ信号PCD[N×K:1]とPLL回路100からの第2変換クロックCK2とが入力される構成となっている。パラレルクロックデータ信号PCD[N×K:1]は第2変換クロックCK2に同期してN×KビットのシリアルデータS3に変換されて、出力部113によって例えばバッファされて第2のシリアルデータ信号である転送クロックSCKOとして出力される。後述するが、転送クロックSCKOは、第1のシリアルデータ信号をパラレルデータ信号に変換するために用いられるクロック信号である。

0021

ここで、電源変動温度変化に対する特性の変化を揃えるためにもP/S変換部101〜103で生じる遅延量が等しくなるように設計することが望ましい。具体的には、あるビットの信号に着目したときにP/S変換部内で通過する論理ゲート段数を揃えることが考えられる。また出力回路111〜113も互いに同じ回路構成であることが望ましい。シリアルデータ信号と転送クロックとの位相が一致することが望ましいが、例えばシリアルデータ信号のデータレートに対して1/10以下の位相差であれば、問題にはならない。

0022

次に、図1図2を参照しながら本実施例に係る動作を説明する。図2は、N=8、K=1の場合、すなわち、第1変換クロックCK1と第2変換クロックCK2とが一致する場合の、第1および第2変換クロックCK1、CK2とシリアルデータ信号SDO1、SDO2およびSCKOとの関係を示すタイミング図である。

0023

図2において、P/S変換部103に入力されるパラレルクロックデータ信号PCD[N×K:1]は上位ビット側から[High(H)、Low(L)、H、L、H、L、H、L]であって、P/S変換部103からは上位ビット側から出力される。そのため、転送クロックSCKOは、第2変換クロックCK2に同期してHとLとが交互に切り替わる。シリアルデータ信号SDO1およびSDO2も同様に、第1変換クロックCK1に同期して出力される。

0024

図1に示す送信装置の構成においてP/S変換部101〜103および出力部111〜113は、各データ間で同じ構成となっている。これにより、シリアル通信回路1の電源電圧、温度などの動作条件が変動したり、半導体プロセスに起因する素子特性がばらついたりしても、その影響が同様なものとなる。つまり、本発明によれば、シリアルデータ信号SDO1およびSDO2が遷移するタイミングと、転送クロックSCKOが遷移するタイミングとは、相対的な関係が保たれる。これにより、従来技術で問題となっていた遅延時間のばらつきを低減し、理想的には0にすることが可能となる。

0025

受信側デバイス(以下、受信装置とも称す)の構成例を図3に示す。受信側デバイス3は、入力されたシリアルデータ信号SDO1、SDO2および転送クロックSCKOを出力する入力部301〜303と、PLL回路304と、シリアル/パラレル変換部(S/P変換部)311、312とを含む。

0026

入力部301〜303は、例えばバッファを含んで構成されている。

0027

第2の発振部であるPLL回路304は入力部303から入力されるシリアルデータ信号である転送クロックSCKO’に基づいて発振し、第2中間クロックを出力する。本実施例では、第2中間クロックは転送クロックSCKO’をN逓倍したものとである。

0028

S/P変換部311は、入力部301からのシリアルデータ信号SDO1’とPLL回路304からのクロックとが入力され、シリアルデータ信号SDO1’をPLL回路304からのクロックに同期してパラレルデータ信号PD1’[N:1]に変換する。

0029

S/P変換部312は、入力部302からのシリアルデータ信号SDO2’とPLL回路304からのクロックとが入力され、シリアルデータ信号SDO2’をPLL回路304からのクロックに同期してパラレルデータ信号PD2’[N:1]に変換する。

0030

この構成によれば、シリアルデータ信号SDO1’、SDO2’と転送クロックSCKO’に基づいてPLL回路から出力されるクロックとの間のスキューが低減されるため、シリアルデータ信号をパラレルデータ信号に復元するためのタイミング設計が容易になる。

0031

以上で説明したように、本発明に係る第1の実施例によれば、転送クロックとシリアルデータ信号との、信号が遷移するタイミングの遅延時間のずれを低減することができ、簡易な構成で精度の高い通信を実現できる。また、受信側のデバイスの設計を容易にできる。

0032

(実施例2)
図面を参照しながら、本発明に係る第2の実施例を説明する。第1の実施例とは、Nの値と、転送クロックSCKOを生成するためのパラレルクロックデータ信号PCD[N×K:1]の配列とが異なっている。

0033

図4は、N=7かつK=1の場合の、第1および第2変換クロックCK1、CK2と、シリアルデータ信号SDO1、SDO2およびSCKOの関係を示すタイミング図である。第1変換クロックCK1は基準クロックMCKに対して7逓倍されたものであり、第2変換クロックCK2も基準クロックMCKに対して7×1=7逓倍されたものとなる。本実施例においても、第1および第2変換クロックCK1、CK2の位相が一致している場合を例示している。

0034

図4において、P/S変換部103に入力されるパラレルクロックデータ信号PCD[N×K:1]は上位ビット側から[H、H、L、L、L、H、H]であって、P/S変換部103からは上位ビット側から出力される。このときの転送クロックSCKOは、周波数が基準クロックMCKと等しく、かつH期間とL期間との比が4:3である信号となる。

0035

以上の説明で明らかなのは、パラレルクロックデータ信号PCD[N×K:1]の配列を可変させることで、転送クロックSCKOの周波数やデューティー比を可変することができる。つまり、パラレルクロックデータ信号PCD[N×K:1]を可変に設定する不図示のパラレルデータ設定部を設けることで、回路構成を変更することなく、様々な通信規格に対応できるようになる。

0036

なお、受信側デバイスは、第1の実施例で説明したものと同様の構成を取ることができる。

0037

以上で説明したように、本発明に係る第2の実施例によれば、転送クロックとシリアルデータ信号との間のスキューを低減することができ、簡易な構成で精度の高い通信を実現できる。また、受信側のデバイスの設計を容易にできる。さらに、パラレルクロックデータ信号PCD[N×K:1]を可変に設定することで様々な通信規格に対応できる。

0038

(実施例3)
図5ないし図8を参照しながら、本発明に係る第3の実施例を説明する。

0039

図5は、本実施例に係る送信装置5の構成例を示すブロック図である。図1に示す送信装置1と同一の構成に対しては同じ符号を付している。送信装置5は送信装置1と異なり、第1および第2転送クロックCK1、CK2の位相関係を変化させることができる。

0040

PLL回路500は、第1の発振部であるリングオシレータ型のVCO(Voltage Controlled Oscillator)回路501、分周部である分周回路502、位相調整部である位相選択回路503および遅延部である遅延回路504を含む。VCO回路501は、3個のインバータリング状に接続されており、インバータ回路駆動電流値電圧信号によって制御することで出力される信号の周波数を制御する。VCO回路501は、PLL回路500に入力される基準クロックMCKに基づいて発振し、基準クロックMCKをN×K逓倍した第1中間クロックを出力するように構成されている。分周回路502はVCO回路501から出力される信号に対して1/K倍の周波数の分周クロックを生成する。ここでは分周クロックが第1変換クロックCK1としてP/S変換部101、102に与えられる。位相選択回路503は、不図示の制御部から供給される制御信号に応じて、リングオシレータを構成するインバータ回路の各出力tp1、tp2、tp3のいずれか1つを選択して遅延回路504に入力する。遅延回路504は、位相選択回路503を介して与えられた信号に対して、分周回路502で生じる遅延量と同等の遅延量を付加した遅延クロックを生成する。ここでは遅延クロックが第2変換クロックCK2として出力される。

0041

図6は、N=8かつK=1であり、位相選択回路503でtp1が選択された場合の、第1および第2変換クロックCK1、CK2と、シリアルデータ信号SDO1、SDO2およびSCKOの関係を示すタイミング図である。図6において、P/S変換部103に入力されるパラレルクロックデータ信号PCD[N×K:1]は上位ビット側から[H、L、H、L、H、L、H、L]であって、P/S変換部103からは上位ビット側から出力される。本実施例においては第1および第2変換クロックCK1、CK2は基準クロックMCKを8逓倍したもので、互いに位相が1/3周期ずれたものとなっている。

0042

図から明らかなように、シリアルデータ信号SDO1、SDO2は第1変換クロックCK1に、転送クロックSCKOは第2変換クロックCK2に同期しているために、シリアルデータ信号SDO1、SDO2と転送クロックSCKOとは互いに位相が異なっている。

0043

このように、シリアルデータ信号SDO1、SDO2と転送クロックSCKOとの位相を互いに異ならせることで、受信側デバイスの構成をさらに簡略化することが可能になる。以下にその理由を説明する。

0044

図7に、受信側デバイス(受信装置)の構成例を示す。受信側デバイス7は、シリアルデータ信号SDO1、SDO2および転送クロックSCKOを受けて出力する入力部701〜703と、シリアル/パラレル変換部(S/P変換部)711、712とを含む。

0045

入力部701〜703は、例えばバッファを含んで構成されている。

0046

S/P変換部711は、入力部701からのシリアルデータ信号SDO1’と転送クロックSCKO’とが入力され、シリアルデータ信号SDO1’を転送クロックに同期して第3のパラレルデータ信号であるパラレルデータ信号PD1’[N:1]に変換する。

0047

S/P変換部712は、入力部702からのシリアルデータ信号SDO2’と転送クロックSCKO’とが入力され、シリアルデータ信号SDO2’を転送クロックに同期して第3のパラレルデータ信号であるパラレルデータ信号PD2’[N:1]に変換する。

0048

既に述べたとおり、シリアルデータ信号SDO1、SDO2と転送クロックSCKOとの位相は互いに異なっている。そのため、同等の回路構成を有する入力部701〜703から出力されるシリアルデータ信号SDO1’、SDO2’と転送クロックSCKO’との位相も互いに異なっている。そのため、転送クロックSCKO’の立ち上がりあるいは立ち下がりエッジに同期して、S/P変換部711、712がシリアルデータ信号SDO1’、SDO2’をラッチしても、十分なセットアップ時間を確保できる。つまり、図3に示したように受信側デバイスにPLL回路を設けることが不要になるので、精度の高い通信を実現しながら、受信側デバイスの回路構成をさらに簡略化できるという効果が得られるものである。

0049

以上ではK=1の場合を説明したが、Kはこれに限定されるものではない。一例としてN=8、K=2かつ、パラレルクロックデータ信号PCD[8×2:1]が、上位ビット側から[H、L、H、L、・・・、H、L]と、HとLとが交互に現れる場合を、図8を参照しながら説明する。なお、ここでは位相選択回路503はtp1を遅延回路504と接続するように制御されているものとする。

0050

PLL回路500に入力される基準クロックMCKを8逓倍したものが第1変換クロックCK1に、8×2=16逓倍したものが第2変換クロックCK2としてPLL回路500から出力される。つまり、VCO回路501は基準クロックMCKの16逓倍で発振し、分周回路502で2分周している。

0051

パラレルデータ信号PD1[N:1]は第1変換クロックCK1に同期してP/S変換部101にてシリアル変換されて、出力回路111からシリアルデータ信号SDO1として出力される。

0052

同様に、パラレルデータ信号PD2[N:1]は第1変換クロックCK2に同期してP/S変換部102にてシリアル変換されて、出力回路112からシリアルデータ信号SDO2として出力される。

0053

また、パラレルクロックデータ信号PCD[N×K:1]は第2変換クロックCK2に同期してP/S変換部103にてシリアル変換されて、出力回路113から転送クロックSCKOとして出力される。

0054

位相選択回路503にてtp1を選択しているので、第2の変換クロックCK2は、第1の変換クロックCK1に対して基準クロックMCKの1/(N×K×3)=1/48周期だけ位相が異なっている。また、シリアルデータ信号SDO1、SDO2と転送クロックSCKOとは異なる変換クロックに同期している。そのため、シリアルデータ信号SDO1、SDO2は転送クロックSCKOの周期と同じデータレートを有し、両者の位相は基準クロックMCKの1/48周期だけ異なっている。

0055

この場合にも、受信側デバイスは図7に示したようなシリアルデータ信号SDO1、SDO2を、転送クロックSCKOの立ち上がりあるいは立ち下がりエッジに同期して動作するS/P変換部にてパラレルデータ信号に変換することができる。転送クロックSCKOの立ち上がりあるいは立ち下がりエッジを利用できるので、受信側デバイスにPLL回路を省略することが可能となり、より簡易な構成を取ることができる。簡易な構成を採用できる利点は多く、設計が容易になるだけでなく、さらに構成部品を少なくできるので、コストを低減することが可能となる。

0056

VCO回路501は例示したものに限られず、リングオシレータの段数を増加させれば、第1および第2変換クロックの位相差をより細かく調整できるようになる。

0057

また、図5に示した送信装置では、リングオシレータのインバータからの出力がそのまま遅延回路504に与えられているが、これらの出力を例えばインバータ回路で反転させるように構成しても良い。これによって、第1および第2変換クロックの位相関係の調整をさらに行うことができる。インバータ回路は、リングオシレータの各段に1個ずつ設けても良いし、位相選択回路の後段に設けても良い。

0058

以上で説明したように、本実施例によれば、簡易な構成で精度の高い通信を実現することができ、また、受信側のデバイスの設計をさらに容易にすることができる。

0059

(その他)
ここまではパラレルデータ信号PD1、PD2とがある場合を例にとって説明してきたが、パラレルデータ信号の数はこれに限定されず、1個でも良いし、3以上であってもよい。いずれの場合にも、スキューを低減することができるという本発明の効果に変わりはない。

0060

以上で説明した各実施例では、パラレルクロックデータ信号PCDをパラレルデータ信号PD1、PD2のビット数に対してK倍としていたが、パラレルデータ信号PD1、PD2のビット数をパラレルクロックデータ信号PCDのK倍のビット数に設定しても良い。

0061

また、パラレルクロックデータ信号PCDをNビットとする一方でパラレルデータ信号PD1、PD2をN×Kビットとして、さらに、パラレルデータ信号PD1、PD2のデータのKビットを1単位として扱うことが考えられる。このようにすることで、第1および第2変換クロックCK1、CK2が同一の周波数を有している場合でも、シリアルデータ信号SDO1、SDO2のデータレートを転送クロックSCKOに対して1/K倍とすることができる。

0062

以上で説明した各実施例では、第1および第2変換クロックCK1、CK2を出力できるPLL回路を例示した。しかしながら、K=1に設定する場合には、必ずしもCK1とCK2とを別々の出力とする必要はなく、どちらか一方に統一しても良い。これにより、送信装置の構成をさらに簡略化することが可能となる。

0063

また、各出力部は、バッファ以外にもLVDSドライバのように差動信号を出力する差動出力回路であってもよい。小振幅差動信号を出力するLVDSドライバは、一般に知られたものが利用できる。この場合には、受信側デバイスの各入力部も、差動信号を受信できる構成にする必要がある。

0064

以上で説明したように、本発明によれば、転送クロックとシリアルデータ信号とのスキューを低減することができ、簡易な構成で精度の高い通信を実現できる。また、受信側のデバイスの設計を容易にできる。つまり、以上で説明した送信装置と受信装置とを備える通信システムは、スキューが低減されているために精度の高い通信が実現でき、さらにその設計が容易にできるものである。

0065

MCK基準クロック
CK1 第1変換クロック
CK2 第2変換クロック
SDO1シリアルデータ信号
SDO2 シリアルデータ信号
SCKO転送クロック
PCDパラレルクロックデータ信号
PD1パラレルデータ信号
PD2 パラレルデータ信号

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