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技術 シングル・チップ半導体集積回路装置の製造方法、プログラムデバッグ方法、マイクロコントローラの製造方法

出願人 ミツミ電機株式会社
発明者 矢野功次瀬川智貴
出願日 2011年2月22日 (9年10ヶ月経過) 出願番号 2011-035435
公開日 2011年7月14日 (9年5ヶ月経過) 公開番号 2011-138535
状態 特許登録済
技術分野 マイクロコンピュータ
主要キーワード Nチャンネル 導出配線 不揮発性記憶ユニット 反転配置 ピン互換 関連しあって 電流増幅用 タイマユニット
関連する未来課題
重要な関連分野

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図面 (20)

課題

短時間で、マスクROMを備えたシングルチップ半導体集積回路装置を製造すること。

解決手段

第1の集積回路(12)および第1のマスクROM(11)を有する第1の半導体集積回路基板(10)とプログラマブルROM(15)とが搭載された第1の半導体集積回路装置(20)の状態において、第1のマスクROM(11)が第1の内部バス(13)から電気的に切り離された状態で、その第1の集積回路(12)とプログラマブルROM(15)とを使用して決定された最終的なプログラムを、第1の半導体集積回路基板(10)と実質的に同一構成の第2の半導体集積回路基板(100)の第2のマスクROM(110)に記憶することにより、最終製品としての第2の半導体集積回路装置(200)を製造する。

概要

背景

この技術分野において周知のように、マイクロコンピュータとは、マイクロプロセッサを用いて構成された小型電子計算機のことをいう。マイクロプロセッサとは、計算機中央演算処理装置(CPU)を1個もしくは、少数のLSI上に集積したものをいう。マイクロコンピュータは、通常、CPU、入出力装置主記憶装置より構成される。主記憶装置はRAM(random access memory)、ROM(read only memory)などで構成され、入出力装置との接続回路部には入出力制御LSI(large-scale integrated circuit)が使用される。シングルチップ・マイクロコンピュータは、CPU、RAM、ROM、入出力制御LSIを1チップに組み込んだものである。シングル・チップ・マイクロコンピュータは1チップ・マイコンとも呼ばれる。

マイクロプロセッサは、チップ外部からプログラムを読み込むのに対して、シングル・チップ・マイクロコンピュータは、あらかじめプログラムがチップの内部に組み込まれている。マイクロプロセッサは外部のプログラムを書き換えれば処理内容を変えられるのに対し、シングル・チップ・マイクロコンピュータはプログラムがすでにチップ内部に組み込まれているため、ユーザが処理内容を変えることはほとんど不可能である。ここで、プログラムはROMに予め格納されている。

尚、この技術分野において周知のように、ROMは、内容の書込みが半導体メーカでの製造工程で行われるマスクROMと、ユーザが電気的にプログラムを書き込むことができるプログラマブルROMPROM)とに大別される。

マスクROMは、原理的には半導体メモリのなかで最も安価に製造できる。このため、マスクROMとしてメモリ容量が大きな品種製品化されている。これに対して、プログラマブルROMは、プログラムの書込みがユーザの手元でできるという特徴がある。プログラマブルROMは、ユーザが一度だけプログラムのできる狭義のPROMと、電気的にプログラムし、紫外線等で消去が可能なEPROM(erasable and programmable ROM)と、電気的に消去可能なEEPROM(electrically erasable programmable ROM)とに分類される。

EPROMでは、ユーザがプログラムできる上、紫外線を照射してデータを全て消去し再書込みができる。紫外線消去用ガラス窓を必要とするため、ERROMは、通常、セラミックパッケージに入っている。狭義のPROMとしてOTP(one time programmable ROM)がある。OTPは、それに内蔵されている半導体チップがEPROMと同じだが、パッケージに窓がないため紫外線で消去できない。ユーザは通常のEPROMプログラマを使って、OTPの各メモリ・セルに一度だけ情報を書き込むことができる。OTPのコストはマスクROMより高くEPROMよりは安い。EEPROMの一種フラッシュEEPROMがある。フラッシュEEPROMは、フラッシュメモリとも呼ばれ、書き換え可能な読出し専用メモリであるPROMのうち、電気的に全ビット内容(ブロック単位も可能)を消して、内容を書き直せるものをいう。

このようなシングル・チップ・マイクロコンピュータは、通常の電卓プリンタキーボード、マイコン制御の炊飯器、マイコン制御のカメラ自動車エンジン制御装置などに搭載されている。主に機器に組み込んでその機器の動作を制御することが多いため、シングル・チップ・マイクロコンピュータのことをマイクロコントローラと呼ぶこともある。尚、マイクロコントローラは、シングル・チップ半導体集積回路装置の一種である。

このようなシングル・チップ・マイクロコンピュータ(マイクロコントローラ)を組み込んだ機器(電子装置)の開発を効率よく行えるようにするため、半導体メーカや開発ツールメーカから種々の開発システム(開発ツール)が提供されている。シングル・チップ・マイクロコンピュータ(マイクロコントローラ)では、ハードウェアソフトウェアとが密接に関連しあっており、なおかつ開発期間が短いので、ソフトウェアのデバッグとハードウェア自身のチェックを同時にやらなければならない。即ち、ハードウェアとソフトウェアの開発を並行して行わなければならない場合が多い。このとき、ハードウェアが未完成の状態でのソフトウェアのデバッグが求められる。

デバッグツール(開発ツール)の1つにエミュレータがある。ここで、エミュレータとは、あるシステムを使用して別のシステムを模倣する装置またはコンピュータ・プログラムのことをいう。エミュレータで、ソフトウェアを組み込んだ機器(電子装置)の機能動作検証を支援する。エミュレータには、開発中の機器(電子装置)に直接接続して使用するインサーキットエミュレータ(ICE)と、論理シミュレータを用いるソフトエミュレータとがある。すなわち、インサーキットエミュレータとは、プログラム制御で動作するマイクロコントローラを搭載した開発中の機器(電子装置)に直接接続し、その機器(電子装置)の機能動作検証を支援する開発ツールのことをいう。

通常、マイクロコントローラのハードウェアの開発は半導体メーカ側で行われ、マイクロコントローラのソフトウェアの開発はユーザ側で行われる。すなわち、マイクロコントローラの開発は、半導体メーカとユーザとの共同作業で行われる。

次に、従来のマイクロコントローラの製造方法について説明する。ここでは、最終製品として、マスクROMに最終のプログラムを記憶させたマイクロコントローラを製造する方法について説明する。

先ず、半導体メーカとユーザとの間で、製造すべきマイクロコントローラ(シングル・チップ半導体集積回路装置)の仕様検討を行う。ここで、製造すべき最終のマイクロコンピュータは、CPUと、RAMと、マスクROMと、入出力制御LSIとを1チップに組み込んだものである。尚、CPUとRAMとマスクROMと入出力制御LSIとは、内部バスを介して相互に接続される。内部バスは、アドレスバスデータバスとを有する。

半導体メーカは、開発ツールとしてのエミュレータ(ソフトエミュレータ及びインサーキットエミュレータ)をユーザに提供し、ユーザはこのエミュレータを使用して上記マスクROMに記憶すべきソフトウェア(プログラム)を開発する。

次に、半導体メーカではOTP版の製品設計を行い、ユーザではソフトエミュレータを使用したプログラムのデバックを行う。ここで、設計されるべきOTP版の製品(仮のマイクロコントローラ)とは、CPUと、RAMと、OTPと、入出力制御LSIとを1チップに組み込んだものである。換言すれば、仮のマイクロコントローラは、マスクROMの代わりにOTPを使用した点を除いて、最終のマイクロコントローラと同様の構成を有する。但し、OTPにはプログラムは記憶されておらず、OTPへのプログラムの記憶は後述するようにユーザ側で行われる。仮のマイクロコントローラは、半導体パッケージ内に封止されたものである。一方、このユーザ側で行われるソフトエミュレータを使用したプログラムのデバッグは、ハードウェアが何ら完成していない状態で行われる。

半導体メーカは、同一構成の複数個の上記仮のマイクロコントローラをユーザに提供する。ユーザでは、提供された複数の仮のマイクロコントローラの中の1個に対して、EPROMプログラマ(ライタ)を使用して、仮のプログラム(すなわち、ソフトエミュレータを使用してデバッグされたプログラム)をOTPに記憶し、当該仮のマイクロコントローラを機器(ターゲットボード)に搭載して、この仮のプログラムの検査を行う。すなわち、上記インサーキットエミュレータを使用して、その機器(ターゲットボード)の機能動作検証を行う。上述したように、OTPは、一度だけしか情報を書き込むことができない。したがって、検査により仮のプログラムに修正箇所誤り)が見つかった場合には、ユーザは別の仮のマイクロコントローラに修正した仮のプログラムを記憶して、この修正した仮のプログラムの再検査、再修正を行う。すなわち、仮のプログラムの検査、修正(再検査、再修正)を繰り返し行う。この仮のプログラムの検査、修正(再検査、再修正)動作を繰り返して、ユーザ側において最終的なプログラムが決定される。

一方、仮のマイクロコントローラをユーザに提供した後、半導体メーカでは、引き続いて、マスクROM版の製品設計を行う。ここで、設計されるべきマスクROM版の製品(機器に搭載されるべき実際のマイクロコントローラ)とは、CPUと、RAMと、マスクROMと、入出力制御LSIとを1チップに組み込んだものである。但し、この時点における実際のマイクロコントローラのマスクROMには、未だ最終的なプログラムが記憶されていない。

ユーザは、上記決定した最終的なプログラムを半導体メーカへ発注(提供)する。半導体メーカでは、最終的なプログラムを、イオン打ち込み技術を用いて、実際のマイクロコントローラのマスクROMに記憶し、最終製品としてのマイクロコントローラが製造される。尚、このようにして製造されたマイクロコントローラは、半導体パッケージに封止されたものであり、量産される。そして、量産された最終のマイクロコントローラはユーザに提供される。

ユーザでは、提供された最終のマイクロコントローラを機器(電子装置)に搭載して、その機器(電子装置)を量産する。

なお、上述したマイクロコントローラは、1つの半導体チップで構成されているが、2つの半導体チップを積層して1つの樹脂封止体で封止する半導体装置(マイクロコントローラ)も知られている(例えば、特許文献1参照)。半導体装置として、MCP(multi chip package)型と呼称される半導体装置が知られている。このMCP型半導体装置においては、種々な構造のものが開発され、製品化されているが、2つの半導体チップを積層して1つのパッケージに組み込んだMCP型半導体装置が最も普及している。特許文献1では、1つのパッケージにマイコン用チップ(第1半導体チップ)及びEEPROM用チップ(第2半導体チップ)を組み込んだ半導体装置を開示している。すなわち、特許文献1では、マイコン用チップ(第1半導体チップ)上にEEPROM用チップ(第2半導体チップ)を積層し、この2つのチップを1つの樹脂封止体で封止する半導体装置を開示している。マイコン用チップは、プロセッサユニット(CPU)、ROMユニットRAMユニットタイマユニット、A/D変換ユニットシリアルコミュニケーションインタフェース・ユニット、データ入出力回路ユニット等を同一基板に搭載した構成となっている。これらの各ユニット間は、データバスやアドレスバスを介在して相互に接続されている。プロセッサユニットは、主に、中央処理部、制御回路部及び演算回路部等で構成されている。このように構成されたマイコン用チップは、プログラムによって動作する。一方、EEPROM用チップは、シリアル・コミュニケーション・インターフェース・ユニット及び不揮発性記憶ユニット等を同一基板に搭載した構成となっている。特許文献1では、第1半導体チップと第2の半導体チップとの電気的な接続を、第1半導体チップの周囲に配置されたリード内部リード及び2本のボンディングワイヤを介して行っている。

また、自己発熱によるパッケージ内の温度情報の低減化を図ることができるマルチチップパッケージも提案されている(例えば、特許文献2参照)。この特許文献2において、マイクロコントローラを構成するマルチチップパッケージにおいて、マスクROMを有するマイクロコントローラを作り込むベースチップと、このベースチップ上にフラッシュメモリの上部チップを具備している。上部チップ下のベース上には、トランジスタが形成されていないので、この領域においての自己発熱は無視することができる。また、特許文献2では、実施例として、ベースチップにおける上部チップの搭載領域(略中央領域)に、マスクROM機能を有するトランジスタを形成しておき、その上に上部チップ(フラッシュメモリ)を搭載した例を開示している。この場合、ベースチップにおけるマスクROM機能は捨てることになる。

概要

短時間で、マスクROMを備えたシングル・チップの半導体集積回路装置を製造すること。第1の集積回路(12)および第1のマスクROM(11)を有する第1の半導体集積回路基板(10)とプログラマブルROM(15)とが搭載された第1の半導体集積回路装置(20)の状態において、第1のマスクROM(11)が第1の内部バス(13)から電気的に切り離された状態で、その第1の集積回路(12)とプログラマブルROM(15)とを使用して決定された最終的なプログラムを、第1の半導体集積回路基板(10)と実質的に同一構成の第2の半導体集積回路基板(100)の第2のマスクROM(110)に記憶することにより、最終製品としての第2の半導体集積回路装置(200)を製造する。

目的

半導体メーカは、同一構成の複数個の上記仮のマイクロコントローラをユーザに提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

シングルチップ半導体集積回路装置の製造方法であって、a.CPUを含む第1の集積回路と、該第1の集積回路に電気的に接続された第1の内部バスと、プログラムが記憶されていない第1のマスクROMとを含む第1の半導体集積回路基板を準備する工程と、b.前記第1の半導体集積回路基板の前記第1の集積回路のCPUと実質的に同一構成のCPUを含む第2の集積回路と、該第2の集積回路に接続された第2の内部バスと、プログラムが記憶されていない第2のマスクROMとが、前記第1の半導体集積回路基板と実質的に同一の製造プロセスで形成される第2の半導体集積回路基板を準備する工程と、c.検査が行われるプログラムが記憶され得るプログラマブルROMを準備する工程と、d.前記プログラマブルROMを前記第1の内部バスに電気的に接続する工程と、e.前記第1のマスクROMが前記第1の内部バスから電気的に切り離された状態で、前記第1の集積回路と該第1の集積回路に前記第1の内部バスを介して電気的に接続された前記プログラマブルROMとを使用して決定された最終的なプログラムを、前記第2の半導体集積回路基板に形成された前記第2のマスクROMにイオン打ち込み技術を用いて記憶させる工程と、f.前記第2のマスクROMと前記第2の内部バスとを電気的に接続する工程と、を含むことを特徴とするシングル・チップ半導体集積回路装置の製造方法。

請求項2

前記接続する工程d.は、前記プログラマブルROMを、前記第1の内部バスから導出されたボンディングパッドに、ワイヤボンディング技術により電気的に接続する工程であることを特徴とする、請求項1に記載のシングル・チップ半導体集積回路装置の製造方法。

請求項3

前記第1の半導体集積回路基板と前記プログラマブルROMとを、同一パッケージ内に封止する工程を更に含むことを特徴とする、請求項1に記載のシングル・チップ半導体集積回路装置の製造方法。

請求項4

前記封止する工程は、前記プログラマブルROMを、前記第1の半導体集積回路基板上に積層した状態で、前記同一半導体パッケージ内に封止する工程であることを特徴とする、請求項3に記載のシングル・チップ半導体集積回路装置の製造方法。

請求項5

前記f.の工程を経た前記第2の半導体集積回路基板を、パッケージ内に封止する工程を更に含むことを特徴とする、請求項1に記載のシングル・チップ半導体集積回路装置の製造方法。

請求項6

マイクロコントローラの製造方法であって、a.第1のCPUと、該第1のCPUに電気的に接続された第1の内部バスと、プログラムが記憶されていない第1のマスクROMとを含む第1のマイクロコントローラ基板を準備する工程と、b.前記第1のマイクロコントローラ基板の前記第1のCPUと実質的に同一構成の第2のCPUと、該第2のCPUに接続された第2の内部バスと、プログラムが記憶されてない第2のマスクROMとが、前記第1のマイクロコントローラ基板と実質的に同一の製造プロセスで形成される第2のマイクロコントローラ基板を準備する工程と、c.検査が行われるプログラムが記憶され得るプログラマブルROMを準備する工程と、d.前記プログラマブルROMを前記第1の内部バスに電気的に接続する工程と、e.前記第1のマスクROMが前記第1の内部バスから電気的に切り離された状態で、前記第1のCPUと該第1のCPUに前記第1の内部バスを介して電気的に接続された前記プログラマブルROMとを使用して決定された最終的なプログラムを、前記第2のマイクロコントローラ基板に形成された前記第2のマスクROMにイオン打ち込み技術を用いて記憶させる工程と、f.前記第2のマスクROMと前記第2の内部バスとを電気的に接続する工程と、を含むことを特徴とするマイクロコントローラの製造方法。

請求項7

前記接続する工程d.は、前記プログラマブルROMを、前記第1の内部バスから導出されたボンディングパッドに、ワイヤボンディング技術により電気的に接続する工程であることを特徴とする、請求項6に記載のマイクロコントローラの製造方法。

請求項8

前記第1のマイクロコントローラ基板と前記プログラマブルROMとを、同一パッケージ内に封止する工程を更に含むことを特徴とする、請求項6に記載のマイクロコントローラの製造方法。

請求項9

前記封止する工程は、前記プログラマブルROMを、前記第1のマイクロコントローラ基板上に積層した状態で、前記同一半導体パッケージ内に封止する工程であることを特徴とする、請求項8に記載のマイクロコントローラの製造方法。

請求項10

前記f.の工程を経た前記第2のマイクロコントローラ基板を、パッケージ内に封止する工程を更に含むことを特徴とする、請求項6に記載のマイクロコントローラの製造方法。

請求項11

シングル・チップ半導体集積回路装置のプログラムデバッグ方法であって、a.CPUと、該CPUに電気的に接続された内部バスと、プログラムが記憶されていないマスクROMとを含む半導体集積回路基板と、該半導体集積回路基板から独立したプログラマブルROMとからなり、該プログラマブルROMを前記内部バスに電気的に接続したシングル・チップ半導体集積回路装置を準備する工程と、b.前記シングル・チップ半導体集積回路装置を動作させるための仮のプログラムを、前記プログラマブルROMに電気的に書き込む工程と、c.前記マスクROMが前記内部バスから電気的に切り離された状態で、前記仮のプログラムを用いて前記CPUと前記プログラマブルROMとを動作させることにより、前記仮のプログラムの検査を実施し、前記仮のプログラムに修正が必要な場合は前記仮のプログラムを修正して、最終的なプログラムを決定する工程と、を含むことを特徴とするシングル・チップ半導体集積回路装置のプログラムデバッグ方法。

請求項12

半導体集積回路装置の製造方法であって、a.CPUを含む集積回路と、該集積回路に電気的に接続された内部バスと、プログラムが記憶されていないマスクROMとを含む半導体集積回路基板を準備する工程と、b.検査が行われるプログラムが記憶され得るプログラマブルROMを準備する工程と、c.前記プログラマブルROMを前記内部バスに電気的に接続し、前記プログラマブルROMを前記集積回路に電気的に接続する工程と、を含み、前記マスクROMが前記内部バスから電気的に切り離された状態で、前記集積回路と前記プログラマブルROMとを動作させて最終的なプログラムを決定し得る、前記半導体集積回路基板と前記プログラマブルROMとからなる構成体を得ることを特徴とする半導体集積回路装置の製造方法。

請求項13

前記プログラマブルROMを前記内部バスに電気的に接続する工程c.は、前記プログラマブルROMを、前記内部バスから導出されたボンディングパッドに、ワイヤボンディング技術により電気的に接続する工程である、請求項12に記載の半導体集積回路装置の製造方法。

請求項14

前記半導体集積回路基板と前記プログラマブルROMとを、同一パッケージ内に封止する工程を更に含むことを特徴とする、請求項12に記載の半導体集積回路装置の製造方法。

請求項15

前記封止する工程は、前記プログラマブルROMを、前記半導体集積回路基板上に積層した状態で、前記同一パッケージ内に封止する工程であることを特徴とする、請求項14に記載の半導体集積回路装置の製造方法。

技術分野

0001

本発明は、シングルチップ半導体集積回路装置マイクロコントローラ)の製造方法、およびシングル・チップ半導体集積回路装置のプログラムデバッグ方法に関する。

背景技術

0002

この技術分野において周知のように、マイクロコンピュータとは、マイクロプロセッサを用いて構成された小型電子計算機のことをいう。マイクロプロセッサとは、計算機中央演算処理装置(CPU)を1個もしくは、少数のLSI上に集積したものをいう。マイクロコンピュータは、通常、CPU、入出力装置主記憶装置より構成される。主記憶装置はRAM(random access memory)、ROM(read only memory)などで構成され、入出力装置との接続回路部には入出力制御LSI(large-scale integrated circuit)が使用される。シングル・チップ・マイクロコンピュータは、CPU、RAM、ROM、入出力制御LSIを1チップに組み込んだものである。シングル・チップ・マイクロコンピュータは1チップ・マイコンとも呼ばれる。

0003

マイクロプロセッサは、チップ外部からプログラムを読み込むのに対して、シングル・チップ・マイクロコンピュータは、あらかじめプログラムがチップの内部に組み込まれている。マイクロプロセッサは外部のプログラムを書き換えれば処理内容を変えられるのに対し、シングル・チップ・マイクロコンピュータはプログラムがすでにチップ内部に組み込まれているため、ユーザが処理内容を変えることはほとんど不可能である。ここで、プログラムはROMに予め格納されている。

0004

尚、この技術分野において周知のように、ROMは、内容の書込みが半導体メーカでの製造工程で行われるマスクROMと、ユーザが電気的にプログラムを書き込むことができるプログラマブルROMPROM)とに大別される。

0005

マスクROMは、原理的には半導体メモリのなかで最も安価に製造できる。このため、マスクROMとしてメモリ容量が大きな品種製品化されている。これに対して、プログラマブルROMは、プログラムの書込みがユーザの手元でできるという特徴がある。プログラマブルROMは、ユーザが一度だけプログラムのできる狭義のPROMと、電気的にプログラムし、紫外線等で消去が可能なEPROM(erasable and programmable ROM)と、電気的に消去可能なEEPROM(electrically erasable programmable ROM)とに分類される。

0006

EPROMでは、ユーザがプログラムできる上、紫外線を照射してデータを全て消去し再書込みができる。紫外線消去用ガラス窓を必要とするため、ERROMは、通常、セラミックパッケージに入っている。狭義のPROMとしてOTP(one time programmable ROM)がある。OTPは、それに内蔵されている半導体チップがEPROMと同じだが、パッケージに窓がないため紫外線で消去できない。ユーザは通常のEPROMプログラマを使って、OTPの各メモリ・セルに一度だけ情報を書き込むことができる。OTPのコストはマスクROMより高くEPROMよりは安い。EEPROMの一種フラッシュEEPROMがある。フラッシュEEPROMは、フラッシュメモリとも呼ばれ、書き換え可能な読出し専用メモリであるPROMのうち、電気的に全ビット内容(ブロック単位も可能)を消して、内容を書き直せるものをいう。

0007

このようなシングル・チップ・マイクロコンピュータは、通常の電卓プリンタキーボード、マイコン制御の炊飯器、マイコン制御のカメラ自動車エンジン制御装置などに搭載されている。主に機器に組み込んでその機器の動作を制御することが多いため、シングル・チップ・マイクロコンピュータのことをマイクロコントローラと呼ぶこともある。尚、マイクロコントローラは、シングル・チップ半導体集積回路装置の一種である。

0008

このようなシングル・チップ・マイクロコンピュータ(マイクロコントローラ)を組み込んだ機器(電子装置)の開発を効率よく行えるようにするため、半導体メーカや開発ツールメーカから種々の開発システム(開発ツール)が提供されている。シングル・チップ・マイクロコンピュータ(マイクロコントローラ)では、ハードウェアソフトウェアとが密接に関連しあっており、なおかつ開発期間が短いので、ソフトウェアのデバッグとハードウェア自身のチェックを同時にやらなければならない。即ち、ハードウェアとソフトウェアの開発を並行して行わなければならない場合が多い。このとき、ハードウェアが未完成の状態でのソフトウェアのデバッグが求められる。

0009

デバッグツール(開発ツール)の1つにエミュレータがある。ここで、エミュレータとは、あるシステムを使用して別のシステムを模倣する装置またはコンピュータ・プログラムのことをいう。エミュレータで、ソフトウェアを組み込んだ機器(電子装置)の機能動作検証を支援する。エミュレータには、開発中の機器(電子装置)に直接接続して使用するインサーキットエミュレータ(ICE)と、論理シミュレータを用いるソフトエミュレータとがある。すなわち、インサーキットエミュレータとは、プログラム制御で動作するマイクロコントローラを搭載した開発中の機器(電子装置)に直接接続し、その機器(電子装置)の機能動作検証を支援する開発ツールのことをいう。

0010

通常、マイクロコントローラのハードウェアの開発は半導体メーカ側で行われ、マイクロコントローラのソフトウェアの開発はユーザ側で行われる。すなわち、マイクロコントローラの開発は、半導体メーカとユーザとの共同作業で行われる。

0011

次に、従来のマイクロコントローラの製造方法について説明する。ここでは、最終製品として、マスクROMに最終のプログラムを記憶させたマイクロコントローラを製造する方法について説明する。

0012

先ず、半導体メーカとユーザとの間で、製造すべきマイクロコントローラ(シングル・チップ半導体集積回路装置)の仕様検討を行う。ここで、製造すべき最終のマイクロコンピュータは、CPUと、RAMと、マスクROMと、入出力制御LSIとを1チップに組み込んだものである。尚、CPUとRAMとマスクROMと入出力制御LSIとは、内部バスを介して相互に接続される。内部バスは、アドレスバスデータバスとを有する。

0013

半導体メーカは、開発ツールとしてのエミュレータ(ソフトエミュレータ及びインサーキットエミュレータ)をユーザに提供し、ユーザはこのエミュレータを使用して上記マスクROMに記憶すべきソフトウェア(プログラム)を開発する。

0014

次に、半導体メーカではOTP版の製品設計を行い、ユーザではソフトエミュレータを使用したプログラムのデバックを行う。ここで、設計されるべきOTP版の製品(仮のマイクロコントローラ)とは、CPUと、RAMと、OTPと、入出力制御LSIとを1チップに組み込んだものである。換言すれば、仮のマイクロコントローラは、マスクROMの代わりにOTPを使用した点を除いて、最終のマイクロコントローラと同様の構成を有する。但し、OTPにはプログラムは記憶されておらず、OTPへのプログラムの記憶は後述するようにユーザ側で行われる。仮のマイクロコントローラは、半導体パッケージ内に封止されたものである。一方、このユーザ側で行われるソフトエミュレータを使用したプログラムのデバッグは、ハードウェアが何ら完成していない状態で行われる。

0015

半導体メーカは、同一構成の複数個の上記仮のマイクロコントローラをユーザに提供する。ユーザでは、提供された複数の仮のマイクロコントローラの中の1個に対して、EPROMプログラマ(ライタ)を使用して、仮のプログラム(すなわち、ソフトエミュレータを使用してデバッグされたプログラム)をOTPに記憶し、当該仮のマイクロコントローラを機器(ターゲットボード)に搭載して、この仮のプログラムの検査を行う。すなわち、上記インサーキットエミュレータを使用して、その機器(ターゲットボード)の機能動作検証を行う。上述したように、OTPは、一度だけしか情報を書き込むことができない。したがって、検査により仮のプログラムに修正箇所誤り)が見つかった場合には、ユーザは別の仮のマイクロコントローラに修正した仮のプログラムを記憶して、この修正した仮のプログラムの再検査、再修正を行う。すなわち、仮のプログラムの検査、修正(再検査、再修正)を繰り返し行う。この仮のプログラムの検査、修正(再検査、再修正)動作を繰り返して、ユーザ側において最終的なプログラムが決定される。

0016

一方、仮のマイクロコントローラをユーザに提供した後、半導体メーカでは、引き続いて、マスクROM版の製品設計を行う。ここで、設計されるべきマスクROM版の製品(機器に搭載されるべき実際のマイクロコントローラ)とは、CPUと、RAMと、マスクROMと、入出力制御LSIとを1チップに組み込んだものである。但し、この時点における実際のマイクロコントローラのマスクROMには、未だ最終的なプログラムが記憶されていない。

0017

ユーザは、上記決定した最終的なプログラムを半導体メーカへ発注(提供)する。半導体メーカでは、最終的なプログラムを、イオン打ち込み技術を用いて、実際のマイクロコントローラのマスクROMに記憶し、最終製品としてのマイクロコントローラが製造される。尚、このようにして製造されたマイクロコントローラは、半導体パッケージに封止されたものであり、量産される。そして、量産された最終のマイクロコントローラはユーザに提供される。

0018

ユーザでは、提供された最終のマイクロコントローラを機器(電子装置)に搭載して、その機器(電子装置)を量産する。

0019

なお、上述したマイクロコントローラは、1つの半導体チップで構成されているが、2つの半導体チップを積層して1つの樹脂封止体で封止する半導体装置(マイクロコントローラ)も知られている(例えば、特許文献1参照)。半導体装置として、MCP(multi chip package)型と呼称される半導体装置が知られている。このMCP型半導体装置においては、種々な構造のものが開発され、製品化されているが、2つの半導体チップを積層して1つのパッケージに組み込んだMCP型半導体装置が最も普及している。特許文献1では、1つのパッケージにマイコン用チップ(第1半導体チップ)及びEEPROM用チップ(第2半導体チップ)を組み込んだ半導体装置を開示している。すなわち、特許文献1では、マイコン用チップ(第1半導体チップ)上にEEPROM用チップ(第2半導体チップ)を積層し、この2つのチップを1つの樹脂封止体で封止する半導体装置を開示している。マイコン用チップは、プロセッサユニット(CPU)、ROMユニットRAMユニットタイマユニット、A/D変換ユニットシリアルコミュニケーションインタフェース・ユニット、データ入出力回路ユニット等を同一基板に搭載した構成となっている。これらの各ユニット間は、データバスやアドレスバスを介在して相互に接続されている。プロセッサユニットは、主に、中央処理部、制御回路部及び演算回路部等で構成されている。このように構成されたマイコン用チップは、プログラムによって動作する。一方、EEPROM用チップは、シリアル・コミュニケーション・インターフェース・ユニット及び不揮発性記憶ユニット等を同一基板に搭載した構成となっている。特許文献1では、第1半導体チップと第2の半導体チップとの電気的な接続を、第1半導体チップの周囲に配置されたリード内部リード及び2本のボンディングワイヤを介して行っている。

0020

また、自己発熱によるパッケージ内の温度情報の低減化を図ることができるマルチチップパッケージも提案されている(例えば、特許文献2参照)。この特許文献2において、マイクロコントローラを構成するマルチチップパッケージにおいて、マスクROMを有するマイクロコントローラを作り込むベースチップと、このベースチップ上にフラッシュメモリの上部チップを具備している。上部チップ下のベース上には、トランジスタが形成されていないので、この領域においての自己発熱は無視することができる。また、特許文献2では、実施例として、ベースチップにおける上部チップの搭載領域(略中央領域)に、マスクROM機能を有するトランジスタを形成しておき、その上に上部チップ(フラッシュメモリ)を搭載した例を開示している。この場合、ベースチップにおけるマスクROM機能は捨てることになる。

先行技術

0021

特開2002−124626号公報
特開2002−76248号公報

発明が解決しようとする課題

0022

上述した従来のマイクロコントローラの製造方法においては、半導体メーカは、OTP版の製品設計とマスクROM版の製品設計との、2種類の製品設計を行わなければならない。そのために、最終製品としてのマイクロコントローラを開発するまでに、非常に長時間(例えば、1〜1.5年)かかってしまうという問題がある。

0023

また、これまで、OTP版とマスクROM版では、パッケージ状態では、ピン互換となっており、置き換えが可能であるが、半導体チップとしては別物であり、特性までは、互換が取れない箇所が多々あった。(OTP版で評価完了したシステムに、マスクROM版を置き換えると、動作しないといった不具合が発生する場合があった。)
一方、上記特許文献1、2に開示されているように、最終製品として、1つの半導体チップではなく、2つの半導体チップを積層して1つの樹脂封止体で封止したマイクロコントローラを製造することも考えられる。しかしながら、上述したように、EEPROM(フラッシュメモリ)はマスクROMに比べて非常に高価であるので、マイクロコントローラを大量生産する場合には不向きである。

0024

また、特許文献2では、ベースチップのマスクROM領域の上に上部チップ(フラッシュメモリ)を搭載して、マスクROM機能を捨てる実施例を開示している。しかしながら、特許文献2は、どのようにして上部チップ(フラッシュメモリ)をマスクROM領域上に搭載し、どのようにしてマスクROM機能を捨てるのかについての具体的な手段(構成)については何ら開示していない。

0025

したがって、本発明の課題は、短時間で、マスクROMを備えたシングル・チップの半導体集積回路装置(マイクロコントローラ)を製造できる方法を提供することにある。

課題を解決するための手段

0026

本発明の第1の態様によれば、シングル・チップ半導体集積回路装置(200)の製造方法であって、a.CPU(121)を含む第1の集積回路(12)と、該第1の集積回路に電気的に接続された第1の内部バス(13)と、プログラムが記憶されていない第1のマスクROM(11)とを含む第1の半導体集積回路基板(10,10A,10B,10C,10D,10E)を準備する工程と;b.前記第1の半導体集積回路基板(10〜10E)の前記第1の集積回路(12)のCPU(121)と実質的に同一構成のCPUを含む第2の集積回路(120)と、該第2の集積回路に接続された第2の内部バス(130)と、プログラムが記憶されていない第2のマスクROM(110)とが、前記第1の半導体集積回路基板(10〜10E)と実質的に同一の製造プロセスで形成される第2の半導体集積回路基板(100)を準備する工程と;c.検査が行われるプログラムが記憶され得るプログラマブルROM(15,15A,15B)を準備する工程と;d.前記プログラマブルROM(15,15A,15B)を前記第1の内部バス(13)に電気的に接続する工程と;e.前記第1のマスクROM(11)が前記第1の内部バス(13)から電気的に切り離された状態で、前記第1の集積回路(12)と該第1の集積回路に前記第1の内部バス(13)を介して電気的に接続された前記プログラマブルROM(15,15A,15B)とを使用して決定された最終的なプログラムを、前記第2の半導体集積回路基板(100)に形成された前記第2のマスクROM(110)にイオン打ち込み技術を用いて記憶させる工程と;f.前記第2のマスクROM(110)と前記第2の内部バス(130)とを電気的に接続する工程と;を含むことを特徴とするシングル・チップ半導体集積回路装置(200)の製造方法が得られる。

0027

上記本発明の第1の態様に係るシングル・チップ半導体集積回路装置(200)の製造方法において、前記接続する工程d.は、前記プログラマブルROM(15,15A,15B)を、前記第1の内部バス(13)から導出されたボンディングパッド(132−1,134−1)に、ワイヤボンディング技術により電気的に接続する工程であって良い。また、上記製造方法は、前記第1の半導体集積回路基板(10〜10E)と前記プログラマブルROM(15,15A,15B)とを、同一パッケージ(17)内に封止する工程を更に含んでよい。前記封止する工程は、前記プログラマブルROM(15,15A,15B)を、前記第1の半導体集積回路基板(10〜10E)上に積層した状態で、前記同一半導体パッケージ(17)内に封止する工程であって良い。上記製造方法は、前記f.の工程を経た前記第2の半導体集積回路基板(100)を、パッケージ内に封止する工程を更に含んで良い。

0028

本発明の第2の態様によれば、マイクロコントローラ(200)の製造方法であって、a.第1のCPU(121)と、該第1のCPUに電気的に接続された第1の内部バス(13)と、プログラムが記憶されていない第1のマスクROM(11)とを含む第1のマイクロコントローラ基板(10,10A,10B,10C,10D,10E)を準備する工程と;b.前記第1のマイクロコントローラ基板(10〜10E)の前記第1のCPU(121)と実質的に同一構成の第2のCPUと、該第2のCPUに接続された第2の内部バス(130)と、プログラムが記憶されてない第2のマスクROM(110)とが、前記第1のマイクロコントローラ基板(10〜10E)と実質的に同一の製造プロセスで形成される第2のマイクロコントローラ基板(100)を準備する工程と;c.検査が行われるプログラムが記憶され得るプログラマブルROM(15,15A,15B)を準備する工程と;d.前記プログラマブルROM(15,15A,15B)を前記第1の内部バス(13)に電気的に接続する工程と;e.前記第1のマスクROM(11)が前記第1の内部バス(13)から電気的に切り離された状態で、前記第1のCPU(121)と該第1のCPUに前記第1の内部バス(13)を介して電気的に接続された前記プログラマブルROM(15,15A,15B)とを使用して決定された最終的なプログラムを、前記第2のマイクロコントローラ基板(100)に形成された前記第2のマスクROM(110)にイオン打ち込み技術を用いて記憶させる工程と;f.前記第2のマスクROM(110)と前記第2の内部バス(130)とを電気的に接続する工程と;を含むことを特徴とするマイクロコントローラ(200)の製造方法が得られる。

0029

上記本発明の第2の態様に係るマイクロコントローラ(200)の製造方法において、前記接続する工程d.は、前記プログラマブルROM(15,15A,15B)を、前記第1の内部バス(13)から導出されたボンディングパッド(132−1,134−1)に、ワイヤボンディング技術により電気的に接続する工程であって良い。上記製造方法は、前記第1のマイクロコントローラ基板(10〜10E)と前記プログラマブルROM(15,15A,15B)とを、同一パッケージ(17)内に封止する工程を更に含んで良い。前記封止する工程は、前記プログラマブルROM(15,15A,15B)を、前記第1のマイクロコントローラ基板(10〜10E)上に積層した状態で、前記同一半導体パッケージ(17)内に封止する工程であって良い。上記製造方法は、前記f.の工程を経た前記第2のマイクロコントローラ基板(100)を、パッケージ内に封止する工程を更に含んで良い。

0030

本発明の第3の態様によれば、シングル・チップ半導体集積回路装置(200)のプログラムデバッグ方法であって、a.CPU(121)と、該CPUに電気的に接続された内部バス(13)と、プログラムが記憶されていないマスクROM(11)とを含む半導体集積回路基板(10,10A,10B,10C,10D,10E)と、該半導体集積回路基板から独立したプログラマブルROM(15,15A,15B)とからなり、該プログラマブルROM(15,15A,15B)を前記内部バス(13)に電気的に接続したシングル・チップ半導体集積回路装置(20,20A,20B,20C,20D,20E)を準備する工程と;b.前記シングル・チップ半導体集積回路装置(20〜20E)を動作させるための仮のプログラムを、前記プログラマブルROM(15,15A,15B)に電気的に書き込む工程と;c.前記マスクROM(11)が前記内部バス(13)から電気的に切り離された状態で、前記仮のプログラムを用いて前記CPU(121)と前記プログラマブルROM(15,15A,15B)とを動作させることにより、前記仮のプログラムの検査を実施し、前記仮のプログラムに修正が必要な場合は前記仮のプログラムを修正して、最終的なプログラムを決定する工程と;を含むことを特徴とするシングル・チップ半導体集積回路装置のプログラムデバッグ方法が得られる。

0031

本発明の第4の態様によれば、半導体集積回路装置の製造方法であって、a.CPU(121)を含む集積回路(12)と、該集積回路に電気的に接続された内部バス(13)と、プログラムが記憶されていないマスクROM(11)とを含む半導体集積回路基板(10,10A,10B,10C,10D,10E)を準備する工程と;b.検査が行われるプログラムが記憶され得るプログラマブルROM(15,15A,15B)を準備する工程と;c.前記プログラマブルROM(15,15A,15B)を前記内部バス(13)に電気的に接続し、前記プログラマブルROM(15,15A,15B)を前記集積回路(12)に電気的に接続する工程と;を含み、前記マスクROM(11)が前記内部バス(13)から電気的に切り離された状態で、前記集積回路(12)と前記プログラマブルROM(15,15A,15B)とを動作させて最終的なプログラムを決定し得る、前記半導体集積回路基板(10〜10E)と前記プログラマブルROM(15,15A,15B)とからなる構成体(20,20A,20B,20C,20D,20E)を得ることを特徴とする半導体集積回路装置の製造方法が得られる。

0032

上記本発明の第4の態様に係る半導体集積回路装置の製造方法において、前記プログラマブルROM(15,15A,15B)を前記内部バス(13)に電気的に接続する工程c.は、前記プログラマブルROM(15,15A,15B)を、前記内部バス(13)から導出されたボンディングパッド(132−1,134−1)に、ワイヤボンディング技術により電気的に接続する工程であって良い。上記製造方法は、前記半導体集積回路基板(10〜10E)と前記プログラマブルROM(15,15A,15B)とを、同一パッケージ(17)内に封止する工程を更に含んで良い。前記封止する工程は、前記プログラマブルROM(15,15A,15B)を、前記半導体集積回路基板(10〜10E)上に積層した状態で、前記同一パッケージ(17)内に封止する工程であって良い。

0033

尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。

発明の効果

0034

本発明では、第1の集積回路および第1のマスクROMを有する第1の半導体集積回路基板(第1のマイクロコントローラ基板)とプログラマブルROMとが搭載された第1の半導体集積回路装置(第1のマイクロコントローラ)の状態において、第1のマスクROMが第1の内部バスから電気的に切り離された状態で、その第1の集積回路およびプログラマブルROMを使用して決定された最終的なプログラムを、第1の半導体集積回路基板(第1のマイクロコントローラ基板)と実質的に同一構成の第2の半導体集積回路基板(第2のマイクロコントローラ基板)の第2のマスクROMに記憶することにより、最終製品としての第2の半導体集積回路装置(第2のマイクロコントローラ)を製造しているので、半導体メーカは、マスクROM版の1種類の製品設計のみを行なえば良い。その結果、短時間で、マスクROMを備えたシングル・チップの半導体集積回路装置(マイクロコントローラ)を製造することが可能となる。

図面の簡単な説明

0035

第1の半導体集積回路基板(第1のマイクロコントローラ基板)を示す概略平面図である。
図1に示した第1の半導体集積回路基板(第1のマイクロコントローラ基板)にプログラマブルROMを接続した状態を示す概略平面図である。
プログラマブルROMを第1の半導体集積回路基板(第1のマイクロコントローラ基板)上に積層した状態で、半導体パッケージ内に封止した第1の半導体集積回路装置(第1のマイクロコントローラ)を示す概略断面図である。
図3に示した第1の半導体集積回路装置(第1のマイクロコントローラ)のプログラマブルROMに仮のプログラムを書き込む状態を示すブロック図である。
仮のプログラムがプログラムROMに格納された第1の半導体集積回路装置(第1のマイクロコントローラ)の動作を試験する状態を示すブロック図である。
第2の半導体集積回路基板(第2のマイクロコントローラ基板)を構成するマスクROMにイオン打ち込みにより最終プログラムを書き込む状態を示す、メモリセルの断面図である。
図6において最終プログラムが記憶されたマスクROMを内部バスに電気的に接続する状態を示す、第2の半導体集積回路装置(第2のマイクロコントローラ)を示す概略平面図である。
図3に示した第1の半導体集積回路装置(第1のマイクロコントローラ)を詳細に示す断面図である。
マスクROMと内部バスとを物理的に切り離した状態を説明するための部分平面図である。
マスクROMと内部バスとを電気的に切り離す例を説明するための、マスクROMと内部バスとを示すブロック図である。
本発明の第1の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)を、半導体パッケージを除去した状態で示す模式的平面図である。
本発明の第2の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)を、半導体パッケージを除去した状態で示す模式的平面図である。
本発明の第3の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)を、半導体パッケージを除去した状態で示す模式的平面図である。
本発明の第4の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)を、半導体パッケージを除去した状態で示す模式的平面図である。
図14に示した第1の半導体集積回路装置(第1のマイクロコントローラ)において、第1の内部バスと内部アドレス用ボンディングパッドおよび内部データ用ボンディングパッドの配置関係を示す平面図である。
図15の一部を拡大して示す部分拡大平面図である。
図16の線XVII−XVIIについての断面図である。
本発明の第5の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)を、半導体パッケージを除去した状態で示す模式的断面図および模式的平面図である。
図18に示した第1の半導体集積回路装置(第1のマイクロコントローラ)の模式的平面図である。
プログラマブルROMを構成するメモリセルの構造を示す断面図である。
パッケージピンマルチプレクスさせた、従来の半導体集積回路装置(マイクロコントローラ)を示す概略平面図である。
パッケージピンをマルチプレクスさせた、本発明の実施の形態に係る半導体集積回路装置(マイクロコントローラ)の概略平面図である。
図22に示した半導体集積回路装置(マイクロコントローラ)の平面配置ボンディング図である。
図22に示した半導体集積回路装置(マイクロコントローラ)のブロック図である。
図22に示した半導体集積回路装置(マイクロコントローラ)に使用されるプログラマブルROMのブロック図である。
(A)は図25に示したプログラマブルROMに使用される高耐圧入力バッファのブロック図であり、(B)は高耐圧入力バッファの等価回路を示す回路図である。
(A)は、プログラマブルROM(OTP)にデータを書き込むために、電源リセット用ボンディングパッド(電源供給リセット端子)に12Vの高電圧印加したときの動作を説明するための、プログラマブルROM(OTP)のブロック図であり、(B)は、CPUをリセットするために、電源/リセット用ボンディングパッド(電源供給/リセット端子)に通常電圧低電圧)のリセット信号を入力したときの動作を説明するための、プログラマブルROM(OTP)のブロック図である。

実施例

0036

図1乃至図7を参照して、本発明の一実施の形態に係るマイクロコントローラの製造方法について説明する。尚、前述したように、マイクロコントローラのハードウェアの開発は半導体メーカ側で行われ、マイクロコントローラのソフトウェア(プログラム)の開発はユーザ側で行われる。すなわち、マイクロコントローラの開発は半導体メーカとユーザとの共同作業で行われる。また、ここで最終製品として製造すべきマイクロコントローラは、マスクROMに最終のプログラムを記憶させたもので、シングル・チップ半導体集積回路装置の一種である。

0037

先ず、半導体メーカとユーザとの間で、製造すべきマイクロコントローラ(シングル・チップ半導体集積回路装置)の仕様検討を行う。ここで、製造すべき最終のマイクロコントローラは、CPUと、RAMと、マスクROMと、入出力制御LSIとを1チップに組み込んだものである。尚、CPUとRAMとマスクROMと入出力制御LSIとは、内部バスを介して相互に接続される。内部バスは、アドレスバスとデータバスとを有する。

0038

半導体メーカは、開発ツールとしてのエミュレータ(ソフトエミュレータ及びインサーキットエミュレータ)をユーザに提供し、ユーザはこのエミュレータを使用して上記マスクROMに記憶すべきソフトウェア(プログラム)を開発する。

0039

ここまでの工程は、上述した従来のマイクロコントローラの製造方法と同じである。

0040

半導体メーカでは、図1に示されるような、マスクROM版の製品設計を行い、ユーザではソフトエミュレータを使用したプログラムのデバッグを行う。

0041

前述したように、従来のマイクロコントローラの製造方法においては、半導体メーカがOTP版の製品設計を行っていたが、本発明に係るマイクロコントローラの製造方法においては、半導体メーカは、直接、マスクROM版の製品設計を行う。ここで設計されるべきマスクROM版の製品(仮の半導体集積回路基板、仮のマイクロコントローラ基板)10とは、仮のマスクROM11と、その他の集積回路12とを1チップに組み込んだものである。その他の集積回路12は、CPUと、RAMと、入出力制御LSIとを有する。但し、この仮のマスクROM11にはプログラムが記憶されていない。また、仮のマスクROM11上には、後述するように、プログラマブルROMの1つであるOTPが積層されるので、仮の半導体集積回路基板(仮のマイクロコントローラ基板)10は、最終的に製造されるべき実際の半導体集積回路基板(後述する)とは、若干構成が異なる。換言すれば、マスクROM上にOTPを積層することを考慮に入れて、マスクROM版の製品設計が行われる。仮の半導体集積回路基板(仮のマイクロコントローラ基板)10は、第1の半導体集積回路基板(第1のマイクロコントローラ)とも呼ばれ、仮のマスクROM11は第1のマスクROMとも呼ばれる。

0042

とにかく、この工程においては、半導体メーカは、プログラムが記憶されていない第1のマスクROM11と、この第1のマスクROM11が金属配線で接続される予定の第1の内部バス13とを有する第1の半導体集積回路基板(第1のマイクロコントローラ)10を準備する。

0043

次に、図2に示されるように、半導体メーカでは、第1のマスクROM11が第1の内部バス13と電気的に切り離された状態で、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10とは独立しているプログラマブルROM15を第1の内部バス13に電気的に接続する。プログラマブルROM15は不揮発性メモリ装置の一種である。本例では、プログラマブルROM15として、OTPを使用しており、プログラマブルROM(OTP)15は、マスクROM11の上に積層される(図3参照)。図示の例において、この接続工程では、プログラマブルROM(OTP)15を、第1の内部バス13から導出されたボンディングパッド(後述する)に、ワイヤボンディング技術により電気的に接続する。

0044

尚、このワイヤボンディング技術により電気的に接続する方法には、種々の方法があるので、後で図面を参照して詳細に説明する。

0045

引き続いて、半導体メーカでは、図3に示されるように、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10とプログラマブルROM(OTP)15とを、同一半導体パッケージ17内に封止する。すなわち、この封止する工程では、プログラマブルROM(OTP)15を、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10上に積層した状態で、同一半導体パッケージ17内に封止する。これにより、仮の半導体集積回路装置(仮のマイクロコントローラ)20が製造される。但し、この工程では、プログラマブルROM(OTP)15にはプログラムは未だ記憶されておらず、プログラマブルROM(OTP)15へのプログラムの記憶は、後述するように、ユーザ側で行われる。

0046

半導体メーカでは、このようにして製造された、同一構成の複数個の仮のマイクロコントローラ20をユーザに提供する。

0047

この工程においてユーザに提供される仮のマイクロコントローラ20は、従来のマイクロコントローラの製造方法において、ユーザに提供される仮のマイクロコントローラとは異なることに注意されたい。すなわち、上述したように、従来のマイクロコントローラの製造方法においてユーザに提供される仮のマイクロコントローラは、CPUと、RAMと、OTPと、入出力制御LSIとから成る1つの半導体チップが半導体パッケージ内に封止されたものであるのに対して、本実施の形態においてユーザに提供される仮のマイクロコントローラ20は、CPUと、RAMと、マスクROM11と、入出力制御LSIとから成る第1の半導体チップ10と、第1の半導体チップ10上に積層されたプログラマブルROM(OTP)15から成る第2の半導体チップとが同一半導体パッケージ17内に封止されたものである。

0048

さらに、ここでユーザに提供される仮のマイクロコントローラ20は、上述した特許文献2に開示されているマルチチップパッケージとは異なり、あくまで仮のもの(すなわち、半製品)であって、最終製品ではないことにも注意されたい。換言すれば、本発明では、最終のマイクロコントローラを製造するために、一時的に、特許文献2に開示されているような、マルチチップパッケージ(仮のマイクロコントローラ)を使用する。(但し、生産数量が少ない場合など、ユーザの要求によっては、仮のマイクロコントローラを最終製品とする場合もある。)
ユーザでは、図4に示されるように、半導体メーカから提供された複数の仮のマイクロコントローラ20の中の1つに対して、EPROMプログラマ(ライタ)22を使用して、仮のプログラム(すなわち、ソフトエミュレータを使用してデバッグされたプログラム)をプログラマブルROM(OTP)15に記憶する。詳述すると、EPROMプログラマ(ライタ)22にアドレス、データ他の信号線24を介して接続されたICソケット26に、1個の仮のマイクロコントローラ20を差し込んで、EPROMプログラマ(ライタ)22から信号線24及びICソケット26を介して仮のプログラムを転送することにより、仮のプログラムをプログラマブルROM(OTP)15に記憶する。

0049

次に、ユーザでは、図5に示されるように、上記仮のプログラムを記憶した仮のマイクロコントローラ20を機器(ターゲットボード)に搭載して、この仮のプログラムの検査を行う。すなわち、仮のプログラムを記憶した仮のマイクロコントローラ20をターゲットボードである評価用基板28に搭載し、この評価用基板28にアドレス、データ等の信号線30を介して接続されたインサーキットエミュレータ32を使用して、その評価用基板28の機能動作検証を行う。

0050

ここで、上述したように、OTP15は、一度だけしか情報を書き込むことができない。従って、上記検査により仮のプログラムに修正箇所(誤り)が見つかった場合には、ユーザは、別の仮のマイクロコントローラ20のOTP15に、修正した仮のプログラムを記憶して(図4)、この修正した仮のプログラムの再検査、再修正を行う(図5)。すなわち、仮のプログラムの検査(再検査)、修正(再修正)を繰り返し行う。この仮のプログラムの検査(再検査)、修正(再修正)動作を繰り返して、ユーザ側において最終的なプログラムが決定される。

0051

従来のマイクロコントローラの製造方法においては、OTP版の製品設計を行い、仮のマイクロコントローラを提供した後、半導体メーカでは、引き続いて、マスクROM版の製品設計を行っていた。これに対して、本発明に係るマイクロコントローラの製造方法では、OTP版の製品設計を行うことなく、直接、マスクROM版の製品設計を行っている。したがって、本発明では、この段階において、改めてマスクROM版の製品設計を行う必要がない。換言すれば、この段階では、マスクROM版の製品設計は既に終了しており、実際の半導体集積回路基板(実際のマイクロコントローラ基板)100の設計は既に完成している。但し、ここで設計済みの実際の半導体集積回路基板(実際のマイクロコントローラ基板)100は、図1に図示した仮の半導体集積回路基板(仮のマイクロコントローラ基板)10とは異なり、実際のマスクROM110上にOTP15を積層する必要がない。

0052

設計済みの実際の半導体集積回路基板(実際のマイクロコントローラ基板)100は、実際のマスクROM110と、その他の集積回路120とを1チップに組み込んだものである(図7参照)。その他の集積回路120は、CPUと、RAMと、入出力制御LSIとを有する。但し、この段階では、設計済みの実際の半導体集積回路基板(マイクロコントローラ基板)100の実際のマスクROM110には、未だ最終的なプログラムが記憶されておらず、実際の内部バス130とも接続されていない。実際の半導体集積回路基板(実際のマイクロコントローラ基板)100は、第2の半導体集積回路基板(第2のマイクロコントローラ基板)とも呼ばれ、実際のマスクROM110は第2のマスクROMとも呼ばれ、実際の内部バス130は第2の内部バスとも呼ばれる。

0053

ユーザは、上記決定した最終的なプログラムを半導体メーカへ発注(提供)する。

0054

半導体メーカでは、図6に示されるように、この最終的なプログラムを、イオン打ち込み技術を用いて、第2の半導体集積回路基板(第2のマイクロコントローラ基板)100の第2のマスクROM130に記憶する。

0055

図6にマスクROM130のメモリセル40の構造を示す。図示のメモリセル40は、NチャンネルMOSトランジスタで構成されている。詳述すると、メモリセル40は、P型基板41の中に2つのN+領域42、43が拡散されている。一方のN+領域42がソースとして働き、他方のN+領域43がドレインとして働く。P型基板41の表面の、ドレイン43とソース42との間の領域が絶縁酸化膜44で被われ、さらにその上に金属電極45が付着される。この金属電極45がゲートとして働く。ゲート45直下に高濃度不純物領域46が形成されている。半導体製造技術工程において、イオン打ち込み技術を用い、ゲート45直下の高濃度不純物領域を制御して、メモリセル40のオンオフを行っている。

0056

そして、半導体メーカでは、図7に示されるように、最終的なプログラムが記憶された第2のマスクROM110と第2の内部バス130とを金属配線によって電気的に接続して、最終製品としての第2のマイクロコントローラ200が製造される。第2のマイクロコントローラ200は、第2の半導体集積回路装置とも呼ばれる。このようにして製造された第2のマイクロコントローラ200は、半導体パッケージ(図3参照)に封止されて、量産される。量産された最終の第2のマイクロコントローラ200はユーザに提供される。

0057

ユーザでは、提供された最終の第2のマイクロコントローラ200を機器(電子装置)に搭載して、その機器(電子装置)を量産する。

0058

上述したように、本発明の実施の形態に係るマイクロコントローラ200の製造方法では、半導体メーカでは、1種類の製品設計のみを行うので、最終製品としてのマイクロコントローラ200を短時間(例えば、約半年)で開発することが可能となる。

0059

次に、図8及び図9を参照して、図2に示した接続工程において、第1のマスクROM11を第1の内部バス13から電気的に切り離す、第1の切断方法について説明する。

0060

図8は、図3に示した仮の半導体集積回路装置(仮のマイクロコントローラ)20をより詳細に示した断面図である。第1の半導体集積回路基板(第1のマイクロコントローラ基板)10は、リードフレームダイパッド)51上にダイスボンド材52を介在して接着固定されている。プログラマブルROM(OTP)15は、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10のマスクROM11上にダイスボンド材53を介在して接着固定(積層)されている。第1の半導体集積回路基板(第1のマイクロコントローラ基板)10とプログラマブルROM(OTP)15とは、プログラマブルROM(OTP)15が第1の半導体集積回路基板(第1のマイクロコントローラ基板)10上に積層された状態で、同一半導体パッケージ17内に封止されている。半導体パッケージ17からは複数本のリード55が配置されている。

0061

ここで、リードフレーム51は配線基板とも呼ばれ、リード55は外部導出配線や外部導出リードとも呼ばれる。とにかく、配線基板51は、複数本の外部導出配線(外部導出リード)55を有する。

0062

図9を参照すると、第1の内部バス13は、内部アドレスバス132と、内部データバス134とを有する。第1のマスクROM11と第1の内部バス13とは、Alマスタスライス57によって電気的に切り離されている。

0063

内部アドレスバス132からは内部アドレス用ボンディングパッド132−1が導出され、内部データバス134からは内部データ用ボンディングパッド134−1が導出されている。内部アドレス用ボンディングパッド132−1および内部データ用ボンディングパッド134−1は、一纏めにしてバス接続端子とも呼ばれる。

0064

一方、プログラマブルROM(OTP)15はアドレス用ボンディングパッド15−1と、データ用ボンディングパッド15−2と、電源用ボンディングパッド15−3とを有する。アドレス用ボンディングパッド15−1、データ用ボンディングパッド15−2、および電源用ボンディングパッド15−3は、一纏めにしてROM接続端子とも呼ばれる。

0065

複数本のリード55の内の1つは、電源用ボンディングバッド55−1である。プログラマブルROM(OTP)15のアドレス用ボンディングパッド15−1は内部アドレス用ボンディングパッド132−1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15−2は内部データ用ボンディングパッド134−1にボンディングワイヤ62によって電気的に接続され、電源用ボンディングパッド15−3は電源用ボンディングパッド55−1にボンディングワイヤ63によって電気的に接続されている。

0066

図9に図示した第1の切断方法では、第1のマスクROM11と第1の内部バス13との間の電気的な切り離しを、Alマスタスライス57によって物理的に行っている。換言すれば、第1の切断方法では、配線層を使用し、第1のマスクROM11の使用/未使用を配線層のパターン変更により切り替えている。

0067

図10を参照して、第1のマスクROM11を第1の内部バス13から電気的に切り離す、第2の切断方法について説明する。第1のマスクROM11と第1の内部バス13とは、複数の第1のスイッチSW1を介して接続されている。尚、図10に示す例では、第1のマスクROM11と電源線18とは、第2のスイッチSW2を介して接続され、第1のマスクROM11と複数の制御信号線19とは、複数の第3のスイッチSW3を介して接続されている。図示のスイッチSW1、SW2、およびSW3の各々は、MOSスイッチで構成されている。

0068

制御信号線19から第1のマスクROM11へ供給されるべき制御信号は、第1のマスクROM11の読出し動作を制御するための信号や、クロック信号などである。尚、マスクROM11が複数のバンクから構成されている場合には、上記制御信号は、複数のバンクのうちの1つを選択するための信号を含む。

0069

これらMOSスイッチSW1、SW2、およびSW3のオン/オフを、図示しない制御回路から供給される選択信号により制御することにより、第1のマスクROM11の使用/未使用を切り替えることができる。すなわち、図10に示した第2の切断方法では、第1のマスクROM11と第1の内部バス13との間の電気的な切り離しを、MOSスイッチSW1を使用して電気的に行っている。

0070

尚、図10に示した例では、電源線18および制御信号線19と第1のマスクROM11との間の電気的な接続/切断を、第2および第3のスイッチSW2、SW3を使用して制御しているが、これら第2および第3のスイッチSW2、SW3は無くても良い。

0071

次に、図11を参照して、ワイヤボンディング技術により、プログラマブルROM(OTP)15を第1の内部バス13に電気的に接続する、第1の電気的接続方法について説明する。図11は、本発明の第1の電気的接続方法を説明するために、第1の半導体集積回路装置(仮のマイクロコントローラ)20を、半導体パッケージ17を除去した状態で示す模式的平面図である。

0072

第1の半導体集積回路装置20は、第1の半導体集積回路基板10と、この第1の半導体集積回路基板10上に積層されたプログラマブルROM(OTP)15とを有する。第1の半導体集積回路基板10はベースチップとも呼ばれ、プログラマブルROM(OTP)15はサブチップとも呼ばれる。

0073

第1の半導体集積回路基板10は、マスクROM11(図1参照)が形成される領域(以下、「マスクROM領域」と呼ぶ)を有し、第1の半導体集積回路基板10上にプログラマブルROM(OTP)15が積層されている。

0074

第1の半導体集積回路基板10は、第1の内部バス13を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。

0075

内部アドレスバス132からは内部アドレス用ボンディングパッド132−1が導出され、内部データバス134からは内部データ用ボンディングパッド134−1が導出されている。内部アドレス用ボンディングパッド132−1および内部データ用ボンディングパッド134−1は、前述したように、一纏めにして、バス接続端子とも呼ばれる。

0076

一方、プログラマブルROM(OTP)15はアドレス用ボンディングパッド15−1と、データ用ボンディングパッド15−2とを有する。アドレス用ボンディングパッド15−1とデータ用ボンディングパッド15−2とは、前述したように、一纏めにして、ROM接続端子とも呼ばれる。

0077

プログラマブルROM(OTP)15のアドレス用ボンディングパッド15−1は内部アドレス用ボンディングパッド132−1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15−2は内部データ用ボンディングパッド134−1にボンディングワイヤ62によって電気的に接続される。すなわち、バス接続端子(132−1,134−1)とROM接続端子(15−1,15−2)とは、ボンディングワイヤ(61,62)を使用してワイヤボンディングされている。

0078

尚、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10とプログラマブルROM(OTP)15とは、プログラマブルROM(OTP)15が第1の半導体集積回路基板(第1のマイクロコントローラ基板)10上に積層された状態で、同一半導体パッケージ17(図8参照)内に封止される。半導体パッケージ17からは複数のリード(端子)55が配置されている。リード55はパッケージピンとも呼ばれる。

0079

ベースチップ10は、その周辺部に複数のベース用ボンディングパッド10−1を持つ。ベース用ボンディングパッド10−1は、基板接続端子とも呼ばれる。複数のベース用ボンディングパッド(基板接続端子)10−1は、リードフレーム(配線基板)51の複数のリード(外部導出配線、外部導出リード)55に、それぞれ、複数のボンディングワイヤ65によって電気的に接続される。

0080

このように、サブチップ15のROM接続端子15−1、15−2より、ベースチップ10内のバス配線(第1の内部バス)13に、直接、ワイヤボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10のI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20のパッケージピン55の配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置200のパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20と第2の半導体集積回路装置200とは、共に信頼性に関して互換性がある。

0081

次に、図12を参照して、ワイヤボンディング技術により、プログラマブルROM(OTP)15を第1の内部バス13に電気的に接続する、第2の電気的接続方法について説明する。図12は、本発明の第2の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)20Aを、半導体パッケージ17を除去した状態で示す模式的平面図である。

0082

図12に示す第1の半導体集積回路装置(第1のマイクロコントローラ)20Aは、内部アドレスバス132から導出される内部アドレス用ボンディングパッド132−1および内部データバス134から導出される内部データ用ボンディングパッド134−1の形成場所が、後述するように相違している点を除いて、図11に示した第1の半導体集積回路装置(第1のマイクロコントローラ)20と同様の構成を有する。図11に示したものと同様の機能を有するものには同一の参照符号を付してある。

0083

第1の半導体集積回路装置20Aは、第1の半導体集積回路基板10Aと、この第1の半導体集積回路基板10A上に積層されたプログラマブルROM(OTP)15とを有する。第1の半導体集積回路基板10Aはベースチップとも呼ばれ、プログラマブルROM(OTP)15はサブチップとも呼ばれる。

0084

第1の半導体集積回路基板10Aは、マスクROM11(図1参照)が形成されるべき領域(以下、「マスクROM領域」と呼ぶ)を有し、第1の半導体集積回路基板10A上にプログラマブルROM(OTP)15が積層されている。

0085

第1の半導体集積回路基板10Aは、第1の内部バス13を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。

0086

第1の半導体集積回路基板10Aの外周に、内部アドレス用ボンディングパッド132−1が形成された内部アドレス用パッド領域141と、内部データ用ボンディングパッド134−1が形成された内部データ用パッド領域142が追加されている。

0087

これら内部アドレス用パッド領域141と内部データ用パッド領域142とは、サブチップ15を第1の半導体集積回路基板10A上に積層するときのみ追加され、図7に示されるように、ベースチップ100のみを使用する時は切り離される。

0088

一方、プログラマブルROM(OTP)15はアドレス用ボンディングパッド15−1と、データ用ボンディングパッド15−2とを有する。アドレス用ボンディングパッド15−1とデータ用ボンディングパッド15−2とは、一纏めにして、入出力端子と呼ばれる。

0089

プログラマブルROM(OTP)15のアドレス用ボンディングパッド15−1は内部アドレス用ボンディングパッド132−1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15−2は内部データ用ボンディングパッド134−1にボンディングワイヤ62によって電気的に接続される。

0090

尚、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10Aと、内部アドレス用パッド領域141と、内部データ用パッド領域142と、プログラマブルROM(OTP)15とは、プログラマブルROM(OTP)15が第1の半導体集積回路基板(第1のマイクロコントローラ基板)10A上に積層された状態で、同一半導体パッケージ17(図8参照)内に封止される。半導体パッケージ17からは複数のリード(端子)55が配置されている。リード55はパッケージピンとも呼ばれる。

0091

ベースチップ10Aは、その周辺部に複数のベース用ボンディングパッド10−1を持つ。複数のベース用ボンディングパッド10−1は、半導体パッケージ17の複数のリード(端子)55に、それぞれ、複数のボンディングワイヤ65によって電気的に接続される。

0092

このように、サブチップ15の入出力端子15−1、15−2より、ベースチップ10内のバス配線(第1の内部バス)13に、ワイヤボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10のI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20Aのパッケージピン55の配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置20Aのパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20Aと第2の半導体集積回路装置200ともに信頼性に関して互換性がある。さらに、ベースチップ100のみを使用する時、内部アドレスパッド用領域141及び内部データ用パッド領域142は削除されるので、ベースチップ100単体使用時のチップ面積の増加を抑えることが出来る。

0093

次に、図13を参照して、ワイヤボンディング技術により、プログラマブルROM(OTP)15を第1の内部バス13に電気的に接続する、第3の電気的接続方法について説明する。図13は、本発明の第3の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)20Bを、半導体パッケージ17を除去した状態で示す模式的平面図である。

0094

図13に示す第1の半導体集積回路装置(第1のマイクロコントローラ)20Bは、内部アドレスバス132から導出される内部アドレス用ボンディングパッド132−1および内部データバス134から導出される内部データ用ボンディングパッド134−1の形成場所が、後述するように相違している点を除いて、図11に示した第1の半導体集積回路装置(第1のマイクロコントローラ)20と同様の構成を有する。図11に示したものと同様の機能を有するものには同一の参照符号を付してある。

0095

第1の半導体集積回路装置20Bは、第1の半導体集積回路基板10Aと、この第1の半導体集積回路基板10A上に積層されたプログラマブルROM(OTP)15とを有する。第1の半導体集積回路基板10Aはベースチップとも呼ばれ、プログラマブルROM(OTP)15はサブチップとも呼ばれる。

0096

第1の半導体集積回路基板10Bは、マスクROM11(図1参照)が形成されるべき領域(以下、「マスクROM領域」と呼ぶ)11Aを有する。第1の半導体集積回路基板10B上にプログラマブルROM(OTP)15が積層されている。

0097

第1の半導体集積回路基板10Bは、第1の内部バス13を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。

0098

第1の半導体集積回路基板10BのマスクROM領域11Aに、内部アドレス用ボンディングパッド132−1と内部データ用ボンディングパッド134−1とが形成されている。

0099

一方、プログラマブルROM(OTP)15はアドレス用ボンディングパッド15−1と、データ用ボンディングパッド15−2とを有する。アドレス用ボンディングパッド15−1とデータ用ボンディングパッド15−2とは、一纏めにして、入出力端子と呼ばれる。

0100

プログラマブルROM(OTP)15のアドレス用ボンディングパッド15−1は内部アドレス用ボンディングパッド132−1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15−2は内部データ用ボンディングパッド134−1にボンディングワイヤ62によって電気的に接続される。

0101

尚、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10BとプログラマブルROM(OTP)15とは、プログラマブルROM(OTP)15が第1の半導体集積回路基板(第1のマイクロコントローラ基板)10B上に積層された状態で、同一半導体パッケージ17(図8参照)内に封止される。半導体パッケージ17からは複数のリード(端子)55が配置されている。リード55はパッケージピンとも呼ばれる。

0102

ベースチップ10Bは、その周辺部に複数のベース用ボンディングパッド10−1を持つ。複数のベース用ボンディングパッド10−1は、半導体パッケージ17の複数のリード(端子)55に、それぞれ、複数のボンディングワイヤ65によって電気的に接続される。

0103

このように、サブチップ15の入出力端子15−1、15−2より、ベースチップ10B内のバス配線(第1の内部バス)13に、ワイヤボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10BのI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20Bのパッケージピン55の配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置200のパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20Bと第2の半導体集積回路装置200ともに信頼性に関して互換性がある。さらに、ベースチップ100のみを使用する時、内部アドレス用ボンディングパッド132−1と内部データ用ボンディングパッド134−1とは削除され、マスクROM領域11Aは本来のマスクROM110として使用されるので、ベースチップ100単体使用時のチップ面積の増加を抑えることが出来る。

0104

次に、図14および図15を参照して、ワイヤボンディング技術により、プログラマブルROM(OTP)15を第1の内部バス13に電気的に接続する、第4の電気的接続方法について説明する。図14は、本発明の第4の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)20Cを、半導体パッケージ17を除去した状態で示す模式的平面図である。

0105

図14に示す第1の半導体集積回路装置(第1のマイクロコントローラ)20Cは、内部アドレスバス132から導出される内部アドレス用ボンディングパッド132−1および内部データバス134から導出される内部データ用ボンディングパッド134−1の形成場所が、後述するように相違している点を除いて、図11に示した第1の半導体集積回路装置(第1のマイクロコントローラ)20と同様の構成を有する。図11に示したものと同様の機能を有するものには同一の参照符号を付してある。

0106

図15は、第1の内部バス13と内部アドレス用ボンディングパッド132−1および内部データ用ボンディングパッド134−1の配置関係を示す平面図である。

0107

第1の半導体集積回路装置20Cは、第1の半導体集積回路基板10Cと、この第1の半導体集積回路基板10C上に積層されたプログラマブルROM(OTP)15とを有する。第1の半導体集積回路基板10Cはベースチップとも呼ばれ、プログラマブルROM(OTP)15はサブチップとも呼ばれる。

0108

第1の半導体集積回路基板10Cは、マスクROM11(図1参照)が形成されるべき領域(以下、「マスクROM領域」と呼ぶ)を有し、第1の半導体集積回路基板10C上にプログラマブルROM(OTP)15が積層されている。

0109

第1の半導体集積回路基板10Cは、第1の内部バス13を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。

0110

図15に示されるように、第1の内部バス13上に、内部アドレス用ボンディングパッド132−1と内部データ用ボンディングパッド134−1とが形成されている。後で詳述するように、内部アドレス用ボンディングパッド132−1と内部データ用ボンディングパッド134−1とは、第1の内部バス13上に形成されたパッド専用配線層に形成される。

0111

一方、プログラマブルROM(OTP)15はアドレス用ボンディングパッド15−1と、データ用ボンディングパッド15−2とを有する。アドレス用ボンディングパッド15−1とデータ用ボンディングパッド15−2とは、一纏めにして、入出力端子と呼ばれる。

0112

プログラマブルROM(OTP)15のアドレス用ボンディングパッド15−1は内部アドレス用ボンディングパッド132−1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15−2は内部データ用ボンディングパッド134−1にボンディングワイヤ62によって電気的に接続される。

0113

尚、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10CとプログラマブルROM(OTP)15とは、プログラマブルROM(OTP)15が第1の半導体集積回路基板(第1のマイクロコントローラ基板)10C上に積層された状態で、同一半導体パッケージ17(図8参照)内に封止される。半導体パッケージ17からは複数のリード(端子)55が配置されている。リード55はパッケージピンとも呼ばれる。

0114

ベースチップ10Cは、その周辺部に複数のベース用ボンディングパッド10−1を持つ。複数のベース用ボンディングパッド10−1は、半導体パッケージ17の複数のリード(端子)55に、それぞれ、複数のボンディングワイヤ65によって電気的に接続される。

0115

このように、サブチップ15の入出力端子15−1、15−2より、ベースチップ10C内のバス配線(第1の内部バス)13に、ワイヤボンディングを実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10CのI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20Cのパッケージピン55の配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置200のパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20Cと第2の半導体集積回路装置200とは、共に信頼性に関して互換性がある。さらに、ベースチップ100のみを使用する時、上記パッド専用配線層は削除されるので、ベースチップ100単体使用時のチップ製造時の工程の増加を抑えることが出来る。

0116

図16及び図17を参照して、第1の内部バス13上に形成されたパッド専用配線層70について詳細に説明する。図16図15の一部を拡大して示す部分拡大平面図であり、図17図16の線XVII−XVIIについての断面図である。

0117

パッド専用配線層70は、第1の内部バス13を覆うメタル層間膜71を有する。このメタル層間膜71上に内部アドレス用ボンディングパッド132−1と内部データ用ボンディングパッド134−1とが形成される。内部アドレス用ボンディングパッド132−1は、コンタクトホール72を介して内部アドレスバス132の内部バス配線と電気的に接続され、内部データ用ボンディングパッド134−1は、コンタクトホール73を介して内部データバス134の内部バス配線と電気的に接続される。メタル層間膜71の上面は、内部アドレス用ボンディングパッド132−1及び内部データ用ボンディングパッド134−1を開口したパッシベーション膜74で覆われている。

0118

図11乃至図17を参照して説明した、上記第1乃至第4の電気的接続方法では、ワイヤボンディング技術により、プログラマブルROM(OTP)15を第1の内部バス13に電気的に接続している。しかしながら、後述する実施の形態で説明するように、フェイスダウンボンディング技術により、プログラマブルROM(OTP)15を第1の内部バス13に電気的に接続しても良い。

0119

図18および図19を参照して、フェイスダウンボンディング技術により、プログラマブルROM(OTP)15を第1の内部バス13に電気的に接続する、第5の電気的接続方法について説明する。図18および図19は、それぞれ、本発明の第5の電気的接続方法を説明するために、第1の半導体集積回路装置(第1のマイクロコントローラ)20Dを、半導体パッケージ17を除去した状態で示す模式的断面図および模式的平面図である。

0120

図18および図19に示す第1の半導体集積回路装置(第1のマイクロコントローラ)20Dは、内部アドレスバス132から導出される内部アドレス用ボンディングパッド132−1および内部データバス134から導出される内部データ用ボンディングパッド134−1の形成場所が後述するように相違しており、かつ、ボンディングワイヤの代わりにバンプを使用する点を除いて、図11に示した第1の半導体集積回路装置(第1のマイクロコントローラ)20と同様の構成を有する。図11に示したものと同様の機能を有するものには同一の参照符号を付してある。

0121

第1の半導体集積回路装置20Dは、第1の半導体集積回路基板10Dと、この第1の半導体集積回路基板10D上に後述するように積層されたプログラマブルROM(OTP)15Aとを有する。第1の半導体集積回路基板10Dはベースチップとも呼ばれ、プログラマブルROM(OTP)15Aはサブチップとも呼ばれる。

0122

第1の半導体集積回路基板10Dは、マスクROM11(図1参照)が形成されるべき領域(以下、「マスクROM領域」と呼ぶ)11Aを有し、第1の半導体集積回路基板10D上にプログラマブルROM(OTP)15Aが後述するように積層されている。

0123

第1の半導体集積回路基板10Dは、第1の内部バス13(例えば、図12参照)を更に有する。第1の内部バス13は、内部アドレスバス132と内部データバス134とを有する。

0124

図18および図19に示されるように、マスクROM領域11A上に、複数の内部アドレス用ボンディングパッド132−1と、複数の内部データ用ボンディングパッド134−1とが形成されている。前述したように、内部アドレス用ボンディングパッド132−1と内部データ用ボンディングパッド134−1とは、一纏めにして、バス接続端子とも呼ばれる。

0125

一方、プログラマブルROM(OTP)15Aは、複数のアドレス用バンプ15A−1と、複数のデータ用バンプ15A−2とを有する。アドレス用バンプ15A−1とデータ用バンプ15A−2とは、一纏めにして、ROM接続端子とも呼ばれる。図18および図19に示されるように、複数のアドレス用バンプ15A−1は、複数の内部アドレス用ボンディングパッド132−1と対応した位置に形成され、複数のデータ用バンプ15A−2は、複数の内部データ用ボンディングパッド134−1と対応する位置に形成されている。換言すれば、複数の内部アドレス用ボンディングパッド(バス接続端子)132−1は、複数のアドレス用バンプ(ROM接続端子)15A−1の配置のミラー反転配置で設けられ、複数の内部データ用ボンディングパッド(バス接続端子)134−1は、複数のデータ用バンプ(ROM接続端子)15A−2の配置のミラー反転配置で設けられている。

0126

プログラマブルROM(OTP)15Aの複数のアドレス用バンプ15A−1は対応する複数の内部アドレス用ボンディングパッド132−1にそれぞれ電気的に接続され、複数のデータ用バンプ15A−2は対応する複数の内部データ用ボンディングパッド134−1にそれぞれ電気的に接続される。これら電気的接続には、種々の方法を採用することが出来るが、ACF(anisotropic conductive film)やNCF(non-conductive film)を介して接続することが好ましい。勿論、はんだバンプや導電性接着剤を用いても良い。

0127

尚、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10DとプログラマブルROM(OTP)15Aとは、プログラマブルROM(OTP)15Aが第1の半導体集積回路基板(第1のマイクロコントローラ基板)10D上に積層された状態で、同一半導体パッケージ17(図8参照)内に封止される。

0128

それ以外の構成については、上述した実施の形態と同様なので、図示および説明を省略する。

0129

このように、本実施の形態では、サブチップ15AのROM接続端子15A−1、15A−2より、ベースチップ10D内のバス配線(第1の内部バス)13に、フェイスダウンボンディング(ワイヤレスボンディング)を実施している。これにより、半導体パッケージ17の端子数を抑えることができ、ベースチップ10DのI/O領域の増加を抑えることができる。また、第1の半導体集積回路装置20Dのパッケージピンの配置は、図7に示されるような、ベースチップ100のみ使用する第2の半導体集積回路装置200のパッケージピンの配置と互換性がある。その結果、第1の半導体集積回路装置20Dと第2の半導体集積回路装置200とは、共に信頼性に関して互換性がある。さらに、ベースチップ100のみを使用する時、上記複数の内部アドレス用ボンディングパッド132−1と複数の内部データ用ボンディングパッド134−1とは削除されるので、ベースチップ100単体使用時のチップ面積の増加を抑えることが出来る。

0130

次に、プログラマブルROM(OTP)15にデータを書き込むときの問題点について説明する。

0131

図3に示されるように、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10上にプログラマブルROM(OTP)15を積層搭載した場合、プログラマブルROM(OTP)15へデータを書き込むには、プログラマブルROM(OTP)15の電源供給端子VPPに高い電圧(例えば、12V)を印加する必要がある。

0132

その理由について、図20を参照して説明する。図20は、プログラマブルROM15を構成するメモリセル80の構造を示す断面図である。図示のメモリセル80は、Nチャンネル型MOSトランジスタで構成されている。

0133

詳述すると、メモリセル80は、P型基板81の中に2つのN領域82、83が拡散されている。一方のN領域82がソースとして働き、他方のN領域83がドレインとして働く。P型基板81の表面の、ドレイン83とソース82との間の領域は酸化膜(図示せず)で被われ、さらにその上にフローティングゲート85が付着される。フローティングゲート85の上には、層間酸化膜を介してコントロールゲート87が付着されている。

0134

このような構造のメモリ80に対して、データを電気的に書き込むとき、コントロールゲート87に12Vの高電圧を印加することで、フローティングゲート85に電子注入できるようにする。これにより、Nチャンネル型MOSトランジスタの閾値を変更することができる。その結果、メモリセル80に“1”、“0”のデータを書き込むことができる。フローティングゲート85上の電子は、周囲から絶縁されているので、電源を切っても消去されない。このようにして、メモリセル80をプログラムROM15として用いることができる。

0135

上述したように、プログラマブルROM(OTP)15へデータを書き込むには、プログラマブルROM(OTP)15の電源供給端子VPPに高い電圧(例えば、12V)を印加することが必要となる。

0136

一方、図3に示す第1の半導体集積回路装置(第1のマイクロコントローラ)20では、そのパッケージピン55の数を削減するために、プログラマブルROM(OTP)15の電源供給端子VPPと、第1の半導体集積回路基板(第1のマイクロコントローラ基板)10の他の端子とを、第1の半導体集積回路装置(第1のマイクロコントローラ)20の同一のパッケージピン(外部導出配線)55にマルチプレクスさせることが行われる。

0137

図21は、そのようにパッケージピン(外部導出配線)55をマルチプレクスさせた、従来の半導体集積回路装置(マイクロコントローラ)20’を示す概略平面図である。

0138

従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’は、リードフレーム(配線基板)51上にダイスボンド材52を介在して接着固定されている。従来のプログラマブルROM(OTP)15’は、従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’のマスクROM領域(図示せず)上にダイスボンド材53を介在して接着固定(積層)されている。従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’と従来のプログラマブルROM(OTP)15’とは、従来のプログラマブルROM(OTP)15’が従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’上に積層された状態で、同一半導体パッケージ17(図8参照)内に封止される。半導体パッケージ17からは複数のリード(外部導出配線)55が配置される。

0139

プログラマブルROM(OTP)15’は、アドレス用ボンディングパッド15−1(図9参照)と、データ用ボンディングパッド15−2(図9参照)と、電源用ボンディングパッド(電源供給端子)15−3(VPP)とを有する。複数のリード55の内の1つは、電源用ボンディングバッド(電源供給端子)55−1(VPP)である。この電源用ボンディングバッド(電源供給端子)55−1(VPP)はリセット端子(RES#)をも兼ねている。したがって、このボンディングパッド(外部導出リード)55−1は、電源/リセット用ボンディングパッド(電源供給/リセット端子)VPP/RES#とも呼ばれる。

0140

また、従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’は、複数のベース用ボンディングパッド10−1の1つとして、リセット端子RES#を持つ。このリセット端子RES#は、電源供給/リセット端子VPP/RES#にボンディングワイヤ65を介して電気的に接続される。また、従来のプログラマブルROM(OTP)15’の電源供給端子VPPは、電源供給/リセット端子VPP/RES#にボンディングワイヤ63を介して電気的に接続される。

0141

このような構成では、従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’に12Vの高電圧が印加されてしまう。その為、従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’を、高電圧を入力可能な高耐圧プロセスで製造する必要がある。その結果、この適用される高耐圧プロセスの問題で、従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’のコストが高くなってしまう。

0142

以下に説明する実施の形態においては、従来の半導体集積回路基板(従来のマイクロコントローラ基板)10’のコストが高くなってしまう問題を解決している。

0143

図22乃至図24を参照して、パッケージピン(外部導出配線、外部導出リード)55をマルチプレクスさせた、本発明の実施の形態に係る半導体集積回路装置(マイクロコントローラ)20Eについて説明する。図22は、半導体集積回路装置(マイクロコントローラ)20Eの概略平面図である。図23は、半導体集積回路装置(マイクロコントローラ)20Eの平面配置のボンディング図である。図24は、半導体集積回路装置(マイクロコントローラ)20Eのブロック図である。半導体集積回路装置(マイクロコントローラ)20Eはマルチチップモジュールとも呼ばれる。

0144

最初に図22を参照して、半導体集積回路装置(マイクロコントローラ)20Eは、半導体集積回路基板(マイクロコントローラ基板)10EとプログラマブルROM(OTP)15Bとを有する。半導体集積回路基板(マイクロコントローラ基板)10Eは、リードフレーム(ダイパッド)51上にダイスボンド材52を介在して接着固定されている。プログラマブルROM(OTP)15Bは、半導体集積回路基板(従来のマイクロコントローラ基板)10EのマスクROM領域(図示せず)上にダイスボンド材53を介在して接着固定(積層)されている。半導体集積回路基板(従来のマイクロコントローラ基板)10EとプログラマブルROM(OTP)15Bとは、プログラマブルROM(OTP)15Bが半導体集積回路基板(従来のマイクロコントローラ基板)10E上に積層された状態で、同一半導体パッケージ17(図8参照)内に封止される。半導体パッケージ17からは複数のリード(パッケージピン、外部導出配線、外部導出リード)55が配置される。

0145

尚、本実施の形態では、不揮発性メモリ装置としてOTP15Bを使用した例について述べているが、不揮発性メモリ装置としてはEPROMやフラッシュメモリなどの他のプログラマブルROMを使用しても良い。

0146

図22に加えて図23をも参照して、プログラマブルROM(OTP)15Bは、アドレス用ボンディングパッド15−1と、データ用ボンディングパッド15−2と、電源用ボンディングパッド(電源供給端子)15−3(VPP)と、リセット出力端子15−4(RES#)とを有する。尚、電源用ボンディングパッド(電源供給端子)15−3(VPP)は第1の端子とも呼ばれ、リセット出力端子15−4(RES#)は第2の端子とも呼ばれる。

0147

複数のリード55の内の1つは、電源/リセット用ボンディングパッド55−1(電源供給/リセット端子VPP/RES#)である。電源用ボンディングパッド15−3(電源供給端子VPP)は、電源/リセット用ボンディングパッド55−1(電源供給/リセット端子VPP/RES#)にボンディングワイヤ63を介して電気的に接続される。電源/リセット用ボンディングパッド55−1には、外部から12Vの高電圧とリセット信号の低電圧とが選択的に印加される。本例では、12Vの高電圧は第1の電圧とも呼ばれ、リセット信号の低電圧は第2の電圧とも呼ばれる。

0148

半導体集積回路基板(従来のマイクロコントローラ基板)10Bは、複数のベース用ボンディングパッド10−1の1つとして、リセット入力端子RES#を持つ。このリセット入力端子10−1(RES#)は、リセット出力端子15−4(RES#)にボンディングワイヤ66を介して電気的に接続される。尚、リセット入力端子10−1(RES#)は第3の端子とも呼ばれる。

0149

尚、図23に示されるように、半導体集積回路基板10Eは、内部バス13を更に有する。内部バス13は、内部アドレスバス132と内部データバス134とを有する。内部アドレスバス132からは内部アドレス用ボンディングパッド132−1が導出され、内部データバス134からは内部データ用ボンディングパッド134−1が導出されている。一方、前述したように、プログラマブルROM(OTP)15Bはアドレス用ボンディングパッド15−1と、データ用ボンディングパッド15−2とを有する。アドレス用ボンディングパッド15−1とデータ用ボンディングパッド15−2とは、一纏めにして、ROM接続端子とも呼ばれる。

0150

プログラマブルROM(OTP)15Bのアドレス用ボンディングパッド15−1は内部アドレス用ボンディングパッド132−1にボンディングワイヤ61によって電気的に接続され、データ用ボンディングパッド15−2は内部データ用ボンディングパッド134−1にボンディングワイヤ62によって電気的に接続される。

0151

図24に示されるように、マルチチップモジュール20Eは、その他の集積回路12として、CPU121と、RAM122と、周辺回路(入出力制御LSI)123とを有する。

0152

図22乃至図24に示した半導体集積回路装置(マイクロコントローラ)20Eでは、パッケージピン(外部接続端子)55−1が電源供給端子VPPとリセット端子RES#とをマルチプレクス(兼用)した電源/リセット用ボンディングパッド(電源供給/リセット端子VPP/RES#)である例を示しているが、これに限定されないのは勿論である。すなわち、パッケージピン(外部導出配線、外部導出リード)55−1は、高電圧が印加される電源供給端子VPPと他の低電圧が印加される端子とをマルチプレクス(兼用)したボンディングパッドであって良い。

0153

図25に示されるように、プログラマブルROM(OTP)15Bは、電源用ボンディングパッド(電源供給端子)15−3(VPP)に接続されたEPROM本体151と、電源用ボンディングパッド15−3(電源供給端子VPP)に接続された高耐圧入力バッファ152と、この高耐圧入力バッファ152とリセット出力端子15−4(RES#)との間に接続された電流増幅用バッファ153とを有する。後述するように、高耐圧入力バッファ152は、第1の電圧をこの第1の電圧よりも低い第2の電圧に変換する電圧変換回路として働く。

0154

換言すれば、第1の端子15−3(VPP)から、プログラマブルROM(OTP)15Bの内部のEPROM本体151に電源配線(ERRPM VPP電源)が延在している。この電源配線から特定の配線が分岐している。この特定の配線は、電圧変換回路として動作する高耐圧入力バッファ152を介して第2の端子15−4(RES#)に接続されている。

0155

図26(A)は高耐圧入力バッファ152のブロック図を示し、図26(B)は高耐圧入力バッファ152の等価回路を示す回路図である。図26(B)に示されるように、高耐圧入力バッファ152は、第1のC−MOSインバータ152−1と第2のC−MOSインバータ152−2とを縦続接続した回路からなる。

0156

第1のC−MOSインバータ152−1は、第1のnチャネルFET152−1Nと、第1のpチャネルFET152−1Pとから成る。第1のnチャネルFET152−1Nと第1のpチャネルFET152−1Pのゲート同士は互いに接続され、電源用ボンディングパッド(電源供給端子)15−3(VPP)に接続されている、第1のnチャネルFET152−1Nと第1のpチャネルFET152−1Pのドレイン同士は互いに接続されている。

0157

一方、第2のC−MOSインバータ152−2は、第2のnチャネルFET152−2Nと、第2のpチャネルFET152−2Pとから成る。第2のnチャネルFET152−2Nと第2のpチャネルFET152−2Pのゲート同士は互いに接続され、第1のnチャネルFET152−1Nと第1のpチャネルFET152−1Pのドレインに接続されている、第2のnチャネルFET152−2Nと第2のpチャネルFET152−2Pのドレイン同士は互いに接続されて、電流増幅用バッファ153の入力端子に接続されている。

0158

次に、図22に加えて図27(A)および(B)をも参照して、図25に図示したプログラマブルROM(OTP)15Bの動作について説明する。図27(A)は、プログラマブルROM(OTP)15Bにデータを書き込むために、電源/リセット用ボンディングパッド55−1(電源供給/リセット端子VPP/RES#)に12Vの高電圧を印加したときの動作を説明するための、プログラマブルROM(OTP)15Bのブロック図である。図27(B)は、CPU121(図24参照)をリセットするために、電源/リセット用ボンディングパッド55−1(電源供給/リセット端子VPP/RES#)に通常電圧(低電圧)のリセット信号を入力したときの動作を説明するための、プログラマブルROM(OTP)15Bのブロック図である。ここで、12Vの高電圧は、第1の電圧とも呼ばれ、リセット信号の低電圧は第2の電圧とも呼ばれる。

0159

最初に、図22および図27(A)を参照して、プログラマブルROM(OTP)15Bにデータを書き込むために、電源/リセット用ボンディングパッド55−1(電源供給/リセット端子VPP/RES#)に12Vの高電圧(第1の電圧)を印加したときの動作について説明する。この場合、電源/リセット用ボンディングパッド55−1(電源供給/リセット端子VPP/RES#)に印加された12Vの高電圧(第1の電圧)は、ボンディングワイヤ63を介してプログラマブルROM(OTP)15Bの電源用ボンディングパッド15−3(電源供給端子VPP)に供給される。これにより、12Vの高電圧がERPOM本体151に印加されるので、プログラマブルROM(OTP)15Bにデータを書き込むことができる。

0160

また、12Vの高電圧(第1の電圧)は、高耐圧入力バッファ152にも印加される。高耐圧入力バッファ152は、12Vの高電圧(第1の電圧)を低電圧(第2の電圧)に変換する。すなわち、高耐圧入力バッファ152は、第1の電圧を第2の電圧に変換する電圧変換回路として働く。この変換された低電圧(第2の電圧)は、電流増幅用バッファ153を介してリセット出力端子15−4(RES#)に供給される。このため、半導体集積回路基板(マイクロコントローラ基板)10Eを、高電圧(第1の電圧)を入力可能な高耐圧プロセスで製造する必要がなくなるので、半導体集積回路基板(マイクロコントローラ基板)10Eの原価を低減することが可能となる。

0161

次に、図22および図27(B)を参照して、CPU121(図24参照)をリセットするために、電源/リセット用ボンディングパッド55−1(電源供給/リセット端子VPP/RES#)に低電圧(第2の電圧)のリセット信号を印加したときの動作について説明する。この場合、電源/リセット用ボンディングパッド55−1(電源供給/リセット端子VPP/RES#)に印加された低電圧のリセット信号は、ボンディングワイヤ63を介してプログラマブルROM(OTP)15Bの電源用ボンディングパッド15−3(電源供給端子VPP)に供給される。

0162

また、この低電圧(第2の電圧)のリセット信号は、高耐圧入力バッファ152にも印加される。高耐圧入力バッファ152は、低電圧(第2の電圧)のリセット信号をそのまま低電圧(第2の電圧)のリセット信号として出力する。この高耐圧入力バッファ152から出力された低電圧(第2の電圧)のリセット信号は、電流増幅用バッファ153を介してリセット出力端子15−4(RES#)に供給される。これにより、CPU121(図24参照)がリセットされる。

0163

以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、プログラマブルROM(不揮発性メモリ装置)は第1の半導体集積回路基板上に積層されている例について説明しているが、プログラマブルROM(不揮発性メモリ装置)と第1の半導体集積回路基板とは、リードフレーム(配線基板)上の同一平面上に搭載されても良い。

0164

10、10A、10B、10C、10D、10E 第1の半導体集積回路基板(第1のマイクロコントローラ基板、ベースチップ)
10−1ベース用ボンディングパッド(基板接続端子)
11マスクROM
11AマスクROM領域
12 その他の集積回路
121 CPU
122 RAM
123周辺回路(入出力制御LSI)
13内部バス
132内部アドレスバス
132−1内部アドレス用ボンディングパッド(バス接続端子)
134内部データバス
134−1 内部データ用ボンディングパッド(バス接続端子)
15、15A、15BプログラマブルROM(OTP)
15−1アドレス用ボンディングパッド(ROM接続端子)
15A−1 アドレス用バンプ(ROM接続端子)
15−2 データ用ボンディングパッド(ROM接続端子)
15A−2 データ用バンプ(ROM接続端子)
15−3電源用ボンディングパッド(電源供給端子)
15−4リセット出力端子
151EPROM本体
152高耐圧用入力バッファ
152−1 第1のC−MOSインバータ
152−1N 第1のnチャネルFET
152−1P 第1のpチャネルFET
152−2 第2のC−MOSインバータ
152−2N 第2のnチャネルFET
152−2P 第2のpチャネルFET
153電流増幅用バッファ
17半導体パッケージ
18電源線
19制御信号線
20、20A、20B、20C、20D、20E 第1の半導体集積回路装置(第1のマイクロコントローラ)
22 EPROMプログラマ(ライタ)
24 アドレス、データ他の信号線
26ICソケット
28評価用基板(ターゲットボード)
30 アドレス、データ他の信号線
32インサーキットエミュレータ
40 マスクROMのメモリセル
41P型基板
42ソース(N+領域)
43ドレイン(N+領域)
44絶縁酸化膜
45ゲート(金属電極)
46高濃度不純物領域
51リードフレーム(ダイパッド、配線基板)
52ダイスボンド材
53 ダイスボンド材
55リード(外部接続端子、パッケージピン)
55−1 電源用ボンディングパッド(電源/リセット用ボンディングパッド)
57 Alマスタスライス
61、62、63、65ボンディングワイヤ
70パッド専用配線層
71メタル層間膜
72、73コンタクトホール
74パッシベーション膜
80 プログラマブルROMのメモリセル
81 P型基板
82 ソース(N領域)
83 ドレイン(N領域)
85フローティングゲート
87コントロールゲート
100 第2の半導体集積回路基板(第2のマイクロコントローラ基板)
110 第2のマスクROM
120 その他の集積回路
130 第2の内部バス
141 内部アドレス用パッド領域
142 内部データ用パッド領域
200 第2の半導体集積回路装置(第2のマイクロコントローラ)
VPP 電源供給端子
RES#リセット端子(リセット出力端子、リセット入力端子)
VPP/RES#電源供給/リセット端子

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