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技術 半導体不揮発記憶回路

出願人 ローム株式会社
発明者 手納由裕
出願日 2009年11月11日 (10年7ヶ月経過) 出願番号 2009-257590
公開日 2011年5月26日 (9年1ヶ月経過) 公開番号 2011-103158
状態 特許登録済
技術分野 リードオンリーメモリ 半導体メモリ
主要キーワード 調整値α 初期値α Nチャネル チップ断面 論理和演算器 高低関係 論理表 n型半導体
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2011年5月26日)のものです。
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図面 (20)

課題

データが書き込まれていない状態(製造直後の状態)で、データ読み出し時の出力論理不定とならない不揮発性メモリセルを提供する。

解決手段

半導体不揮発記憶回路は、1ビットのデータを格納するメモリセルCELとして、第1トランジスタN1と、第1トランジスタN1よりもオン電流の高い第2トランジスタN2と、を一対としたトランジスタペア集積化して成り、前記メモリセルは、第2トランジスタN2のオン電流が第1トランジスタN1のオン電流よりも高い状態をデータ「0」の記憶状態とし、逆に第2トランジスタN2のオン電流が第1トランジスタN1のオン電流よりも低い状態をデータ「1」の記憶状態とする。

概要

背景

図18は、半導体不揮発記憶回路の一従来例を模式的に示す回路図である。本従来例の半導体不揮発記憶回路は、1ビットのデータ(「0」/「1」)を格納するメモリセルCELとして、第1トランジスタN1と第2トランジスタN2と、を一対としたトランジスタペア集積化して成る。第1トランジスタN1のゲートと第2トランジスタN2のゲートは、いずれもワード線WLに接続されている。第1トランジスタN1のドレインは、第1ビット線BL1に接続されている。第2トランジスタN2のドレインは、第2ビット線BL2に接続されている。第1トランジスタN1のソースと第2トランジスタN2のソースは、いずれもソース線SLに接続されている。なお、本従来例の半導体不揮発記憶回路において、第1トランジスタN1と第2トランジスタN2は、いずれも同一の特性を有するように形成されている。

上記構成から成るメモリセルCELは、第1トランジスタN1のオン電流I1が第2トランジスタN2のオン電流I2よりも低い状態をデータ「0」の記憶状態とし、逆に、第2トランジスタN2のオン電流I2が第1トランジスタN1のオン電流I1よりも低い状態をデータ「1」の記憶状態とする。

すなわち、メモリセルCELに対してデータ「0」を書き込む場合には、例えば、ワード線WLを2.5V、第1ビット線BL1を5V、第2ビット線BL2とソース線SLを0Vとして、第1トランジスタN1のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第1トランジスタN1のゲート絶縁層ホットキャリア注入されて、第1トランジスタN1のオン抵抗値経時劣化誘起される。その結果、第1トランジスタN1のオン電流I1は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第1トランジスタN1のオン電流I1を第2トランジスタN2のオン電流I2よりも低電流とするための所要時間を考慮して適宜設定すればよい。

一方、メモリセルCELに対してデータ「1」を書き込む場合には、例えば、ワード線WLを2.5V、第2ビット線BL2を5V、第1ビット線BL1とソース線SLを0Vとして、第2トランジスタN2のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第2トランジスタN2のゲート絶縁層にホットキャリアが注入されて、第2トランジスタN2のオン抵抗値に経時劣化が誘起される。その結果、第2トランジスタN2のオン電流I2は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも低電流とするための所要時間を考慮して適宜設定すればよい。

このように、第1トランジスタN1のオン電流I1と第2トランジスタN2のオン電流I2との高低関係は、メモリセルCELに書き込まれているデータに応じて決定される。従って、メモリセルCELのデータを読み出す場合には、例えば、ワード線WLを5V、ソース線SLを0Vとし、第1ビット線BL1と第2ビット線BL2をいずれもプリチャージ状態(1V)からハイインピーダンス状態切り替えることにより、第1ビット線BL1に流れる第1セル電流I1(第1トランジスタN1のオン電流I1に相当)と第2ビット線BL2に流れる第2セル電流I2(第2トランジスタN2のオン電流I2に相当)との電流差(延いては、第1ビット線BL1に現れる第1セル電圧V1と第2ビット線BL2に現れる第2セル電圧V2との電圧差)をセンスアンプSAで検出すればよい。

なお、上記に関連する従来技術の一例としては、特許文献1や特許文献2を挙げることができる。

概要

データが書き込まれていない状態(製造直後の状態)で、データ読み出し時の出力論理不定とならない不揮発性メモリセルを提供する。半導体不揮発記憶回路は、1ビットのデータを格納するメモリセルCELとして、第1トランジスタN1と、第1トランジスタN1よりもオン電流の高い第2トランジスタN2と、を一対としたトランジスタペアを集積化して成り、前記メモリセルは、第2トランジスタN2のオン電流が第1トランジスタN1のオン電流よりも高い状態をデータ「0」の記憶状態とし、逆に第2トランジスタN2のオン電流が第1トランジスタN1のオン電流よりも低い状態をデータ「1」の記憶状態とする。

目的

本発明は、上記の問題点に鑑み、回路規模を不要に増大することなく、データ書込前の出力論理を確定させることが可能な半導体不揮発記憶回路を提供する

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

ビットのデータを格納するメモリセルとして、第1トランジスタと、第1トランジスタよりもオン電流の高い第2トランジスタと、を一対としたトランジスタペア集積化して成り、前記メモリセルは、第2トランジスタのオン電流が第1トランジスタのオン電流よりも高い状態を第1論理のデータが記憶されている状態とし、逆に、第2トランジスタのオン電流が第1トランジスタのオン電流よりも低い状態を第2論理のデータが記憶されている状態とすることを特徴とする半導体不揮発記憶回路

請求項2

前記メモリセルに第2論理のデータを書き込むときには、第2トランジスタのみが動作され、第2トランジスタのオン電流が第1トランジスタのオン電流よりも低電流となるまで、第2トランジスタのオン抵抗値経時劣化誘起されることを特徴とする請求項1に記載の半導体不揮発記憶回路。

請求項3

第2トランジスタは、第1トランジスタよりもゲート幅が大きいことを特徴とする請求項1または請求項2に記載の半導体不揮発記憶回路。

請求項4

第2トランジスタは、第1トランジスタよりもゲート長が小さいことを特徴とする請求項1〜請求項3のいずれかに記載の半導体不揮発記憶回路。

請求項5

第2トランジスタは、第1トランジスタよりもゲート絶縁膜厚が小さいことを特徴とする請求項1〜請求項4のいずれかに記載の半導体不揮発記憶回路。

請求項6

第2トランジスタは、第1トランジスタよりもチャネル領域へのイオン注入量が小さいことを特徴とする請求項1〜請求項5のいずれかに記載の半導体不揮発記憶回路。

請求項7

複数ビットのデータを格納するメモリセルアレイとして、前記メモリセルを複数有することを特徴とする請求項1〜請求項6のいずれかに記載の半導体不揮発記憶回路。

請求項8

第1トランジスタは、複数の第2トランジスタによって共有されていることを特徴とする請求項7に記載の半導体不揮発記憶回路。

請求項9

前記メモリセルアレイに接続される複数行ワード線は、互いに隣接する2行を1組としてグループ化されており、一方のワード線に接続されたメモリセルと他方のワード線に接続されたメモリセルは、双方の間で一のビット線が共有されるように、互いに隣接して集積化されていることを特徴とする請求項7に記載の半導体不揮発記憶回路。

請求項10

互いに隣接して集積化されたメモリセルは、各々を形成する第1トランジスタ同士、或いは、第2トランジスタ同士が互いに相対するように、各々の素子配置レイアウト反転されていることを特徴とする請求項9に記載の半導体不揮発記憶回路。

請求項11

前記メモリセルアレイは、複数のページ格納領域と、前記複数のページ格納領域に対するデータ書込履歴情報を格納するための書込履歴格納領域と、を有して成ることを特徴とする請求項7〜請求項10のいずれかに記載の半導体不揮発記憶回路。

技術分野

0001

本発明は、CMOS[Complementary Metal Oxide Semiconductor]型プロセス互換不揮発記憶機能を有する半導体不揮発記憶回路に関するものである。

背景技術

0002

図18は、半導体不揮発記憶回路の一従来例を模式的に示す回路図である。本従来例の半導体不揮発記憶回路は、1ビットのデータ(「0」/「1」)を格納するメモリセルCELとして、第1トランジスタN1と第2トランジスタN2と、を一対としたトランジスタペア集積化して成る。第1トランジスタN1のゲートと第2トランジスタN2のゲートは、いずれもワード線WLに接続されている。第1トランジスタN1のドレインは、第1ビット線BL1に接続されている。第2トランジスタN2のドレインは、第2ビット線BL2に接続されている。第1トランジスタN1のソースと第2トランジスタN2のソースは、いずれもソース線SLに接続されている。なお、本従来例の半導体不揮発記憶回路において、第1トランジスタN1と第2トランジスタN2は、いずれも同一の特性を有するように形成されている。

0003

上記構成から成るメモリセルCELは、第1トランジスタN1のオン電流I1が第2トランジスタN2のオン電流I2よりも低い状態をデータ「0」の記憶状態とし、逆に、第2トランジスタN2のオン電流I2が第1トランジスタN1のオン電流I1よりも低い状態をデータ「1」の記憶状態とする。

0004

すなわち、メモリセルCELに対してデータ「0」を書き込む場合には、例えば、ワード線WLを2.5V、第1ビット線BL1を5V、第2ビット線BL2とソース線SLを0Vとして、第1トランジスタN1のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第1トランジスタN1のゲート絶縁層ホットキャリア注入されて、第1トランジスタN1のオン抵抗値経時劣化誘起される。その結果、第1トランジスタN1のオン電流I1は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第1トランジスタN1のオン電流I1を第2トランジスタN2のオン電流I2よりも低電流とするための所要時間を考慮して適宜設定すればよい。

0005

一方、メモリセルCELに対してデータ「1」を書き込む場合には、例えば、ワード線WLを2.5V、第2ビット線BL2を5V、第1ビット線BL1とソース線SLを0Vとして、第2トランジスタN2のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第2トランジスタN2のゲート絶縁層にホットキャリアが注入されて、第2トランジスタN2のオン抵抗値に経時劣化が誘起される。その結果、第2トランジスタN2のオン電流I2は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも低電流とするための所要時間を考慮して適宜設定すればよい。

0006

このように、第1トランジスタN1のオン電流I1と第2トランジスタN2のオン電流I2との高低関係は、メモリセルCELに書き込まれているデータに応じて決定される。従って、メモリセルCELのデータを読み出す場合には、例えば、ワード線WLを5V、ソース線SLを0Vとし、第1ビット線BL1と第2ビット線BL2をいずれもプリチャージ状態(1V)からハイインピーダンス状態切り替えることにより、第1ビット線BL1に流れる第1セル電流I1(第1トランジスタN1のオン電流I1に相当)と第2ビット線BL2に流れる第2セル電流I2(第2トランジスタN2のオン電流I2に相当)との電流差(延いては、第1ビット線BL1に現れる第1セル電圧V1と第2ビット線BL2に現れる第2セル電圧V2との電圧差)をセンスアンプSAで検出すればよい。

0007

なお、上記に関連する従来技術の一例としては、特許文献1や特許文献2を挙げることができる。

先行技術

0008

特開2005−353106号公報
米国特許第7193888号明細書

発明が解決しようとする課題

0009

確かに、上記従来の半導体不揮発記憶回路であれば、フローティングゲートを用いたEEPROM[Electrically Erasable and Programmable Read Only Memory]などと異なり、CMOS型プロセスに追加の工程や新材料の導入を行うことなく、データの不揮発記憶を実現し、低コスト化や開発期間の短縮を図ることが可能である。

0010

しかしながら、上記従来の半導体不揮発記憶回路では、第1トランジスタN1と第2トランジスタN2がいずれも同一の特性を有するように形成されていたため、以下の問題点があった。

0011

まず、上記従来の半導体不揮発記憶回路は、メモリセルCELに対してデータ「0」とデータ「1」のいずれを書き込む場合であっても、第1トランジスタN1と第2トランジスタN2のいずれか一方に必ず電流を流さなければならず、消費電力が大きいという問題点があった。

0012

また、上記従来の半導体不揮発記憶回路は、メモリセルCELにデータが書き込まれていない状態(製造直後の状態)では、第1トランジスタN1のオン電流I1と第2トランジスタN2のオン電流I2との間に差違がなく、データ読み出し時の出力論理不定となるため、出荷段階での不良品テストを行うことができない、という問題点があった。

0013

なお、上記従来の半導体不揮発記憶回路では、第1トランジスタN1のオン電流I1と第2トランジスタN2のオン電流I2のレベルシフトを繰り返すことにより、理論上、メモリセルCELに対して複数回のデータ書込みが可能である。しかしながら、オン電流I1、I2の製造ばらつきを考慮すると、このような運用は極めて困難であり、メモリセルCELに対するデータ書込みは1回のみに限定されているのが現状である。そのため、出荷段階での不良品テストに際して、メモリセルCELにデータ「0」またはデータ「1」を試験的に書き込むという選択肢は取り得なかった。

0014

また、上記従来の半導体不揮発記憶回路は、先述したように、データ書込前の出力論理が不定となる。そのため、例えば、アプリケーションに所定の初期データを設定した状態で得られる当該アプリケーションの出力結果に基づいて、半導体不揮発記憶回路に書き込むべきデータを選定する場合には、上記の初期データを格納しておく手段として、半導体不揮発記憶回路の他に、別途レジスタを設けなければならない、という問題点があった。

0015

例えば、図19レギュレータアンプにおいて、そのフィードバックゲイン微調整する場合を考える。OTPROM[One Time Programmable Read Only Memory]100は、上記従来の半導体不揮発記憶回路を有して成り、トリミング制御部200でのスイッチ制御に用いられるトリミングデータD1を1回だけ書き込むことが可能である。

0016

レギュレータアンプのフィードバックゲインを微調整する際、トリミング制御部200には、まず、OTPROM100から読み出されるトリミングデータD1ではなく、レジスタ300から読み出される初期データD0が入力される。なぜなら、OTPROM100には何らデータ書込みが行われておらず、OTPROM100から読み出されるトリミングデータD1は、その出力論理が不定となっているからである。

0017

トリミング制御部200は、レジスタ300からの初期データD0に基づいて、スイッチSWa〜SWcを各々デフォルト状態(SWa:オフ、SWb:オン、SWc:オフ)に設定する。このようなスイッチ制御により、レギュレータアンプのフィードバックゲインが初期値α0(=(R1+R2+R3+R4)/(R3+R4))に設定される。

0018

レギュレータアンプのフィードバックゲインが初期値α0に設定された状態で、オペアンプAMP非反転入力端(+)には、所定の入力電圧Vinが入力され、オペアンプAMPの出力端から、入力電圧Vinを増幅して得られる出力電圧Voutが出力される。

0019

出力電圧Voutが目標値よりも高いときには、レギュレータアンプのフィードバックゲインを初期値α0から調整値α1(=(R1+R2+R3+R4)/(R2+R3+R4))まで引き下げて、オペアンプAMPの反転入力端(−)に入力される帰還電圧Vfbを高電位側にオフセットさせるように、トリミングデータD1の内容(SWa:オン、SWb:オフ、SWc:オフ)が決定され、これがOTPROM100に書き込まれる。

0020

出力電圧Voutが目標値と一致しているときには、レギュレータアンプのフィードバックゲインを初期値α0に維持するように、すなわち、フィードバックゲインの調整値α2を初期値α0と同値に設定するように、トリミングデータD1の内容(SWa:オフ、SWb:オン、SWc:オフ)が決定され、これがOTPROM100に書き込まれる。

0021

出力電圧Voutが目標値よりも低いときには、レギュレータアンプのフィードバックゲインを初期値α0から調整値α3(=(R1+R2+R3+R4)/R4)まで引き上げて、オペアンプAMPの反転入力端(−)に入力される帰還電圧Vfbを低電位側にオフセットさせるように、トリミングデータD1の内容(SWa:オフ、SWb:オフ、SWc:オン)が決定され、これがOTPROM100に書き込まれる。

0022

以後、レギュレータアンプの起動時には、OTPROM100から読み出されるトリミングデータD1に基づいて、トリミング制御部200によるスイッチ制御が行われ、フィードバックゲインの最適化が行われる。

0023

このように、レギュレータアンプの工場出荷時や初回起動時において、OTPROM100に書き込むべきトリミングデータD1の内容を決定するためには、別途レジスタ300を設けなければならず、レギュレータアンプの小型化を阻害する要因となっていた。

0024

なお、データ書込前の出力論理を確定させる技術として、従来では、図20のように、1ビットのデータを格納するメモリセルCELとして、それぞれ、第1トランジスタN1(k)と第2トランジスタN2(k)(ただしk=1〜4、以下同様)から成る4組のトランジスタペアを設け、そのうち、第2トランジスタN2(4)のみを第2ビット線BL2から意図的に切り離しておく構成が採用されていた。

0025

上記構成から成るメモリセルCELにデータ「1」を書き込む場合には、4つの第1トランジスタN1(k)全てに電流が流され、各々のオン抵抗値に経時劣化が誘起される。なお、第1トランジスタN1(k)のオン抵抗値に経時劣化が誘起された場合、データの読み出しに際して第1トランジスタN1(k)に各々流れるセル電流は、例えば40μAから10μAまで減少する。一方、第2トランジスタN2(k)のオン抵抗値には経時劣化が誘起されず、データの読み出しに際して第2トランジスタN2(k)(ただし第2トランジスタN2(4)を除く)に各々流れるセル電流は40μAに維持される。

0026

従って、データ読出時に、第1ビット線BL1に流れるセル電流I1と第2ビット線BL2に流れるセル電流I2との比は、メモリセルCELにデータ「1」が書き込まれていない状態では4:3(=40μA×4:40μA×3)となり、メモリセルCELにデータ「1」が書き込まれた状態では1:3(=10μA×4:40μA×3)となる。

0027

このように、上記構成から成るメモリセルCELであれば、セル電流I1がセル電流I2よりも大きい状態をデータ「1」の未記憶状態、延いては、データ「0」の記憶状態として検出することが可能である。

0028

しかしながら、このような従来構成では、1ビットのデータを格納するメモリセルCELとして、複数組最低でも2組)のトランジスタペアを設けなければならず、回路規模の増大を招く、という問題点があった。

0029

本発明は、上記の問題点に鑑み、回路規模を不要に増大することなく、データ書込前の出力論理を確定させることが可能な半導体不揮発記憶回路を提供することを目的とする。

課題を解決するための手段

0030

上記の目的を達成するために、本発明に係る半導体不揮発記憶回路は、1ビットのデータを格納するメモリセルとして、第1トランジスタと、第1トランジスタよりもオン電流の高い第2トランジスタと、を一対としたトランジスタペアを集積化して成り、前記メモリセルは、第2トランジスタのオン電流が第1トランジスタのオン電流よりも高い状態を第1論理のデータが記憶されている状態とし、逆に、第2トランジスタのオン電流が第1トランジスタのオン電流よりも低い状態を第2論理のデータが記憶されている状態とする構成(第1の構成)とされている。

0031

なお、上記第1の構成から成る半導体不揮発記憶回路は、前記メモリセルに第2論理のデータを書き込むときには、第2トランジスタのみが動作され、第2トランジスタのオン電流が第1トランジスタのオン電流よりも低電流となるまで、第2トランジスタのオン抵抗値に経時劣化が誘起される構成(第2の構成)にするとよい。

0032

また、上記第1または第2の構成から成る半導体不揮発記憶回路において、第2トランジスタは、第1トランジスタよりもゲート幅が大きい構成(第3の構成)にするとよい。

0033

また、上記第1〜第3いずれかの構成から成る半導体不揮発記憶回路にて、第2トランジスタは、第1トランジスタよりもゲート長が小さい構成(第4の構成)にするとよい。

0034

また、上記第1〜第4いずれかの構成から成る半導体不揮発記憶回路において、第2トランジスタは、第1トランジスタよりもゲート絶縁膜厚が小さい構成(第5の構成)にするとよい。

0035

また、上記第1〜第5いずれかの構成から成る半導体不揮発記憶回路において、第2トランジスタは、第1トランジスタよりもチャネル領域へのイオン注入量が小さい構成(第6の構成)にするとよい。

0036

また、上記第1〜第6いずれかの構成から成る半導体不揮発記憶回路は、複数ビットのデータを格納するメモリセルアレイとして、前記メモリセルを複数有する構成(第7の構成)にするとよい。

0037

また、上記第7の構成から成る半導体不揮発記憶回路において、第1トランジスタは、複数の第2トランジスタによって共有されている構成(第8の構成)にするとよい。

0038

また、上記第7の構成から成る半導体不揮発記憶回路にて、前記メモリセルアレイに接続される複数行のワード線は、互いに隣接する2行を1組としてグループ化されており、一方のワード線に接続されたメモリセルと他方のワード線に接続されたメモリセルは、双方の間で一のビット線が共有されるように、互いに隣接して集積化されている構成(第9の構成)にするとよい。

0039

また、上記第9の構成から成る半導体不揮発記憶回路において、互いに隣接して集積化されたメモリセルは、各々を形成する第1トランジスタ同士、或いは、第2トランジスタ同士が互いに相対するように、各々の素子配置レイアウト反転されている構成(第10の構成)にするとよい。

0040

また、上記第7〜第10いずれかの構成から成る半導体不揮発記憶回路において、前記メモリセルアレイは、複数のページ格納領域と、前記複数のページ格納領域に対するデータ書込の履歴情報を格納するための書込履歴格納領域と、を有して成る構成(第11の構成)にするとよい。

発明の効果

0041

本発明に係る半導体不揮発記憶回路であれば、回路規模を不要に増大することなく、データ書込前の出力論理を確定させることが可能となる。

図面の簡単な説明

0042

本発明に係る半導体不揮発記憶回路の基本構成を模式的に示す回路図
データ「1」の書き込み動作の一例を示す図
データの読み出し動作の一例を示す図
第1セル電圧V1と第2セル電圧V2の挙動を示す波形
メモリセルCELの第1レイアウトを模式的に示すチップ上面
メモリセルCELの第1レイアウトを模式的に示すチップ断面
メモリセルCELの第2レイアウトを模式的に示すチップ上面図
メモリセルCELの第2レイアウトを模式的に示すチップ断面図
メモリセルCELの第3レイアウトを模式的に示すチップ上面図
メモリセルCELの第3レイアウトを模式的に示すチップ断面図
メモリセルCELの第4レイアウトを模式的に示すチップ上面図
メモリセルCELの第4レイアウトを模式的に示すチップ断面図
メモリセルアレイCELAの第1構成例を模式的に示す回路図
メモリセルアレイCELAの第2構成例を模式的に示す回路図
メモリセルアレイCELAの第3構成例を模式的に示す回路図
第1イネーブル信号S1と第2イネーブル信号S2の挙動を示す波形図
メモリセルアレイCELAの第1構成例を採用した場合の素子レイアウトを模式的に示すチップ上面図
メモリセルアレイCELAの第3構成例を採用した場合の素子レイアウトを模式的に示すチップ上面図
本発明に係る半導体不揮発記憶回路を備えたレギュレータアンプの一構成例を示す回路ブロック
トリミングデータD1とスイッチSWa、SWb、SWcのオン/オフ状態との相関関係を示した論理表
本発明に係る半導体不揮発記憶回路の応用例を模式的に示す回路図
半導体不揮発記憶回路の一従来例を模式的に示す回路図
レギュレータアンプの一従来例を示す回路ブロック図
半導体不揮発記憶回路の別の一従来例を示す回路図

実施例

0043

図1は、本発明に係る半導体不揮発記憶回路の基本構成を模式的に示す回路図である。本発明に係る半導体不揮発記憶回路は、1ビットのデータ(「0」/「1」)を格納するメモリセルCELとして、第1のNチャネル型MOS[Metal Oxide Semiconductor]電界効果トランジスタN1と、第1トランジスタN1よりもオン電流の高い第2のNチャネル型MOS電界効果トランジスタN2と、を一対としたトランジスタペアを集積化して成る。第1トランジスタN1のゲートと第2トランジスタN2のゲートは、いずれもワード線WLに接続されている。第1トランジスタN1のドレインは、第1ビット線BL1に接続されている。第2トランジスタN2のドレインは、第2ビット線BL2に接続されている。第1トランジスタN1のソースと第2トランジスタN2のソースは、いずれもソース線SLに接続されている。

0044

なお、図1では、第1トランジスタN1よりも第2トランジスタN2の方が大きく描写されている。このような描写は、第1トランジスタN1と第2トランジスタN2双方のゲート・ソース間に同一の電圧印加した場合には、第1トランジスタN1よりも第2トランジスタN2に大きなオン電流が流れること、言い換えれば、第1トランジスタN1よりも第2トランジスタN2の方がオン抵抗値が小さいことを模式的に表現したものである。

0045

上記構成から成るメモリセルCELは、第2トランジスタN2のオン電流I2が第1トランジスタN1のオン電流I1よりも高い状態を第1論理のデータ(本実施形態では、データ「0」)が記憶されている状態とし、逆に、第2トランジスタN2のオン電流I2が第1トランジスタN1のオン電流I1よりも低い状態を第2論理のデータ(本実施形態では、データ「1」)が記憶されている状態とする。

0046

先にも述べた通り、上記構成から成るメモリセルCELは、その初期状態として、第2トランジスタN2のオン電流I2が第1トランジスタN1のオン電流I1よりも高くなるように、言い換えれば、最初からデータ「0」が書き込まれた状態となるように、第1トランジスタN1と第2トランジスタN2との間で、各々の特性に意図的な差違が付けられている。従って、図18の従来例と異なり、データ「0」の書き込みに際して、第1トランジスタN1のオン抵抗値に経時劣化を誘起させる必要はなく、ワード線WLやソース線SLに電圧を印加する必要もない。

0047

一方、データ「1」を書き込む場合には、例えば、図2に示したように、ワード線WLと第1ビット線BL1を1.8V、第2ビット線BL2を0V、ソース線SLを5Vとして、第2トランジスタN2のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第2トランジスタN2のゲート絶縁層にホットキャリアが注入されて、第2トランジスタN2のオン抵抗値に経時劣化が誘起される。その結果、第2トランジスタN2のオン電流I2は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも低電流とするための所要時間を考慮して設定すればよい。

0048

このように、第1トランジスタN1のオン電流I1と第2トランジスタN2のオン電流I2との高低関係は、メモリセルCELに書き込まれているデータに応じて決定される。従って、メモリセルCELのデータを読み出す場合には、例えば、図3に示したように、ワード線WLを1.8V、ソース線SLを0Vとし、第1ビット線BL1と第2ビット線BL2をいずれもプリチャージ状態(1.8V)からハイインピーダンス状態に切り替えることにより、第1ビット線BL1に流れる第1セル電流I1(第1トランジスタN1のオン電流I1に相当)と第2ビット線BL2に流れる第2セル電流I2(第2トランジスタN2のオン電流I2に相当)との電流差(延いては、第1ビット線BL1に現れる第1セル電圧V1と第2ビット線BL2に現れる第2セル電圧V2との電圧差)をセンスアンプSAで検出すればよい。

0049

図4は、第1セル電圧V1と第2セル電圧V2の挙動を示す波形図である。なお、本図の縦軸は電圧を示しており、横軸は時間の経過を示している。図4のように、ワード線WLを0Vから1.8Vへ立ち上げたときに、データ「0」が書き込まれている状態(初期状態)であれば、第1セル電流I1よりも第2セル電流I2の方が大きくなるので、第1セル電圧V1よりも第2セル電圧V2の方が低くなり、逆に、データ「1」が書き込まれている状態であれば、第1セル電流I1よりも第2セル電流I2の方が小さくなるので、第1セル電圧V1よりも第2セル電圧V2の方が高くなる。従って、第1セル電圧V1と第2セル電圧V2の高低差を検出することにより、メモリセルCELにデータ「0」とデータ「1」のいずれが書き込まれているかを検出することが可能となる。

0050

本発明に係る半導体不揮発記憶回路であれば、フローティングゲートを用いたEEPROMなどと異なり、CMOS型プロセスに追加の工程や新材料の導入を行うことなく、データの不揮発記憶を実現し、低コスト化や開発期間の短縮を図ることが可能である。

0051

また、上記したように、本発明に係る半導体不揮発記憶回路において、1ビットのデータを格納するメモリセルCELは、最初からデータ「0」が書き込まれた状態となるように作り込まれている。このような構成とすることにより、メモリセルCELに対してデータ「0」を書き込む場合には、第1トランジスタN1と第2トランジスタN2のいずれかにも電流を流す必要がないので、図18の従来例に比べて、見かけ上の消費電力を1/2に削減することが可能となる。

0052

また、本発明に係る半導体不揮発記憶回路であれば、メモリセルCELにデータの書き込み動作を行うことなく、初期状態としてデータ「0」を読み出すことができるので、出荷段階での不良品テストを行うことが可能となる。

0053

図5Aは、メモリセルCELの第1レイアウトを模式的に示すチップ上面図であり、図5Bは、メモリセルCELの第1レイアウトを模式的に示すチップ断面図(図5AのX−X’断面図)である。

0054

p型半導体基板10には、n型半導体領域11〜13が形成されている。n型半導体領域11は、第1トランジスタN1のドレインに相当する。n型半導体領域12は、第1トランジスタN1と第2トランジスタN2の各ソースに相当する。n型半導体領域13は、第2トランジスタN2のドレインに相当する。p型半導体基板10の表面上には、絶縁膜酸化物層)を挟んでゲート層14が形成されている。ゲート層14は、n型半導体領域11とn型半導体領域12との間、及び、n型半導体領域12とn型半導体領域13との間に跨る形でU字型に形成されており、第1トランジスタN1及び第2トランジスタN2の各ゲートに相当する。p型半導体基板10の表層領域には、チャネル領域15及び16が形成されている。第1トランジスタN1のチャネル領域15は、n型半導体領域11とn型半導体領域12との間に挟まれたゲート層14の直下に位置しており、第1トランジスタN1のオン電流I1を調整するために所定量のイオンが注入されている。第2トランジスタN2のチャネル領域16は、n型半導体領域12とn型半導体領域13との間に挟まれたゲート層14の直下に位置しており、第2トランジスタN2のオン電流I2を調整するために所定量のイオンが注入されている。

0055

上記したメモリセルCELの第1レイアウトにおいて、第2トランジスタN2のゲート幅W2は、第1トランジスタN1のゲート幅W1よりも大きく設計されている。このような構成とすることにより、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも高く設計することができる。

0056

図6Aは、メモリセルCELの第2レイアウトを模式的に示すチップ上面図であり、図6Bは、メモリセルCELの第2レイアウトを模式的に示すチップ断面図(図6AのX−X’断面図)である。メモリセルCELの第2レイアウトにおいて、第2トランジスタN2のゲート長L2は、第1トランジスタN1のゲート長L1より小さく設計されている。このような構成とすることにより、先出の第1レイアウトと異なり、第1トランジスタN1と第2トランジスタN2の幅サイズを揃えたまま、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも高く設計することができるので、メモリセルCELをアレイ状に複数並べる際に、チップ面積効率を高めることが可能となる。

0057

図7Aは、メモリセルCELの第3レイアウトを模式的に示すチップ上面図であり、図7Bは、メモリセルCELの第3レイアウトを模式的に示すチップ断面図(図7AのX−X’断面図)である。メモリセルCELの第3レイアウトにおいて、第2トランジスタN2のゲート絶縁膜厚T2は、第1トランジスタN1のゲート絶縁膜厚T1よりも小さく設計されている。このような構成とすることにより、先出の第2レイアウトと同様、第1トランジスタN1と第2トランジスタN2の幅サイズを揃えたまま、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも高く設計することができるので、メモリセルCELをアレイ状に複数並べる際に、チップの面積効率を高めることが可能となる。

0058

図8Aは、メモリセルCELの第4レイアウトを模式的に示すチップ上面図であり、図8Bは、メモリセルCELの第4レイアウトを模式的に示すチップ断面図(図8AのX−X’断面図)である。メモリセルCELの第4レイアウトにおいて、第2トランジスタN2のチャネル領域16に対するイオン注入量は、第1トランジスタN1のチャネル領域15に対するイオン注入量より小さく設計されている。このような構成とすることにより、先出の第2レイアウトと同様、第1トランジスタN1と第2トランジスタN2の幅サイズを揃えたまま、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも高く設計することができるので、メモリセルCELをアレイ状に複数並べる際に、チップの面積効率を高めることが可能となる。

0059

図9は、メモリセルアレイCELAの第1構成例を模式的に示す回路図である。図9に示すように、本構成例のメモリセルアレイCELAは、(m×n)個のメモリセルCEL<1,1>〜CEL<m,n>をアレイ状に接続して成る。メモリセルCEL<i,j>(ただし、i=1〜m、j=1〜n、以下も同様)は、それぞれ、第1トランジスタN1<i,j>と、第2トランジスタN2<i,j>と、を一対としたトランジスタペアを集積化して成る。なお、図中では、第1トランジスタN1<i,j>及び第2トランジスタN2<i,j>に逐一符号を付していないが、メモリセルCEL<i,j>を形成するトランジスタペアのうち、相対的に小さく描写されている左側のトランジスタが第1トランジスタN1<i,j>であり、相対的に大きく描写されている左側のトランジスタが第2トランジスタN2<i,j>である。

0060

第1トランジスタN1<i,j>のゲートと第2トランジスタN2<i,j>のゲートは、いずれもワード線WL<j>に接続されている。第1トランジスタN1<i,j>のドレインは、第1ビット線BL1<i>に接続されている。第2トランジスタN2<i,j>のドレインは、第2ビット線BL2<i>に接続されている。第1トランジスタN1<i,j>のソースと第2トランジスタN2<i,j>のソースは、いずれもソース線SL<i>に接続されている。

0061

先述の通り、メモリセルCEL<i,j>は、各々の初期状態として、第2トランジスタN2<i,j>のオン電流I2が第1トランジスタN1<i,j>のオン電流I1よりも高くなるように、言い換えれば、最初からデータ「0」が書き込まれた状態となるように、第1トランジスタN1<i,j>と第2トランジスタN2<i,j>との間で、各々の特性に意図的な差違が付けられている。従って、メモリセルCEL<i,j>に対するデータ「0」の書き込みに際して、第1トランジスタN1<i,j>のオン抵抗値に経時劣化を誘起させる必要はなく、ワード線WL<j>やソース線SL<i>に電圧を印加する必要もない。

0062

一方、メモリセルCEL<i,j>に対してデータ「1」を書き込む場合には、例えばワード線WL<j>と第1ビット線BL1<i>を1.8V、第2ビット線BL2<i>を0V、ソース線SL<i>を5Vとして、第2トランジスタN2<i,j>のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第2トランジスタN2<i,j>のゲート絶縁層にホットキャリアが注入され、第2トランジスタN2<i,j>のオン抵抗値に経時劣化が誘起される。その結果、第2トランジスタN2<i,j>のオン電流I2は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第2トランジスタN2<i,j>のオン電流I2を第1トランジスタN1<i,j>のオン電流I1よりも低電流とするための所要時間を考慮して設定すればよい。

0063

このように、第1トランジスタN1<i,j>のオン電流I1と第2トランジスタN2<i,j>のオン電流I2との高低関係は、メモリセルCEL<i,j>に書き込まれているデータに応じて決定される。従って、メモリセルCEL<i,j>のデータを読み出す場合には、例えばワード線WL<j>を1.8V、ソース線SL<i>を0Vとし、第1ビット線BL1<i>と第2ビット線BL2<i>をいずれもプリチャージ状態(1.8V)からハイインピーダンス状態に切り替えることにより、第1ビット線BL1<i>に流れる第1セル電流I1<i>と第2ビット線BL2<i>に流れる第2セル電流I2<i>との電流差(延いては、第1ビット線BL1<i>に現れる第1セル電圧V1<i>と第2ビット線BL2<i>に現れる第2セル電圧V2<i>との電圧差)をセンスアンプSA<i>で検出すればよい。

0064

このように、複数ビットのデータを格納するメモリセルアレイCELAとして、本発明に係るメモリセルCELを複数集積化した構成であれば、回路規模を不要に増大することなく、データ書込前の出力論理を確定させることが可能となるので、見かけ上の消費電力低減や不良品テストの実施など、先に述べた効果を享受することが可能となる。

0065

図10は、メモリセルアレイCELAの第2構成例を模式的に示す回路図である。図10に示すように、本構成例のメモリセルアレイCELAでは、1石の第1トランジスタN1<i>がn石の第2トランジスタN2<i,1>〜N2<i,n>によって共有されている。なお、本構成例のメモリセルアレイCELAでは、第1トランジスタN1<i>のゲート信号を生成する手段として、論理和演算器ORが設けられており、n本のワード線WL<1>〜WL<n>に入力される信号が論理和されて、第1トランジスタN1<i>のゲートに与えられている。このような構成とすることにより、先出の第1構成例よりも第1トランジスタN1を減らして、チップ面積縮小を実現することが可能となる。

0066

図11は、メモリセルアレイCELAの第3構成例を模式的に示す回路図である。図11に示したように、本構成例のメモリセルアレイCELAにおいて、n行のワード線WL<1>〜WL<n>は、お互いに隣接する2行(WL<k>とWL<k+1>、ただし、k=1、3、…、(n−1)、以下も同様)を1組として、(n/2)組にグループ化されている。上記2行のワード線のうち、ワード線WL<k>に接続されたメモリセルCEL<i,k>の両端には、ビット線BL(2i−1)とビット線BL(2i)が接続されており、ワード線WL<k+1>に接続されたメモリセルCEL<i,k+1>の両端には、ビット線BL(2i)とビット線BL(2i+1)が接続されている。すなわち、本構成例のメモリセルアレイCELAにおいて、メモリセルCEL<i,k>とメモリセルCEL<i,k+1>とは、双方の間で一のビット線BL(2i)が共有されるように、互いに隣接して集積化されている。なお、ビット線BL(2i−1)とビット線BL(2i)は、スイッチSW1<i>を介してセンスアンプSA1<i>に接続されており、ビット線BL(2i)とビット線BL(2i+1)は、スイッチSW2<i>を介してセンスアンプSA2<i>に接続されている。また、スイッチSW1<i>とセンスアンプSA1<i>には、第1イネーブル信号S1が入力されており、スイッチSW2<i>とセンスアンプSA2<i>には、第2イネーブル信号が入力されている。

0067

以下では、上記の接続関係について、例えば、ワード線WL<1>に接続されるメモリセルCEL<1,1>と、ワード線WL<2>に接続されるメモリセルCEL<1,2>と、に注目して具体的に説明する。

0068

メモリセルCEL<1,1>を形成する第1トランジスタN1<1,1>のゲートと第2トランジスタN2<1,1>のゲートは、いずれもワード線WL<1>に接続されている。第1トランジスタN1<1,1>のドレインは、第1ビット線BL1に接続されている。第2トランジスタN2<1,1>のドレインは、第2ビット線BL2に接続されている。第1トランジスタN1<1,1>のソースと第2トランジスタN2<1,1>のソースは、いずれもソース線SL<1>に接続されている。

0069

メモリセルCEL<1,2>を形成する第1トランジスタN1<1,2>のゲートと第2トランジスタN2<1,2>のゲートは、いずれもワード線WL<2>に接続されている。第1トランジスタN1<1,2>のドレインは、第3ビット線BL3に接続されている。第2トランジスタN2<1,2>のドレインは、第2ビット線BL2に接続されている。第1トランジスタN1<1,2>のソースと第2トランジスタN2<1,2>のソースは、いずれもソース線SL<2>に接続されている。

0070

すなわち、ワード線WL<1>に接続されたメモリセルCEL<1,1>と、ワード線WL<2>に接続されたメモリセルCEL<1,2>は、双方の間で一のビット線(第2ビット線BL2)が共有されるように、互いに隣接して集積化されている。

0071

なお、第1ビット線BL1と第2ビット線BL2は、スイッチSW1<1>を介してセンスアンプSA1<1>に接続されており、第2ビット線BL2と第3ビット線BL3はスイッチSW2<1>を介してセンスアンプSA2<1>に接続されている。また、スイッチSW1<1>とセンスアンプSA1<1>には、第1イネーブル信号S1が入力されており、スイッチSW2<1>とセンスアンプSA2<1>には、第2イネーブル信号S2が入力されている。

0072

図12は、第1イネーブル信号S1と第2イネーブル信号S2の挙動を示す波形図であり、上から順に、クロック信号CLK、ワード線WL<1>〜WL<n>の入力信号、第1イネーブル信号S1、及び、第2イネーブル信号S2が描写されている。

0073

図12に示した通り、クロック信号CLKの一周期毎に、n本のワード線WL<1>〜WL<n>のうち、いずれか一がハイレベルとされ、その余がローレベルとされる。ここで、ワード線WL<k>がハイレベルとされ、これに接続されたメモリセルCEL<i,k>が選択されているときには、第1イネーブル信号S1がハイレベルとされ、第2イネーブル信号S2がローレベルとされる。このとき、スイッチSW1<i>がオン、スイッチSW2<i>がオフとなり、センスアンプSA1<i>が動作状態、センスアンプSA2<i>が非動作状態となる。一方、ワード線WL<k+1>がハイレベルとされ、これに接続されたメモリセルCEL<i,k+1>が選択されているときには、第1イネーブル信号S1がローレベルとされ、第2イネーブル信号S2がハイレベルとされる。このとき、スイッチSW1<i>がオフ、スイッチSW2<i>がオンとなり、センスアンプSA1<i>が非動作状態、センスアンプSA2<i>が動作状態となる。このようなイネーブル制御を行うことにより、メモリセルCEL<i,k>とメモリセルCEL<i,k+1>との間で、一のビット線BL(2i)を共有する場合であっても、信号の衝突などを未然に回避することが可能となる。

0074

図13は、メモリセルアレイCELAの第1構成例(回路図は先出の図9を参照)を採用した場合の素子レイアウトを模式的に示すチップ上面図であり、図14は、メモリセルアレイCELAの第3構成例(回路図は先出の図11を参照)を採用した場合の素子レイアウトを模式的に示すチップ上面図である。両図を対比すれば分かるように、図13の第3構成例を採用すれば、図14の第1構成例を採用する場合に比べて、メモリセルCEL同士の間隔Tx(アクティブ領域同士の間隔であり、例えば、Tx=0.15μm)を確保する必要がなくなるので、チップの面積効率を飛躍的に向上することが可能となる。

0075

また、図11図13に示したように、メモリセルアレイCELAの第3構成例において、互いに隣接して集積化されたメモリセルCELは、各々を形成する第1トランジスタ同士、或いは、第2トランジスタ同士が互いに相対するように、各々の素子配置レイアウトが反転されている。図示の例に即して具体的に述べると、ワード線WL<k>に接続されたメモリセルCEL<i,k>では、第1トランジスタN1<i,k>が左側に配置されており、第2トランジスタN2<i,k>が右側に配置されている。一方、ワード線WL<k+1>に接続されたメモリセルCEL<i,k+1>では、第1トランジスタN1<i,k+1>が右側に配置されており、第2トランジスタN2<i,k+1>が左側に配置されている。

0076

このような構成とすることにより、ビット線BL1、BL3、…、BL(2i−1)、BL(2i+1)には、いずれも第1トランジスタN1のみが接続される形となり、ビット線BL2、BL4、…、BL(2i)には、いずれも第2トランジスタN2のみが接続される形となる。

0077

ここで、第2トランジスタN2のみが接続されているビット線BL2、BL4、…、BL(2m)には、データの書き込み時に0Vを印加し、データの読み出し時に1.8Vを印加する必要がある。そのため、各ビット線と電源線(1.8V)との間、並びに、各ビット線と接地線(0V)との間には、各々の経路導通遮断するためのスイッチを設ける必要がある。

0078

これに対して、第1トランジスタN1のみが接続されているビット線BL1、BL3、…、BL(2i−1)、BL(2i+1)には、データの書き込み時とデータの読み出し時のいずれにおいても1.8Vを印加すればよい。そのため、各ビット線と電源線(1.8V)との間にのみ、その経路を導通/遮断するためのスイッチを設ければ足りるので、スイッチの個数を削減して、チップ面積の縮小を図ることが可能となる。

0079

図15は、本発明に係る半導体不揮発記憶回路を備えたレギュレータアンプの一構成例を示す回路ブロック図である。本構成例のレギュレータアンプは、オペアンプAMPと、抵抗R1〜R4と、スイッチSWa、SWb、SWcと、OTPROM1と、トリミング制御部2と、を有して成る。オペアンプAMPの非反転入力端(+)は、入力電圧Vinの印加端に接続されている。オペアンプAMPの反転入力端(−)は、帰還電圧Vfbの印加端(スイッチSWa、SWb、SWcの各一端)に接続されている。オペアンプAMPの出力端は、出力電圧Voutの出力端に接続されている。抵抗R1〜R4は、出力電圧Voutの出力端と接地端との間に直列接続されている。スイッチSWaの一端は、オペアンプAMPの反転入力端(−)に接続されている。スイッチSWaの他端は、抵抗R1と抵抗R2との接続ノードに接続されている。スイッチSWbの一端は、オペアンプAMPの反転入力端(−)に接続されている。スイッチSWbの他端は、抵抗R2と抵抗R3との接続ノードに接続されている。スイッチSWcの一端は、オペアンプAMPの反転入力端(−)に接続されている。スイッチSWcの他端は、抵抗R3と抵抗R4との接続ノードに接続されている。

0080

OTPROM1は、先述の本発明に係る半導体不揮発記憶回路を有して成り、トリミング制御部2でのスイッチ制御に用いられるトリミングデータD1(ここでは3ビットとする)を1回だけ書き込むことが可能である。

0081

トリミング制御部2は、OTPROM1から読み出されるトリミングデータD1に基づいて、スイッチSWa〜SWcのいずれか一をオンとし、その余をオフとする。図16はトリミングデータD1とスイッチSWa、SWb、SWcのオン/オフ状態との相関関係を示した論理表である。

0082

上記構成から成るレギュレータアンプのフィードバックゲインを微調整する際、トリミング制御部2には、まず、OTPROM1から読み出されるトリミングデータD1の初期値(ここでは「000(b)」とする)が入力される。

0083

トリミング制御部2は、OTPROM1から読み出されるトリミングデータD1の初期値に基づいて、スイッチSWa、SWb、SWcを各々デフォルト状態(SWa:オフ、SWb:オン、SWc:オフ)に設定する。このようなスイッチ制御により、レギュレータアンプのフィードバックゲインが初期値α0(=(R1+R2+R3+R4)/(R3+R4))に設定される。

0084

レギュレータアンプのフィードバックゲインが初期値α0に設定された状態で、オペアンプAMPの非反転入力端(+)には、所定の入力電圧Vinが入力され、オペアンプAMPの出力端から、入力電圧Vinを増幅して得られる出力電圧Voutが出力される。

0085

出力電圧Voutが目標値よりも高いときには、レギュレータアンプのフィードバックゲインを初期値α0から調整値α1(=(R1+R2+R3+R4)/(R2+R3+R4))まで引き下げて、オペアンプAMPの反転入力端(−)に入力される帰還電圧Vfbを高電位側にオフセットさせるように、トリミングデータD1の内容(SWa:オン、SWb:オフ、SWc:オフとするためのデータ値であり、ここでは「100(b)」)が決定され、これがOTPROM1に書き込まれる。

0086

出力電圧Voutが目標値と一致しているときには、レギュレータアンプのフィードバックゲインを初期値α0に維持するように、すなわち、フィードバックゲインの調整値α2を初期値α0と同値に設定するように、トリミングデータD1の内容(SWa:オフ、SWb:オン、SWc:オフとするためのデータ値であり、ここでは「010(b)」)が決定され、これがOTPROM1に書き込まれる。

0087

出力電圧Voutが目標値よりも低いときには、レギュレータアンプのフィードバックゲインを初期値α0から調整値α3(=(R1+R2+R3+R4)/R4)まで引き上げて、オペアンプAMPの反転入力端(−)に入力される帰還電圧Vfbを低電位側にオフセットさせるように、トリミングデータD1の内容(SWa:オフ、SWb:オフ、SWc:オンとするためのデータ値であり、ここでは「001(b)」)が決定され、これがOTPROM1に書き込まれる。

0088

以後、レギュレータアンプの起動時には、OTPROM1から読み出されるトリミングデータD1に基づいて、トリミング制御部2によるスイッチ制御が行われ、フィードバックゲインの最適化が行われる。

0089

このように、OTPROM1として、本発明に係る半導体不揮発記憶回路を用いた構成であれば、データ書込前であってもOTPROM1の出力論理が不定とならないので、図19の従来構成と異なり、初期データを格納しておくためのレジスタ300を別途設ける必要がなく、レギュレータアンプの小型化を実現することが可能となる。

0090

図17は、本発明に係る半導体不揮発記憶回路の応用例を模式的に示す回路図である。本応用例の半導体不揮発記憶回路において、メモリセルアレイCELAは、複数のページ格納領域P1〜Pzと、ページ格納領域P1〜Pzに対するデータ書込の履歴情報を格納するための書込履歴格納領域P0と、書込履歴格納領域P0及び複数のページ格納領域P1〜Pzから各々データの読み出しを行うセンスアンプアレイSAAと、を有して成る。

0091

ページ格納領域P1〜Pzは、それぞれ、(m×n)個のメモリセルCEL(図17中では黒丸として描写を省略)をアレイ状に接続して成る(各々の構成については、先出の図9図10、或いは、図11を参照)。例えば、1ページ目のページ格納領域P1にデータの書き込みを行う場合には、ワード線WL1<0>〜WL1<n>を順次選択すればよく、zページ目のページ格納領域Pzにデータの書き込みを行う場合には、ワード線WLz<0>〜WLz<n>を順次選択すればよい。このように、複数のページ格納領域P1〜Pzを有する構成であれば、ページ格納領域P1〜Pz毎のデータ書込可能回数が1回ずつであっても、半導体不揮発記憶回路全体として見れば、トータルでz回のデータ書込可能回数を実現することが可能となる。

0092

複数のページ格納領域P1〜Pzに対して適切にデータの書き込みを行うためには、今から書き込もうとするデータを何ページ目に書き込むべきかを正しく把握しておく必要がある。そこで、本応用例の半導体不揮発記憶回路では、ページ格納領域P1〜Pzに対するデータ書込の履歴情報(データの書き込みが行われたか否か)を書込履歴格納領域P0に格納しておき、ページ格納領域P1〜Pzのいずれかにデータの書き込みを行うときには、これに先立って、書込履歴格納領域P0から上記の履歴情報を読み出し、その内容に基づいてデータの書き込み先を決定する構成とされている。

0093

書込履歴格納領域P0は、m個のメモリセルCEL(図17中では黒丸として描写を省略)を一列に接続して成り、そのうち、zビット分(例えば、上位zビット分、または、下位zビット分)が上記の履歴情報として利用される。より具体的に述べると、上記の履歴情報を形成するzビット分のデータは、各ビットが各々に対応したページ格納領域P1〜Pzに対するデータ書込の有無を示すフラグ(例えば、データ書込なし:「0」、データ書込あり:「1」)として機能する。すなわち、m個のメモリセルCELを一列に接続して成る書込履歴格納領域P0には、最大mページ分の履歴情報を格納することが可能となる。なお、書込履歴格納領域P0に履歴情報を書き込む場合には、ワード線WL0を選択すればよい。

0094

また、書込履歴格納領域P0、及び、複数のページ格納領域P1〜Pzから各々のデータを読み出す際には、センスアンプアレイSAAが共通して用いられる。すなわち、本応用例のメモリセルアレイCELAは、全体として見ると、[m×{(n×z)+1}]個のメモリセルCELをアレイ状に接続して成り、先頭行のワード線WL0を書込履歴格納領域P0の選択制御用とし、以降、(n×z)行のワード線をn行ずつにグループ化してページ格納領域P1〜Pzの選択制御用とした構成であると言える。

0095

以下では、説明を簡単とするために、z=3の場合を例に挙げて具体的に説明する。ページ格納領域P1〜P3のいずれにもデータ書込が行われていない状態で、初めてデータの書き込みが行われる場合、これに先立って書込履歴格納領域P0から読み出される履歴情報は「000(b)」(初期値)となる。従って、履歴情報が「000(b)」であったときには、1ページ目のページ格納領域P1にデータを書き込めばよいことが分かる。なお、ページ格納領域P1にデータの書き込みが行われた後、書込履歴格納領域P0にはその旨を示す履歴情報(ここでは「100(b)」)が書き込まれる。

0096

次に、ページ格納領域P1には既にデータ書込が行われ、ページ格納領域P2及びP3には未だデータ書込が行われていない状態で、2回目のデータ書込が行われる場合、これに先立って書込履歴格納領域P0から読み出される履歴情報は「100(b)」となる。従って、履歴情報が「100(b)」であったときには、1ページ目のページ格納領域P1にデータを書き込むことはできないので、2ページ目のページ格納領域P2にデータを書き込めばよいことが分かる。なお、ページ格納領域P2にデータの書き込みが行われた後、書込履歴格納領域P0には、その旨を示す履歴情報(ここでは「110(b)」)が書き込まれる。

0097

次に、ページ格納領域P1及びP2には既にデータ書込が行われ、ページ格納領域P3には未だデータ書込が行われていない状態で、3回目のデータ書込が行われる場合、これに先立って書込履歴格納領域P0から読み出される履歴情報は「110(b)」となる。従って、履歴情報が「110(b)」であったときには、1ページ目及び2ページ目のページ格納領域P1及びP2にデータを書き込むことはできないので、3ページ目のページ格納領域P3にデータを書き込めばよいことが分かる。なお、ページ格納領域P3にデータの書き込みが行われた後、書込履歴格納領域P0には、その旨を示す履歴情報(ここでは「111(b)」)が書き込まれる。

0098

なお、ページ格納領域P1〜P3のいずれにも既にデータ書込が行われている状態で、4回目のデータ書込を行おうとした場合、これに先立って書込履歴格納領域P0から読み出される履歴情報は「111(b)」となる。従って、履歴情報が「111(b)」であったときには、いずれのページ格納領域P1〜P3にもデータを書き込むことはできないことが分かるので、データの書き込み動作を速やかに中止することが可能となる。

0099

なお、図20の半導体不揮発記憶回路をzビット分だけ並べた不揮発カウンタを用いても、上記の履歴情報を格納することは可能である。しかしながら、このような構成では、ページ格納領域P1〜Pzのページ数zを増加するほど、不揮発カウンタの規模が大きくなるため、ページ数zを大幅に増加することは難しい。

0100

これに対して、本応用例の半導体不揮発記憶回路であれば、メモリセルアレイCELAを形成するメモリセルCELのうち、先頭行のワード線WL0に接続されるm個のメモリセルCELを用いて、最大mページ分の履歴情報を格納することができるので、回路規模の不要な増大を招くことなく、ページ格納領域P1〜Pzのページ数zを大幅に増加させることが可能となる。

0101

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

0102

本発明に係る半導体不揮発記憶回路は、CMOSプロセス型プロセスで形成される半導体装置全般に広く適用することが可能な技術である。

0103

N1 第1のNチャネル型MOS電界効果トランジスタ
N2 第2のNチャネル型MOS電界効果トランジスタ
WLワード線
SLソース線
BL1 第1ビット線
BL2 第2ビット線
SA、SA1、SA2センスアンプ
10p型半導体基板
11n型半導体領域(トランジスタN1のドレイン)
12 n型半導体領域(トランジスタN1、N2のソース)
13 n型半導体領域(トランジスタN2のドレイン)
14ゲート層(トランジスタN1、N2のゲート)
15、16チャネル領域
W1、W2ゲート幅
L1、L2ゲート長
T1、T2ゲート絶縁膜厚
CELメモリセル
CELAメモリセルアレイ
SW1、SW2 スイッチ
S1、S2イネーブル信号
1 OTPROM
2トリミング制御部
AMPオペアンプ
R1〜R4抵抗
SWa、SWb、SWc スイッチ
P0書込履歴格納領域
P1、P2、…、Pzページ格納領域
SAA センスアンプアレイ

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