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技術 直交変調器または直交復調器においてIデータクロックとQデータクロックとの位相ずれを検出して位相を合わせる方法

出願人 インターナショナル・ビジネス・マシーンズ・コーポレーション
発明者 大庭信之甲田泰照片山泰尚
出願日 2009年9月16日 (12年5ヶ月経過) 出願番号 2009-214679
公開日 2011年3月31日 (10年10ヶ月経過) 公開番号 2011-066629
状態 特許登録済
技術分野 交流方式デジタル伝送
主要キーワード クロックマネージャ 再書き換え DACデータ 長時間測定 Y信号 プリスケーリング 並列バス データクロック周波数
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この項目の情報は公開日時点(2011年3月31日)のものです。
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図面 (12)

課題

高速無線通信における直交変復調に関し、変調器または復調器に用いられるDACまたはADCにおいてIデータクロックとQデータクロックとの位相ずれを検出して位相を合わせる。

解決手段

I-DACおよびQ-DACから出力されるIデータクロック621およびQデータクロック631を受けて位相比較を行う。また、Q-DAC630に対してデータクロックDELAY信号を出力する機能を有する位相比較器を設ける。位相を合わせるにあたり、IデータクロックとQデータクロックとをXORで比較し、その結果をデータクロックとは非同期の別の位相クロックサンプリングし、サンプリング値が0である回数、1である回数を夫々カウントして、それらのカウント値からデータクロックの位相ずれを判断する。さらにDAC内またはFPGA内に装備される遅延器680を設け、データクロック遅延機能を使って90度ずれと270度ずれを判別する。

概要

背景

変調は、情報を伝送するにあたり、情報および伝送媒体性質に応じて情報を最適な電気信号に変換する操作の方式である。復調は、変調信号が伝送されてきたとき、それからもとの信号波復元することである。無線通信における情報の伝送では、送信側において送信すべきデータが変調されて出力され、電波として伝送され、受信側において入力として受信されたデータが復調される。

直交変調器(Quadrature modulator)では、送信すべきデータを変換テーブルでI,Qの信号に変換し、I-DAC(DAC:ディジタルアナログ変換器)およびQ-DACにそれぞれ入力する。I-DACおよびQ-DACから出力されたアナログ変調信号Iおよびアナログ変調信号Qは、それぞれ位相が90度ずれた搬送波と乗じられたのちに、合成されて、変調された出力となる。直交の技術的な意義は、2つに分けた元の信号のそれぞれにsin波とcos波を乗することで互いに相関の無い信号を作り、この2波を加えて送信する信号とするものである。

この点、I-DACおよびQ-DACから出力されるアナログ変調信号Iおよびアナログ変調信号Qは、お互いに正確に同期していなければならない。このような同期を実現するためには、I-DACおよびQ-DACに入力されるサンプリングクロックを基準にして、I-DACとQ-DACから生成されるIデータクロックとQデータクロックとの位相が合っていることが求められる。

非特許文献1においては、I-DACのデータクロックとQ-DACのデータクロックとの位相を合わせるために、I-DACとQ-DACに対して同時にリセットをかけている。しかし、高い周波数のサンプリングクロックに同期させてリセットをかけなければならず、簡単ではない。リセットによってきちんとデータクロックが同相になっているかどうかをチェックしなければならない。

非特許文献2においては、DACにリセット入力を用意しないため、データクロックの位相ずれを検出して、データを送り込む側で送る順番を変更する必要がある。

非特許文献3においては、I-DACのデータクロックとQ-DACのデータクロックとのXOR(排他的論理和)をとり、XOR値が1であるときI-DACに入力されるサンプリングクロックを一瞬止める方法(Clock Swallowing)が採用されている。しかし、サンプリングクロックに直接にロジックを挿入するため、I-DACとQ-DACへ到達するサンプリングクロックにスキューが生じる。さらに、ロジック(能動素子)がはいるので、ジッタも増加する。

非特許文献3においては、サンプリングクロックを生成するPLL(位相同期回路:Phase-lockedloop)にデータクロックのフィードバックをかけて位相を合わせる方法を紹介している。しかし、PLLにはVCO(電圧制御発振器:Voltage Controlled Oscillator)が用いられるが、周波数安定性に難がある。また、I-DACとQ-DACとで別々のPLLを用いるため、周波数ずれ、スキューが大きくなり易い。

非特許文献3においては、さらに、XilinxFPGAのデジタルクロックマネージャ(DCM)の位相ずらし機能を使い片方のデータクロックを徐々に遅らせながら比較する方法を紹介している。しかし、DCMの位相制御可能最大周波数最新のVirtex-5スピードグレード3でも400MHzであり、使うことができる周波数が低い。

非特許文献4においては、デジタル位相同期回路DPLL)に用いられる位相比較器について紹介しているが、XOR出力に対しM倍のオーバーサンプリングを行う。MはDPLLがロックするための、条件のひとつであり、Mは1以上でなるべく大きくなければならない(クロックに比べて高速サンプリングが必要となる)。

概要

高速無線通信における直交変復調に関し、変調器または復調器に用いられるDACまたはADCにおいてIデータクロックとQデータクロックとの位相ずれを検出して位相を合わせる。I-DACおよびQ-DACから出力されるIデータクロック621およびQデータクロック631を受けて位相比較を行う。また、Q-DAC630に対してデータクロックDELAY信号を出力する機能を有する位相比較器を設ける。位相を合わせるにあたり、IデータクロックとQデータクロックとをXORで比較し、その結果をデータクロックとは非同期の別の位相クロックでサンプリングし、サンプリング値が0である回数、1である回数を夫々カウントして、それらのカウント値からデータクロックの位相ずれを判断する。さらにDAC内またはFPGA内に装備される遅延器680を設け、データクロック遅延機能を使って90度ずれと270度ずれを判別する。

目的

復調は、変調信号が伝送されてきたとき、それからもとの信号波を復元することである

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相ずれを検出する方法であって、IデータクロックとQデータクロックとを入力として受け取るステップと、IデータクロックとQデータクロックとについて排他的論理和(XOR)をとるステップと、Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、排他的論理和(XOR)をとった結果をラッチするステップと、所定の期間内において、0としてカウントされる第1の数をカウントするステップと、所定の期間内において、1としてカウントされる第2の数をカウントするステップと、カウントされた第1の数と、カウントされた第2の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断するステップと、位相判断基準に基づいた判断によって、IデータクロックとQデータクロックとの位相ずれを検出するステップとを有する前記方法。

請求項2

直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相ずれを検出する方法であって、IデータクロックとQデータクロックとを入力として受け取るステップと、Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、IデータクロックとQデータクロックとについてラッチするステップと、IデータクロックとQデータクロックとについて排他的論理和(XOR)をとるステップと、所定の期間内において、0としてカウントされる第1の数をカウントするステップと、所定の期間内において、1としてカウントされる第2の数をカウントするステップと、カウントされた第1の数と、カウントされた第2の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断するステップと、位相判断基準に基づいた判断によって、IデータクロックとQデータクロックとの位相ずれを検出するステップとを有する前記方法。

請求項3

請求項1または2に記載のIデータクロックとQデータクロックとの位相ずれを検出する方法を用いて、IデータクロックとQデータクロックとの位相ずれを修正する方法であって、IデータクロックまたはQデータクロックのどちらかを遅延させるステップと、を有する前記方法。

請求項4

請求項1〜3の何れかに記載のIデータクロックとQデータクロックとの位相ずれを検出する方法を用いて、IデータクロックとQデータクロックとの位相ずれを区別する方法であって、IデータクロックまたはQデータクロックのどちらかを相対的に遅延させる前記ステップを実行しない場合の、第1の数、第2の数をカウントするステップと、IデータクロックまたはQデータクロックのどちらかを相対的に遅延させる前記ステップを実行した場合の、第3の数、第4の数をカウントするステップと、第1の数、第2の数、第3の数、および、第4の数、の比較によって、IデータクロックとQデータクロックとの位相が90度ずれている場合と、IデータクロックとQデータクロックとの位相が270度ずれている場合とを区別して、判断するステップとを有する前記方法。

請求項5

請求項1〜4の何れかに記載の方法において、位相サンプルクロックは、IデータクロックとQデータクロックとの基準となっているサンプリングクロックを分周プリスケーリング)して生成されたものである、前記方法。

請求項6

請求項1〜5の何れかに記載の方法において、さらに、前記位相判断基準を変更するステップを有する、前記方法。

請求項7

請求項1〜6の何れかに記載の方法において、さらに、IデータクロックをIデジタルアナログ変換器(DAC)に入力して、アナログ変調信号Iを得るステップと、QデータクロックをQデジタルアナログ変換器(DAC)に入力して、アナログ変調信号Qを得るステップと、アナログ変調信号Iに、搬送波を乗じるステップと、アナログ変調信号Qには、アナログ変調信号Iに乗じたものとは90度ずれた搬送波を乗じるステップと、を有する、直交変調の方法。

請求項8

直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相を比較する装置(610)であって、IデータクロックとQデータクロックとを入力として受け取り、IデータクロックとQデータクロックとについて排他的論理和(XOR)をとるXOR回路と、XOR回路に接続され、Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、排他的論理和(XOR)をとった結果をラッチする、ラッチ回路と、ラッチ回路に接続され、0としてカウントされる第1の数をカウントする、第1のカウンタ回路と、ラッチ回路に接続され、1としてカウントされる第2の数をカウントする、第2のカウンタ回路と、第1のカウンタ回路および第2のカウンタ回路に接続され、カウントされた第1の数と、カウントされた第2の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断する位相判断器(616)と、を有する前記装置(610)。

請求項9

直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相を比較する装置(910)であって、IデータクロックとQデータクロックとを入力として受け取り、Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、ラッチする、複数のラッチ回路と、複数のラッチ回路に接続され、IデータクロックとQデータクロックとについて排他的論理和(XOR)をとるXOR回路と、XOR回路に接続され、0としてカウントされる第1の数をカウントする、第1のカウンタ回路と、XOR回路に接続され、1としてカウントされる第2の数をカウントする、第2のカウンタ回路と、第1のカウンタ回路および第2のカウンタ回路に接続され、カウントされた第1の数と、カウントされた第2の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断する位相判断器(916)と、を有する前記装置(910)。

請求項10

請求項8または請求項9に記載の装置(610,910)を有し、さらに、これらの装置(610,910)に接続され、これらの装置による位相判断に応じて、データクロックを遅延させるかどうかについてオンオフ切替を可能にする、遅延器(680,1010,1011)を有する直交変調器(10)または直交復調器(20)。

技術分野

0001

本発明は、高速無線通信における直交変復調に関し、特に、変調器または復調器に用いられるDACまたはADCにおいてIデータクロックとQデータクロックとの位相ずれを検出して位相を合わせること、に関する。

背景技術

0002

変調は、情報を伝送するにあたり、情報および伝送媒体性質に応じて情報を最適な電気信号に変換する操作の方式である。復調は、変調信号が伝送されてきたとき、それからもとの信号波復元することである。無線通信における情報の伝送では、送信側において送信すべきデータが変調されて出力され、電波として伝送され、受信側において入力として受信されたデータが復調される。

0003

直交変調器(Quadrature modulator)では、送信すべきデータを変換テーブルでI,Qの信号に変換し、I-DAC(DAC:ディジタルアナログ変換器)およびQ-DACにそれぞれ入力する。I-DACおよびQ-DACから出力されたアナログ変調信号Iおよびアナログ変調信号Qは、それぞれ位相が90度ずれた搬送波と乗じられたのちに、合成されて、変調された出力となる。直交の技術的な意義は、2つに分けた元の信号のそれぞれにsin波とcos波を乗することで互いに相関の無い信号を作り、この2波を加えて送信する信号とするものである。

0004

この点、I-DACおよびQ-DACから出力されるアナログ変調信号Iおよびアナログ変調信号Qは、お互いに正確に同期していなければならない。このような同期を実現するためには、I-DACおよびQ-DACに入力されるサンプリングクロックを基準にして、I-DACとQ-DACから生成されるIデータクロックとQデータクロックとの位相が合っていることが求められる。

0005

非特許文献1においては、I-DACのデータクロックとQ-DACのデータクロックとの位相を合わせるために、I-DACとQ-DACに対して同時にリセットをかけている。しかし、高い周波数のサンプリングクロックに同期させてリセットをかけなければならず、簡単ではない。リセットによってきちんとデータクロックが同相になっているかどうかをチェックしなければならない。

0006

非特許文献2においては、DACにリセット入力を用意しないため、データクロックの位相ずれを検出して、データを送り込む側で送る順番を変更する必要がある。

0007

非特許文献3においては、I-DACのデータクロックとQ-DACのデータクロックとのXOR(排他的論理和)をとり、XOR値が1であるときI-DACに入力されるサンプリングクロックを一瞬止める方法(Clock Swallowing)が採用されている。しかし、サンプリングクロックに直接にロジックを挿入するため、I-DACとQ-DACへ到達するサンプリングクロックにスキューが生じる。さらに、ロジック(能動素子)がはいるので、ジッタも増加する。

0008

非特許文献3においては、サンプリングクロックを生成するPLL(位相同期回路:Phase-lockedloop)にデータクロックのフィードバックをかけて位相を合わせる方法を紹介している。しかし、PLLにはVCO(電圧制御発振器:Voltage Controlled Oscillator)が用いられるが、周波数安定性に難がある。また、I-DACとQ-DACとで別々のPLLを用いるため、周波数ずれ、スキューが大きくなり易い。

0009

非特許文献3においては、さらに、XilinxFPGAのデジタルクロックマネージャ(DCM)の位相ずらし機能を使い片方のデータクロックを徐々に遅らせながら比較する方法を紹介している。しかし、DCMの位相制御可能最大周波数最新のVirtex-5スピードグレード3でも400MHzであり、使うことができる周波数が低い。

0010

非特許文献4においては、デジタル位相同期回路DPLL)に用いられる位相比較器について紹介しているが、XOR出力に対しM倍のオーバーサンプリングを行う。MはDPLLがロックするための、条件のひとつであり、Mは1以上でなるべく大きくなければならない(クロックに比べて高速サンプリングが必要となる)。

先行技術

0011

National Semiconductor, “A 6Gs/s, 8-bitData Acquisition Channel Using National Ultra-High-SpeedADCs,” ApplicationNote.
Maxim, “12-Bit 4.0Gsps High-DynamicPerformance Wideband DAC,” Data Sheet.
Maxim, “Synchronizing Multiple High-SpeedMultiplexed DACs for Transmit Applications,”Application Note.
Texas Instruments, “Digital Phase-LockedLoop Design Using SN54/74LS297,” Application note,SDLA005B, March 1997.

発明が解決しようとする課題

0012

本発明の目的は、変調器または復調器に用いられるDACまたはADCにおいてIデータクロックとQデータクロックとの位相ずれを検出して位相を合わせることにある。

課題を解決するための手段

0013

直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相ずれを検出する方法では、IデータクロックとQデータクロックとを入力として受け取るステップと、IデータクロックとQデータクロックとについて排他的論理和(XOR)をとるステップと、Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、排他的論理和(XOR)をとった結果をラッチするステップと、所定の期間内において、0としてカウントされる第1の数をカウントするステップと、所定の期間内において、1としてカウントされる第2の数をカウントするステップと、カウントされた第1の数と、カウントされた第2の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断するステップと、位相判断基準に基づいた判断によって、IデータクロックとQデータクロックとの位相ずれを検出するステップとによって実現される。

発明の効果

0014

本発明に従えば、以下のような特徴が得られる。
(1)高速なサンプリングクロックに手を加える必要がない。
(2)高速なサンプリングクロックを観測する必要がない。
(3)高速なデータクロック(500MHz以上)に対応することができる。
(4)外付けロジックが不要となり、FPGA単体実装することが可能になる。
(5)位相サンプルクロックはデータクロック周波数より低くてよい。

図面の簡単な説明

0015

図1は、直交変調器の一般的な構成を示す図である。
図2は、直交復調器の一般的な構成を示す図である。
図3は、FPGAを用いて直交変換器に実装した例を示す全体図である。
図4は、FPGAとI-DACとの間の接続関係を示す図であり、図3点線で囲った部分を詳細化して示す図である。
図5は、2GHzサンプリングクロックとI-DACデータクロックを基準として、Q-DACデータクロックの位相のとりうる4つのケース(ケース1、ケース2、ケース3、ケース4)を示した模式図である。
図6は、本発明の全体構成を示す図である。
図7は、本発明の位相比較器の第1の実施形態である実装方法を示す図である。
図8は、Iデータクロックと、Qデータクロックと、それらに基づいたXOR波形を示す図である。
図9は、本発明の位相比較器の第2の実施形態である実装方法を示す図である。
図10は、DACに備わっているデータクロック出力を90度遅らせる機能を使った本発明の構成を示す図である。
図11は、FPGAに備わっている遅延器を使用した本発明の構成を示す図である。

実施例

0016

図1は、直交変調器の一般的な構成を示す図である。送信すべきデータが変調出力として直交復調器に出力される。

0017

図2は、直交復調器の一般的な構成を示す図である。図1の直交変調器からの変調出力が、電波として伝送され、直交復調器において、入力として受信されたデータが復調される。

0018

図1において、直交変調器10は、送信データ100を、変換テーブル110においてIの信号およびQの信号にそれぞれ変換して、I-DAC120およびQ-DAC130にそれぞれ入力する。I-DAC120から出力されたアナログ変調信号I140、およびQ-DAC130から出力されたアナログ変調信号Q150は、それぞれが、お互いに90度位相がずれた状態の搬送波Fc160と乗じられた後に、170において合成されて、変調出力となる。

0019

図2において、直交復調器20は、受信データ200から、お互いに90度位相がずれた搬送波Fc210を除いて、I-ADC(ADC:アナログディジタル変換器)220およびQ-ADC230にそれぞれ入力される。I-ADC220からの出力とQ-ADC230からの出力は合成されて、復調出力となる。

0020

以後の説明においては、図1の直交変調器について述べていくことにするが、本発明の技術的思想の同じ仕組みを図2の直交復調器にも適用することができる。

0021

図3は、FPGAを用いて直交変換器に実装した例を示す全体図である。FPGA (FieldProgrammable Gate Array) とは、利用者が独自の論理回路を書き込むことの出来るゲートアレイ一種である。プログラマブルロジックデバイスの中で比較的大規模で、特に再書き換え可能であるものをこう呼ぶ場合が多い。図3は、図1の点線で囲った部分30の構成に相当している。送信データ300がFPGA310に入力される。FPGA310とI-DAC320とは、データクロック線321とデータバス線322とで接続されている。FPGA310とQ-DAC330とは、データクロック線331とデータバス線332とで接続されている。

0022

I-DAC320から出力されるアナログ変調信号I340と、Q-DAC330から出力されるアナログ変調信号Q350とは、お互い正確に同期していなければならない。FPGA310は、I-DAC320およびQ-DAC330からデータクロック線321およびデータクロック線331を通じて、データクロックを受け取り、それを基準にして同期させたデータを、I-DAC320およびQ-DAC330に対して、データバス322およびデータバス332を通じて、送り込む。

0023

いま、I-DAC320から出力されるアナログ変調信号I340と、Q-DAC330から出力されるアナログ変調信号Q350とを、256(複数のビット表現できる)レベルとし、サンプリングレートを4Gsps(周波数2GHzクロックの両エッジを使ってサンプル)と仮定すると、データバス322およびデータバス332は、8×4G=32Gbpsデータ転送レートが必要となる。このような高い転送レートを実現するにあたっては、FPGA310とI-DAC320およびQ-DAC330との間にインターリーブされた並列バスを使うことにする。

0024

図4は、FPGAとI-DACとの間の接続関係を示す図であり、図3の点線で囲った部分を詳細化して示す図である。データバスはA,B,C,Dの4バンクに分けられ、1バンクあたり、8ビットのデータが500MHzクロック(両エッジ)に同期して転送される。I-DAC320は、外部から供給される(または、I-DAC自身から供給されてもよい)2GHzのサンプリングクロック301を、分周器プリスケーラ)等により4分周して、500MHzデータクロックを生成する。FPGA310は、500MHzデータクロックの両エッジに同期させてデータを出力する。データクロックはサンプリングクロックを4分周して作るため、I-DAC320から出力されるデータクロックと、Q-DAC330(図3)とから出力されるデータクロックとの間で位相のずれが生じ得ることが問題となる。

0025

図5は、2GHzサンプリングクロックとI-DACデータクロックを基準として、Q-DACデータクロックの位相のとりうる4つのケース(ケース1、ケース2、ケース3、ケース4)を示した模式図である。ケース1はI-DACデータクロックに対してQ-DACデータクロックが同位相となる場合、ケース2は90度遅れた場合、ケース3は180度遅れた場合、ケース4は270度遅れた場合である。このように、I-DAC320と、Q-DAC330とでは、各々が独立して分周を行なっているため、サンプリングクロックを基準としているといっても、どのタイミングを利用して分周を行なっているかについて、4通りの異なるパターンが生じている可能性がある。

0026

図6は、本発明の全体構成を示す図である。本発明では、I-DAC620およびQ-DAC630から出力されるIデータクロック620およびQデータクロック630を受けて、位相比較を行う。また、データクロック遅延信号(データクロックDELAY)を出力する機能を有する位相比較器(PFD:Phase FrequencyDetector)610を設ける。

0027

本発明においては、Iデータクロック621とQデータクロック631との位相を合わせるにあたり、Iデータクロック621とQデータクロック631とをXOR(排他的論理和)で比較し、その結果をデータクロックとは非同期の別の「位相サンプルクロック」でサンプリングし、サンプリングした値が0である回数、サンプリングした値が1である回数をそれぞれカウントして、それらのカウント値を基にしてデータクロックの位相ずれを判断する。

0028

さらには、DAC内(またはFPGA内)に装備することができる遅延器680を設け、データクロック遅延機能を使って90度遅れた場合(ケース2)と270度遅れた場合(ケース4)とを判別する。

0029

図7は、本発明の位相比較器の第1の実施形態である実装方法を示す図である。図6の点線で囲った部分に相当しており、Iデータクロック621とQデータクロック631のXOR(排他的論理和)をとり、位相サンプルクロックによってラッチする。位相サンプルクロックは、データクロックと非同期であれば、任意の周波数であってよいが、通常はデータクロックよりも低い周波数を使うことになろう。ただし、位相サンプルクロックの周波数が遅くなればなるほど単位時間あたりのサンプリング数が少なくなってしまうので、それだけ長時間測定が必要となってくる。位相サンプルクロックは、この位相比較器610自身で供給してもよいし、外部において独立させたものから供給してもよい。「非同期」または「データクロックと非同期」という表現は、本発明の技術的思想の意義において重要であり、このような技術的意義において広く解釈されるべきである。

0030

図8は、Iデータクロックと、Qデータクロックと、それらに基づいたXOR波形を示す図である。ラッチの出力は図7に示された2つのカウンタ、0-カウンタ(0-counter)と1-カウンタ(1-counter)とに入力される。ここで、0-カウンタはラッチ出力が0のときだけカウントアップする。同様に、1-カウンタはラッチ出力が1のときだけカウントアップする。一定時間測定をしたのち、これら2つのカウンタ値を参照することによって、IデータクロックとQデータクロックの位相ずれを、位相判断器616(図7)において判断することができる。

0031

図8に示されている通り、ケース1の状態とケース3の状態とでは、XOR出力が0または1の固定値をとる。一方において、ケース2の状態とケース4の状態とでは、XOR出力がI-データクロックとQ-データクロックとの半分の周期で現れてくるので、これらをカウントすることができる。

0032

ここに以上の関係を示すと、0-カウンタの値と1-カウンタの値との比較から、位相ずれが以下のようになるであろうと 容易に判断することができる。
0-カウンタ >> 1-カウンタ であれば、位相のずれは、ほぼ0度である。
0-カウンタ << 1-カウンタ であれば、位相のずれは、ほぼ180度である。
0-カウンタ ≒ 1-カウンタ であれば、位相のずれは、ほぼ90度または270度である。これは「位相判断基準」の一例にすぎず、当業者であれば様々な態様を考えることができ、さらには柔軟に変更するなど、かかる位相判断基準に基づいた判断ができることであろう。

0033

ここで、Iデータクロック621とQデータクロック631が位相比較器610に入力されて、XORまで到達する遅延時間は同じであることが望ましいが、差分が発生した場合には、静的タイミング解析結果とデータクロックの周波数から位相判断器610の判断基準を変更すればよい。

0034

図9は、本発明の位相比較器の第2の実施形態である実装方法を示す図である。図6の点線で囲った部分に相当している。これは、XORの動作速度が1GHzに満たない場合に有効な実装方法である。ラッチについては、FPGAがもっているSERDES用の高速なI/O付随のものを使うことができるのであれば、有効な実装方法となるであろう。ラッチの構成、XORの構成、これらの位置関係、接続関係・接続順序が、図7における構成とは異なっていることに注意されたい。

0035

図10は、DACに備わっているデータクロック出力を90度遅らせる機能を使った本発明の構成を示す図である。ここでは、Q-DACに備わっているクロック遅延器1010を使用することによって、90度の位相ずれと、270度の位相ずれとを区別する方法を示す。DACに対して、データクロックDELAY信号618を与えると、DACは90度遅らせてデータクロックを出力する。もちろん、I-DACに備わっているように構成してもよいが、I-DAC Q-DACのどちらかを相対的に遅延させることについては、様々な方法が考えられるであろう。

0036

ここに関係を示すと、データクロックDELAYをオフにしたときとオンにしたときのカウンタ値を測定することによって、ケース2(位相のずれが90度)と、ケース4(位相のずれが270度)との区別ができる。
ケース2(位相のずれが90度)である場合:
データクロックDELAYをオフにした場合に
0-カウンタ≒ 1-カウンタ であって、
データクロックDELAYをオンにした場合に
0-カウンタ << 1-カウンタ であれば、位相のずれは、ほぼ90度である。
ケース4(位相のずれが270度)である場合:
データクロックDELAYをオフにした場合に
0-カウンタ ≒ 1-カウンタ であって、
データクロックDELAYをオンにした場合に
0-カウンタ >> 1-カウンタ であれば、位相のずれは、ほぼ270度である。
必要に応じて、カウントした値を一旦メモリに記憶しておく態様も考え得る。

0037

図11は、FPGAに備わっている遅延器を使用した本発明の構成を示す図である。Xilinx Virtex-5に装備されている遅延器または遅延回路(IODELAY)は、75psec単位で0から64ステップの遅延を入れることができる(75×0psec〜75×63psec)。いま、データクロックが500MHzとすると、1/4位相をずらすためには、6ないし7ステップの遅延を入れればよいことになる。

0038

10,30直交変調器
20直交復調器
100,300送信データ
110 変換テーブル
120,320,620 I-DAC
130,330,630 Q-DAC
140,340アナログ変調信号I
150,350 アナログ変調信号Q
160,210 搬送波Fc
170変調出力
200 受信データ
220,620 I-ADC
230,630 Q-ADC
301サンプリングクロック
321,621,921 Iデータクロック
331,631,931 Qデータクロック
322,332データバス
323,324,325,326 A,B,C,Dの4バンクに分けられたデータバス
610,910位相比較器
616,916位相判断器
618,918 データクロックDELAY
680,1010、1011 遅延器

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