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技術 3次元半導体メモリ装置及びその製造方法

出願人 三星電子株式会社
発明者 沈善一張在薫金漢洙黄盛ミン趙源錫林珍洙
出願日 2010年9月15日 (9年9ヶ月経過) 出願番号 2010-206574
公開日 2011年3月31日 (9年3ヶ月経過) 公開番号 2011-066417
状態 特許登録済
技術分野 半導体集積回路装置の内部配線 半導体メモリ 不揮発性半導体メモリ 記憶装置の構造、電源
主要キーワード パイプ構造体 中間半導体 絶縁性電極 ノード分離 貫通ホール内 メモリ構造体 パイプ形 犠牲パターン
関連する未来課題
重要な関連分野

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図面 (20)

課題

次元半導体メモリ装置及びその製造方法を提供する。

解決手段

本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも1つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。1つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、1つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。

概要

背景

消費者が要求する優れた性能及び低価格を実現するために、半導体装置集積度の増加が要求されている。半導体メモリ装置の場合、その集積度は製品の価格を決める重要な要因になっているので、さらに高い集積度が特に要求されている。従来の2次元または平面的半導体メモリ装置の場合、その集積度は単位メモリセル占有する面積によって主に決められるので、微細パターン形成技術水準に大きく影響を受ける。しかし、パターン微細化のためには非常に高価な設備が必要になるので、2次元半導体メモリ装置の集積度は増加しているが、相変らず制限的である。

このような制約を克服するため、3次元的に配列されるメモリセル具備する3次元半導体メモリ装置が提案されている。しかし、3次元半導体メモリ装置の大量生産のためには、ビット当たりの製造費用を2次元半導体メモリ装置のそれより減らすことができ、且つ高い信頼性の製品特性を実現することができる工程技術が要求されている。

概要

3次元半導体メモリ装置及びその製造方法を提供する。本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも1つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。1つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、1つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。

目的

本発明の課題は、セル電気的特性均一性を向上させることができる3次元半導体メモリ装置の製造方法を提供する

効果

実績

技術文献被引用数
3件
牽制数
1件

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請求項1

次元半導体装置の製造方法において、前記3次元半導体装置は積層された導電パターン、前記導電パターンを貫通する活性パターン及び前記導電パターンと前記活性パターンとの間に介在される情報貯蔵膜を含む少なくとも1つのメモリ構造体を含み、前記活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含み、1つのメモリ構造体を構成する前記情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、1つのメモリ構造体を構成する前記下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成されることを特徴とする3次元半導体装置の製造方法。

請求項2

前記活性パターンを形成する段階は、下部薄膜構造体を形成する段階と、前記下部薄膜構造体を貫通する前記下部貫通ホールを形成する段階と、前記下部貫通ホールを満たす前記下部半導体パターンを形成する段階と、前記下部半導体パターン上に上部薄膜構造体を形成する段階と、前記上部薄膜構造体を貫通して前記下部半導体パターンを露出させる前記上部貫通ホールを形成する段階と、前記上部貫通ホールを満たす前記上部半導体パターンを形成する段階とを含むことを特徴とする請求項1に記載の3次元半導体装置の製造方法。

請求項3

前記上部半導体パターンを形成する前に、前記下部半導体パターンの上部に中間導電パターンを形成する段階をさらに含むことを特徴とする請求項1に記載の3次元半導体装置の製造方法。

請求項4

前記活性パターンを形成する段階は、下部薄膜構造体を形成する段階と、前記下部薄膜構造体を貫通する下部犠牲パターンを形成する段階と、前記下部犠牲パターン上に上部薄膜構造体を形成する段階と、前記上部薄膜構造体を貫通して前記下部犠牲パターンを露出させる前記上部貫通ホールを形成する段階と、前記露出した下部犠牲パターンを除去することによって、前記下部薄膜構造体を貫通する前記下部貫通ホールを形成する段階と、前記下部及び上部半導体パターンを前記下部及び上部貫通ホール内に各々形成する段階と、を含むことを特徴とする請求項1に記載の3次元半導体装置の製造方法。

請求項5

前記下部及び上部半導体パターンは同一の工程を利用して実質的に同時に形成されることを特徴とする請求項4に記載の3次元半導体装置の製造方法。

請求項6

前記導電パターン及び前記情報貯蔵膜を形成する段階は、交互に、且つ繰り返して積層された下部絶縁膜及び下部犠牲膜を含む下部薄膜構造体を形成する段階と、交互に、且つ繰り返して積層された上部絶縁膜及び上部犠牲膜を含む上部薄膜構造体を形成する段階と、前記上部及び下部犠牲膜を実質的に同時に除去し、前記下部絶縁膜の間及び前記上部絶縁膜の間に各々下部リセス領域及び上部リセス領域を形成する段階と、前記上部及び下部リセス領域の各々を満たす情報貯蔵膜及び導電パターンを形成する段階とを含むことを特徴とする請求項1に記載の3次元半導体装置の製造方法。

請求項7

前記下部及び上部リセス領域を形成する前に、前記活性パターンから離隔されて前記下部及び上部薄膜構造体の全部を貫通するトレンチを形成する段階をさらに含み、前記トレンチは一回のパターニング段階を利用して形成されることを特徴とする請求項6に記載の3次元半導体装置の製造方法。

請求項8

前記上部薄膜構造体を形成する前に、前記下部薄膜構造体を貫通する下部分離パターンを形成する段階と、前記下部及び上部リセス領域を形成する前に、前記下部分離パターンの上部面を露出させる上部分離領域を形成する段階と、前記下部及び上部リセス領域を形成する前に、前記露出した下部分離パターンを除去する段階と、をさらに含むことを特徴とする請求項6に記載の3次元半導体装置の製造方法。

請求項9

前記少なくとも1つのメモリ構造体は順に積層された複数のメモリ構造体を含み、前記積層されたメモリ構造体を形成する段階は前記メモリ構造体を形成する段階を繰り返して実施する過程を含むことを特徴とする請求項1に記載の3次元半導体装置の製造方法。

請求項10

交互に、且つ繰り返して積層された下部絶縁膜及び下部犠牲膜を含む下部薄膜構造体を形成する段階と、前記下部薄膜構造体を貫通する下部パターンを形成する段階と、前記下部パターン上に交互に、且つ繰り返して積層された上部絶縁膜及び上部犠牲膜を含む上部薄膜構造体を形成する段階と、前記上部及び下部犠牲膜を実質的に同時に除去し、下部リセス領域及び上部リセス領域を各々前記下部絶縁膜の間及び前記上部絶縁膜の間に形成する段階と、前記上部及び下部リセス領域を満たす情報貯蔵膜及び導電パターンを形成する段階と、を含むことを特徴とする3次元半導体装置の製造方法。

請求項11

前記情報貯蔵膜は前記上部リセス領域内に形成される上部情報貯蔵膜及び前記下部リセス領域内に形成される下部情報貯蔵膜を含み、前記導電パターンは前記上部リセス領域内に形成される上部導電パターン及び前記下部リセス領域内に形成される下部導電パターンを含み、前記上部及び下部情報貯蔵膜は実質的に同時に形成され、前記上部及び下部導電パターンは実質的に同時に形成されることを特徴とする請求項10に記載の3次元半導体装置の製造方法。

請求項12

積層された複数の導電パターンを含み、基板上に配置される電極構造体と、順に積層された下部パターン及び上部パターンを含み、前記電極構造体を貫通する半導体パターンと、前記電極構造体を貫通する絶縁性電極分離パターンを含み、前記上部パターンは前記下部パターンの上部領域より狭い下部領域を有し、前記電極分離パターンは前記電極構造体より厚い厚さを有する一体であることを特徴とする3次元半導体装置。

請求項13

前記電極分離パターンは、その内部に前記電極分離パターンを垂直に分離させる水平的境界面を有しないことを特徴とする請求項12に記載の3次元半導体装置。

請求項14

前記下部パターン及び前記上部パターンが連続して連結されることによって、前記電極構造体を貫通する前記半導体パターンは、その内部に水平的境界面を有しないことを特徴とする請求項12に記載の3次元半導体装置。

請求項15

前記下部パターン及び前記上部パターンのうちの少なくとも1つは満たされた柱形であることを特徴とする請求項12に記載の3次元半導体装置。

請求項16

前記下部パターン及び前記上部パターンはどちらもパイプ形の前記側壁部を有し、前記下部パターンはその下部入口を塞ぐ板型の底部をさらに含み、前記上部パターンはその下部入口から前記下部パターンの上部入口に連続して延長されるリング型の底部をさらに含むことを特徴とする請求項12に記載の3次元半導体装置。

請求項17

前記導電パターンの高さで測定される前記基板からの距離による前記半導体パターンの幅は少なくとも2つの極値を有し、前記導電パターンの高さで測定される前記基板からの距離による前記電極分離パターンの幅は単調増加することを特徴とする請求項12に記載の3次元半導体装置。

請求項18

前記導電パターンの高さで測定される前記基板からの距離による前記半導体パターンの幅は少なくとも2つの極値を有し、前記導電パターンの高さで測定される前記基板からの距離による前記電極分離パターンの幅は前記半導体パターンの幅が極値を有するのと同一の高さで極値を有することを特徴とする請求項12に記載の3次元半導体装置。

請求項19

トンネル絶縁膜ブロッキング絶縁膜及びこれらの間に介在される電荷貯蔵膜を含み、前記導電パターンと前記半導体パターンの側壁との間に介在される情報貯蔵膜をさらに含み、前記情報貯蔵膜は前記導電パターンと前記半導体パターンとの間から水平に延長されて前記導電パターンの上部面及び下部面を覆うことを特徴とする請求項12に記載の3次元半導体装置。

請求項20

前記下部パターン及び前記上部パターンの間に介在される中間導電パターンをさらに含むことを特徴とする請求項12に記載の3次元半導体装置。

技術分野

0001

本発明は、3次元半導体メモリ装置及びその製造方法に関する。

背景技術

0002

消費者が要求する優れた性能及び低価格を実現するために、半導体装置集積度の増加が要求されている。半導体メモリ装置の場合、その集積度は製品の価格を決める重要な要因になっているので、さらに高い集積度が特に要求されている。従来の2次元または平面的半導体メモリ装置の場合、その集積度は単位メモリセル占有する面積によって主に決められるので、微細パターン形成技術水準に大きく影響を受ける。しかし、パターン微細化のためには非常に高価な設備が必要になるので、2次元半導体メモリ装置の集積度は増加しているが、相変らず制限的である。

0003

このような制約を克服するため、3次元的に配列されるメモリセル具備する3次元半導体メモリ装置が提案されている。しかし、3次元半導体メモリ装置の大量生産のためには、ビット当たりの製造費用を2次元半導体メモリ装置のそれより減らすことができ、且つ高い信頼性の製品特性を実現することができる工程技術が要求されている。

先行技術

0004

特開2008−186868号公報

発明が解決しようとする課題

0005

本発明の課題は、セル電気的特性均一性を向上させることができる3次元半導体メモリ装置の製造方法を提供することにある。

0006

本発明の課題は、セルの電気的特性の均一性及び製造工程での単純性をどちらも向上させることができる3次元半導体メモリ装置の製造方法を提供することにある。

0007

本発明の課題は、セルの電気的特性の均一性が向上した3次元半導体メモリ装置を提供することにある。

課題を解決するための手段

0008

本発明の技術的思想に基づいた実施形態によれば、3次元半導体装置の製造方法を提供する。前記3次元半導体装置は積層された導電パターン、前記導電パターンを貫通する活性パターン及び前記導電パターンと前記活性パターンとの間に介在される情報貯蔵膜を含む少なくとも1つのメモリ構造体を含み、前記活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。この時、1つのメモリ構造体を構成する前記情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、1つのメモリ構造体を構成する前記下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。

0009

一実施形態によれば、前記活性パターンを形成する段階は、下部薄膜構造体を形成する段階と、前記下部薄膜構造体を貫通する前記下部貫通ホールを形成する段階と、前記下部貫通ホールを満たす前記下部半導体パターンを形成する段階と、前記下部半導体パターン上に上部薄膜構造体を形成する段階と、前記上部薄膜構造体を貫通して前記下部半導体パターンを露出させる前記上部貫通ホールを形成する段階と、前記上部貫通ホールを満たす前記上部半導体パターンを形成する段階とを含むことができる。

0010

他の実施形態によれば、前記活性パターンを形成する段階は、下部薄膜構造体を形成する段階と、前記下部薄膜構造体を貫通する下部犠牲パターンを形成する段階と、前記下部犠牲パターン上に上部薄膜構造体を形成する段階と、前記上部薄膜構造体を貫通して前記下部犠牲パターンを露出させる前記上部貫通ホールを形成する段階と、前記露出した下部犠牲パターンを除去することによって、前記下部薄膜構造体を貫通する前記下部貫通ホールを形成する段階と、前記下部及び上部半導体パターンを前記下部及び上部貫通ホール内に各々形成する段階とを含むことができる。この時、前記下部及び上部半導体パターンは同一の工程を利用して実質的に同時に形成され得る。

0011

一実施形態によれば、前記導電パターン及び前記情報貯蔵膜を形成する段階は、交互に、且つ繰り返して積層された下部絶縁膜及び下部犠牲膜を含む下部薄膜構造体を形成する段階と、交互に、且つ繰り返して積層された上部絶縁膜及び上部犠牲膜を含む上部薄膜構造体を形成する段階と、前記上部及び下部犠牲膜を実質的に同時に除去し、前記下部絶縁膜の間及び前記上部絶縁膜の間に各々下部リセス領域及び上部リセス領域を形成する段階と、前記上部及び下部リセス領域の各々を満たす情報貯蔵膜及び導電パターンを形成する段階とを含むことができる。これに加えて、前記下部及び上部リセス領域を形成する前に、前記活性パターンから離隔されて前記下部及び上部薄膜構造体の全部を貫通するトレンチを形成する段階をさらに含み、前記トレンチは一回のパターニング段階を利用して形成され得る。

0012

本発明の技術的思想に基づいた実施形態によれば、3次元半導体装置の製造方法が提供される。この方法は交互に、且つ繰り返して積層された下部絶縁膜及び下部犠牲膜を含む下部薄膜構造体を形成し、前記下部薄膜構造体を貫通する下部パターンを形成し、前記下部パターン上に交互に、且つ繰り返して積層された上部絶縁膜及び上部犠牲膜を含む上部薄膜構造体を形成し、前記上部及び下部犠牲膜を実質的に同時に除去し、下部リセス領域及び上部リセス領域を各々前記下部絶縁膜の間及び前記上部絶縁膜の間に形成した後、前記上部及び下部リセス領域を満たす情報貯蔵膜及び導電パターンを形成する段階を含むことができる。

0013

本発明の技術的思想に基づいた実施形態によれば、積層された複数の導電パターンを含み、基板上に配置される電極構造体、順に積層された下部パターン及び上部パターンを含み、前記電極構造体を貫通する半導体パターン、及び前記電極構造体を貫通する絶縁性電極分離パターンを含む3次元半導体装置が提供される。前記上部パターンは前記下部パターンの上部領域より狭い下部領域を有し、前記電極分離パターンは前記電極構造体より厚い厚さを有する一体であり得る。

0014

一実施形態によれば、前記電極分離パターンは、その内部に前記電極分離パターンを垂直に分離させる水平的境界面(horizontal boundary interface)を有しない。また、前記下部パターン及び前記上部パターンは連続して連結されることによって、前記電極構造体を貫通する前記半導体パターンは、その内部に水平的境界面を有しないこともある。

0015

前記導電パターンの高さで測定される前記基板からの距離による前記半導体パターンの幅は少なくとも2つの極値(extremal values)を有することができる。

0016

一実施形態によれば、前記導電パターンの高さで測定される前記基板からの距離による前記電極分離パターンの幅は単調増加(monotone increasing)してよい。他の一実施形態によれば、前記導電パターンの高さで測定される前記基板からの距離による前記電極分離パターンの幅は、前記半導体パターンの幅が極値を有するのと同一の高さで極値を有することができる。

発明の効果

0017

本発明の技術的思想に基づいた実施形態によれば、積層された導電パターンを貫通する半導体パターン及び前記導電パターンと前記半導体パターンとの間に介在される情報貯蔵膜が提供される。前記半導体パターンの各々は下部及び上部半導体パターンを含むことができ、前記下部及び上部半導体パターンは互いに異なる工程段階を利用して形成される下部及び上部貫通ホールを満たすように形成され得る。これに比べて、前記情報貯蔵膜は一回の工程段階を利用して形成され得るので、前記下部及び上部半導体パターンの周辺に形成される2つの情報貯蔵膜は実質的に同時に形成され得る。これによって、メモリセルの間の電気的特性の不均一を抑制することができる。

0018

一方、前記下部及び上部貫通ホールは互いに異なる工程段階を利用して形成されるが、これらを満たす前記下部及び上部半導体パターンは同一の工程を利用して一回で形成され得る。例えば、本発明の技術的思想に基づいた一実施形態によれば、前記下部及び上部貫通ホールは犠牲膜を利用して順に形成され得るが、前記下部及び上部半導体パターンは犠牲膜が除去されることによって形成される貫通ホールを一回で満たすように形成され得る。このような実施形態によれば、前記下部及び上部半導体パターンも、不連続的な境界面なしに、同一の物質で形成され得るので、メモリセルの間の電気的特性の不均一をさらに抑制することができる。

図面の簡単な説明

0019

本発明の技術的思想に基づいた第1実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第1実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第1実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第1実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第1実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第1実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第1実施形態の変形例を示す断面図である。
本発明の技術的思想に基づいた第2実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第2実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第2実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第2実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第2実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第2実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第2実施形態に係る3次元半導体装置の製造方法を示す斜視図である。
本発明の技術的思想に基づいた第2実施形態の変形例を示す断面図である。
本発明の第1及び第2実施形態から変形可能な実施形態を例示的に説明するための断面図である。
本発明の第1及び第2実施形態から変形可能な実施形態を例示的に説明するための断面図である。
本発明の第1及び第2実施形態から変形可能な実施形態を例示的に説明するための断面図である。
本発明の第1及び第2実施形態から変形可能な実施形態を例示的に説明するための断面図である。
本発明の第1及び第2実施形態から変形可能な実施形態を例示的に説明するための断面図である。
本発明の技術的思想に基づいた実施形態に係る半導体装置を説明するための図である。
本発明の技術的思想に基づいた実施形態に係る半導体装置を説明するための図である。
本発明の技術的思想に基づいた実施形態に係る半導体装置を説明するための図である。
本発明の技術的思想に基づいた一実施形態によって形成される半導体パターンを例示的に示す斜視図である。
本発明の技術的思想に基づいた第3実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の技術的思想に基づいた第3実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の技術的思想に基づいた第3実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の技術的思想に基づいた第3実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の技術的思想に基づいた第3実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の技術的思想に基づいた第3実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の技術的思想に基づいた第3実施形態に係る半導体装置の製造方法を説明するための断面図である。
第3実施形態の変形例に係る半導体装置を説明するための斜視図である。
第3実施形態の変形例に係る半導体装置を説明するための斜視図である。
第3実施形態の変形例に係る半導体装置を説明するための斜視図である。
本発明の技術的思想に基づいたメモリ装置を具備するメモリカードの一例を簡略に示すブロック図である。
本発明の技術的思想に基づいたメモリシステムを装着する情報処理システムを簡略に示すブロック図である。

実施例

0020

以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解することができる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもある。ここで紹介される実施形態は開示された内容が徹底且つ完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。

0021

本明細書において、ある膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成されるか、またはそれらの間に第3の膜が介在され得ることを意味する。また、図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されている。また、本明細書の多様な実施形態において、第1、第2、第3などの用語が多様な領域、膜などを記述するために使われたが、これら領域、膜がこのような用語によって限定されてはいけない。これら用語はただある所定領域または膜を他の領域または膜と区別するために使われただけである。したがって、一実施形態での第1膜として言及された膜が他の実施形態では第2膜として言及されることもある。ここに説明して例示する各実施形態はその相補的な実施形態も含む。

0022

[第1実施形態]
図1図6は、本発明の技術的思想に基づいた第1実施形態に係る3次元半導体装置の製造方法を示す斜視図である。

0023

図1を参照すれば、基板10上に下部薄膜構造体100を形成する。前記下部薄膜構造体100は複数の下部絶縁膜121〜127(120)及び複数の下部犠牲膜131〜136(130)を含むことができる。前記下部絶縁膜120及び前記下部犠牲膜130は、示したように、交互に、且つ繰り返して積層される。

0024

一実施形態によれば、前記基板10は半導体特性を有する物質(例えば、シリコンウェーハ)であり得る。他の実施形態によれば、前記基板10は絶縁性物質(例えば、ガラス)であるか、または絶縁性物質によって覆われた半導体または導電体であり得る。

0025

前記下部絶縁膜120及び前記下部犠牲膜130はエッチング選択性を有するように互いに異なる物質で形成され得る。例えば、前記下部絶縁膜120はシリコン酸化膜及びシリコン窒化膜のうちの少なくとも1つであり得る。前記下部犠牲膜130はシリコン膜、シリコン酸化膜、シリコンカーバイド及びシリコン窒化膜のうちから選択される前記下部絶縁膜120と異なる物質であり得る。

0026

一実施形態によれば、前記下部薄膜構造体100を形成する前に、前記基板10内にまたは前記基板10上に下部導電パターン50を形成する段階をさらに含むことができる。前記基板10が半導体特性を有する物質の場合、前記下部導電パターン50は前記基板10内に形成される不純物領域であり得る。前記基板10が絶縁性物質の場合、前記下部導電パターン50は前記基板10上に配置される導電膜または導電パターンであり得る。

0027

図2を参照すれば、前記下部薄膜構造体100を貫通する下部貫通ホール140を形成した後、前記下部貫通ホール140を満たす下部半導体パターン150を形成する。前記下部貫通ホール140は2次元的に配列され、前記基板10または前記下部導電パターン50の上部面を露出させるように形成され得る。その結果、前記下部半導体パターン150は前記基板10または前記下部導電パターン50の上部面に直接接触しながら2次元的に配列され得る。

0028

前記下部貫通ホール140を形成する段階は、前記下部薄膜構造体100上に前記下部貫通ホール140の位置を定義するマスクパターンを形成する段階と、前記マスクパターンをエッチングマスクとして用いて前記下部薄膜構造体100をエッチングする段階とを含むことができる。前記下部薄膜構造体100をエッチングする段階は異方性エッチングの方法で実施することができる。しかし、前記下部薄膜構造体100が多層薄膜を含むので、前記下部貫通ホール140は示したように、下方に先細になるテーパー形状を有することができる。すなわち、前記下部貫通ホール140の各々はその上部よりもその下部でさらに狭い幅を有するように形成され得る。

0029

前記下部半導体パターン150は半導体物質(例えば、シリコン)のうちの1つで形成され得る。この結晶構造多結晶、単結晶及び非晶質構造のうちの一であり得る。前記下部半導体パターン150を形成する段階は、前記下部貫通ホール140を満たす下部半導体膜を形成する半導体膜形成段階と、前記下部半導体膜をエッチングして前記下部薄膜構造体100の上部面を露出させるノード分離段階とを含むことができる。前記半導体膜形成段階はエピタキシャル技術または化学気相蒸着技術を用いて実施することができる。前記ノード分離段階は化学機械的研磨技術及びエッチバック技術を用いて実施することができる。

0030

上述のように、前記下部貫通ホール140が下方に先細になるテーパー形状を有する場合、これを鋳型として形成される前記下部半導体パターン150も下方に先細になるテーパー形状を有することができる。すなわち、前記下部半導体パターン150の各々は示したようにその上部よりもその下部でさらに狭い幅を有するように形成され得る(w1<w2)。一方、前記下部貫通ホール140及び前記下部半導体パターン150の水平断面は、示した四角形と異なり、円形または楕円形でも良い。

0031

図3を参照すれば、前記下部半導体パターン150が形成された結果物上に、上部薄膜構造体200及び上部半導体パターン250を形成する。

0032

前記上部薄膜構造体200は複数の上部絶縁膜221〜227(220)及び複数の上部犠牲膜231〜236(230)を含むことができ、前記下部薄膜構造体100と同一の方式で形成され得る。すなわち、前記上部絶縁膜220及び前記上部犠牲膜230は物質、厚さ、形成方法のうちの少なくとも1つにおいて前記下部絶縁膜120及び前記下部犠牲膜130と同一に形成され得る。しかし、変形された実施形態によれば、物質、厚さ、形成方法のうちの少なくとも1つにおいて、これらは互いに異なることもある。また、前記上部薄膜構造体200と前記下部薄膜構造体100はこれらを構成する薄膜の数において互いに異なることができる。

0033

一実施形態によれば、前記上部半導体パターン250は前記下部半導体パターン150と同一のフォトマスクをエッチングマスクとして利用するパターニング工程を通じて形成され得る。この場合、示したように、前記下部貫通ホール140の各々の上部には前記上部半導体パターン250の位置を定義する上部貫通ホール240が形成され得る。前記上部半導体パターン250の各々は前記下部半導体パターン150上に整列されて積層され得る。

0034

これに加えて、前記上部半導体パターン250は前記下部半導体パターン150と同一の形成方法を利用して形成され得る。具体的には、前記上部半導体パターン250は図2を参照して説明した前記半導体膜形成段階及び前記ノード分離段階を利用して形成され得る。これによって、前記上部半導体パターン250は、形、物質及び結晶構造のうちの少なくとも1つにおいて、前記下部半導体パターン150と同一であり得る。例えば、示したように、前記上部半導体パターン250も下方に先細になるテーパー形状(w3<w4)を有するように形成され得る。上述の実施形態によれば、前記上部半導体パターン250の底面は前記下部半導体パターン150の上部面より狭い面積を有することができる。

0035

本発明の変形された実施形態によれば、前記上部薄膜構造体200及び前記上部半導体パターン250を形成する前に、少なくとも1つの中間薄膜構造体及び中間半導体パターンを形成する段階をさらに含むことができる。前記中間薄膜構造体及び前記中間半導体パターンは各々前記下部及び上部薄膜構造体100、200のうちの1つ及び前記下部及び上部半導体パターン150、250のうちの少なくとも1つを形成するための方法を同一にまたは変形して形成することができる。

0036

図4を参照すれば、前記上部半導体パターン250の間に、前記上部及び下部薄膜構造体100、200を貫通するトレンチ300を形成する。前記トレンチ300は前記上部及び下部半導体パターン150、250から離隔されて形成され、前記上部及び下部犠牲膜230、130及び前記上部及び下部絶縁膜220、120の側壁を露出させる。

0037

前記トレンチ300は、一回のパターニング工程を通じて少なくとも2回の別個の工程段階を利用して形成される複数の薄膜構造体(例えば、前記上部及び下部薄膜構造体)を貫通するように形成され得る。例えば、上述のように、前記最上部の薄膜構造体を形成する前に、その下部の薄膜構造体を貫通する貫通ホール及び半導体パターンを形成する段階をさらに含むことができる。

0038

水平の形において、前記トレンチ300はライン形態に形成され得る。具体的には、前記トレンチ300は複数の上部半導体パターンの幅の和より長い長さ及びこれより短い幅を有するように形成され得る。前記トレンチ300の長さは4w4〜100000w4のうちの一つの値であり、その幅は0.5w4〜3w4のうちの一つの値であり得る。

0039

垂直断面において、(前記上部薄膜構造体200の上部面に隣接した)前記トレンチ300の上部入口の幅w6は(前記下部薄膜構造体100の下部面に隣接した)前記トレンチ300の下部入口の幅w5より広いことがある(すなわち、w5<w6)。すなわち、上述の実施形態によれば、前記トレンチ300は下方に先細になるテーパー形状を有するように形成され得る。

0040

本発明の変形された実施形態によれば、前記トレンチ300は前記上部薄膜構造体200を構成する薄膜の全部及び前記下部薄膜構造体100を構成する薄膜のうちの一部を貫通するように形成され得る。例えば、前記トレンチ300は前記下部薄膜構造体100を構成する最下部薄膜を貫通せずに、その上部面を露出させるように形成され得る。

0041

図5を参照すれば、前記トレンチ300によってその側壁が露出した前記上部及び下部犠牲膜230、130を選択的に除去し、前記上部及び下部絶縁膜220、120の間に上部及び下部リセス領域352、351を形成する。

0042

一実施形態によれば、前記上部及び下部リセス領域352、351は前記トレンチ300から前記上部及び下部絶縁膜220、120の間に水平に延長されたギャップ領域であり得、前記上部及び下部半導体パターン250、150の側壁を露出させるように形成され得る。

0043

前記上部及び下部リセス領域352、351を形成する段階は、前記上部及び下部絶縁膜220、120に対してエッチング選択性を有するエッチングレシピを用いて前記上部及び下部犠牲膜230、130を等方的にエッチングする段階を含むことができる。例えば、前記上部及び下部犠牲膜230、130がシリコン窒化膜でり、前記上部及び下部絶縁膜220、120がシリコン酸化膜の場合、前記エッチング段階リン酸を含むエッチング液を用いて実行することができる。このような実施形態によれば、前記上部及び下部リセス領域352、351は実質的に同時に形成され得る。

0044

図6を参照すれば、前記上部及び下部リセス領域352、351内の各々に情報貯蔵膜400及び導電パターン450を形成する。この段階は前記トレンチ300及び前記上部及び下部リセス領域352、351を順に覆う前記情報貯蔵膜400及び導電膜を形成する段階と、前記トレンチ300内で前記導電膜を除去し、前記上部及び下部リセス領域352、351内に前記導電パターン450を残す段階とを含むことができる。次に、前記トレンチ300を満たす電極分離パターン460を形成する。

0045

前記情報貯蔵膜400は優れたステップカバレッジを提供することができる蒸着技術(例えば、化学気相蒸着または原子層蒸着技術)を用いて形成され、前記上部及び下部リセス領域352、351の厚さの半分より薄い厚さに形成され得る。これによって、前記情報貯蔵膜400は前記上部及び下部リセス領域352、351が形成された結果物を実質的にコンフォーマルに覆うように形成され得る。フラッシュメモリのための本発明の一実施形態によれば、前記情報貯蔵膜400は電荷貯蔵膜を含むことができる。例えば、前記情報貯蔵膜400はトラップ絶縁膜浮遊ゲート電極または導電性ナノドット(conductive nanodots)を含む絶縁膜のうちの1つを含むことができる。一実施形態によれば、前記情報貯蔵膜400はトンネル絶縁膜及びブロッキング絶縁膜をさらに含むことができる。

0046

前記導電膜は、前記情報貯蔵膜400によって覆われた前記上部及び下部リセス領域352、351及び前記トレンチ300を満たすように形成され得る。前記導電膜はドーピングされたシリコン、タングステン金属窒化膜及び金属シリサイドのうちの少なくとも1つを含むことができる。一方、本発明の技術的思想はフラッシュメモリ装置に限定的に適用されるのではないので、前記情報貯蔵膜400及び前記導電膜は物質及び構造などで多様に変形可能である。

0047

前記トレンチ300内で前記導電膜を除去する段階は、前記上部薄膜構造体200を構成する最上部の上部絶縁膜220、またはその上部に追加で形成されるマスクパターン(図示せず)をエッチングマスクとして用いて、前記導電膜を異方性エッチングする段階を含むことができる。前記トレンチ300内で前記導電膜が除去される場合、前記導電膜は垂直に分離し、その結果として、前記導電パターン450が形成される。すなわち、前記導電パターン450は前記上部または下部リセス領域352、351内に局所的に形成され得る。

0048

前記電極分離パターン460を形成する段階は、絶縁性物質のうちの少なくとも1つで前記導電膜が除去された前記トレンチ300を満たす段階を含むことができる。一実施形態によれば、前記電極分離パターン460はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜のうちの少なくとも一つであり得る。

0049

一方、一実施形態によれば、前記導電膜を除去する間、前記導電パターン450は水平にリセスされ、図7に示したように、該当のリセス領域352、351の幅より小さい幅を有することができる。この場合、前記電極分離パターン460は前記トレンチ300から水平に延長され、前記上部及び下部リセス領域352、351内に配置される水平突出部を有することができる。

0050

上述の実施形態によれば、前記情報貯蔵膜400及び前記導電膜は前記上部及び下部リセス領域352、351が形成された結果物上に形成されるので、前記上部リセス領域352内に形成される前記情報貯蔵膜400及び前記導電パターン450は前記下部リセス領域351内に形成されるものと実質的に同時に形成される。これによって、前記上部薄膜構造体200及び前記下部薄膜構造体100内に形成される電子素子の間の電気的特性の不均一を抑制することができる。

0051

[第2実施形態]
図8図14は、本発明の技術的思想に基づいた第2実施形態に係る3次元半導体装置の製造方法を示す斜視図である。説明の便宜のために、図1図7を参照して説明した本発明の第1実施形態と重複する内容は省略可能である。

0052

図8を参照すれば、基板10上に下部薄膜構造体100を形成した後、前記下部薄膜構造体100を貫通する下部犠牲パターン160を形成する。前記下部薄膜構造体100は図1を参照して説明した実施形態と同一の方法で形成され得る。すなわち、前記下部薄膜構造体100は、交互に、且つ繰り返して積層された複数の下部絶縁膜121〜127(120)及び複数の下部犠牲膜131〜136(130)を含むことができる。これに加えて、前記第1実施形態のように、前記下部薄膜構造体100と前記基板10との間には下部導電パターン50がさらに形成され得る。

0053

前記下部犠牲パターン160を形成する段階は、前記下部薄膜構造体100を貫通する下部貫通領域145を形成する段階と、前記下部貫通領域145を満たす前記下部犠牲パターン160を形成する段階と、を含むことができる。

0054

前記下部貫通領域145は前記基板10上に2次元的に配列される下部貫通ホール140及び前記下部貫通ホール140の間に配置されるライン形の下部トレンチ144を含むことができる。図2を参照して説明した実施形態の下部貫通ホール140を形成するために用いられたパターニング方法は、この実施形態の前記下部貫通領域145を形成するための方法と同一または変形して用いることができる。これによって、前記下部貫通ホール140及び前記下部トレンチ144は示したように、下方に先細になるテーパー形状を有するように形成され得る。一実施形態によれば、前記下部貫通ホール140及び前記下部トレンチ144は各々上述の第1実施形態の前記下部半導体パターン150及び前記トレンチ300が形成される位置に形成され得る。

0055

前記下部犠牲パターン160を形成する段階は、前記下部貫通領域145を満たす下部犠牲膜を形成する段階と、前記下部薄膜構造体100の上部面が露出するまで前記下部犠牲膜をエッチングする段階とを含むことができる。このように前記下部犠牲パターン160は前記下部貫通領域145を鋳型(mold)として形成されるので、前記下部犠牲パターン160は前記基板10上に2次元的に配列されるプラグ型の下部パターン162及び前記プラグ型の下部パターン162の間に配置されるライン型の下部パターン164を含むことができる。

0056

一方、前記下部犠牲パターン160は前記下部薄膜構造体100を構成する薄膜に対してエッチング選択性を有するように、これらと異なる物質で形成され得る。例えば、前記下部犠牲パターン160は、シリコン酸化膜、シリコン窒化膜、シリコン膜、シリコンカーバイド、金属窒化膜及び金属膜のうちで、前記下部薄膜構造体100に使われない物質で形成され得る。他の実施形態によれば、前記下部犠牲パターン160は複数の薄膜を含むことができる。例えば、前記下部犠牲膜は前記下部貫通領域145の内壁を実質的にコンフォーマルに覆う第1膜及び前記第1膜が形成された前記下部貫通領域145を満たす第2膜を含むことができる。

0057

本発明の他の実施形態によれば、前記下部貫通ホール140及び前記下部トレンチ144は互いに異なるパターニング工程を利用して順に形成され得る。同様に、前記プラグ型の下部パターン162及び前記ライン型の下部パターン164は互いに異なる工程を利用して互いに異なる物質で形成され得る。

0058

図9を参照すれば、前記下部犠牲パターン160が形成された結果物上に上部薄膜構造体200を形成した後、前記上部薄膜構造体200を貫通して前記プラグ型の下部パターン162の上部面を露出させる上部貫通ホール240を形成する。次に、前記露出したプラグ型の下部パターン162を選択的に除去し、前記下部導電パターン50または前記基板10の上部面を露出させる前記下部貫通ホール140を再びオープンさせる。

0059

前記上部薄膜構造体200は図3を参照して説明した実施形態と同一の方法で形成され得る。すなわち、前記上部薄膜構造体200は、交互に、且つ繰り返して積層された複数の上部絶縁膜221〜227(220)及び複数の上部犠牲膜231〜236(230)を含むことができる。

0060

前記上部貫通ホール240は図3を参照して説明した実施形態と同一の方法を用いて形成され得る。また、前記上部貫通ホール240は図3を参照して説明した実施形態と同一の位置に形成され得る。これによって、前記上部貫通ホール240は前記プラグ型の下部パターン162の上部で前記プラグ型の下部パターン162の上部面を露出させるように形成され、前記ライン型の下部パターン164は前記上部薄膜構造体200によって覆われる。また、前記上部貫通ホール240は示したように、下方に先細になるテーパー形状を有するように形成され得る。

0061

前記プラグ型の下部パターン162を選択的に除去する段階は、前記上部及び下部薄膜構造体200、100を構成する薄膜に対してエッチング選択性を有するエッチングレシピを用いて実施することができる。この段階は等方性エッチングの方法で実施することができる。これによって、前記下部薄膜構造体100を貫通する前記下部貫通ホール140の内部が再び空きになり、前記下部導電パターン50または前記基板10の上部面が露出する。

0062

図10を参照すれば、前記露出した下部導電パターン50または前記基板10に接触し、前記下部及び上部貫通ホール140、240内に配置される半導体パターン155を形成する。前記半導体パターン155は化学気相蒸着工程またはエピタキシャル成長工程を利用して形成され得る。

0063

前記半導体パターン155は半導体物質(例えば、シリコン)のうちの1つで形成され、その結晶構造は多結晶、単結晶及び非晶質構造のうちの一つであり得る。一実施形態によれば、前記半導体パターン155は、図10に示したように、前記下部及び上部貫通ホール140、240を完全に満たすように形成され得る。

0064

しかし、変形された実施形態によれば、図15に示したように、前記半導体パターン155は前記下部及び上部貫通ホール140、240の内壁を実質的にコンフォーマルに覆うように形成され得る。この場合、前記半導体パターン155はカップ形の下部半導体パターン及びパイプ形の上部半導体パターンを含むことができる。具体的に、図24に示したように、前記下部半導体パターンはパイプ形の下部側壁LP及びその下部入口を塞ぐ板型の底部(plate−shaped bottom portion)LBを含み、前記上部半導体パターンはパイプ形の上部側壁部UP及びその下部入口から前記下部側壁部LPの上部入口に連続して延長されるリング型の底部(ring−shaped bottom portion)UBを含むことができる。

0065

また、前記半導体パターン155が形成された前記下部及び上部貫通ホール140、240は埋め込み絶縁膜190で満たされる。この変形された実施形態によれば、前記半導体パターン155は化学気相蒸着技術を用いて形成される多結晶シリコン膜であり得る。その厚さは1nm〜100nmであり得る。これに加えて、前記半導体パターン155を形成した後、水素または重水素を含む物質のうちの少なくとも1つを利用し、前記半導体パターン155を処理する段階をさらに実施することができる。この場合、前記半導体パターン155内に形成された結晶欠陥は前記水素または重水素の原子によって治癒され得る。

0066

前記半導体パターン155の各々は前記上部貫通ホール240内に配置される上部半導体パターン及び前記下部貫通ホール140内に配置される下部半導体パターンに区分される。すなわち、前記上部半導体パターン及び前記下部半導体パターンは各々前記上部及び下部貫通ホール240、140を鋳型として形成される。この時、前記上部及び下部貫通ホール240、140の各々は下方に先細になるテーパー形状を有するように形成されるので、前記上部及び下部半導体パターンも下方に先細になるテーパー形状を有するように形成される。それにもかかわらず、上述の第2実施形態によれば、前記上部及び下部半導体パターンは同一の工程段階を利用して実質的に同時に形成される。これによって、前記上部及び下部半導体パターンは連続して連結された一体(single body)を構成することができる。

0067

図11に示したように、前記上部薄膜構造体200を貫通して前記ライン型の下部パターン164の上部面を露出させる上部トレンチ244を形成した後、図12に示したように、前記露出したライン型の下部パターン164を選択的に除去して前記下部トレンチ144を再びオープンさせる。

0068

前記上部トレンチ244を形成する段階は、所定のマスクパターン(図示せず)を利用して前記上部薄膜構造体200をパターニングする段階を含むことができる。前記マスクパターンは、前記ライン型の下部パターン164の上部に形成される開口部を有し、前記半導体パターン155の上部に配置され得る。前記上部薄膜構造体200をパターニングする段階は図3または図9を参照して説明したエッチング方法を利用して実施することができる。例えば、異方性エッチング方法が前記上部トレンチ244を形成するために使用され得る。しかし、前記上部薄膜構造体200が多層の薄膜を含むので、前記上部トレンチ244は下方に先細になるテーパー形状を有するように形成され得る。すなわち、前記上部トレンチ244の各々はその上部よりその下部でさらに狭い幅を有するように形成され得る。

0069

前記ライン型の下部パターン164を選択的に除去する段階は、前記上部及び下部薄膜構造体200、100を構成する薄膜に対してエッチング選択性を有するエッチングレシピを用いて、前記ライン型の下部パターン164を等方性エッチングする段階を含むことができる。前記上部トレンチ244及び前記再びオープンされた下部トレンチ144は全部が下方に先細になるテーパー形状を有し、且つ前記上部及び下部薄膜構造体200、100の内側壁を露出させる。

0070

図13を参照すれば、前記上部及び下部トレンチ244、144によって露出する前記上部犠牲膜230及び前記下部犠牲膜130を選択的に除去し、前記上部及び下部絶縁膜220、120の間に上部及び下部リセス領域352、351を形成する。この段階は図5を参照して説明したエッチング方法を利用して実施することができる。その結果、前記上部及び下部リセス領域352、351は実質的に同時に形成され得る。

0071

図14を参照すれば、前記上部及び下部リセス領域352、351内の各々に情報貯蔵膜400及び導電パターン450を形成した後、前記上部及び下部トレンチ244、144を満たす電極分離パターン460を形成する。この段階は図6を参照して説明した段階を利用して実施することができる。

0072

前記情報貯蔵膜400及び前記導電パターン450は前記上部及び下部リセス領域352、351が全部形成された結果物上に形成されるので、前記上部リセス領域352内に形成される前記情報貯蔵膜400及び前記導電パターン450は前記下部リセス領域351内に形成されるものと実質的に同時に形成される。これによって、前記上部薄膜構造体200及び前記下部薄膜構造体100内に形成される電子素子の間の電気的特性での不均一を抑制することができる。

0073

[第1及び第2実施形態の変形例]
図16図20は、本発明の第1及び第2実施形態から変形される実施形態を例示的に説明するための断面図である。説明の便宜のために、図1図15を参照して説明した実施形態と重複される技術的特徴に対する説明は省略する。また、別途に説明されない図16図20に示した構成要素は、同一の参照番号が与えられる上述の第1及び第2実施形態の構成要素と同一の方法を通じて形成され得る。

0074

本発明の技術的思想に基づいた変形された一実施形態によれば、下部及び上部薄膜構造体100、200及びこれらを貫通する半導体パターン250が提供される。前記下部及び上部薄膜構造体100、200は図1及び図2を参照して説明した製造方法を利用して形成され、前記半導体パターン250は図8図14を参照して説明した第2実施形態での製造方法を利用して形成され得る。これに加えて、情報貯蔵膜400、導電パターン450及び電極分離パターン460は図1図7を参照して説明した実施形態での製造方法を利用して形成され得る。この場合、図16に示したように、前記半導体パターン250の各々は前記下部薄膜構造体100を貫通する下部半導体パターン及び前記上部薄膜構造体200を貫通する上部半導体パターンに区分することができる。

0075

知られたように、2つの薄膜が互いに異なる工程を通じて形成される場合、これらの間には境界面(boundary interface)が形成され、このような境界面はデキャップ(decap)またはチップリバースエンジニアリング(chip reverse engineering)と呼ばれる分析過程を通じて確認することができる。例えば、前記境界面は前記デキャップ過程での走査電子顕微鏡または透過電子顕微鏡写真を通じて視覚的に確認することができる。しかし、上述の第2実施形態によれば、図10を参照して説明したように、前記下部及び上部半導体パターンは同一の工程を利用して形成されるので、実質的に同時に形成され得る。その結果、前記下部及び上部半導体パターンは連続的に続くようになり、これらの間には前記境界面(boundary interface)が形成されない。すなわち、この実施形態に係る前記半導体パターン250は、その内部に境界面(boundary interface)を有しない一体(single body)であり得る。下記で、“連続的に続く”、“境界面”及び“一体”という表現は、ここに説明された技術的意味として用いられる。

0076

この実施形態によれば、前記情報貯蔵膜400及び前記電極分離パターン460も図1図7を参照して説明した実施形態での製造方法を利用して形成されるので、これら各々は前記半導体パターン250と類似に、その内部に境界面を有しない一体として提供され得る。

0077

本発明の技術的思想に基づいた変形された他の実施形態によれば、図17に示したように、下部及び上部薄膜構造体100、200、前記下部薄膜構造体100を貫通する下部半導体パターン150、前記上部薄膜構造体200を貫通する上部半導体パターン250、及び電極分離パターン460が提供される。前記電極分離パターン460は図1図7を参照して説明した実施形態での製造方法を利用して形成され得る。これによって、前記電極分離パターン460はその内部に境界面を有しない一体として提供され得る。

0078

これと異なり、前記上部及び下部半導体パターン250、150は、図1図7を参照して説明した第1実施形態での製造方法に基づいて、図15を参照して説明した実施形態での製造方法を変形して適用することによって形成され得る。具体的に、前記下部半導体パターン150及び前記上部半導体パターン250は、上述の第1実施形態のように、互いに異なる工程段階を利用して形成することができるが、その各々は図15を参照して説明したように、下部及び上部貫通ホール140、240の内壁を実質的にコンフォーマルに覆うように形成することができる。これによって、示したように、前記下部及び上部半導体パターン150、250は各々“U”字形の断面を有するように形成され得る。

0079

これに加えて、この変形された他の実施形態によれば、前記下部及び上部半導体パターン150、250が形成された前記下部及び上部貫通ホール140、240は各々下部埋め込み絶縁膜191及び上部埋め込み絶縁膜192で満たされる。また、前記下部及び上部半導体パターン150、250の間には中間導電パターン111がさらに配置され得る。前記中間導電パターン111は前記下部及び上部半導体パターン150、250の間の連結信頼性及びオミック接触特性を改善することができる導電性物質のうちの1つで形成され得る。

0080

本発明の技術的思想に基づいた変形されたまた他の実施形態によれば、図18図20に示したように、基板10上に順に積層された複数のメモリ構造体1000、1100が提供される。前記積層されたメモリ構造体1000、1100の各々は図1図17を参照して説明した実施形態のうちの1つであり得る。すなわち、前記積層されたメモリ構造体1000、1100は前記基板10からの距離の差を除けば、互いに実質的に同一の構造であり得るが、互いに異なる構造でも良い。説明の便宜のために、下部のメモリ構造体1000を構成する要素に対応される上部のメモリ構造体1100を構成する要素159、249、259、409、459、469に対する別途の説明は省略する。

0081

図18を参照すれば、前記メモリ構造体1000、1100の各々は図1図7を参照して説明した第1実施形態の製造方法を利用して形成され得る。

0082

図19を参照すれば、前記メモリ構造体1000、1100の各々は図16を参照して説明した実施形態の製造方法を利用して形成され得る。

0083

図20を参照すれば、前記メモリ構造体1000、1100を全部貫通する電極分離パターン460が配置される。前記電極分離パターン460は、犠牲膜をトレンチの形を定義するための鋳型として使用した後、これを選択的に除去する段階を含む、図8図15を参照して説明した第2実施形態の製造方法を利用して形成され得る。これによって、前記電極分離パターン460はその内部に境界面を有しない一体として提供され、且つ複数のメモリ構造体1000、1100を貫通するように形成され得る。

0084

一方、図1図19を参照して説明した実施形態の製造方法は、図20に示したように、半導体パターンに接続するプラグPLG及び導電パターン450を横切る上部配線ULを形成する段階をさらに含むことができる。本発明の技術的思想がフラッシュメモリ素子を実現するために適用される場合、前記上部配線ULはメモリセルアレイビットラインとして使用され、前記導電パターン450、459はメモリセルアレイのワードラインとして使用され得る。特に、NANDフラッシュメモリのための実施形態の場合、最上部及び最下部の導電パターンは各々ストリング選択ライン及び接地選択ラインとして使用され得る。

0085

図21図23は、本発明の技術的思想に基づいた実施形態に係る半導体装置を説明するための図である。より具体的には、図21図23は、本発明の技術的思想に基づいた実施形態での基板からの距離(すなわち、高さ)による半導体パターンの幅と電極分離パターンの幅を例示的に示すグラフである。グラフにおいて、C1は基板からの距離による半導体パターンの幅を示す曲線であり、C2は基板からの距離による電極分離パターンの幅を示すグラフである。

0086

本発明の技術的思想に基づいた実施形態によれば、図3図7及び図10図20に示したように、半導体パターンの幅は基板からの距離が増加するほど下部及び上部薄膜構造体100、200内では増加するが、下部及び上部薄膜構造体100、200の境界のあたりでは減少することができる。これによって、図21図23に示したように、曲線C1は下部及び上部薄膜構造体100、200の境界のあたりで2つの極値(extremal values)E1、E2を有することができる。ここで、極値は曲線勾配の符号が変わる点での関数値(すなわち、幅)を意味する。また、半導体パターンの表面粗度による曲線勾配の微細な変化を無視することができるように、前記極値は半導体パターンの厚さ水準で補間した(interpolated)曲線から得られる結果を意味する。

0087

本発明の技術的思想に基づいた一実施形態によれば、図6図7及び図16図20に示したように、電極分離パターンの幅は基板からの距離が増加するほど単調増加(monotone increasing)できる。ここで、“単調増加”は、図21で曲線a、b、cによって例示的に示したように、曲線勾配の符号が正の数の条件を維持しながら曲線の勾配が変わることができるすべての場合を含む。例えば、前記電極分離パターンは線形的に変わる幅(linearly varying width)を有するか、または勾配符号の不変性(aninvariant sign of gradient)を有する曲線によって表現される幅を有することもある。

0088

本発明の技術的思想に基づいた他の一実施形態によれば、前記導電パターン450を水平にリセスした場合、図7に示したように、前記電極分離パターン460は前記トレンチ300から水平に延長され、前記上部及び下部リセス領域352、351内に配置される水平突出部を有することができる。このような実施形態の場合、曲線C2は図22に示したように、のこぎり波(saw−toothed wave)の形を有することができる。それにもかかわらず、曲線C2は単調増加するエンベロープ(envelope)内で実質的に単調増加する。例えば、マーク“+”によって表現されるように、前記導電パターン450の高さで測定される前記電極分離パターンの幅の補間曲線は単調増加(monotone increasing)する。

0089

本発明の技術的思想に基づいたさらに他の一実施形態によれば、図23に示したように、電極分離パターンの幅を表現する曲線C2も複数の極値(extremal values)E3、E4を有することができる。例えば、図8図14を参照して説明した第2実施形態のように、前記プラグ型の下部パターン162及び前記ライン型の下部パターン164が各々半導体パターン及び電極分離パターンを形成するための鋳型として使用される場合、このような技術的特徴を見つけることができる。このような第2実施形態の場合、曲線C2の極値E3、E4は、曲線C1と同様に、前記下部及び上部薄膜構造体100、200の境界のあたりで示すことができる。すなわち、電極分離パターンの幅が極値を有するようになる高さ(すなわち、基板からの距離)は、図23に示したように、半導体パターン幅が極値を有するようになる高さと実質的に同一であり得る。

0090

[第3実施形態]
図25図31は、本発明の技術的思想に基づいた第3実施形態に係る半導体装置の製造方法を説明するための断面図である。説明の便宜のために、上述の実施形態と重複される技術的特徴に対する説明は省略する。

0091

図25を参照すれば、基板10内に埋め込み犠牲パターン(buried sacrificial pattern)139を形成した後、その結果物上に下部薄膜構造体100を形成する。前記下部薄膜構造体100は、交互に、且つ繰り返して積層された複数の下部絶縁膜120及び複数の下部犠牲膜130を含むことができ、図1を参照して説明した実施形態と同一であり得る。

0092

前記埋め込み犠牲パターン139は前記下部絶縁膜120及び前記下部犠牲膜130に対してエッチング選択性を有する物質で形成され得る。前記埋め込み犠牲パターン139は島形を有し、2次元的に配列される(図33のPS参照)。一実施形態によれば、前記埋め込み犠牲パターン139は素子分離のための絶縁パターンを形成する工程を利用して形成され得る。

0093

図26を参照すれば、前記下部薄膜構造体100を貫通して前記埋め込み犠牲パターン139の上部面を露出させる下部貫通ホール140を形成した後、前記露出した埋め込み犠牲パターン139を選択的に除去して水平貫通部149を形成する。前記下部貫通ホール140は1つの埋め込み犠牲パターン139上に2つずつ形成され得る。これによって、示したように、1つの水平貫通部149及びその上部に形成される一対の下部貫通ホール140は“U”字形の開口部を形成することができる。

0094

図27を参照すれば、前記“U”字形の開口部の内壁を覆う半導体パターン150を形成する。前記半導体パターン150は示したように前記“U”字形の開口部を完全に満たさないように形成され得る。前記半導体パターン150が形成された前記“U”字形の開口部の少なくとも一部分は埋め込み絶縁膜190で満たされる。前記半導体パターン150及び前記埋め込み絶縁膜190は図15を参照して説明した実施形態での製造方法を利用して形成され得る。

0095

変形された実施形態によれば、前記半導体パターン150を形成する前に、前記水平貫通部149によって露出する基板10の内壁に絶縁膜11がさらに形成され得る。例えば、前記絶縁膜11は熱酸化工程または化学気相蒸着工程を用いて形成され得る。

0096

図28を参照すれば、前記下部薄膜構造体100をパターニングして前記水平貫通部149を横切るトレンチ300を形成する。前記トレンチ300は1つの水平貫通部149に連結される一対の下部貫通ホール140の間に形成され得る。前記トレンチ300は図4を参照して説明した実施形態でのパターニング方法を利用して形成され、前記下部絶縁膜120及び前記下部犠牲膜130の内側壁を露出させるように形成され得る。

0097

図29を参照すれば、前記トレンチ300によって、その側壁が露出した前記下部犠牲膜130を選択的に除去し、前記下部絶縁膜120の間に下部リセス領域351を形成する。一実施形態によれば、前記下部リセス領域351は前記トレンチ300から前記下部絶縁膜120の間に水平に延長されたギャップ領域であり得、前記下部半導体パターン150の側壁を露出させるように形成され得る。前記下部リセス領域351を形成する段階は前記下部絶縁膜120に対してエッチング選択性を有するエッチングレシピを用いて、前記下部犠牲膜130を等方的にエッチングする段階を含むことができる。

0098

図30を参照すれば、前記リセス領域351内の各々に情報貯蔵膜400及び導電パターン450を形成する。この段階は前記トレンチ300及び前記下部リセス領域351を順に覆う前記情報貯蔵膜400及び導電膜を形成する段階と、及び前記トレンチ300内で前記導電膜を除去して前記下部リセス領域351内に前記導電パターン450を局所的に残す段階とを含むことができる。次に、前記トレンチ300を満たす電極分離パターン460を形成する。

0099

一実施形態によれば、示したように、前記導電パターン450のうちの最上部層をパターニングしてストリング選択ラインSSLを定義する段階をさらに実施することができる。または、前記導電パターン450上にストリング選択ラインSSLまたは接地選択ラインGSLを形成する段階をさらに実施することができる。

0100

図31を参照すれば、前記半導体パターン150に接続するパッドPAD及び共通ソースラインCSLを形成した後、前記パッドPADに接続するビットラインBLをさらに形成され得る。前記パッドPAD及び共通ソースラインCSLは互いに異なる高さで形成されることもある。また、前記ビットラインBLと前記パッドPADとの間には導電性プラグPLGが配置され得る。このような実施形態によれば、前記導電パターン450の一部はNANDフラッシュメモリのセルアレイを構成するワードラインとして使用され得る。

0101

[第3実施形態の変形例]
図32図34は、上述の第3実施形態の変形例に係る半導体装置を説明するための斜視図である。具体的に、図32及び図33は2つの異なる方向から見た第3実施形態に係る半導体装置の斜視図であり、図34は、この装置でのワードライン配置を説明するための斜視図である。

0102

この実施形態に係る半導体装置は、図32及び図33に示したように、基板10上のビットラインBL、前記基板10と前記ビットラインBLとの間のゲート構造体GTS、前記ゲート構造体GTSと前記ビットラインBLとの間の共通ソースラインCSL、及び前記ゲート構造体GTSを貫通するパイプ構造体PSを含むことができる。前記パイプ構造体PSは前記ビットラインBL及び前記共通ソースラインCSLに各々接続する両端を有する“U”字形であり得る。前記ゲート構造体GTSと前記ビットラインBLとの間には、これらの間の電気的連結のためのプラグPLG及びパッドPADがさらに配置され得る。

0103

前記ゲート構造体GTSは順に積層された複数のワードラインWL及び前記ワードラインWLと前記ビットラインBLとの間に配置される選択ラインを含むことができる。前記選択ラインは前記ワードラインWLと前記パッドPADとの間に配置されるストリング選択ラインSSL及び前記共通ソースラインCSLと前記ワードラインWLとの間に配置される接地選択ラインGSLを含むことができる。前記ストリング選択ラインSSL及び接地選択ラインGSLは前記ワードラインWLを形成する工程段階を利用して形成されるか、またはこれとは独立的に形成され得る。

0104

前記ワードラインWLは、前記ワードラインWLの両端に各々配置される一対の全域ワードラインGWLをさらに含むことができる。図34に示したように、前記一対の全域ワードラインのうちの1つには偶数番目のワードラインが電気的に連結され、他の1つには奇数番目のワードラインが電気的に連結され得る。

0105

前記パイプ構造体PSは半導体パターン150及び前記半導体パターン150の外壁を覆う情報貯蔵膜400を含むことができる。前記半導体パターン150の各々は前記ゲート構造体GTSを貫通する一対の垂直半導体パターン及び前記ゲート構造体GTS下で前記垂直半導体パターンを連結する水平半導体パターンを含むことができる。1つの半導体パターン150を構成する2つの垂直半導体パターンは図32及び図33に示したように、互いに分離したワードラインWLを貫通することができる。また、前記水平半導体パターンは1つのワードラインWLの下から、ここに隣接する他のワードラインWLの下に延長され得る。

0106

一実施形態によれば、前記半導体パターン150は図15を参照して説明した実施形態での製造方法を変形して適用することによって形成され得る。この場合、示したように、前記半導体パターン150は前記ゲート構造体GTSを貫通するホールの内壁をコンフォーマルに覆うことができる。他の実施形態によれば、前記半導体パターン150は図1図6を参照して説明した実施形態のように、前記ゲート構造体GTSを貫通するホールを満たすように形成されることもある。

0107

前記ワードラインWLは前記半導体パターン150の電位を制御するように構成され得る。これによって、前記ビットラインBLと前記共通ソースラインCSLとの間の電気的連結は前記ワードラインWL、前記ストリング選択ラインSSL及び前記接地選択ラインGSLによって制御され得る。このような構成によれば、前記半導体パターン150はNAND型セルアレイ構造単位セルストリングを構成することができる。

0108

本発明の一実施形態によれば、前記ゲート構造体GTSは上述の第1実施形態または第2実施形態の製造方法を利用して形成され得る。この場合、前記半導体パターン150は、図32及び図33に示し、図21図23を参照して説明したように、前記基板10からの距離によって増加する幅を有する区間及び減少する幅を有する区間を有することができる。しかし、第1及び第2実施形態と異なり、この実施形態に係る半導体パターン150は前記ストリング選択ラインSSLと前記接地選択ラインGSLとの間でパイプ形を有することができる。

0109

一実施形態によれば、前記情報貯蔵膜400は図32図33に示したように、前記半導体パターン150の外側壁を連続して覆うように形成され得る。他の実施形態によれば、前記情報貯蔵膜400は前記半導体パターン150と前記ワードラインWLの側壁との間から水平に延長され、前記ワードラインWLの上部面及び下部面を覆うことができる。例えば、前記半導体パターン150及び前記情報貯蔵膜400は図25図31を参照して説明した実施形態の製造方法に基づいて、上述の第1実施形態または第2実施形態の製造方法を変形して適用することによって形成され得る。この場合、図31に示したように、前記情報貯蔵膜400は前記導電パターン450(すなわち、ワードラインWL)の上部面及び下部面を覆うことができる。

0110

図35は、本発明に係るフラッシュメモリ装置を具備するメモリカード1200の一例を簡略に示すブロック図である。図35を参照すれば、高容量のデータ貯蔵能力支援するためのメモリカード1200は、本発明に係るフラッシュメモリ装置1210を装着する。本発明に係るメモリカード1200はホスト(Host)とフラッシュメモリ装置1210との間のあらゆるデータ交換を制御するメモリコントローラ1220を含む。

0111

SRAM1221はプロセッシングユニット1222の動作メモリとして使用される。ホストインターフェース1223はメモリカード1200と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック1224はマルチビットフラッシュメモリ装置1210から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェース1225は本発明のフラッシュメモリ装置1210とインタペーシングする。プロセッシングユニット1222はメモリコントローラ1220のデータ交換のためのあらゆる制御動作を実行する。図示しないが、本発明に係るメモリカード1200にはホスト(Host)とのインターフェーシングのためのコードデータを貯蔵するROM(図示せず)などがさらに提供され得ることはこの分野の通常的な知識を習得した者等に自明である。

0112

以上の本発明のフラッシュメモリ装置及びメモリカードまたはメモリシステムによれば、ダミーセル消去特性が改善したフラッシュメモリ装置1210を通じて信頼性高いメモリシステムを提供することができる。特に、最近活発に進行されている半導体ディスク装置(Solid State Disk:以下SSD)のようなメモリシステムで本発明のフラッシュメモリ装置が提供され得る。この場合、ダミーセルから惹起される読み出しエラー遮断することによって、信頼性高いメモリシステムを実現することができる。

0113

図36は、本発明に係るフラッシュメモリシステム1310を装着する情報処理システム1300を簡略に示すブロック図である。図36を参照すれば、モバイル機器デスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム1310が装着される。本発明に係る情報処理システム1300は、フラッシュメモリシステム1310と各々システムバス1360に電気的に接続されたモデム1320、中央処理装置1330、RAM1340、ユーザインターフェース1350を含む。フラッシュメモリシステム1310は上述のメモリシステムまたはフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム1310には中央処理装置1330によって処理されたデータまたは外部から入力されたデータが貯蔵される。ここで、上述のフラッシュメモリシステム1310が半導体ディスク装置SSDで構成され得る。この場合、情報処理システム1300は大容量のデータをフラッシュメモリシステム1310に安定的に貯蔵することができる。そして信頼性の増大によって、フラッシュメモリシステム1310はエラー訂正に必要となる資源節減することができるので、高速のデータ交換機能を情報処理システム1300に提供する。図示しないが、本発明に係る情報処理システム1300に応用チップセット(Application Chipset)、カメライメージプロセッサ(Camera Image Processor:CIS)、入出力装置などがさらに提供され得ることはこの分野の通常的な知識を習得した者等に自明である。

0114

また、本発明に係るフラッシュメモリ装置またはメモリシステムは多様な形態にパッケージ化して実装され得る。例えば、本発明に係るフラッシュメモリ装置またはメモリシステムは、 PoP(Package on Package)、Ball grid arrays(BGAs)、Chip scale packages(CSPs)、Plastic Leaded Chip Carrier(PLCC)、Plastic Dual In−Line Package(PDIP)、Die in Waffle Pack、Die in Wafer Form、Chip On Board(COB)、Ceramic Dual In−Line Package(CERDIP)、Plastic Metric Quad Flat Pack(MQFP)、Thin Quad Flatpack(TQFP)、Small Outline(SOIC)、Shrink Small Outline Package(SSOP)、Thin Small Outline(TSOP)、Thin Quad Flatpack(TQFP)、System In Package(SIP)、Multi Chip Package(MCP)、Wafer−levelFabricated Package(WFP)、Wafer−Level Processed Stack Package(WSP)などのような方式でパッケージ化して実装され得る。

0115

10基板
50 下部導電パターン
100 下部薄膜構造体
120 下部絶縁膜
130 下部犠牲膜
140 下部貫通ホール
150 半導体パターン

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