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技術 半導体装置及びその制御方法

出願人 ルネサスエレクトロニクス株式会社
発明者 山田利夫田中一雄渡邊彰信山本茂平岩由紀雄
出願日 2009年9月14日 (11年2ヶ月経過) 出願番号 2009-211910
公開日 2011年3月24日 (9年8ヶ月経過) 公開番号 2011-061696
状態 特許登録済
技術分野 半導体集積回路 電子的スイッチ1 論理回路II 論理回路1
主要キーワード 電力切断 内部出力端子 基準動作クロック インピーダンス増加 設計当初 電気的接続箇所 基幹部品 出力論理回路
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図面 (14)

課題

プルアップ回路バスホールド回路)の電源電圧Vcc及び入力端子INに電位差が生じる場合でもリーク電流を発生させない手段を提供する。

解決手段

パスホールド回路制御端子NTを設ける。この制御端子CNTの反転出力で動作するスイッチとしてMOSFET13を備える。一方入力端子INと制御端子CNTの入力はNORゲート31に入力され、このNORゲート31の出力がパスホールド回路の入力端子・電源電圧間の接続を制御するMOSFET12のゲート端子に入力される。MOSFET12及びMOSFET13を直列に接続することで、入力端子・電源電圧間の接続をより制度よく制御し、リーク電流の発生を抑止する。

概要

背景

プルアップ回路とは、入力端子を所望のレベルに固定することによって入力電圧レベルマージンを向上させるための回路である。

図1は典型的なプルアップ回路であるバスホールド回路の構成を表す図面である。

まず、図1(a)に着目する。入力端子INと出力端子UTの間にはインバータ11が挿入されている。インバータ11の出力は分岐された後、pMOSに入力される。MOSFET12がpMOSの場合、「L」レベルの電圧印加されるとき、MOSFET12が導通する。ここで、MOSFET12はpMOSFETに限定されるものではなく、nMOSFETを用いることもできる。

MOSFET12がnMOSの際、ゲート端子に「H」レベルの電圧が印加されれば(MOSFET12がpMOSの場合、「L」レベルの電圧が印加されれば)、MOSFET12が導通する。

また、特開2008−21733号公報(特許文献1)記載の発明では、一の半導体集積回路中に複数の電源電圧を用いる回路モジュールが存在する場合に、ゲート酸化膜厚を最適化することで、高速動作を可能とする技術が開示されている。このようなゲート酸化膜厚に配慮する場合には、図1(a)のバスホールド回路を図1(b)の様に変形する。すなわち入力端子INとインバータ11との間にMOSFET21を挿入する。入力端子INに入力される信号の「H」レベルをMOSFET21の閾値電圧Vth分降圧し(Vcc−Vth)、これにより、入力端子INとインバータ11の入力電位を分離することで内部回路ゲート酸化膜を保護する。

さらには図1(c)のように、インバータ11の代わりにNORゲート31を挿入し、入力端子の一として制御端子NTを設けることも考えられる。このようにすると、制御端子CNTを「L」に設定すれば、入力端子INのレベルによらず、出力端子OUTが固定できる利点がある。

概要

プルアップ回路(バスホールド回路)の電源電圧Vcc及び入力端子INに電位差が生じる場合でもリーク電流を発生させない手段を提供する。パスホールド回路に制御端子CNTを設ける。この制御端子CNTの反転出力で動作するスイッチとしてMOSFET13を備える。一方入力端子INと制御端子CNTの入力はNORゲート31に入力され、このNORゲート31の出力がパスホールド回路の入力端子・電源電圧間の接続を制御するMOSFET12のゲート端子に入力される。MOSFET12及びMOSFET13を直列に接続することで、入力端子・電源電圧間の接続をより制度よく制御し、リーク電流の発生を抑止する。

目的

本発明の目的は、プルアップ回路(バスホールド回路)の電源電圧Vcc及び入力端子INに電位差が生じる場合でもリーク電流を発生させない手段を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

プルアップ回路を含む半導体装置であって入力信号を入力する入力端子と、制御信号を入力する制御端子と、第1のpMOSと、第2のpMOSと、前記入力信号と前記制御信号の反転論理和を出力するNORゲートを含み、電源電圧と前記入力端子の間に、前記第1のpMOSと前記第2のpMOSが直列に接続され、前記NORゲートの出力を前記第1のpMOSのゲート端子に、前記制御信号を前記第2のpMOSのゲート端子にそれぞれ入力することを特徴とする半導体装置。

請求項2

請求項1に記載の半導体装置において、前記NORゲートの出力または前記NORゲートの反転出力を該プルアップ回路の出力とすることを特徴とする半導体装置。

請求項3

入力信号を入力する入力端子と、制御信号を入力する制御端子と、第1のpMOSと、2以上のインピーダンス増加用pMOSと、前記入力信号と前記制御信号の反転論理和を出力するNORゲートを含む半導体装置であって、電源電圧と前記入力端子の間に、前記第1のpMOSと前記2以上のインピーダンス増加用pMOSが直列に接続され、前記NORゲートの出力を前記第1のpMOSのゲート端子に、前記制御信号を前記2以上のインピーダンス増加用pMOSのゲート端子にそれぞれ入力することを特徴とする半導体装置。

請求項4

入力信号を入力する入力端子と、制御信号を入力する制御端子と、第1のpMOSと、第2のpMOSと、前記入力信号の反転信号を出力するインバータを含む半導体装置であって、電源電圧と前記入力端子の間に、前記第1のpMOSと前記第2のpMOSが直列に接続され、前記インバータの出力の反転信号を前記第1のpMOSのゲート端子に、前記制御信号を前記第2のpMOSのゲート端子にそれぞれ入力することを特徴とする半導体装置。

請求項5

請求項4に記載の半導体装置において、前記インバータの出力を該半導体装置の出力とすることを特徴とする半導体装置。

請求項6

請求項1ないし5のいずれか1項に記載の半導体装置において、更に前記入力端子の直後に電気的に接続される前記入力信号の電圧調整に用いる電圧調整用MOSFETを有することを特徴とする半導体装置。

請求項7

プルアップ回路を含む半導体装置の制御方法であって、前記プルアップ回路は、入力信号を入力する入力端子と、電源電圧を供給する電源端子と、前記電源端子と前記入力端子間に電気的に接続され前記入力信号に依拠した信号がゲート端子に入力されるバスホールド用MOSFETと、前記電源端子と前記入力端子間に電気的に接続される制御用MOSFETを含み、前記電源端子から前記入力端子への電流を防ぐために前記制御用MOSFETのソースドレイン間の導通を切断する制御用MOSFET切断ステップを有することを特徴とする半導体装置の制御方法。

技術分野

0001

本発明は、半導体装置内もしくは半導体装置と外部回路とのモジュール間インターフェース回路、2以上の電源電圧で動作する半導体装置の異種電源電圧間インターフェース回路に関する。

背景技術

0002

プルアップ回路とは、入力端子を所望のレベルに固定することによって入力電圧レベルマージンを向上させるための回路である。

0003

図1は典型的なプルアップ回路であるバスホールド回路の構成を表す図面である。

0004

まず、図1(a)に着目する。入力端子INと出力端子UTの間にはインバータ11が挿入されている。インバータ11の出力は分岐された後、pMOSに入力される。MOSFET12がpMOSの場合、「L」レベルの電圧印加されるとき、MOSFET12が導通する。ここで、MOSFET12はpMOSFETに限定されるものではなく、nMOSFETを用いることもできる。

0005

MOSFET12がnMOSの際、ゲート端子に「H」レベルの電圧が印加されれば(MOSFET12がpMOSの場合、「L」レベルの電圧が印加されれば)、MOSFET12が導通する。

0006

また、特開2008−21733号公報(特許文献1)記載の発明では、一の半導体集積回路中に複数の電源電圧を用いる回路モジュールが存在する場合に、ゲート酸化膜厚を最適化することで、高速動作を可能とする技術が開示されている。このようなゲート酸化膜厚に配慮する場合には、図1(a)のバスホールド回路を図1(b)の様に変形する。すなわち入力端子INとインバータ11との間にMOSFET21を挿入する。入力端子INに入力される信号の「H」レベルをMOSFET21の閾値電圧Vth分降圧し(Vcc−Vth)、これにより、入力端子INとインバータ11の入力電位を分離することで内部回路ゲート酸化膜を保護する。

0007

さらには図1(c)のように、インバータ11の代わりにNORゲート31を挿入し、入力端子の一として制御端子NTを設けることも考えられる。このようにすると、制御端子CNTを「L」に設定すれば、入力端子INのレベルによらず、出力端子OUTが固定できる利点がある。

先行技術

0008

特開2008−21733号公報

発明が解決しようとする課題

0009

しかし、図1の回路にも問題はある。

0010

例えば、設計上、電源電圧Vccと、入力端子INに掛かる信号の「H」レベルの電圧がともに3Vだったとする。この入力端子INに掛かる信号が3Vであるときには問題は生じない。MOSFET12導通時においても入力端子IN及び電源電圧Vcc双方共に3Vであるためリーク電流は生じない。

0011

しかし、製造上の誤差、入力端子INに接続される回路などによって、入力端子INに掛かる信号の「H」レベルの電圧が低くなるとこの限りではない。すなわち入力端子INに掛かる信号の「H」レベルの電圧が低下すると、入力端子INと電源電圧Vccの間に電位差が生じ、リーク電流が生じる。これにより、該プルアップ回路を含む半導体、該半導体を含む電子機器消費電力が増大するおそれがある。

0012

また、特許文献1が想定するような複数の電源電圧が含まれる場合には、このような入力端子INの電圧が電源電圧Vccより高い場合が頻発する。したがって、設計当初からこの対応を考慮する必要がある。

0013

本発明の目的は、プルアップ回路(バスホールド回路)の電源電圧Vcc及び入力端子INに電位差が生じる場合でもリーク電流を発生させない手段を提供することにある。

0014

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

課題を解決するための手段

0015

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

0016

本発明の代表的な実施の形態に関わるプルアップ回路は、入力信号を入力する入力端子と、制御信号を入力する制御端子と、第1のpMOSと、第2のpMOSと、入力信号と制御信号の反転論理和を出力するNORゲートと、を含み、電源電圧と入力端子の間に、第1のpMOSと第2のpMOSは直列に接続され、NORゲートの出力を第1のpMOSのゲート端子に、制御信号を第2のpMOSのゲート端子にそれぞれ入力することを特徴とする。

0017

このプルアップ回路において、NORゲートの出力またはNORゲートの反転出力を該プルアップ回路の出力とすることを特徴としても良い。

0018

本発明の代表的な実施の形態に関わる別のプルアップ回路は、入力信号を入力する入力端子と、制御信号を入力する制御端子と、第1のpMOSと、2以上のインピーダンス増加用pMOSと、入力信号と制御信号の反転論理和を出力するNORゲートと、を含むプルアップ回路であって、電源電圧と入力端子の間に、第1のpMOSと2以上のインピーダンス増加用pMOSが直列に接続され、NORゲートの出力を第1のpMOSのゲート端子に、制御信号の反転信号を2以上のインピーダンス増加用pMOSのゲート端子にそれぞれ入力することを特徴とする。

0019

本発明の代表的な実施の形態に関わる別のプルアップ回路は、入力信号を入力する入力端子と、制御信号を入力する制御端子と、第1のpMOSと、第2のpMOSと、入力信号の反転信号を出力するインバータと、を含むプルアップ回路であって、電源電圧と入力端子の間に、第1のpMOSと第2のpMOSは直列に接続され、インバータの出力の反転信号を第1のpMOSのゲート端子に、制御信号の反転信号を第2のpMOSのゲート端子にそれぞれ入力することを特徴とする。

0020

このプルアップ回路において、インバータの出力を該プルアップ回路の出力とすることを特徴としても良い。

0021

本発明の代表的な実施の形態に関わるプルアップ回路の制御方法は、入力信号を入力する入力端子と、電源電圧を供給する電源端子と、電源端子と入力端子間電気的に接続され入力信号に依拠した信号がゲート端子に入力されるバスホールド用MOSFETと、電源端子と入力端子間に電気的に接続される制御用MOSFETと、を含むプルアップ回路に関わるものであって、電源端子から入力端子への電流を防ぐために制御用MOSFETのソースドレイン間の導通を切断する制御用MOSFET切断ステップを有することを特徴とする。

発明の効果

0022

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

0023

本発明の代表的な実施の形態によれば半導体装置の特性を向上することができる。特に、プルアップ回路を用いる半導体装置において、リーク電流の発生を防止することが可能となる。

図面の簡単な説明

0024

典型的なプルアップ回路であるバスホールド回路の構成を表す図である。
本発明の第1の実施の形態に関わるプルアップ回路についての回路図である。
図2のプルアップ回路の動作を表す真理値表である。
図2のプルアップ回路の動作を表す波形図である。
図1(c)に関わる従来のバスホールド回路のリーク電流量を表す図である。
制御端子が「H」レベルのときの本発明の第1の実施の形態に関わるプルアップ回路のリーク電流量を表す図である。
制御端子が「L」レベルのときの本発明の第1の実施の形態に関わるプルアップ回路のリーク電流量を表す図である。
本発明の第1の実施の形態に関わる別のプルアップ回路についての回路図である。
本発明の第2の実施の形態に関わるプルアップ回路についての回路図である。
本発明に関わるプルアップ回路を適用する半導体装置の概念図である。
図10入出力回路ブロックの構成を表す回路図である。
図9のプルアップ回路を変形させたプルアップ回路についての回路図である。
図12のプルアップ回路を実際の半導体回路基板上に実装した際の要部平面透視図である。

実施例

0025

下図を用いて、本発明の実施の形態について説明する。なお、以下の各図においては図1(b)のMOSFET21は省略しているが、利用目的に応じて、適宜挿入できる。

0026

(第1の実施の形態)
図2は本発明の第1の実施の形態に関わるプルアップ回路についての回路図である。

0027

この回路は図1(c)をベースにして考案されたものである。この図1(c)の回路に、更にMOSFET13を加える。

0028

このMOSFET13は、電源電圧Vccと入力端子INとの導通の制御に用いるスイッチとしての役割を担う。

0029

MOSFET13のソース・ドレイン間はMOSFET12及び電源電圧Vccの間に直列に接続される(MOSFET13がnMOSの場合は、ゲート端子には制御端子CNTの入力を反転させて入力する)。

0030

このように構成することで、制御端子CNTが出力端子OUTのイネーブル信号の働きをするのは図1(c)同様である。制御端子CNTが「L」レベルでイネーブル状態であり、このときに入力端子INに掛かる信号が出力端子OUTに伝達される。

0031

一方、図1(c)と異なるのはMOSFET13の存在である。このMOSFET13によって、電源電圧VccのON・OFFが制御される。すなわち、制御端子CNTが「L」レベルのときMOSFET13は導通し、制御端子CNTが「H」レベルのとき、MOSFET13はOFFになる。

0032

図3は、図2のプルアップ回路の動作を表す真理値表である。これからも明らかなように制御端子CNTが「H」レベルである限り、出力端子OUTは「L」レベルのままである。一方制御端子CNTが「L」レベルになると、入力端子INのレベルに応じて出力端子OUTも変化するのは図1(c)同様である。結果として、制御端子CNTが「L」レベルかつ入力端子INが「H」のときのみ電源電圧Vccと入力端子INが導通する。

0033

図4は、図2のプルアップ回路の動作を表す波形図である。この波形図からも分かるとおり、制御端子CNTが「H」レベルである限り、入力端子INに入力される波形は出力端子OUTに反映されないことが分かる。一方、制御端子CNTが「L」レベルであれば、入力端子INに入力される波形が反転して出力端子OUTから出力される。

0034

この本発明の第1の実施の形態に関わるプルアップ回路の効果について説明する。

0035

図5図1(c)に関わる従来のバスホールド回路のリーク電流量を表す図である。また、図6は制御端子CNTが「H」レベルのときの本発明の第1の実施の形態に関わるプルアップ回路のリーク電流量を表す図であり、図7は制御端子CNTが「L」レベルのときの本発明の第1の実施の形態に関わるプルアップ回路のリーク電流量を表す図である。いずれの図も横軸が入力端子INに掛かる入力電圧を表し、縦軸がリーク電流量を表す。

0036

図5からも分かるとおり、従来のバスホールド回路では入力端子INに掛かる入力電圧の立ち上がり時からリーク電流が発生し、入力端子INに掛かる入力電圧が電源電圧Vccに近づくにつれてリーク電流が小さくなる。しかし、入力端子INに掛かる入力電圧の「H」レベルが、電源電圧Vccよりも小さい場合には、リーク電流が0になることは無い。

0037

これに対し本発明の実施の形態では、制御端子CNTが「H」レベルのときにリーク電流を完全に抑制することが可能となる(図6参照)。

0038

また、制御端子CNTが「L」レベルのとき(図7)であっても、入力端子INに掛かる入力電圧が「H」レベルにならない間は、リーク電流の発生を防ぐことができる。そして、入力端子INに掛かる入力電圧が「H」レベルの閾値を越えた際、従来のプルアップ回路のリーク電流と同じリーク電流が生じる。逆を言えば、入力端子INに掛かる入力電圧が「H」レベルの閾値を越えるまではリーク電流の発生を防ぐことができる。

0039

これらの措置により、電源電圧Vccと入力端子IN間のリーク電流の発生を防ぐことが可能となる。

0040

なお、この回路の変形例としては、図8の各図に記載された回路が挙げられる。この図8は本発明の第1の実施の形態に関わる別のプルアップ回路についての回路図である。

0041

図8(a)は、図1(a)を基本として制御端子を付加したものであり、一方、図8(b)は、図1(b)を基本として制御端子を付加したものである。NORゲート31のない場合にはこれらの回路のように制御端子CNTはMOSFET13にのみ接続される。

0042

また、上記のような変形例に関わらず、実装上設計事項としての変形例も本発明の射程に含まれる。例えば図2では、NORゲート31の出力をそのままプルアップ回路の出力(すなわち入力信号の反転信号)としていた。しかし、NORゲート31の出力をインバータで反転した後にプルアップ回路の出力とするなどの変形はもちろん考慮すべき事項であろう。

0043

(第2の実施の形態)
次に本発明の第2の実施の形態について説明する。

0044

図9は、本発明の第2の実施の形態に関わるプルアップ回路についての回路図である。

0045

このプルアップ回路はMOSFET12とMOSFET13の間に、更にMOSFET41とMOSFET42が挿入され、直列に接続されている。

0046

MOSFET41とMOSFET42はそれぞれスイッチとして機能する点ではMOSFET12と同様である。MOSFET41及びMOSFET42のゲート端子はMOSFET12と同様にNORゲート31の出力を反転して接続されている(MOSFT41とMOSFET42がpMOSで構成されているときはNORゲート31の出力がそのまま入力される)。

0047

この構成により、電源電圧Vccと入力端子INの間のインピーダンスを増加することが可能になる。インピーダンスを上げることによって、通常動作時のリーク電流の低減を図ることが可能となる。すなわち、図7のリーク電流の絶対量を小さくすることが可能となる。

0048

なお、本実施例ではMOSFETを2個追加して挿入する構成となっているが、数に拘るものではない。必要とするインピーダンスが確保できれば良い。

0049

(応用例1)
次に上記2つの実施の形態の応用例1について説明する。

0050

本応用例1は、第1の実施の形態及び第2の実施の形態に関するプルアップ回路が半導体装置のどこに適用されるかを説明するものである。図10は本発明に関わるプルアップ回路を適用する半導体装置100の概念図である。

0051

この半導体装置100は内部領域110と外部領域120に大きく分けることができる。

0052

内部領域110には半導体装置100の処理を行うための基幹部品が含まれる。すなわち、CPU111、システムクロック112、ROM113、RAM114、周辺インターフェース115、内部バス116を含んで構成される。

0053

CPU111は、半導体装置の主要な制御を行う中央処理装置である。

0054

システムクロック112は、基準動作クロックを生成する分周逓倍器などである。

0055

ROM113は、電力切断時にも継続的に記憶可能な読み出し専用メモリ(Read Only Memory)である。一方、RAM114は実行プログラム一時記憶用のRandom Access Memoryである。

0056

周辺インターフェース115は、半導体装置100外の回路とのインターフェースをつかさどるインターフェース回路である。

0057

内部バス116は、内部領域110に含まれるCPU111などのモジュール間のデータのやり取りのための共用バスである。

0058

外部領域120には入力端子となるボンディングパッド121と入出力回路ブロック122が複数存在する。

0059

ボンディングパッド121は、半導体装置100を、図示しない基板等に実装する際のハンダペーストを塗布する物理電気的接続箇所である。

0060

入出力回路ブロック122は、いわゆる入出力バッファとして、送受信データを転送もしくは一次保持する役割を持つ回路である。

0061

通常、内部領域110と外部領域120では電源電圧が異なり、例えば、外部領域120は3.3V、内部領域110は1.5Vで構成される場合が多い。この電源電圧の相違により、トランジスタのゲート酸化膜の厚さが異なってくる。上記の場合では、外部領域120は7nm程度、内部領域110は3nm程度の厚さとなる。

0062

この外部領域120と内部領域110の境界に位置する回路、すなわち入出力回路ブロック122に本発明に関わるプルアップ回路を用いる。図11は、図10の入出力回路ブロック122の構成を表す回路図である。

0063

この入出力回路ブロック122はESD保護回路122−1、入力バッファ回路122−2、入力論理回路122−3、出力バッファ回路122−4、出力論理回路122−5を有する。このうち、ESD保護回路122−1、入力バッファ回路122−2、出力バッファ回路122−4は、外部領域120の電源電圧3.3Vで駆動する。一方、入力論理回路122−3、出力論理回路122−5は内部領域110の電源電圧1.5Vまたは3.3Vで駆動する。

0064

ESD保護回路122−1は、過電圧を吸収し、静電放電ESD)によるデバイス破壊を防止する回路である。

0065

入力バッファ回路122−2は、ESD保護回路122−1より送られる情報を転送または一時ラッチし、入力論理回路122−3に送信する回路である。

0066

本発明に関わるプルアップ回路は入力端の電圧が、電源電圧より低いことにより生じるリーク電流の発生防止を目的とする。したがって、本発明に関わるプルアップ回路はこの入力バッファ回路122−2に適用する余地がある。外部領域120の電圧は3.3Vであり、内部領域110の電圧は1.5Vとこの条件を満たすためである。

0067

入力論理回路122−3は、入力バッファ回路122−2に蓄積されたデータを内部領域110の周辺インターフェース115に出力するための回路である。このデータを内部領域110の周辺インターフェース115に出力するための内部出力端子及び内部領域110の周辺インターフェース115からの制御用の信号を入力する入力制御信号端子を入力論理回路122−3は有している。

0068

入力バッファ回路122−2とは逆に、出力バッファ回路122−4は、内部領域110からボンディングパッド121へデータを出力するためのバッファ回路である。こちらは入力電圧のほうが高いので、そもそもリーク電流の発生は遷移中の一時的なものに限られるため、本発明に関わるプルアップ回路適用の余地は少ない。

0069

出力論理回路122−5は、内部領域110の周辺インターフェース115から送られるデータの形式を変換するための回路である。

0070

なお、上記は本発明に関わるプルアップ回路の適用例について述べたものであるが、この箇所に囚われるものではない。また上記説明では、電源電圧3.3V、1.5Vの2種で説明した。しかし、これに拘るものではなく3種以上であっても良い。また、他の電圧を用いても良い。

0071

(応用例2)
次に応用例2について説明する。

0072

既述の通り、本明細書ではここまではMOSFETは全てnMOSであるとして、説明した。しかし、通常にはnMOSとpMOSを混載する形で半導体装置は構成される(CMOS)。本回路をCMOSで構成した場合をここでは説明する。

0073

図12図9のプルアップ回路を変形させたプルアップ回路についての回路図である。この図12のプルアップ回路と図9のプルアップ回路の相違点はMOSFET13の配置が入力端子IN側移設されている(技術的な意味は無い)ほかは、電圧降下用のMOSFET43を挿入している。

0074

この図12のプルアップ回路を実際の半導体回路に載せることを考える。

0075

図13は、図12のプルアップ回路を実際の半導体回路の基板上に実装した際の要部平面透視図である。本図は基板上にエッチング絶縁膜形成、エッチング等を繰り返したプルアップ回路を表すものであり、実際には絶縁膜層などは透過して表している。

0076

この図の通り、実際の実装に際しては、Nwell上に直列配置のMOSFET43、42、41、12、13の順に配置する。

0077

NORゲート31はNwell及びPwell間にまたぐ形で配置する。

0078

さらにMOSFET21をPwell上に配置することで、図12の回路の形成を行うことが可能となる。

0079

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。

0080

11…インバータ、12、13、21、41、42、43…MOSFET、
31…NORゲート、100…半導体装置、110…内部領域、111…CPU、
112…システムクロック、113…ROM、114…RAM、
115…周辺インターフェース、116…内部バス、
120…外部領域、121…ボンディングパッド、122…入出力回路ブロック、
122−1…ESD保護回路、122−2…入力バッファ回路、
122−3…入力論理回路、122−4…出力バッファ回路、
122−5…出力論理回路。

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  • 東レ株式会社の「 集積回路およびその製造方法ならびにそれを用いた無線通信装置」が 公開されました。( 2020/09/24)

    【課題・解決手段】本発明は、簡便なプロセスで優れた集積回路を提供することを目的とする。本発明は、少なくとも、データを記憶するメモリアレイと、交流電流を整流して直流電圧を生成する整流回路と、前記メモリに... 詳細

  • 本田技研工業株式会社の「 半導体装置」が 公開されました。( 2020/09/24)

    【課題】基板面積の増大を抑えつつ、内蔵キャパシタを大容量化することが可能な、半導体装置を提供する。【解決手段】本発明の半導体装置100は、厚み方向Tに並ぶ複数の半導体チップ101と、複数の半導体チップ... 詳細

  • 株式会社デンソーの「 スイッチの駆動回路」が 公開されました。( 2020/09/24)

    【課題】スイッチング損失の増加を抑制しつつ、セルフターンオンの発生を抑制できるスイッチの駆動回路を提供する。【解決手段】駆動回路DrLは、スイッチSWLのゲート及びソースを接続する放電経路DPと、放電... 詳細

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