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技術 マスクROMおよびその製造方法

出願人 セイコーエプソン株式会社
発明者 野村直樹小平覚赤石進植松悟
出願日 2009年8月13日 (11年6ヶ月経過) 出願番号 2009-187720
公開日 2011年2月24日 (10年0ヶ月経過) 公開番号 2011-040628
状態 未査定
技術分野 半導体メモリ
主要キーワード ビア群 石英部分 マスクROM 金属配線層間 コンタクト方式 設計工数 面積増加 少量多品種
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2011年2月24日)のものです。
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図面 (7)

課題

解決手段

メモリセルアレイ領域10と、周辺回路領域を含むコンタクト方式のマスクROMであって、所定の配線層間を接続する複数のビア104A〜R、102A〜H、を含み、プログラミングに使用されるメモリセルアレイ領域10のビア102A〜Hと、前記周辺回路領域のビア104A〜Rとでは、径の大きさが異なるマスクROM。

概要

背景

マスクROMは製造工程において所望のデータやプログラム等が書き込まれる。このデータ等の書き込み方法として、拡散方式コンタクト方式注入方式等がある。

拡散方式は、ポリシリコン下層にある酸化膜周辺に対する選択的な酸化処理によってデータ等の書き込み(以下、プログラミングという)を行う。コンタクト方式は、ソースドレインゲート金属配線との接続(コンタクト)、又は金属配線層間の接続(ビア)の有無によりプログラミングを行う。注入方式は、メモリセルトランジスタ閾値を選択的に変更することでプログラミングを行う。

ここで、少量多品種集積回路装置に用いられるマスクROMは、一般に、所望のデータをマスクROMにプログラミングしてから短期製品を出荷することが求められる。このため、このような集積回路装置用のマスクROMでは、製造工程上の後段に当たる「金属配線層の製造工程」でプログラミングが可能な、コンタクト方式が採用されることが多くある。

前記の通り、コンタクト方式においては、ROMの各メモリセルのデータ(“0”又は“1”)は、特定の層のビア又はコンタクト(以下、「ビア」にて代表させる)の有無により決定される。ビア(via)の有無は、製造工程において用いられるビア用マスクパターンにより決定される。ここで、マスクパターンとはフォトマスク原版)またはレチクル(拡大原版)等を指す。搭載するROMの内容が異なる少量多品種の集積回路装置を想定すると、集積回路装置の種類毎に固有なマスクパターンが存在することとなる。このような場合には特に、製品を出荷するまでの時間短縮のみならず、種類毎に固有なマスクパターン自体の製造コストの低減も要求され得る。

ここで、下記の特許文献1の発明は、レイアウト上の構成を工夫することによってメモリセルアレイ集積度を高められる(特許文献1の0073段落)。そして、メモリセルアレイ領域が占める面積を小さくすることで、結果としてマスクパターンの製造コストの低減が可能かもしれない。また、下記の特許文献2の発明では、コンタクトホールが各層に垂直な方向に揃って整列することで、コンタクト領域のパターン面積を最小にし、マスクパターンの製造コスト低減に貢献し得るかもしれない(特許文献2の0025段落)。

概要

マスクROMのメモリセルアレイ領域の面積増加を防ぎ、製造コストの低減を実現する。 メモリセルアレイ領域10と、周辺回路領域を含むコンタクト方式のマスクROMであって、所定の配線層間を接続する複数のビア104A〜R、102A〜H、を含み、プログラミングに使用されるメモリセルアレイ領域10のビア102A〜Hと、前記周辺回路領域のビア104A〜Rとでは、径の大きさが異なるマスクROM。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

メモリセルアレイ領域周辺回路領域を含むコンタクト方式マスクROMであって、所定の配線層間を接続する複数のビアを含み、プログラミングに使用される前記メモリセルアレイ領域のビアと、前記周辺回路領域のビアとでは、径の大きさが異なるマスクROM。

請求項2

請求項1において、前記メモリセルアレイ領域のビアは、前記周辺回路領域のビアよりも径が大きいマスクROM。

請求項3

請求項1乃至2のいずれかにおいて、前記メモリセルアレイ領域のビアは、接続される配線ビット線であるマスクROM。

請求項4

請求項1乃至3のいずれかにおいて、前記メモリセルアレイ領域のビアと接続される配線との最小エンクローズ長は、前記周辺回路領域のビアと接続される配線との最小エンクローズ長よりも短いマスクROM。

請求項5

請求項1乃至4のいずれかにおいて、前記メモリセルアレイ領域のビアと接続される配線との配線長手方向エンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長以上であるマスクROM。

請求項6

メモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクROMであって、所定の配線層間を接続する複数のビアを含み、プログラミングに使用される前記メモリセルアレイ領域のビアと接続される配線とのエンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長と長さが異なるマスクROM。

請求項7

メモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクROMの製造方法であって、所定の配線層間を接続する複数のビアの製造工程において、プログラミングに使用される前記メモリセルアレイ領域のビアの製造と、前記周辺回路領域のビアの製造とで、異なるマスクパターンを用いるマスクROMの製造方法。

請求項8

請求項7において、前記メモリセルアレイ領域のビアの製造で用いるマスクパターンは、バイナリマスクであるマスクROMの製造方法。

請求項9

請求項7乃至8のいずれかにおいて、前記マスクパターン上で、前記メモリセルアレイ領域のビアは、前記周辺回路領域のビアよりも径が大きいマスクROMの製造方法。

請求項10

請求項7乃至9のいずれかにおいて、前記マスクパターン上で、前記メモリセルアレイ領域のビアの径と、当該ビアに接続される配線の幅の大きさが一致するマスクROMの製造方法。

請求項11

請求項7乃至10のいずれかにおいて、前記マスクパターン上で、前記メモリセルアレイ領域のビアと接続される配線の長手方向とのエンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長以上であるマスクROMの製造方法。

技術分野

0001

本発明はマスクROMおよびその製造方法等に関する。

背景技術

0002

マスクROMは製造工程において所望のデータやプログラム等が書き込まれる。このデータ等の書き込み方法として、拡散方式コンタクト方式注入方式等がある。

0003

拡散方式は、ポリシリコン下層にある酸化膜周辺に対する選択的な酸化処理によってデータ等の書き込み(以下、プログラミングという)を行う。コンタクト方式は、ソースドレインゲート金属配線との接続(コンタクト)、又は金属配線層間の接続(ビア)の有無によりプログラミングを行う。注入方式は、メモリセルトランジスタ閾値を選択的に変更することでプログラミングを行う。

0004

ここで、少量多品種集積回路装置に用いられるマスクROMは、一般に、所望のデータをマスクROMにプログラミングしてから短期製品を出荷することが求められる。このため、このような集積回路装置用のマスクROMでは、製造工程上の後段に当たる「金属配線層の製造工程」でプログラミングが可能な、コンタクト方式が採用されることが多くある。

0005

前記の通り、コンタクト方式においては、ROMの各メモリセルのデータ(“0”又は“1”)は、特定の層のビア又はコンタクト(以下、「ビア」にて代表させる)の有無により決定される。ビア(via)の有無は、製造工程において用いられるビア用マスクパターンにより決定される。ここで、マスクパターンとはフォトマスク原版)またはレチクル(拡大原版)等を指す。搭載するROMの内容が異なる少量多品種の集積回路装置を想定すると、集積回路装置の種類毎に固有なマスクパターンが存在することとなる。このような場合には特に、製品を出荷するまでの時間短縮のみならず、種類毎に固有なマスクパターン自体の製造コストの低減も要求され得る。

0006

ここで、下記の特許文献1の発明は、レイアウト上の構成を工夫することによってメモリセルアレイ集積度を高められる(特許文献1の0073段落)。そして、メモリセルアレイ領域が占める面積を小さくすることで、結果としてマスクパターンの製造コストの低減が可能かもしれない。また、下記の特許文献2の発明では、コンタクトホールが各層に垂直な方向に揃って整列することで、コンタクト領域のパターン面積を最小にし、マスクパターンの製造コスト低減に貢献し得るかもしれない(特許文献2の0025段落)。

先行技術

0007

特開平11−26607号公報
特開2004−153003号公報

発明が解決しようとする課題

0008

しかし、特許文献1又は2の発明における「レイアウト上の構成の工夫」又は「コンタクトホールの各層の整列」は、マスクROMのデータ等の変更が頻繁に行われる場合には、必ずしもマスクパターンの製造コスト低減に結びつかない。これらの発明では、マスクROMのプログラミングを変更する場合には、複数層に及ぶマスクパターンの製造を要求する。しかし、新たに製造されるマスクパターンの層の数が増えることは、マスクパターン自体の製造コストを著しく上昇させることになる。よって、マスクROMのデータ等の違いに基づく固有なマスクパターンが、例えば特定のビア層の変更だけで済むことが望ましい。

0009

また、近年の微細化技術の発達により、ビアの形成には位相シフト法といったパターン露光技術が要求されることがある。位相シフト法は、遮光したい部分にも光の一部を透過させて、その位相が隣接する透過部分の光と180°ずれるようにすることで高い解像度を得る手法である。しかし、当該手法に必要なマスクパターンの製造コストは高くなる。一方、光が透過する透明な石英部分と光を遮光する不透明なクロム部分から成るバイナリマスクを用いることができれば、マスクパターン自体の製造コストは低減する。また、ステッパーなどの設備面でも、位相シフト法に用いられるものに限らず従来の装置を使用できれば、総合的な製造コスト低減に貢献し得る。

0010

本発明はこのような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、特定の層のマスクパターンを変更するだけで異なったマスクROMのプログラミングを可能にする。また、プログラミングに用いるビアの径の大きさを周辺回路領域ビア径とは異なるサイズとする自由度の高い設計をすることができる。

課題を解決するための手段

0011

(1)本発明に係るマスクROMは、
メモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクROMであって、所定の配線層間を接続する複数のビアを含み、プログラミングに使用される前記メモリセルアレイ領域のビアと、前記周辺回路領域のビアとでは、径の大きさが異なる。

0012

本発明によれば、マスクROMのプログラミングに用いるビアの径の大きさを周辺回路領域のビア径とは異なるサイズとする自由度の高い設計をすることができる。

0013

(2)このマスクROMにおいて、
前記メモリセルアレイ領域のビアは、前記周辺回路領域のビアよりも径が大きくてもよい。

0014

本発明によれば、マスクROMのデータ等に変更が生じた場合に、プログラミングに用いられるビアのマスクパターン製造コストを低減することができる。周辺回路領域のビアについては径が小さいために第1のマスクパターン(例えば位相シフトマスクのような高価なマスクパターン)を用いたパターン露光技術が要求される場合でも、マスクROMのプログラミングに使用するビアの径が十分大きいならば当該ビアのパターン露光では、第1のマスクパターンよりも安価な第2のマスクパターン(例えばバイナリマスク)を使用することが可能となる。そのため、マスクROMのデータ等に変更が生じた場合に、プログラミングに使用するビアのマスクパターンとして第1のマスクパターンを製造する必要がなくなり、マスクパターンの製造コストを低減させることができる。

0015

(3)このマスクROMにおいて、
前記メモリセルアレイ領域のビアは、接続される配線ビット線であってもよい。

0016

本発明によれば、特別な配線又は回路を要することなく、一般的なコンタクト方式のマスクROMの構造と同様に、プログラミングに用いられるビアがビット線に接続される構造をとることができる。

0017

(4)このマスクROMにおいて、
前記メモリセルアレイ領域のビアと接続される配線との最小エンクローズ長は、前記周辺回路領域のビアと接続される配線との最小エンクローズ長よりも短くてもよい。

0018

ここで、エンクローズ長とは、ビアの端からそれが接続される配線の端までの、配線長手方向又は幅方向直線距離をいう。すなわち、配線がビアを覆ったときのビアとの重複部分を除いたカバー余裕を表す。また、所定領域における最小エンクローズ長とは、その領域内での配線幅方向エンクローズ長のうち最も短い距離をいう。

0019

本発明のコンタクト方式のマスクROMにおいて、マスクROMのプログラミングに使用されるビアは、周辺回路領域のビアに比べてその径が大きくてもよい。このとき、周辺回路領域と同様のエンクローズ長をとった場合にはメモリセルアレイ領域の面積が増大する。しかし、本発明によれば、メモリセルアレイ領域のビアと接続される配線との最小エンクローズ長を、周辺回路領域のビアと配線との最小エンクローズ長よりも短くすることで、メモリセルアレイ領域の面積を増大させないようにできる。

0020

(5)このマスクROMにおいて、
前記メモリセルアレイ領域のビアと接続される配線との配線長手方向のエンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長以上であってもよい。

0021

メモリセルアレイ領域において配線長手方向の配線の端に近接するビアの配線長手方向エンクローズ長が短いと、パターン露光工程での縮退によりパターンが正しく形成されず、前記配線と当該ビアとの接続不良を生じるおそれがある。

0022

本発明によれば、そのようなビアと配線との配線長手方向のエンクローズ長を、周辺回路領域のビアと配線とのエンクローズ長よりも長くとるか、又は同一にとることにより、前記縮退の影響を受けないようにしてビアと配線の接続不良を防止することができる。

0023

(6)本発明に係るマスクROMは、
メモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクROMであって、所定の配線層間を接続する複数のビアを含み、プログラミングに使用される前記メモリセルアレイ領域のビアと接続される配線とのエンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長とでは、長さが異なる。

0024

本発明によれば、マスクROMのプログラミングに用いるビアのエンクローズ長を周辺回路領域のエンクローズ長とは異なる長さとする自由度の高い設計をすることができる。なお、メモリセルアレイ領域のビアの最小エンクローズ長は、周辺回路領域のビアの最小エンクローズ長より短くてもよい。

0025

(7)本発明に係るマスクROMの製造方法は、
メモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクROMの製造方法であって、所定の配線層間を接続する複数のビアの製造工程において、プログラミングに使用される前記メモリセルアレイ領域のビアの製造と、前記周辺回路領域のビアの製造とで、異なるマスクパターンを用いる。

0026

本発明によれば、マスクROMのデータ等に変更が生じた場合に、マスクROMのプログラミングに使用するビア用のマスクパターンを作成するだけでよい。周辺回路領域のマスクパターンに変更はなく、複数の層のマスクパターンを変更する必要がないため、マスクROMの内容に変更が想定される場合に、マスクパターンの製造コストの低減と短期の製品出荷が可能となる。

0027

(8)このマスクROMの製造方法において、
前記メモリセルアレイ領域のビアの製造で用いるマスクパターンは、バイナリマスクであってもよい。

0028

本発明によれば、マスクROMのプログラミングに使用するビア用のマスクパターンは、高価な位相シフトマスクでなくバイナリマスクであるため、マスクパターンの製造コストを低減することができる。

0029

(9)このマスクROMの製造方法において、
前記マスクパターン上で、前記メモリセルアレイ領域のビアは、前記周辺回路領域のビアよりも径が大きくてもよい。

0030

本発明によれば、マスクROMのデータ等に変更が生じた場合に、プログラミングに用いられるビアのマスクパターン製造コストを低減することができる。周辺回路領域のビアについては径が小さいために第1のマスクパターン(例えば位相シフトマスクのような効果なマスクパターン)を用いたパターン露光技術が要求される場合でも、マスクROMのプログラミングに使用するビアの径が十分大きいならば当該ビアのパターン露光では、第1のマスクパターンよりも安価な第2のマスクパターン(例えばバイナリマスク)を使用することが可能となる。そのため、マスクROMのデータ等に変更が生じた場合に、プログラミングに使用するビアのマスクパターンとして第1のマスクパターンを製造する必要がなくなり、マスクパターンの製造コストを低減させることができる。

0031

(10)このマスクROMの製造方法において、
前記マスクパターン上で、前記メモリセルアレイ領域のビアの径と、当該ビアに接続される配線の幅の大きさが一致してもよい。

0032

本発明によれば、マスクパターン上で、マスクROMのプログラミングに使用するビアの径は、接続される上層の配線幅と一致し、十分に大きな径を有する。よって、周辺回路領域のビアについて前記第1のマスクパターンを用いたパターン露光技術が要求される場合でも、マスクROMのプログラミングに使用するビアのパターン露光では前記第2のマスクパターンを使用できる可能性が高い。このとき、マスクパターンの製造コストを低減させることができる。

0033

(11)このマスクROMの製造方法において、
前記マスクパターン上で、前記メモリセルアレイ領域のビアと接続される配線の長手方向とのエンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長以上であってもよい。

0034

本発明によれば、マスクROMのプログラミングに使用されるビアとビット線の長手方向とのエンクローズ長を、周辺回路領域のビアと配線とのエンクローズ長よりも長くとるか、又は同一にとることにより、パターン露光の工程で縮退の影響を受けないようにしてビアと配線の接続不良を防止することができる。

図面の簡単な説明

0035

一実施形態におけるマスクROMのレイアウト図。
一実施形態におけるマスクROMの断面図
一実施形態におけるマスクROMのブロック図。
一実施形態におけるメモリセルアレイの図。
一実施形態におけるマスクROMのレイアウト拡大図。
ビア径を説明する図。

実施例

0036

以下に、本発明の実施形態について図面を参照して説明する。なお、以下に説明する実施形態は本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須の構成要件であるとは限らない。なお、以下の図において、同符号のものは同様の意味を成す。

0037

(1.本実施形態のマスクROM)
図1は本実施形態におけるマスクROMのレイアウト図である。なお、図1はマスクROM1の一部階層における一部エリアをあらわしているに過ぎず、マスクROM1は図示された構成に限定されるものではない。

0038

マスクROM1は、所定の配線層間を接続する複数のビア102A〜Hおよび104A〜Rと、2層目の配線である106A〜Mの配線を含む。ビア102A〜Hおよび104A〜Rは、1層目の配線(図外)と2層目の配線を接続する。配線106J〜Mにある未接続部分108A〜Hは、ビアが存在していないことを示している。図1のビアと配線は、メモリセルアレイ領域10に含まれるビア群102A〜Hおよび配線群106I〜Mと、周辺回路領域に含まれるビア群104A〜Rおよび配線群106A〜Hに区分される。

0039

メモリセルアレイ領域10に含まれるビアによって、コンタクト方式である本実施形態のマスクROMのプログラミングが行われる。すなわち、ビアの有無により各メモリセルのデータの値が決定される。本実施形態では、配線106J〜Mはビット線であり、ビア102A〜Hを含むメモリセルの値は“0”となり、ビア未接続部分108A〜Hを含むメモリセルの値は“1”となる。なお、メモリセルの行選択を行うワード線(図外)は、各メモリセルのゲートに適宜接続されている。一方、周辺回路領域に含まれるビア104A〜RはROMのプログラミングには影響を与えず、マスクROMのコントローラーデコーダーなどの周辺回路を構成する。

0040

ここで、本実施形態においては、メモリセルアレイ領域10に含まれるビア102A〜Hと、周辺回路領域に含まれるビア104A〜Rとでは、設計上、ビアの径の大きさが異なる。ビアの径とはビア層・配線層における平面方向のビアの大きさをいい、ビア層・配線層に対する垂直方向の深さのことではない。また、図1のビア102A〜Hおよび104A〜Rは、そのシンボルである対角線を含んだ四角形表現されているが、ビア層は実際にウェハ上にパターン形成されると形状は円形に近くなる。図6のビア104Uは実際のウェハ上に形成される形状として描かれている。このとき、ビアの径は同図の120が示す距離である。なお、図6の106Pは2層目の配線を示す。

0041

所定の配線層間を接続するビアの全てについて、必要であればダブルビア等の手法を用いて、ビアのセルを共通化することは通常行われている。そして、周辺回路領域も含めて同一のマスクパターンで扱うことは、設計工数や必要なマスクパターン数の面からコスト削減上、有利であるように思える。しかし、本実施形態のようにマスクROMを含む半導体装置の場合、そのROMのデータ等のみが頻繁に変わることが想定される。このような場合には、改変を含めた全体的な設計工数や新たなマスクパターンの作成にかかるコストの面から、マスクROMのデータ等のみを別途扱う方が有利になる場合もある。

0042

マスクROMのプログラミングに用いるビアを別扱いとすることを前提とした場合には、そのプログラミングに用いられるビアの径の大きさを、周辺回路領域に含まれるビアの径とは異なる大きさにできる。その大きさは、設計ルール上許される範囲で変更可能である。よって適当な調整により、メモリセルアレイ部の面積増加は防ぎつつマスクROMのプログラミングに用いるビアの径の大きさを周辺回路領域のビアとは異なる大きさとする自由度の高い設計をすることができる。

0043

ここで、メモリセルアレイ領域10に含まれるビア群102A〜Hのビア径を、周辺回路領域に含まれるビア群104A〜Rのビア径よりも大きくすることで、マスクパターンの新たな作成にかかるコストを更に低減することが可能である。

0044

前記の通り、周辺回路領域のビア(104A〜R)については径が小さいために位相シフトマスクを用いたパターン露光技術が要求される場合がある。もし、周辺回路領域のビアとメモリセルアレイ領域10に含まれるビア(102A〜H)を同一のマスクパターンで扱う場合、マスクROMのプログラミングに変更が生じる度に、変更を含まない周辺回路領域のビアも含めてマスクパターン全体を新たに作成する必要がある。このとき、高価な位相シフトマスク用のマスクパターンが要求される。しかし、メモリセルアレイ領域10に含まれるビア(102A〜H)を別のマスクパターンとしておき、かつ、メモリセルアレイ領域10に含まれるビアの径を、パターン露光において従来のバイナリマスクを使用できる程度大きなものとしておけば、マスクROMのプログラミングに用いるビアのみについて安価なバイナリマスク用のマスクパターンを作成すればよいのでコストの低減が可能である。ここで、メモリセルアレイ領域10に含まれるビアの径の大きさは、配線(例えば、106J)の幅以下であればよく、配線幅と同一にすることも可能である(例えば、102A〜B)。ただし、接続不良等の問題が生じるため、一般的に配線の幅を超える大きさのビアを置くことはできない。

0045

図2図1のC1−C1線断面図である。図2の106C、106I、106J、104M、102Aは図1の要素と同じである。107A〜Cは第1層配線であり、ビア104Mは配線106Cと107Aを接続し、ビア102Aは配線106Jと107Cを接続する。ビア104Mと102Aを比較すると、深さは一致するが、メモリセルアレイ領域10に含まれるビア102Aは、周辺回路領域のビア104Mよりもその径が大きい。

0046

ここで、図3および図4を用いて、本実施形態のマスクROMの具体的な構成を説明する。図3は本実施形態のマスクROM1のブロック図である。マスクROM1はメモリセルアレイ10と周辺回路1100を含む。メモリセルアレイ10は、図1のメモリセルアレイ領域に対応する。また、図1のビア104A〜Rと配線106A〜Hは、周辺回路1100の一部を構成する。メモリセルアレイ10は、各メモリセルのデータを保持し、活性化したワード線1004の信号に応じたメモリセルが保持するデータをビット線1006に出力する。

0047

周辺回路1100は、アドレスバッファー20、行デコーダー30、列デコーダー40、コントローラー50、データ出力バッファー60を含む。アドレスバッファー20は、マスクROM1の外部のCPU等から指定されたアドレス情報1000を保持する。アドレスバッファー20により、CPUから要求されたROMデータ1018を出力する前にアドレス情報1000が変化するような場合でも正しいROMデータ1018を出力することができる。行デコーダー30は、アドレスバッファー20に保持されたアドレス情報1002に応じて、ワード線1004を活性化させる。列デコーダー40は、アドレスバッファー20に保持されたアドレス情報1008に応じて、メモリセルアレイ10からビット線1006に出力されるデータを選択し、得られた読み出しデータ1010をデータ出力バッファー60に送る。データ出力バッファー60は、CPU等から要求されたROMデータ1018を出力する。データ出力バッファー60により、次のデータの読み出し動作が開始された場合でも、継続して要求されたROMデータの出力を行うことができる。ここで、コントローラー50は、CPU等からの制御信号1012に応じて、アドレスバッファー20やデータ出力バッファー60に対して制御を行う。例えば、コントローラー50は制御信号1014によって、アドレスバッファー20がアドレス情報1000を取り込むタイミングを指定してもよい。また、例えば、コントローラー50は制御信号1016によってデータ出力バッファーが要求されたROMデータ1018を出力するタイミングを制御してもよい。

0048

図4は、本実施形態のメモリセルアレイ10の具体的なメモリセル構成とそのアレイ構造をあらわす。図4はアレイ構造の一部を示したものであり、同様の接続形態により更にメモリセルが含まれていてもよい。ワード線1004A〜Dは図3のワード線1004の一部である。また、ビット線1006A〜Dは図3のビット線1006の一部である。

0049

図4のメモリセル100A〜PはnMOSトランジスタを含み、そのソースは接地(GND)されている。メモリデータの値は、メモリセル100A〜Pの各トランジスタのドレインとビット線1006A〜Dとを繋ぐ配線接続部分1020A〜Pの接続の有無によって決まる。配線接続部分1020A〜Pの接続の有無は図1のビアの有無(102A〜Hおよび108A〜H)に対応する。例えば、メモリセル100Aのトランジスタのドレインとビット線1006Aとが配線接続部分1020Aにおいて接続されていることと、図1でビア102Aによってビット線106Jが接続されていることは対応している。また、メモリセル100Cのように配線接続部分1020Cが接続されていないことは、図1の108Aのようにビアが存在しないことに対応する。

0050

本実施形態のマスクROMの読み出し動作は以下のように行われる。まず、列デコーダー40(図3)によって、アドレスバッファー20(図3)に保持されたアドレス情報1008(図3)に応じたビット線が選択される。ここで、ビット線1006Aが選択されたとして、ビット線1006Aは、論理レベル“1”に対応する所定の電位プリチャージされる。その後、行デコーダー30(図3)によって、アドレスバッファー20(図3)に保持されたアドレス情報1002(図3)に応じたワード線が選択される。

0051

ここで、ワード線1004Aが選択された場合、メモリセル100Aのトランジスタはドレイン側がビット線1006Aに接続されているため(1020A)、ビット線1006Aはディスチャージされる。そして、図外のセンスアンプ等によりその電位が検出されて、メモリセル100Aから読み出されたデータ“0”がデータ出力バッファー60(図3)を経由して、ROMデータ1018(図3)として出力される。

0052

また、ワード線1004Aではなくワード線1004Cが選択された場合、メモリセル100Cのトランジスタはビット線1006Aと接続されていないため(1020C)、ビット線1006Aはディスチャージされることはない。そして、図外のセンスアンプ等によりプリチャージ電位が検出され、メモリセル100Cから読み出されたデータ“1”がデータ出力バッファー60(図3)を経由して、ROMデータ1018(図3)として出力される。

0053

前記のように、図1におけるビアの接続の有無(102A〜H、108A〜H)は、図4の配線接続部分1020A〜Pの接続の有無に対応し、図1における配線106J〜Mは、図4のビット線1006A〜Dに対応する。すなわち、図1のビアの有無により、マスクROM1に対して所望のデータのプログラミングが可能である。

0054

次に、図5を用いて、本実施形態のメモリセルアレイ領域10に含まれるビアのビア径について詳細に説明する。前記のように、マスクROMのプログラミングに使用されるビアの径が、周辺回路領域のビアよりも大きい場合、例えばバイナリマスク手法によるパターン露光ができるので、マスクパターンの製造コストを効果的に低減させ得る。ただし、ビアの径を大きくすることにあわせて、接続される配線の幅等を広げた場合にはメモリセルの面積が増大してしまう。一般にメモリセルアレイには多数のメモリセルが配置されるため、基本構造であるメモリセルの面積が増大することはアレイ全体として大幅な面積増加となりやすい。よって、メモリセルアレイ領域の面積を増大させないためには、ビアの径は広げても、ビアが接続される配線の幅等を広げないことが必要である。言い換えると、ビア径の大きさの上限は接続される配線の幅又は長さとなる。そこで、接続される配線との相対的な距離の指標をもってビアの径の大きさを定義すると都合がよい。

0055

図5は本実施形態におけるマスクROMのレイアウトの部分拡大図である。メモリセルアレイ領域10に含まれマスクROMのプログラミングに使用するビア102I、102Jと、周辺回路領域にあるビア104S、104Tは、1層目の配線(図外)と2層目の配線を接続する。メモリセルアレイ領域10にある配線106Oと周辺回路領域にある配線106Nは、2層目の配線である。ここでは、配線106Nと配線106Oの幅は同一であるとしてよい。

0056

エンクローズ長はビアの端と配線の端との長さ、すなわち上層の配線がビアを覆ったときのビアと重ならない余裕部分の長さをいう。具体的には、メモリセルアレイ領域10においては、配線幅方向エンクローズ長は図5の114であり、配線長手方向のエンクローズ長は116である。また、周辺回路領域においては、配線幅方向エンクローズ長は110であり、配線長手方向のエンクローズ長は112である。

0057

メモリセルアレイ領域10においては、ビア102I、102Jは配線106Oの幅等を広げない範囲でその径を大きくしている。よって、配線幅方向エンクローズ長114は周辺回路領域のエンクローズ長110又は112よりも短くなっている。一方、光近接効果による縮退、すなわち微細なパターンにおける端部の丸めの影響が、径を大きくしたビア102Jに及ばないようにするために、配線長手方向エンクローズ長116は周辺回路領域の配線長手方向エンクローズ長112以上に長い方がよい。よって、どちらのエンクローズ長(114又は116)を用いて周辺回路領域と比較するかによって比較結果に差が生じる可能性がある。

0058

ここで、エンクローズ長を用いてビア径の大小関係を表現可能とするために、各領域における配線幅方向エンクローズ長のうち最も短いものを最小エンクローズ長と定義することができる。前記光近接効果の考慮のため、配線長手方向エンクローズ長を用いて比較することは、ビア径の大小関係を適切に示さない可能性がある。そのため、配線幅方向エンクローズ長を用いて最小エンクローズ長を定義している。前記の最小エンクローズ長を比較することにより、各領域において配線幅の変動があっても、ビア径の大小関係を適切に比較することができる。

0059

周辺回路領域においては、ビアの径の大きさを調整することもないので、最小エンクローズ長は図5の配線幅方向エンクローズ長110である。もし、仮想的に配線106Nの幅を広げたならば、配線幅方向エンクローズ長110は広がることになる。

0060

一方、メモリセルアレイ領域10においては、最小エンクローズ長は配線幅方向エンクローズ長114である。もし、仮想的に配線106Oの幅を広げたならば、ビア径を大きくしようとしてビア102I〜Jも幅を広げるため、配線幅方向エンクローズ長114は変わらない。

0061

このように、メモリセルアレイ領域10の面積を増大させずに同領域のビア径を周辺回路領域のビア径よりも大きくする、との前提において、メモリセルアレイ領域10のビアの最小エンクローズ長は周辺回路領域のビアの最小エンクローズ長よりも短くなる。すなわち、最小エンクローズ長の比較で各領域のビア径の大小関係を表現できる。

0062

以上から、本実施形態のマスクROMは、メモリセルアレイ領域10のビアと周辺回路領域のビアとでエンクローズ長の長さが異なるマスクROMであると言える。領域によってエンクローズ長の差を設けることにより、メモリセルアレイ領域の面積を増大させずに、メモリセルアレイ領域10に含まれるビアについては例えばバイナリマスク用のマスクパターンとして扱うことが可能となり、マスクパターンの製造コストを低減させることができる。

0063

(2.本実施形態のマスクROMの製造方法)
本実施形態のメモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクROMの製造方法において、メモリセルアレイ領域のビアは、周辺回路領域とは別個の独立したマスクパターンを有している。そして、前記マスクROMにおけるビア径の大小関係はマスクパターンにおいても成り立つ。

0064

前記マスクROMの製造方法においては、1層目の配線と2層目の配線間を接続する複数のビアの製造工程において、メモリセルアレイ領域のビアの製造と、周辺回路領域のビアの製造とで、異なるマスクパターンを用いることができる。

0065

メモリセルアレイ領域のビアはマスクROMが保持するデータやプログラムのプログラミングに用いられる。この製造方法においては、マスクROMのデータ等に変更が生じた場合には、マスクROMのプログラミングに使用するビア用のマスクパターンを作成するだけでよい。同じ配線層間を接続するビアであっても、周辺回路領域のマスクパターンを変更する必要はなく、また、複数の層でマスクパターンを変更する必要もない。そのため、マスクROMのデータ等の内容に変更が想定される製品において同製造方法を用いた場合、全体としてマスクパターンの製造コストの低減が可能となる。また、コンタクト方式のマスクROMであるため短期の製品出荷も可能となる。

0066

さらに、前記メモリセルアレイ領域のビアの製造で用いるマスクパターンは、バイナリマスクであってもよい。マスクROMのプログラミングに使用するビア用のマスクパターンが、高価な位相シフトマスクでなくバイナリマスクであれば、さらにマスクパターンの製造コストを低減することができる。

0067

本実施形態のマスクROMの製造方法において、マスクパターン上において、メモリセルアレイ領域のビアは、周辺回路領域のビアよりも径が大きくてもよい。例えば、周辺回路領域のビアについては径が小さいために位相シフトマスクを用いたパターン露光技術が要求される場合でも、マスクROMのプログラミングに使用するビアの径が十分大きいならば当該ビアのパターン露光ではバイナリマスクを使用することが可能となる。結果として、プログラミングに用いられるビアのマスクパターンの製造コストを低減させることができる。

0068

この製造方法において、メモリセルアレイ領域のビアの径と、当該ビアに接続される配線の幅の大きさが一致してもよい。すなわち、マスクパターン上でエンクローズ長を0とすることで、メモリセルアレイ領域の面積を増大させずに最大限にビア径を大きくすることができる。ビア径が大きくなればパターン露光ではバイナリマスクを使用できる可能性が高くなり、コスト低減効果が期待できる。

0069

ここで、マスクパターン上でビア径とそれを覆う配線幅が一致している場合、製品であるマスクROM上で、製造工程の誤差によってビア径が配線幅よりも大きく作られることで接続不良が生じることが懸念される。しかし、パターン露光においては光近接効果の影響をうける。光近接効果では、微細なパターンである程その縮退の影響を受けやすい。配線とビアを比較すると、ビアの方が微小であるため、より縮退の影響を受ける。よって、マスクパターン上で配線幅方向のエンクローズ長を0としておけば、製造されるマスクROMにおいて、ビア径は配線幅よりも小さくなる。よって、マスクパターン上でビア径と配線幅とを一致させることで、メモリセルアレイ領域のビアの径をできるだけ大きくとりつつ、ビアの接続不良なくマスクROMを製造することができる。

0070

一方、マスクパターン上で、メモリセルアレイ領域のビアの配線長手方向のエンクローズ長は、周辺回路領域のビアの配線エンクローズ長以上であってもよい。配線の長手方向における端においては、パターン露光の工程での縮退の影響を十分に考慮する必要がある。メモリセルアレイ領域のビアはその径を大きくしているため、配線の長手方向における端部の縮退の影響をより受けやすい。したがって、メモリセルアレイ領域のビアの配線長手方向エンクローズ長については、周辺回路領域の配線長手方向エンクローズ長以上に長い方がよい。

0071

(3.その他)
前記の本実施形態のマスクROM、本実施形態のマスクROMの製造方法では、2層目の配線と1層目の配線とを結ぶビアについて例示したが、3層目と2層目の配線間、その他の配線間のビアやコンタクトであってもよい。また、メモリセルの具体的な構成は図4の回路に限らない。例えば、トランジスタのソースがVddに接続されており、プリチャージの電位として論理レベル“0”に対応する電位が用いられていてもよい。

0072

また、説明の都合上、実施例としてメモリセルアレイ領域と周辺回路領域とでビア径が異なる形態を記述したが、メモリセルアレイ領域と周辺回路領域とでビア径は同じであるが、配線長手方向エンクローズ長が異なっている形態も本発明に含まれる。

0073

そして、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

0074

1…マスクROM、10…メモリセルアレイ(領域)、20…アドレスバッファー、30…行デコーダー、40…列デコーダー、50…コントローラー、60…データ出力バッファー、100A〜P…メモリセル、102A〜J…ビア、104A〜U…ビア、106A〜P…第2層配線、107A〜C…第1層配線、108A〜H…ビア未接続部分、110…周辺回路領域の配線幅方向エンクローズ長、112…周辺回路領域の配線長手方向エンクローズ長、114…メモリセルアレイ領域の配線幅方向エンクローズ長、116…メモリセルアレイ領域の配線長手方向エンクローズ長、120…ビアの径(ビア径)、1000…アドレス情報、1002…アドレス情報、1004…ワード線、1004A〜D…ワード線、1006…ビット線、1006A〜D…ビット線、1008…アドレス情報、1010…読み出しデータ、1012…制御信号、1014…制御信号、1016…制御信号、1018…ROMデータ、1020A〜P…配線接続部分、1100…周辺回路

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