技術 マスクＲＯＭおよびその製造方法

0001

本発明はマスクＲＯＭおよびその製造方法等に関する。

0002

マスクＲＯＭは製造工程において所望のデータやプログラム等が書き込まれる。このデータ等の書き込み方法として、拡散方式、コンタクト方式、注入方式等がある。

0003

拡散方式は、ポリシリコンの下層にある酸化膜の周辺に対する選択的な酸化処理によってデータ等の書き込み（以下、プログラミングという）を行う。コンタクト方式は、ソース・ドレイン・ゲートと金属配線との接続（コンタクト）、又は金属配線層間の接続（ビア）の有無によりプログラミングを行う。注入方式は、メモリセルのトランジスタの閾値を選択的に変更することでプログラミングを行う。

0004

ここで、少量多品種の集積回路装置に用いられるマスクＲＯＭは、一般に、所望のデータをマスクＲＯＭにプログラミングしてから短期に製品を出荷することが求められる。このため、このような集積回路装置用のマスクＲＯＭでは、製造工程上の後段に当たる「金属配線層の製造工程」でプログラミングが可能な、コンタクト方式が採用されることが多くある。

0005

前記の通り、コンタクト方式においては、ＲＯＭの各メモリセルのデータ（“０”又は“１”）は、特定の層のビア又はコンタクト（以下、「ビア」にて代表させる）の有無により決定される。ビア（ｖｉａ）の有無は、製造工程において用いられるビア用マスクパターンにより決定される。ここで、マスクパターンとはフォトマスク（原版）またはレチクル（拡大原版）等を指す。搭載するＲＯＭの内容が異なる少量多品種の集積回路装置を想定すると、集積回路装置の種類毎に固有なマスクパターンが存在することとなる。このような場合には特に、製品を出荷するまでの時間短縮のみならず、種類毎に固有なマスクパターン自体の製造コストの低減も要求され得る。

0006

ここで、下記の特許文献１の発明は、レイアウト上の構成を工夫することによってメモリセルアレイの集積度を高められる（特許文献１の００７３段落）。そして、メモリセルアレイ領域が占める面積を小さくすることで、結果としてマスクパターンの製造コストの低減が可能かもしれない。また、下記の特許文献２の発明では、コンタクトホールが各層に垂直な方向に揃って整列することで、コンタクト領域のパターン面積を最小にし、マスクパターンの製造コスト低減に貢献し得るかもしれない（特許文献２の００２５段落）。

0007

特開平１１−２６６０７号公報
特開２００４−１５３００３号公報

0008

しかし、特許文献１又は２の発明における「レイアウト上の構成の工夫」又は「コンタクトホールの各層の整列」は、マスクＲＯＭのデータ等の変更が頻繁に行われる場合には、必ずしもマスクパターンの製造コスト低減に結びつかない。これらの発明では、マスクＲＯＭのプログラミングを変更する場合には、複数層に及ぶマスクパターンの製造を要求する。しかし、新たに製造されるマスクパターンの層の数が増えることは、マスクパターン自体の製造コストを著しく上昇させることになる。よって、マスクＲＯＭのデータ等の違いに基づく固有なマスクパターンが、例えば特定のビア層の変更だけで済むことが望ましい。

0009

また、近年の微細化技術の発達により、ビアの形成には位相シフト法といったパターン露光技術が要求されることがある。位相シフト法は、遮光したい部分にも光の一部を透過させて、その位相が隣接する透過部分の光と１８０°ずれるようにすることで高い解像度を得る手法である。しかし、当該手法に必要なマスクパターンの製造コストは高くなる。一方、光が透過する透明な石英部分と光を遮光する不透明なクロム部分から成るバイナリマスクを用いることができれば、マスクパターン自体の製造コストは低減する。また、ステッパーなどの設備面でも、位相シフト法に用いられるものに限らず従来の装置を使用できれば、総合的な製造コスト低減に貢献し得る。

0010

本発明はこのような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、特定の層のマスクパターンを変更するだけで異なったマスクＲＯＭのプログラミングを可能にする。また、プログラミングに用いるビアの径の大きさを周辺回路領域のビア径とは異なるサイズとする自由度の高い設計をすることができる。

0011

（１）本発明に係るマスクＲＯＭは、
メモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクＲＯＭであって、所定の配線層間を接続する複数のビアを含み、プログラミングに使用される前記メモリセルアレイ領域のビアと、前記周辺回路領域のビアとでは、径の大きさが異なる。

0012

本発明によれば、マスクＲＯＭのプログラミングに用いるビアの径の大きさを周辺回路領域のビア径とは異なるサイズとする自由度の高い設計をすることができる。

0013

（２）このマスクＲＯＭにおいて、
前記メモリセルアレイ領域のビアは、前記周辺回路領域のビアよりも径が大きくてもよい。

0014

本発明によれば、マスクＲＯＭのデータ等に変更が生じた場合に、プログラミングに用いられるビアのマスクパターン製造コストを低減することができる。周辺回路領域のビアについては径が小さいために第１のマスクパターン（例えば位相シフトマスクのような高価なマスクパターン）を用いたパターン露光技術が要求される場合でも、マスクＲＯＭのプログラミングに使用するビアの径が十分大きいならば当該ビアのパターン露光では、第１のマスクパターンよりも安価な第２のマスクパターン（例えばバイナリマスク）を使用することが可能となる。そのため、マスクＲＯＭのデータ等に変更が生じた場合に、プログラミングに使用するビアのマスクパターンとして第１のマスクパターンを製造する必要がなくなり、マスクパターンの製造コストを低減させることができる。

0015

（３）このマスクＲＯＭにおいて、
前記メモリセルアレイ領域のビアは、接続される配線がビット線であってもよい。

0016

本発明によれば、特別な配線又は回路を要することなく、一般的なコンタクト方式のマスクＲＯＭの構造と同様に、プログラミングに用いられるビアがビット線に接続される構造をとることができる。

0017

（４）このマスクＲＯＭにおいて、
前記メモリセルアレイ領域のビアと接続される配線との最小エンクローズ長は、前記周辺回路領域のビアと接続される配線との最小エンクローズ長よりも短くてもよい。

0018

ここで、エンクローズ長とは、ビアの端からそれが接続される配線の端までの、配線長手方向又は幅方向の直線距離をいう。すなわち、配線がビアを覆ったときのビアとの重複部分を除いたカバー余裕を表す。また、所定領域における最小エンクローズ長とは、その領域内での配線幅方向エンクローズ長のうち最も短い距離をいう。

0019

本発明のコンタクト方式のマスクＲＯＭにおいて、マスクＲＯＭのプログラミングに使用されるビアは、周辺回路領域のビアに比べてその径が大きくてもよい。このとき、周辺回路領域と同様のエンクローズ長をとった場合にはメモリセルアレイ領域の面積が増大する。しかし、本発明によれば、メモリセルアレイ領域のビアと接続される配線との最小エンクローズ長を、周辺回路領域のビアと配線との最小エンクローズ長よりも短くすることで、メモリセルアレイ領域の面積を増大させないようにできる。

0020

（５）このマスクＲＯＭにおいて、
前記メモリセルアレイ領域のビアと接続される配線との配線長手方向のエンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長以上であってもよい。

0021

メモリセルアレイ領域において配線長手方向の配線の端に近接するビアの配線長手方向エンクローズ長が短いと、パターン露光工程での縮退によりパターンが正しく形成されず、前記配線と当該ビアとの接続不良を生じるおそれがある。

0022

本発明によれば、そのようなビアと配線との配線長手方向のエンクローズ長を、周辺回路領域のビアと配線とのエンクローズ長よりも長くとるか、又は同一にとることにより、前記縮退の影響を受けないようにしてビアと配線の接続不良を防止することができる。

0023

（６）本発明に係るマスクＲＯＭは、
メモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクＲＯＭであって、所定の配線層間を接続する複数のビアを含み、プログラミングに使用される前記メモリセルアレイ領域のビアと接続される配線とのエンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長とでは、長さが異なる。

0024

本発明によれば、マスクＲＯＭのプログラミングに用いるビアのエンクローズ長を周辺回路領域のエンクローズ長とは異なる長さとする自由度の高い設計をすることができる。なお、メモリセルアレイ領域のビアの最小エンクローズ長は、周辺回路領域のビアの最小エンクローズ長より短くてもよい。

0025

（７）本発明に係るマスクＲＯＭの製造方法は、
メモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクＲＯＭの製造方法であって、所定の配線層間を接続する複数のビアの製造工程において、プログラミングに使用される前記メモリセルアレイ領域のビアの製造と、前記周辺回路領域のビアの製造とで、異なるマスクパターンを用いる。

0026

本発明によれば、マスクＲＯＭのデータ等に変更が生じた場合に、マスクＲＯＭのプログラミングに使用するビア用のマスクパターンを作成するだけでよい。周辺回路領域のマスクパターンに変更はなく、複数の層のマスクパターンを変更する必要がないため、マスクＲＯＭの内容に変更が想定される場合に、マスクパターンの製造コストの低減と短期の製品出荷が可能となる。

0027

（８）このマスクＲＯＭの製造方法において、
前記メモリセルアレイ領域のビアの製造で用いるマスクパターンは、バイナリマスクであってもよい。

0028

本発明によれば、マスクＲＯＭのプログラミングに使用するビア用のマスクパターンは、高価な位相シフトマスクでなくバイナリマスクであるため、マスクパターンの製造コストを低減することができる。

0029

（９）このマスクＲＯＭの製造方法において、
前記マスクパターン上で、前記メモリセルアレイ領域のビアは、前記周辺回路領域のビアよりも径が大きくてもよい。

0030

本発明によれば、マスクＲＯＭのデータ等に変更が生じた場合に、プログラミングに用いられるビアのマスクパターン製造コストを低減することができる。周辺回路領域のビアについては径が小さいために第１のマスクパターン（例えば位相シフトマスクのような効果なマスクパターン）を用いたパターン露光技術が要求される場合でも、マスクＲＯＭのプログラミングに使用するビアの径が十分大きいならば当該ビアのパターン露光では、第１のマスクパターンよりも安価な第２のマスクパターン（例えばバイナリマスク）を使用することが可能となる。そのため、マスクＲＯＭのデータ等に変更が生じた場合に、プログラミングに使用するビアのマスクパターンとして第１のマスクパターンを製造する必要がなくなり、マスクパターンの製造コストを低減させることができる。

0031

（１０）このマスクＲＯＭの製造方法において、
前記マスクパターン上で、前記メモリセルアレイ領域のビアの径と、当該ビアに接続される配線の幅の大きさが一致してもよい。

0032

本発明によれば、マスクパターン上で、マスクＲＯＭのプログラミングに使用するビアの径は、接続される上層の配線幅と一致し、十分に大きな径を有する。よって、周辺回路領域のビアについて前記第１のマスクパターンを用いたパターン露光技術が要求される場合でも、マスクＲＯＭのプログラミングに使用するビアのパターン露光では前記第２のマスクパターンを使用できる可能性が高い。このとき、マスクパターンの製造コストを低減させることができる。

0033

（１１）このマスクＲＯＭの製造方法において、
前記マスクパターン上で、前記メモリセルアレイ領域のビアと接続される配線の長手方向とのエンクローズ長は、前記周辺回路領域のビアと接続される配線とのエンクローズ長以上であってもよい。

0034

本発明によれば、マスクＲＯＭのプログラミングに使用されるビアとビット線の長手方向とのエンクローズ長を、周辺回路領域のビアと配線とのエンクローズ長よりも長くとるか、又は同一にとることにより、パターン露光の工程で縮退の影響を受けないようにしてビアと配線の接続不良を防止することができる。

0035

一実施形態におけるマスクＲＯＭのレイアウト図。
一実施形態におけるマスクＲＯＭの断面図
一実施形態におけるマスクＲＯＭのブロック図。
一実施形態におけるメモリセルアレイの図。
一実施形態におけるマスクＲＯＭのレイアウト拡大図。
ビア径を説明する図。

0036

以下に、本発明の実施形態について図面を参照して説明する。なお、以下に説明する実施形態は本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須の構成要件であるとは限らない。なお、以下の図において、同符号のものは同様の意味を成す。

0037

（１．本実施形態のマスクＲＯＭ）
図１は本実施形態におけるマスクＲＯＭのレイアウト図である。なお、図１はマスクＲＯＭ１の一部階層における一部エリアをあらわしているに過ぎず、マスクＲＯＭ１は図示された構成に限定されるものではない。

0038

マスクＲＯＭ１は、所定の配線層間を接続する複数のビア１０２Ａ〜Ｈおよび１０４Ａ〜Ｒと、２層目の配線である１０６Ａ〜Ｍの配線を含む。ビア１０２Ａ〜Ｈおよび１０４Ａ〜Ｒは、１層目の配線（図外）と２層目の配線を接続する。配線１０６Ｊ〜Ｍにある未接続部分１０８Ａ〜Ｈは、ビアが存在していないことを示している。図１のビアと配線は、メモリセルアレイ領域１０に含まれるビア群１０２Ａ〜Ｈおよび配線群１０６Ｉ〜Ｍと、周辺回路領域に含まれるビア群１０４Ａ〜Ｒおよび配線群１０６Ａ〜Ｈに区分される。

0039

メモリセルアレイ領域１０に含まれるビアによって、コンタクト方式である本実施形態のマスクＲＯＭのプログラミングが行われる。すなわち、ビアの有無により各メモリセルのデータの値が決定される。本実施形態では、配線１０６Ｊ〜Ｍはビット線であり、ビア１０２Ａ〜Ｈを含むメモリセルの値は“０”となり、ビア未接続部分１０８Ａ〜Ｈを含むメモリセルの値は“１”となる。なお、メモリセルの行選択を行うワード線（図外）は、各メモリセルのゲートに適宜接続されている。一方、周辺回路領域に含まれるビア１０４Ａ〜ＲはＲＯＭのプログラミングには影響を与えず、マスクＲＯＭのコントローラーやデコーダーなどの周辺回路を構成する。

0040

ここで、本実施形態においては、メモリセルアレイ領域１０に含まれるビア１０２Ａ〜Ｈと、周辺回路領域に含まれるビア１０４Ａ〜Ｒとでは、設計上、ビアの径の大きさが異なる。ビアの径とはビア層・配線層における平面方向のビアの大きさをいい、ビア層・配線層に対する垂直方向の深さのことではない。また、図１のビア１０２Ａ〜Ｈおよび１０４Ａ〜Ｒは、そのシンボルである対角線を含んだ四角形で表現されているが、ビア層は実際にウェハ上にパターン形成されると形状は円形に近くなる。図６のビア１０４Ｕは実際のウェハ上に形成される形状として描かれている。このとき、ビアの径は同図の１２０が示す距離である。なお、図６の１０６Ｐは２層目の配線を示す。

0041

所定の配線層間を接続するビアの全てについて、必要であればダブルビア等の手法を用いて、ビアのセルを共通化することは通常行われている。そして、周辺回路領域も含めて同一のマスクパターンで扱うことは、設計工数や必要なマスクパターン数の面からコスト削減上、有利であるように思える。しかし、本実施形態のようにマスクＲＯＭを含む半導体装置の場合、そのＲＯＭのデータ等のみが頻繁に変わることが想定される。このような場合には、改変を含めた全体的な設計工数や新たなマスクパターンの作成にかかるコストの面から、マスクＲＯＭのデータ等のみを別途扱う方が有利になる場合もある。

0042

マスクＲＯＭのプログラミングに用いるビアを別扱いとすることを前提とした場合には、そのプログラミングに用いられるビアの径の大きさを、周辺回路領域に含まれるビアの径とは異なる大きさにできる。その大きさは、設計ルール上許される範囲で変更可能である。よって適当な調整により、メモリセルアレイ部の面積増加は防ぎつつマスクＲＯＭのプログラミングに用いるビアの径の大きさを周辺回路領域のビアとは異なる大きさとする自由度の高い設計をすることができる。

0043

ここで、メモリセルアレイ領域１０に含まれるビア群１０２Ａ〜Ｈのビア径を、周辺回路領域に含まれるビア群１０４Ａ〜Ｒのビア径よりも大きくすることで、マスクパターンの新たな作成にかかるコストを更に低減することが可能である。

0044

前記の通り、周辺回路領域のビア（１０４Ａ〜Ｒ）については径が小さいために位相シフトマスクを用いたパターン露光技術が要求される場合がある。もし、周辺回路領域のビアとメモリセルアレイ領域１０に含まれるビア（１０２Ａ〜Ｈ）を同一のマスクパターンで扱う場合、マスクＲＯＭのプログラミングに変更が生じる度に、変更を含まない周辺回路領域のビアも含めてマスクパターン全体を新たに作成する必要がある。このとき、高価な位相シフトマスク用のマスクパターンが要求される。しかし、メモリセルアレイ領域１０に含まれるビア（１０２Ａ〜Ｈ）を別のマスクパターンとしておき、かつ、メモリセルアレイ領域１０に含まれるビアの径を、パターン露光において従来のバイナリマスクを使用できる程度大きなものとしておけば、マスクＲＯＭのプログラミングに用いるビアのみについて安価なバイナリマスク用のマスクパターンを作成すればよいのでコストの低減が可能である。ここで、メモリセルアレイ領域１０に含まれるビアの径の大きさは、配線（例えば、１０６Ｊ）の幅以下であればよく、配線幅と同一にすることも可能である（例えば、１０２Ａ〜Ｂ）。ただし、接続不良等の問題が生じるため、一般的に配線の幅を超える大きさのビアを置くことはできない。

0045

図２は図１のＣ１−Ｃ１線断面図である。図２の１０６Ｃ、１０６Ｉ、１０６Ｊ、１０４Ｍ、１０２Ａは図１の要素と同じである。１０７Ａ〜Ｃは第１層配線であり、ビア１０４Ｍは配線１０６Ｃと１０７Ａを接続し、ビア１０２Ａは配線１０６Ｊと１０７Ｃを接続する。ビア１０４Ｍと１０２Ａを比較すると、深さは一致するが、メモリセルアレイ領域１０に含まれるビア１０２Ａは、周辺回路領域のビア１０４Ｍよりもその径が大きい。

0046

ここで、図３および図４を用いて、本実施形態のマスクＲＯＭの具体的な構成を説明する。図３は本実施形態のマスクＲＯＭ１のブロック図である。マスクＲＯＭ１はメモリセルアレイ１０と周辺回路１１００を含む。メモリセルアレイ１０は、図１のメモリセルアレイ領域に対応する。また、図１のビア１０４Ａ〜Ｒと配線１０６Ａ〜Ｈは、周辺回路１１００の一部を構成する。メモリセルアレイ１０は、各メモリセルのデータを保持し、活性化したワード線１００４の信号に応じたメモリセルが保持するデータをビット線１００６に出力する。

0047

周辺回路１１００は、アドレスバッファー２０、行デコーダー３０、列デコーダー４０、コントローラー５０、データ出力バッファー６０を含む。アドレスバッファー２０は、マスクＲＯＭ１の外部のＣＰＵ等から指定されたアドレス情報１０００を保持する。アドレスバッファー２０により、ＣＰＵから要求されたＲＯＭデータ１０１８を出力する前にアドレス情報１０００が変化するような場合でも正しいＲＯＭデータ１０１８を出力することができる。行デコーダー３０は、アドレスバッファー２０に保持されたアドレス情報１００２に応じて、ワード線１００４を活性化させる。列デコーダー４０は、アドレスバッファー２０に保持されたアドレス情報１００８に応じて、メモリセルアレイ１０からビット線１００６に出力されるデータを選択し、得られた読み出しデータ１０１０をデータ出力バッファー６０に送る。データ出力バッファー６０は、ＣＰＵ等から要求されたＲＯＭデータ１０１８を出力する。データ出力バッファー６０により、次のデータの読み出し動作が開始された場合でも、継続して要求されたＲＯＭデータの出力を行うことができる。ここで、コントローラー５０は、ＣＰＵ等からの制御信号１０１２に応じて、アドレスバッファー２０やデータ出力バッファー６０に対して制御を行う。例えば、コントローラー５０は制御信号１０１４によって、アドレスバッファー２０がアドレス情報１０００を取り込むタイミングを指定してもよい。また、例えば、コントローラー５０は制御信号１０１６によってデータ出力バッファーが要求されたＲＯＭデータ１０１８を出力するタイミングを制御してもよい。

0048

図４は、本実施形態のメモリセルアレイ１０の具体的なメモリセル構成とそのアレイ構造をあらわす。図４はアレイ構造の一部を示したものであり、同様の接続形態により更にメモリセルが含まれていてもよい。ワード線１００４Ａ〜Ｄは図３のワード線１００４の一部である。また、ビット線１００６Ａ〜Ｄは図３のビット線１００６の一部である。

0049

図４のメモリセル１００Ａ〜ＰはｎＭＯＳトランジスタを含み、そのソースは接地（ＧＮＤ）されている。メモリデータの値は、メモリセル１００Ａ〜Ｐの各トランジスタのドレインとビット線１００６Ａ〜Ｄとを繋ぐ、配線接続部分１０２０Ａ〜Ｐの接続の有無によって決まる。配線接続部分１０２０Ａ〜Ｐの接続の有無は図１のビアの有無（１０２Ａ〜Ｈおよび１０８Ａ〜Ｈ）に対応する。例えば、メモリセル１００Ａのトランジスタのドレインとビット線１００６Ａとが配線接続部分１０２０Ａにおいて接続されていることと、図１でビア１０２Ａによってビット線１０６Ｊが接続されていることは対応している。また、メモリセル１００Ｃのように配線接続部分１０２０Ｃが接続されていないことは、図１の１０８Ａのようにビアが存在しないことに対応する。

0050

本実施形態のマスクＲＯＭの読み出し動作は以下のように行われる。まず、列デコーダー４０（図３）によって、アドレスバッファー２０（図３）に保持されたアドレス情報１００８（図３）に応じたビット線が選択される。ここで、ビット線１００６Ａが選択されたとして、ビット線１００６Ａは、論理レベル“１”に対応する所定の電位にプリチャージされる。その後、行デコーダー３０（図３）によって、アドレスバッファー２０（図３）に保持されたアドレス情報１００２（図３）に応じたワード線が選択される。

0051

ここで、ワード線１００４Ａが選択された場合、メモリセル１００Ａのトランジスタはドレイン側がビット線１００６Ａに接続されているため（１０２０Ａ）、ビット線１００６Ａはディスチャージされる。そして、図外のセンスアンプ等によりその電位が検出されて、メモリセル１００Ａから読み出されたデータ“０”がデータ出力バッファー６０（図３）を経由して、ＲＯＭデータ１０１８（図３）として出力される。

0052

また、ワード線１００４Ａではなくワード線１００４Ｃが選択された場合、メモリセル１００Ｃのトランジスタはビット線１００６Ａと接続されていないため（１０２０Ｃ）、ビット線１００６Ａはディスチャージされることはない。そして、図外のセンスアンプ等によりプリチャージ電位が検出され、メモリセル１００Ｃから読み出されたデータ“１”がデータ出力バッファー６０（図３）を経由して、ＲＯＭデータ１０１８（図３）として出力される。

0053

前記のように、図１におけるビアの接続の有無（１０２Ａ〜Ｈ、１０８Ａ〜Ｈ）は、図４の配線接続部分１０２０Ａ〜Ｐの接続の有無に対応し、図１における配線１０６Ｊ〜Ｍは、図４のビット線１００６Ａ〜Ｄに対応する。すなわち、図１のビアの有無により、マスクＲＯＭ１に対して所望のデータのプログラミングが可能である。

0054

次に、図５を用いて、本実施形態のメモリセルアレイ領域１０に含まれるビアのビア径について詳細に説明する。前記のように、マスクＲＯＭのプログラミングに使用されるビアの径が、周辺回路領域のビアよりも大きい場合、例えばバイナリマスク手法によるパターン露光ができるので、マスクパターンの製造コストを効果的に低減させ得る。ただし、ビアの径を大きくすることにあわせて、接続される配線の幅等を広げた場合にはメモリセルの面積が増大してしまう。一般にメモリセルアレイには多数のメモリセルが配置されるため、基本構造であるメモリセルの面積が増大することはアレイ全体として大幅な面積増加となりやすい。よって、メモリセルアレイ領域の面積を増大させないためには、ビアの径は広げても、ビアが接続される配線の幅等を広げないことが必要である。言い換えると、ビア径の大きさの上限は接続される配線の幅又は長さとなる。そこで、接続される配線との相対的な距離の指標をもってビアの径の大きさを定義すると都合がよい。

0055

図５は本実施形態におけるマスクＲＯＭのレイアウトの部分拡大図である。メモリセルアレイ領域１０に含まれマスクＲＯＭのプログラミングに使用するビア１０２Ｉ、１０２Ｊと、周辺回路領域にあるビア１０４Ｓ、１０４Ｔは、１層目の配線（図外）と２層目の配線を接続する。メモリセルアレイ領域１０にある配線１０６Ｏと周辺回路領域にある配線１０６Ｎは、２層目の配線である。ここでは、配線１０６Ｎと配線１０６Ｏの幅は同一であるとしてよい。

0056

エンクローズ長はビアの端と配線の端との長さ、すなわち上層の配線がビアを覆ったときのビアと重ならない余裕部分の長さをいう。具体的には、メモリセルアレイ領域１０においては、配線幅方向エンクローズ長は図５の１１４であり、配線長手方向のエンクローズ長は１１６である。また、周辺回路領域においては、配線幅方向エンクローズ長は１１０であり、配線長手方向のエンクローズ長は１１２である。

0057

メモリセルアレイ領域１０においては、ビア１０２Ｉ、１０２Ｊは配線１０６Ｏの幅等を広げない範囲でその径を大きくしている。よって、配線幅方向エンクローズ長１１４は周辺回路領域のエンクローズ長１１０又は１１２よりも短くなっている。一方、光近接効果による縮退、すなわち微細なパターンにおける端部の丸めの影響が、径を大きくしたビア１０２Ｊに及ばないようにするために、配線長手方向エンクローズ長１１６は周辺回路領域の配線長手方向エンクローズ長１１２以上に長い方がよい。よって、どちらのエンクローズ長（１１４又は１１６）を用いて周辺回路領域と比較するかによって比較結果に差が生じる可能性がある。

0058

ここで、エンクローズ長を用いてビア径の大小関係を表現可能とするために、各領域における配線幅方向エンクローズ長のうち最も短いものを最小エンクローズ長と定義することができる。前記光近接効果の考慮のため、配線長手方向エンクローズ長を用いて比較することは、ビア径の大小関係を適切に示さない可能性がある。そのため、配線幅方向エンクローズ長を用いて最小エンクローズ長を定義している。前記の最小エンクローズ長を比較することにより、各領域において配線幅の変動があっても、ビア径の大小関係を適切に比較することができる。

0059

周辺回路領域においては、ビアの径の大きさを調整することもないので、最小エンクローズ長は図５の配線幅方向エンクローズ長１１０である。もし、仮想的に配線１０６Ｎの幅を広げたならば、配線幅方向エンクローズ長１１０は広がることになる。

0060

一方、メモリセルアレイ領域１０においては、最小エンクローズ長は配線幅方向エンクローズ長１１４である。もし、仮想的に配線１０６Ｏの幅を広げたならば、ビア径を大きくしようとしてビア１０２Ｉ〜Ｊも幅を広げるため、配線幅方向エンクローズ長１１４は変わらない。

0061

このように、メモリセルアレイ領域１０の面積を増大させずに同領域のビア径を周辺回路領域のビア径よりも大きくする、との前提において、メモリセルアレイ領域１０のビアの最小エンクローズ長は周辺回路領域のビアの最小エンクローズ長よりも短くなる。すなわち、最小エンクローズ長の比較で各領域のビア径の大小関係を表現できる。

0062

以上から、本実施形態のマスクＲＯＭは、メモリセルアレイ領域１０のビアと周辺回路領域のビアとでエンクローズ長の長さが異なるマスクＲＯＭであると言える。領域によってエンクローズ長の差を設けることにより、メモリセルアレイ領域の面積を増大させずに、メモリセルアレイ領域１０に含まれるビアについては例えばバイナリマスク用のマスクパターンとして扱うことが可能となり、マスクパターンの製造コストを低減させることができる。

0063

（２．本実施形態のマスクＲＯＭの製造方法）
本実施形態のメモリセルアレイ領域と周辺回路領域を含むコンタクト方式のマスクＲＯＭの製造方法において、メモリセルアレイ領域のビアは、周辺回路領域とは別個の独立したマスクパターンを有している。そして、前記マスクＲＯＭにおけるビア径の大小関係はマスクパターンにおいても成り立つ。

0064

前記マスクＲＯＭの製造方法においては、１層目の配線と２層目の配線間を接続する複数のビアの製造工程において、メモリセルアレイ領域のビアの製造と、周辺回路領域のビアの製造とで、異なるマスクパターンを用いることができる。

0065

メモリセルアレイ領域のビアはマスクＲＯＭが保持するデータやプログラムのプログラミングに用いられる。この製造方法においては、マスクＲＯＭのデータ等に変更が生じた場合には、マスクＲＯＭのプログラミングに使用するビア用のマスクパターンを作成するだけでよい。同じ配線層間を接続するビアであっても、周辺回路領域のマスクパターンを変更する必要はなく、また、複数の層でマスクパターンを変更する必要もない。そのため、マスクＲＯＭのデータ等の内容に変更が想定される製品において同製造方法を用いた場合、全体としてマスクパターンの製造コストの低減が可能となる。また、コンタクト方式のマスクＲＯＭであるため短期の製品出荷も可能となる。

0066

さらに、前記メモリセルアレイ領域のビアの製造で用いるマスクパターンは、バイナリマスクであってもよい。マスクＲＯＭのプログラミングに使用するビア用のマスクパターンが、高価な位相シフトマスクでなくバイナリマスクであれば、さらにマスクパターンの製造コストを低減することができる。

0067

本実施形態のマスクＲＯＭの製造方法において、マスクパターン上において、メモリセルアレイ領域のビアは、周辺回路領域のビアよりも径が大きくてもよい。例えば、周辺回路領域のビアについては径が小さいために位相シフトマスクを用いたパターン露光技術が要求される場合でも、マスクＲＯＭのプログラミングに使用するビアの径が十分大きいならば当該ビアのパターン露光ではバイナリマスクを使用することが可能となる。結果として、プログラミングに用いられるビアのマスクパターンの製造コストを低減させることができる。

0068

この製造方法において、メモリセルアレイ領域のビアの径と、当該ビアに接続される配線の幅の大きさが一致してもよい。すなわち、マスクパターン上でエンクローズ長を０とすることで、メモリセルアレイ領域の面積を増大させずに最大限にビア径を大きくすることができる。ビア径が大きくなればパターン露光ではバイナリマスクを使用できる可能性が高くなり、コスト低減効果が期待できる。

0069

ここで、マスクパターン上でビア径とそれを覆う配線幅が一致している場合、製品であるマスクＲＯＭ上で、製造工程の誤差によってビア径が配線幅よりも大きく作られることで接続不良が生じることが懸念される。しかし、パターン露光においては光近接効果の影響をうける。光近接効果では、微細なパターンである程その縮退の影響を受けやすい。配線とビアを比較すると、ビアの方が微小であるため、より縮退の影響を受ける。よって、マスクパターン上で配線幅方向のエンクローズ長を０としておけば、製造されるマスクＲＯＭにおいて、ビア径は配線幅よりも小さくなる。よって、マスクパターン上でビア径と配線幅とを一致させることで、メモリセルアレイ領域のビアの径をできるだけ大きくとりつつ、ビアの接続不良なくマスクＲＯＭを製造することができる。

0070

一方、マスクパターン上で、メモリセルアレイ領域のビアの配線長手方向のエンクローズ長は、周辺回路領域のビアの配線エンクローズ長以上であってもよい。配線の長手方向における端においては、パターン露光の工程での縮退の影響を十分に考慮する必要がある。メモリセルアレイ領域のビアはその径を大きくしているため、配線の長手方向における端部の縮退の影響をより受けやすい。したがって、メモリセルアレイ領域のビアの配線長手方向エンクローズ長については、周辺回路領域の配線長手方向エンクローズ長以上に長い方がよい。

0071

（３．その他）
前記の本実施形態のマスクＲＯＭ、本実施形態のマスクＲＯＭの製造方法では、２層目の配線と１層目の配線とを結ぶビアについて例示したが、３層目と２層目の配線間、その他の配線間のビアやコンタクトであってもよい。また、メモリセルの具体的な構成は図４の回路に限らない。例えば、トランジスタのソースがＶｄｄに接続されており、プリチャージの電位として論理レベル“０”に対応する電位が用いられていてもよい。

0072

また、説明の都合上、実施例としてメモリセルアレイ領域と周辺回路領域とでビア径が異なる形態を記述したが、メモリセルアレイ領域と周辺回路領域とでビア径は同じであるが、配線長手方向エンクローズ長が異なっている形態も本発明に含まれる。

0073

そして、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

0074

１…マスクＲＯＭ、１０…メモリセルアレイ（領域）、２０…アドレスバッファー、３０…行デコーダー、４０…列デコーダー、５０…コントローラー、６０…データ出力バッファー、１００Ａ〜Ｐ…メモリセル、１０２Ａ〜Ｊ…ビア、１０４Ａ〜Ｕ…ビア、１０６Ａ〜Ｐ…第２層配線、１０７Ａ〜Ｃ…第１層配線、１０８Ａ〜Ｈ…ビア未接続部分、１１０…周辺回路領域の配線幅方向エンクローズ長、１１２…周辺回路領域の配線長手方向エンクローズ長、１１４…メモリセルアレイ領域の配線幅方向エンクローズ長、１１６…メモリセルアレイ領域の配線長手方向エンクローズ長、１２０…ビアの径（ビア径）、１０００…アドレス情報、１００２…アドレス情報、１００４…ワード線、１００４Ａ〜Ｄ…ワード線、１００６…ビット線、１００６Ａ〜Ｄ…ビット線、１００８…アドレス情報、１０１０…読み出しデータ、１０１２…制御信号、１０１４…制御信号、１０１６…制御信号、１０１８…ＲＯＭデータ、１０２０Ａ〜Ｐ…配線接続部分、１１００…周辺回路