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技術 送信機および通信システム

出願人 ザインエレクトロニクス株式会社
発明者 石曽根洋平
出願日 2009年7月22日 (11年5ヶ月経過) 出願番号 2009-171379
公開日 2011年2月10日 (9年10ヶ月経過) 公開番号 2011-029779
状態 特許登録済
技術分野 発信器の安定化、同期、周波数シンセサイザ 直流方式デジタル伝送 デジタル伝送方式における同期
主要キーワード クロストーク分 抵抗終端 位相調整後 パラレル受信データ デスキュー回路 パラレルデータ信号 高速シリアル伝送 遷移点
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2011年2月10日)のものです。
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図面 (6)

課題

周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信ステムを提供する。

解決手段

送信機2は、発振回路4と、送信部5とを備える。発振回路4は、基準クロックCKrefを入力して、同一の周期を有すると共に位相が互いに異なるN相(Nは2以上の整数)のクロックCK1〜CKNを生成して出力する。送信部5は、発振回路4から出力されたクロックCK1〜CKNを入力して、このクロックCKn(nは1以上N以下の各整数)にシリアルデータ信号Snを同期させて高速シリアル伝送線路Lnを介して受信機3に送信する。

概要

背景

近年、薄型テレビの大画面化や高精細化に伴い、テレビ内部におけるデータ伝送量が増加し、データ伝送高速化、パラレル化チャネル間の配線省スペース化が進んでいる。このようなデータの伝送方式の一例として、LVDS(Low Voltage Differential Signaling)が挙げられる。LVDSは、抵抗終端された一対の差動伝送線路における電流方向を変えることによって信号を送受信する方式である。

上記のように、複数の伝送線路によりデータ伝送を行う伝送方式において、データレート上がり、チャネル間のスペースが狭くなると、チャネル間の干渉クロストーク)が生じ、データ伝送品質の低下に繋がる。特に、データ遷移情報が重要な役割を果たすクロックデータリカバリCDR:Clock Data Recovery)回路を用いるデータ伝送方式にあっては、チャネル間のクロストークによりデータのエッジ(データの遷移点)に時間的な揺らぎ(以下、ジッター)が生じ、データ伝送品質の劣化が生じる。

そこで、例えば特許文献1に記載の信号伝送装置では、送信装置内に第1の遅延部を設けると共に、受信装置内に第1の遅延部と同じ構成で同じ信号遅延時間を生じさせる第2の遅延部を設けている。これにより、送信装置から送信される第2の信号(映像信号)に対し第1の信号(クロック信号)に第1の遅延部において遅延を生じさせ、第1の信号と第2の信号との同期タイミングをずらすことで、クロストークの影響によるジッターを抑制すると共に、送信装置から送信される第2の信号に受信装置内の第2の遅延部において第1の信号と同様の信号時間遅延を生じさせることで、最終的に第1の信号と第2の信号とを同期させている。

概要

周波数の変化に対応でき、且つクロストークに起因するジッターの低減をることができる送信機、および通信ステムを提供する。送信機2は、発振回路4と、送信部5とを備える。発振回路4は、基準クロックCKrefを入力して、同一の周期を有すると共に位相が互いに異なるN相(Nは2以上の整数)のクロックCK1〜CKNを生成して出力する。送信部5は、発振回路4から出力されたクロックCK1〜CKNを入力して、このクロックCKn(nは1以上N以下の各整数)にシリアルデータ信号Snを同期させて高速シリアル伝送線路Lnを介して受信機3に送信する。

目的

本発明は、上記問題点を解消する為になされたものであり、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供する

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

N本(Nは2以上の整数)の伝送線路L1〜LNを介して受信機にN個のシリアルデータ信号S1〜SNを送信する送信機であって、基準クロックCKrefを入力して、同一の周期を有すると共に位相が互いに異なるN相クロックCK1〜CKNを生成して出力する発振回路と、前記発振回路から出力された前記クロックCK1〜CKNを入力して、各クロックCKn(nは1以上N以下の各整数)にシリアルデータ信号Snを同期させて伝送線路Lnに送出する送信部と、を備えることを特徴とする送信機。

請求項2

前記発振回路は、位相が2π/NずれたN相のクロックCK1〜CKNを生成して出力することを特徴とする請求項1記載の送信機。

請求項3

N本(Nは2以上の整数)の伝送線路L1〜LNを介してN個のシリアルデータ信号S1〜SNを送信する送信機と、この送信機から送信された前記シリアルデータ信号S1〜SNを受信する受信機とを備えた通信ステムであって、前記送信機は、基準クロックCKrefを入力して、同一の周期を有すると共に位相が互いに異なるN相のクロックCK1〜CKNを生成して出力する発振回路と、前記発振回路から出力された前記クロックCK1〜CKNを入力して、各クロックCKn(nは1以上N以下の各整数)にシリアルデータ信号Snを同期させて伝送線路Lnに送出する送信部と、を備え、前記受信機は、前記送信機から前記クロックCK1〜CKNに同期して送信された前記シリアルデータ信号S1〜SNを受信する受信部と、前記受信部により受信された前記クロックCK1〜CKNに同期した前記シリアルデータ信号S1〜SNを入力して、このシリアルデータ信号S1〜SNに基づいてデータD1〜DNおよびクロックCK1〜CKNの復元を行うクロックリカバリ部と、前記クロックリカバリ部によって復元された前記データD1〜DNおよびクロックCK1〜CKNを入力して、N本の前記伝送線路L1〜LN間の位相のずれを調整して出力するデスキュー回路と、を備えることを特徴とする通信システム。

技術分野

0001

本発明は、送信機および通信ステムに関する。

背景技術

0002

近年、薄型テレビの大画面化や高精細化に伴い、テレビ内部におけるデータ伝送量が増加し、データ伝送高速化、パラレル化チャネル間の配線省スペース化が進んでいる。このようなデータの伝送方式の一例として、LVDS(Low Voltage Differential Signaling)が挙げられる。LVDSは、抵抗終端された一対の差動伝送線路における電流方向を変えることによって信号を送受信する方式である。

0003

上記のように、複数の伝送線路によりデータ伝送を行う伝送方式において、データレート上がり、チャネル間のスペースが狭くなると、チャネル間の干渉クロストーク)が生じ、データ伝送品質の低下に繋がる。特に、データ遷移情報が重要な役割を果たすクロックデータリカバリCDR:Clock Data Recovery)回路を用いるデータ伝送方式にあっては、チャネル間のクロストークによりデータのエッジ(データの遷移点)に時間的な揺らぎ(以下、ジッター)が生じ、データ伝送品質の劣化が生じる。

0004

そこで、例えば特許文献1に記載の信号伝送装置では、送信装置内に第1の遅延部を設けると共に、受信装置内に第1の遅延部と同じ構成で同じ信号遅延時間を生じさせる第2の遅延部を設けている。これにより、送信装置から送信される第2の信号(映像信号)に対し第1の信号(クロック信号)に第1の遅延部において遅延を生じさせ、第1の信号と第2の信号との同期タイミングをずらすことで、クロストークの影響によるジッターを抑制すると共に、送信装置から送信される第2の信号に受信装置内の第2の遅延部において第1の信号と同様の信号時間遅延を生じさせることで、最終的に第1の信号と第2の信号とを同期させている。

先行技術

0005

特開2007−195055号公報

発明が解決しようとする課題

0006

上記従来の信号伝送装置では、送信装置から送信される第1の信号(クロック信号)に信号遅延時間を生じさせることで、クロストークに起因するジッターの低減を図っている。しかしながら、この信号伝送装置では、回路素子や配線の長さ等によって信号に遅延を生じさせているため、遅延量が固定値となる。そのため、例えば周波数可変のシステムにおいてクロック周波数(データレート)が変更された場合には、その周波数の変化に対応できないといった問題があった。

0007

本発明は、上記問題点を解消する為になされたものであり、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供することを目的とする。

課題を解決するための手段

0008

本発明の送信機は、N本(Nは2以上の整数)の伝送線路L1〜LNを介して受信機にN個のシリアルデータ信号S1〜SNを送信する送信機であって、基準クロックCKrefを入力して、同一の周期を有すると共に位相が互いに異なるN相のクロックCK1〜CKNを生成して出力する発振回路と、発振回路から出力されたクロックCK1〜CKNを入力して、各クロックCKn(nは1以上N以下の各整数)にシリアルデータ信号Snを同期させて伝送線路Lnに送出する送信部と、を備えることを特徴とする。

0009

この送信機では、同じ周期を有すると共に位相が互いに異なるN相のクロックCK1〜CKNを生成し、各クロックCKnにシリアルデータ信号Snを同期させて伝送線路Lnを介して受信機に送信する。これにより、N本の伝送線路L1〜LNを介して送信されるシリアルデータ信号S1〜SNは、位相差により遅延(スキュー)が生じたCK1〜CKNにそれぞれ同期して送信されることになるので、隣接する伝送線路L1〜LN間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックCK1〜CKNが常に同じ位置関係(位相差)で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。

0010

また、発振回路は、位相が2π/NずれたN相のクロックCK1〜CKNを生成して出力することが好適である。この場合には、隣接する伝送線路L1〜LN間において、データのエッジが最もクロストークし合わない位置関係となるので、より一層クロストークに起因するジッターの低減を図ることができる。

0011

また、本発明の通信システムは、N本(Nは2以上の整数)の伝送線路L1〜LNを介してN個のシリアルデータ信号S1〜SNを送信する送信機と、この送信機から送信されたシリアルデータ信号S1〜SNを受信する受信機とを備えた通信システムであって、送信機は、基準クロックCKrefを入力して、同一の周期を有すると共に位相が互いに異なるN相のクロックCK1〜CKNを生成して出力する発振回路と、発振回路から出力されたクロックCK1〜CKNを入力して、各クロックCKn(nは1以上N以下の各整数)にシリアルデータ信号Snを同期させて伝送線路Lnに送出する送信部と、を備え、受信機は、送信機からクロックCK1〜CKNに同期して送信されたシリアルデータ信号S1〜SNを受信する受信部と、受信部により受信されたクロックCK1〜CKNに同期したシリアルデータ信号S1〜SNを入力して、このシリアルデータ信号S1〜SNに基づいてデータD1〜DNおよびクロックCK1〜CKNの復元を行うクロックリカバリ部と、クロックリカバリ部によって復元されたデータD1〜DNおよびクロックCK1〜CKNを入力して、N本の伝送線路L1〜LN間の位相のずれを調整して出力するデスキュー回路と、を備えることを特徴とする。

0012

この通信システムでは、同じ周期を有すると共に位相が互いに異なるN相のクロックCK1〜CKNを生成し、各クロックCKnにシリアルデータ信号Snを同期させて伝送線路Lnを介して受信機に送信する。そして、受信機は、受信したシリアルデータ信号S1〜SNからデータD1〜DNおよびクロックCK1〜CKNを復元し、伝送線路L1〜LN間の位相のずれを調整して出力する。このような構成により、N本の伝送線路L1〜LNを介して送信されるシリアルデータ信号S1〜SNは、位相差により遅延が生じたCK1〜CKNに同期して送信されることになるので、隣接する伝送線路L1〜LN間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックCK1〜CKNが常に同じ位置関係(位相差)で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。

発明の効果

0013

本発明によれば、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。

図面の簡単な説明

0014

本実施形態に係る送信機を含んだ通信システムの構成図である。
発振回路の回路図である。
VCOの回路図である。
比較例におけるクロックとデータのエッジとを示す図である。
本実施形態におけるクロックとデータのエッジとを示す図である。

実施例

0015

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

0016

図1は、本実施形態に係る送信機を含んだ通信システムの構成図である。この図に示される通信システム1は、送信機2と、受信機3とを備える。送信機2と受信機3とは、N本の高速シリアル伝送線路L1〜LNによって接続されている。この高速シリアル伝送線路L1〜LNは、送信機2から送出される信号を受信機3に伝送する信号線である。なお、Nは2以上の整数、nは1以上N以下の各整数である(以下同様)。

0017

送信機2は、発振回路4と、送信部5とを備える。送信機2は、受信機3に例えば画像(映像)データを送信する装置である。

0018

発振回路4は、基準クロックCKrefを入力して、同一の周期を有すると共に位相が互いに異なるN相(多相)のクロックCK1〜CKNを生成して出力する。この発振回路4は、図2に示すように、PLL(Phase-Locked Loop)回路であり、位相比較器41と、CP(Charge Pomp:チャージポンプ)42と、VCO(VoltageControlled Oscillator:電圧制御発振回路)43と、分周回路44とを含んで構成されている。

0019

ここで、発振回路4のVCO43は、リングオシレータにより構成されている。具体的には、図3を参照しながら説明する。図3は、VCO43の回路図である。同図に示すように、VCO43は、例えば5個のインバータI1〜I5を備えており、このインバータI1〜I5がリング状に接続されることによりリングオシレータを構成している。各インバータI1〜I5は、PMOSトランジスタドレイン端子NMOSトランジスタのドレイン端子とが互い接続された構成となっている。そして、各インバータI1〜I5は、CP42の出力に基づく制御電圧Vcにより制御されることで、出力端から同一の周期を有すると共に、位相が互いに異なるクロックCK1〜CK5を出力する。このクロックCK1〜CK5は、例えば隣り合うクロックCK1〜CK5同士の位相が2π/5ずつずれている。発振回路4は、生成したクロックCK1〜CKNを送信部5に出力する。なお、インバータIm(mは1以上の各整数)は、必要とされるクロックCK1〜CKNの位相数(高速シリアル伝送線路L1〜LNの数)に応じて適宜接続数が変更される。

0020

上記の発振回路4においては、図2に示すように、VCO43から出力されたクロックCK1〜CKNのうち1つのクロックが発振信号Coutとして分周回路44に供給され、この分周回路44において発振信号Coutを分周して分周信号Cdを生成して出力し、この分周信号Cdが位相調比較器41に帰還される。位相比較器41では、基準クロックCKrefと分周信号Cdとの位相差を検出し、この検出した位相差を表す比較信号up,downをCP42に出力する。そして、CP42では、入力した比較信号up,downが表す位相差に応じた量の電流が生成され、この電流に基づいた制御電圧VcがVCO43に出力される。

0021

図1に戻って、送信部5は、送信機2に入力されたパラレルデータ信号Pdataを入力し、このパラレルデータ信号Pdataをシリアルデータ信号S1〜SNに変換して高速シリアル伝送線路L1〜LNにそれぞれ送出する。送信部5は、複数の送信器51〜5Nから構成されている。送信器51は、パラレルデータ信号Pdataを入力して、このパラレルデータ信号Pdataをシリアルデータ信号S1に変換すると共に、発振回路4から出力されたクロックCK1を入力して、このクロックCK1にシリアルデータ信号S1を同期させて高速シリアル伝送線路L1を介して受信機3に送出する。送信器5nも同様に、パラレルデータ信号Pdataをシリアルデータ信号Snに変換し、このシリアルデータ信号SnをクロックCKnに同期させて受信機3に送出する。

0022

ここで、上述のように、クロックCK1〜CKNは、その位相が2π/Nだけずれている。従って、図1においては、送信器51から高速シリアル伝送線路L1を介して送出されるシリアルデータ信号S1と、送信器5nから高速シリアル伝送線路Lnを介して送出されるシリアルデータ信号Snとのデータのエッジの位相が(2π/N)×(n−1)だけずれて送信されることになる。

0023

受信機3は、受信部6と、クロックリカバリ部71〜7Nと、シリアルパラレル変換部81〜8Nと、デスキュー回路9と、論理回路10とを備える。受信機3は、例えばLCD(Liquid Crystal Display)パネルの一部を構成している。

0024

受信部6は、送信機2から高速シリアル伝送線路L1〜LNを介して送出されたシリアルデータ信号S1〜SNを受信して入力し、このシリアルデータ信号S1〜SNをクロックリカバリ部7に出力する。受信部6は、例えばラッチ回路である。

0025

クロックリカバリ部71〜7Nは、受信部6から出力されたシリアルデータ信号S1〜SNを入力し、このシリアルデータ信号S1〜SNに基づいて、データD1〜DNおよびクロックCK1〜CKNを復元する。具体的には、クロックリカバリ部71は、シリアルデータ信号S1からクロックCK1を復元して再生し、この復元されたクロックCK1のエッジとデータD1のエッジとの位相比較を行うことで位相の調整を行い、データD1のビットレートと同じクロックの周波数を再生する。クロックリカバリ部7nも同様に、シリアルデータ信号SnからクロックCKnを復元して再生し、この復元されたクロックCKnのエッジとデータDnとの位相比較を行うことで位相の調整を行い、データDnのビットレートと同じクロックの周波数を再生する。クロックリカバリ部71〜7Nは、復元したデータD1〜DNおよびクロックCK1〜CKNをパラレルシリアル変換部81〜8Nに出力する。

0026

シリアル−パラレル変換部81〜8Nは、クロックリカバリ部71〜7Nから出力されたデータD1〜DNおよびクロックCK1〜CKNを入力し、データD1〜DNをシリアルデータからパラレルデータに変換する。シリアル−パラレル変換部81〜8Nは、パラレルデータに変換したデータD1〜DNとクロックCK1〜CKNとをデスキュー回路9に出力する。

0027

デスキュー回路9は、シリアル−パラレル変換部81〜8Nから出力されたデータD1〜DNおよびクロックCK1〜CKNの位相を調整する。具体的には、デスキュー回路9は、シリアル−パラレル変換部81から出力されたデータD1およびクロックCK1を入力して、この入力したデータD1およびクロックCK1の位相がシリアル−パラレル変換部8nから出力されたデータDnおよびクロックCKnと一致するように、発振回路4においてクロックCK1,CKnに与えられた位相のずれ(位相差)を調整(デスキュー)する。デスキュー回路9は、位相調整後のデータD1〜DNおよびクロックCK1〜CKNを論理回路10に出力する。

0028

論理回路10は、デスキュー回路9から出力されたデータD1〜DNおよびクロックCK1〜CKNを入力して、このデータD1〜DNおよびクロックCK1〜CKNをパラレル受信データPRdataとして生成して出力する。論理回路10は、このパラレル受信データPRdataを、例えば画像データとしてLCDの表示部に出力する。

0029

次に、上記送信機2を備える本実施形態の通信システム1の作用・効果について図4および図5を参照しながら説明する。図4は、比較例におけるクロックとデータのエッジとを示す図であり、図5は、本実施形態におけるクロックとデータのエッジとを示す図である。

0030

図4に示すように、比較例の通信システムにあっては、位相が同一のクロックCKにシリアルデータ信号をそれぞれ同期させて例えば高速シリアル伝送線路L1,Lnに送出されるため、データのエッジ(データ遷移点)が高速シリアル伝送線路L1と高速シリアル伝送線路Lnとで一致している。そのため、隣接する高速シリアル伝送線路L1,Ln間でクロストークが生じ、このクロストークに起因するジッターが生じる。

0031

これに対して、図5に示すように、本実施形態の通信システム1では、隣り合うクロックCK1〜CKN同士の位相が2π/Nずれている(図5においては、n=2の場合を示し、πずれている)。すなわち、シリアルデータ信号S1とシリアルデータ信号Snとの遷移が重ならないように、データが出力される。これにより、クロックCK1に同期したシリアルデータ信号S1と、クロックCKnに同期したシリアルデータ信号Snとのエッジも同様に位相がずれることになる。そのため、隣接する高速シリアル伝送線路L1と高速シリアル伝送線路Lnとの間においてクロストークし合わない位置にデータのエッジが位置するため、クロストークに起因するジッターを低減することができる。

0032

以上、本実実施形態に係る送信機2を備える通信システム1では、送信機2が、同じ周期を有すると共に位相が互いに異なるN相のクロックCK1〜CKNを生成し、各クロックCKnにシリアルデータ信号Snを同期させて伝送線路Lnを介して受信機3に送信する。そして、受信機3は、受信したシリアルデータ信号S1〜SNからデータD1〜DNおよびCK1〜CKNクロックを復元し、伝送線路L1〜LN間の位相のずれを調整して出力する。このような構成により、N本の伝送線路L1〜LNを介して送信されるシリアルデータ信号S1〜SNは、位相差により遅延が生じたCK1〜CKNに同期して送信されることになるので、隣接する伝送線路L1〜LN間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックCK1〜CKNが常に同じ位置関係(位相差)で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。

0033

また、本実施形態では、発振回路4によって生成されるクロックCK1〜CKNの位相差によってシリアルデータ信号S1〜SNに遅延を与える構成としているため、例えば遅延回路クロストーク分補正する回路等を必要とせず、簡易な構成とすることができる。

0034

また、発振回路は、位相が2π/NずれたN相のクロックCK1〜CKNを生成して出力するので、隣接する伝送線路L1〜LN間において、データのエッジが最もクロストークし合わない位置関係となり、より一層クロストークに起因するジッターの低減を図ることができる。

0035

なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、多相クロックを生成する発振回路4としてインバータImを備えるリングオシレータを用いたが、発振回路4は同一の周期であると共に互いに位相の異なるN相のクロック(多相クロック)を生成するものであればよく、リングオシレータに限定されない。例えば、LCオシレータやDLL(Delay-Locked Loop)等であってもよい。

0036

1…通信システム、2…送信機、3…受信機、4…発振回路、5…送信部、6…受信部、71〜7N…クロックリカバリ部、9…デスキュー回路、CK1〜CKN…クロック、L1〜LN…高速シリアル伝送線路、S1〜SN…シリアルデータ信号。

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