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技術 強誘電体キャパシタ及び強誘電体メモリ装置

出願人 富士通株式会社
発明者 鉾宏真舟窪浩唐明華石原宏杉山芳弘
出願日 2009年7月29日 (10年7ヶ月経過) 出願番号 2009-176168
公開日 2011年2月10日 (9年1ヶ月経過) 公開番号 2011-029532
状態 拒絶査定
技術分野 半導体メモリ
主要キーワード 最大メモリ容量 不揮発性RAM 化成膜 溶液原料 ユビキタス社会 供給比率 ゾルゲル溶液 導電性材料層
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図面 (12)

課題

強誘電体キャパシタ及び強誘電体メモリ装置に関し、PZTより大きな残留分極量を有する(111)配向性に優れた強誘電体薄膜を得る。

解決手段

正方晶Pb(ZrxTi1−x)O3 に、前記正方晶Pb(ZrxTi1−x)O3 よりc軸a軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して(111)優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを設ける。

概要

背景

近年、電源を切っても直前の記憶が保持され、且つ、ランダムアクセスが可能な不揮発性RAMユビキタス社会基盤を形成するデバイスとして、個人認証セキュリティ分野で有望なデバイスである。

種々の不揮発性ランダムアクセスメモリのなかで、自発分極を持つ強誘電体キャパシタ誘電体層に用いた不揮発性メモリ(FeRAM)は、消費電力が小さいことから、モバイル分野の次世代メモリとして期待されている(例えば、特許文献1参照)。

現在実用化されているのは、1トランジスタ1キャパシタ(1T1C)型のFeRAMである。このタイプのFeRAMは、電源をOFFにしても強誘電体キャパシタ電荷残留することを利用して、不揮発性メモリ素子として利用するものである。

現在実用化されている材料は、PZT〔Pb(Zr,Ti)O3〕或いはSBT(SrBi2Ta2O9)という強誘電体材料である。前者の残留分極量は比較的大きい。しかし、現在、半導体メモリセルに使用できる薄膜で得られるPZTの残留分極量の最大値は30μC/cm2 前後である。一方、後者の残留分極量の最大値は10μC/cm2 前後である。

概要

強誘電体キャパシタ及び強誘電体メモリ装置に関し、PZTより大きな残留分極量を有する(111)配向性に優れた強誘電体薄膜を得る。正方晶Pb(ZrxTi1−x)O3 に、前記正方晶Pb(ZrxTi1−x)O3 よりc軸a軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して(111)優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを設ける。

目的

本発明は、PZTより大きな残留分極量の強誘電体薄膜を得ることを目的とする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

正方晶Pb(ZrxTi1−x)O3に、前記正方晶Pb(ZrxTi1−x)O3よりc軸a軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して(111)優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを有することを特徴とする強誘電体キャパシタ

請求項2

前記正方晶Pb(ZrxTi1−x)O3よりc軸/a軸比が大きい正方晶ペロブスカイト構造を有する材料が、Pbの一部がBiに、且つ、ZrxTi1−xの一部がMyR1−y(但し、M:Zn,Mg、R:Ti,Zr,Sn,Nb,W)となることを特徴とする請求項1に記載の強誘電体キャパシタ。

請求項3

前記強誘電体膜は、前記正方晶Pb(ZrxTi1−x)O3と前記Bi(MyR1−y)O3(但し、M:Zn,Mg、R:Ti,Zr,Sn,Nb,W)とのモル比が98:2〜92:8である原料から形成されたことを特徴とする請求項2に記載の強誘電体キャパシタ。

請求項4

前記Bi(MyR1−y)O3(但し、M:Zn,Mg、R:Ti,Zr,Sn,Nb,W)の組成比yが、0.45〜0.55であることを特徴とする請求項3に記載の強誘電体キャパシタ。

請求項5

前記正方晶Pb(ZrxTi1−x)O3の組成比xが0.25〜0.45であることを特徴とする請求項1乃至4のいずれか1項に記載の強誘電体キャパシタ。

請求項6

半導体基板と、前記半導体基板に設けた電界効果型トランジスタと、前記電界効果型トランジスタより上層部に設けるとともに、正方晶Pb(ZrxTi1−x)O3に、前記正方晶Pb(ZrxTi1−x)O3よりc軸/a軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して(111)優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とからなる強誘電体キャパシタとを有し、前記電界効果型トランジスタのソース電極或いはドレイン電極の一方と前記上部電極或いは下部電極の一方とを電気的に接続するとともに、前記上部電極或いは下部電極の他方をプレート線に接続したことを特徴とする強誘電体メモリ装置

技術分野

0001

本発明は強誘電体キャパシタ及び強誘電体メモリ装置に関するものであり、例えば、PZT〔Pb(Zr,Ti)O3〕を含む正方晶ペロブスカイト強誘電体残留分極量を増大させるための構成に関する。

背景技術

0002

近年、電源を切っても直前の記憶が保持され、且つ、ランダムアクセスが可能な不揮発性RAMユビキタス社会基盤を形成するデバイスとして、個人認証セキュリティ分野で有望なデバイスである。

0003

種々の不揮発性ランダムアクセスメモリのなかで、自発分極を持つ強誘電体をキャパシタ誘電体層に用いた不揮発性メモリ(FeRAM)は、消費電力が小さいことから、モバイル分野の次世代メモリとして期待されている(例えば、特許文献1参照)。

0004

現在実用化されているのは、1トランジスタ1キャパシタ(1T1C)型のFeRAMである。このタイプのFeRAMは、電源をOFFにしても強誘電体キャパシタに電荷残留することを利用して、不揮発性メモリ素子として利用するものである。

0005

現在実用化されている材料は、PZT〔Pb(Zr,Ti)O3〕或いはSBT(SrBi2Ta2O9)という強誘電体材料である。前者の残留分極量は比較的大きい。しかし、現在、半導体メモリセルに使用できる薄膜で得られるPZTの残留分極量の最大値は30μC/cm2 前後である。一方、後者の残留分極量の最大値は10μC/cm2 前後である。

0006

特開2001−077328号公報
特開2007−129232号公報

先行技術

0007

Appl.Phys.Lett.,Vol.86,p.262905,2005
Chem.Mater.,Vol.18,p.4987,2006

発明が解決しようとする課題

0008

上記に示したように1T1C型FeRAMは現在実用化されているが、一つのメモリセルにトランジスタ1個と強誘電体キャパシタ1個が必要なので、ある大きさ以上のセル面積が必要となる。

0009

強誘電体キャパシタに蓄積できる電荷量は面積に比例するので、上述のPZTやSBTでは微細化を進めてゆくと記憶保持に必要な電荷量が維持できなくなり、大容量のメモリの実現が困難になっている。

0010

例えば、これらの材料では、最大限見積もっても150nmルールのプロセスで最大メモリ容量は64Mbitが微細化の限界となる。今後、強誘電体メモリの容量を増加するためには、強誘電体キャパシタの電荷量の増大が必要となっている。

0011

そのためには、強誘電体膜蓄積電荷を増やすことが必要となる。キャパシタの電荷量を増加することで、微細化によるキャパシタ面積縮小へ対応できるため、大規模化が可能になってくる。

0012

そこで、PZTより残留分極量の大きな強誘電体材料が望まれているが、安定した高残留分極量の強誘電体材料が存在しないのが現状である。例えば、BZT〔Bi(Zn,Ti)O3〕は理論的予測では100μC/cm2 以上の残留分極量が期待されるが、実際には、実質的に強誘電体特性を示すBZTが得られていない。

0013

したがって、本発明は、PZTより大きな残留分極量の強誘電体薄膜を得ることを目的とする。

課題を解決するための手段

0014

本発明の一観点からは、正方晶Pb(ZrxTi1−x)O3に、前記正方晶Pb(ZrxTi1−x)O3よりc軸a軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して(111)優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを有することを特徴とする強誘電体キャパシタが提供される。

0015

また、本発明の別の観点からは、半導体基板と、前記半導体基板に設けた電界効果型トランジスタと、前記電界効果型トランジスタより上層部に設けるとともに、正方晶Pb(ZrxTi1−x)O3に、前記正方晶Pb(ZrxTi1−x)O3よりc軸/a軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して(111)優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とからなる強誘電体キャパシタとを有し、前記電界効果型トランジスタのソース電極或いはドレイン電極の一方と前記上部電極或いは下部電極の一方とを電気的に接続するとともに、前記上部電極或いは下部電極の他方をプレート線に接続したことを特徴とする強誘電体メモリ装置が提供される。

発明の効果

0016

開示の強誘電体キャパシタ及び強誘電体メモリ装置によれば、PZTより大きな残留分極量を有する強誘電体キャパシタ及びPZTより大きな残留分極量を有する強誘電体キャパシタを備えた強誘電体メモリ装置の実現が可能になる。

図面の簡単な説明

0017

本発明の実施の形態の強誘電体キャパシタの概略的断面図である。
強誘電体膜の配向性の説明図である。
ヒステリシス特性のBZTモル比依存性の説明図である。
3%BZT−PZTのヒステリシス特性図である。
BZTの添加による残留分極量の増大の原理の説明図である。
PZTと5%BZT−PZTのc軸/a軸比の温度依存性の説明図である。
本発明の実施例1のスタック型FeRAMの途中までの製造工程の説明図である。
本発明の実施例1のスタック型FeRAMの図7以降の途中までの製造工程の説明図である。
本発明の実施例1のスタック型FeRAMの図8以降の製造工程の説明図である。
本発明の実施例1のメモリセルの等価回路図である。
本発明の実施例2のプレーナ型FeRAMの概略的要部断面図である。

0018

ここで、図1乃至図6を参照して、本発明の実施の形態を説明する。図1は本発明の実施の形態の強誘電体キャパシタの概略的断面図である。図1に示すように、本発明の実施の形態の強誘電体キャパシタは、下地絶縁膜1上に、下部電極2、(111)主配向した強誘電体膜3及び上部電極4を順次積層して形成される。この場合の強誘電体膜3は、正方晶ペロブスカイト構造のPb(ZrxTi1−x)O3に対して、正方晶Pb(ZrxTi1−x)O3よりc軸/a軸比が大きい正方晶ペロブスカイト構造を有する材料Bi(MyR1−y)O3(但し、M:Zn,Mg、R:Ti,Zr,Sn,Nb,W)を添加して形成する。

0019

この場合のPb(ZrxTi1−x)O3の組成xは、0.25〜0.45であり、より好適には0.35〜0.45とする。なお、xが0.45を超えると結晶構造が不安定になり、x>0.55では正方晶ではなく斜方晶となる。一方、x<0.25では十分な残留分極量が得られなくなる。

0020

また、Bi(MyR1−y)O3(但し、M:Zn,Ti、R:Ti,Zr,Sn,Nb,W)としては、M=Zn且つR=TiのBi(ZnyTi1−y)O3が典型的なものであり、また、Bi(MyR1−y)O3の組成比yは0.45〜0.55の範囲が好適である。

0021

また、Bi(MyR1−y)O3の添加量、即ち、Pb(ZrxTi1−x)O3とBi(MyR1−y)O3とのモル比は、後述するように98:2〜92:8の範囲が好適である。

0022

この場合の下部電極2は、(111)配向性を持たせた導電性材料層が好適であり、例えば、Pt、Ir、Ru、IrO2、或いは、RuO2を用いるが、強誘電体膜が酸化物からなるので同じ酸化物であるIrO2、或いは、RuO2がより好適である。

0023

また、下部電極2として(111)配向性を持たせたSrRuO3(SRO)または導電性を付与したSrTiO3、例えば、NbドープSrTiO3を用いても良い。さらには、Pt、Ir、Ru、IrO2、或いは、RuO2からなる導電層上にSrRuO3または導電性を付与したSrTiO3を導電性酸化物バッファ層として設けた積層構造として用いても良い。このような積層構造を用いることによって強誘電体膜3の(111)配向性をより良好にすることができる。

0024

また、上部電極4としては、Pt、Ir、Ru、IrO2、RuO2、SRO、NbドープSrTiO3、IrO2/SRO積層構造、YBCO(YBa2Cu3O7−x)、LSCO(La2−xSrxCuO4)を用いる。

0025

また、強誘電体膜3の成膜方法としては、ゾルゲル法を用いても良いし、MOCVD法有機金属気相成長法)を用いても良いし、或いは、スパッタリング法を用いても良い。ゾルゲル法を用いる場合には、溶液原料として各金属のアセチルアセトン錯体(AcAc:acetyl acetone)を用いる。

0026

例えば、Bi(MyR1−y)O3として、Bi(ZnyTi1−y)O3を用いる場合には、PZTゾルゲル溶液としては、
Pb:Pb(AcAc)
Zr:Zr(AcAc)
Ti:Ti(AcAc)
溶媒に溶かした溶液を用いる。また、BZTゾルゲル溶液としては、
Bi:Bi(AcAc)
Zn:Zn(AcAc)
Ti:Ti(AcAc)
を溶媒に溶かした溶液を用いる。

0027

この場合には、例えば、ゾルゲル溶液の濃度が0.25mol/Lならば、一回当たり50nm〜100nm、例えば、60nmの膜厚が得られるように、PZTゾルゲル溶液とBZTゾルゲル溶液とを98:2〜92:8のモル比で混合したのち、下部電極上に滴下スピンコートする。この場合、まず、300rpm〜600rpmで5秒〜10秒回転させたのち、2500rpm〜4000rpmで20秒〜30秒回転させる。

0028

次いで、空気中或いは酸素雰囲気中で200℃〜360℃の温度で3分〜5分仮焼成したのち、空気中或いは酸素雰囲気中で1分〜6分乾燥させる。この工程を総膜厚が120nm〜300nmになるまで繰り返したのち、酸素雰囲気中で550℃〜650℃の温度で結晶化アニールを行う。

0029

また、MOCVD法を用いて成膜する場合には、PZTソースとしては、
Pb:Pb(C11H19O2)2
Zr:Zr(O−t−C4H9)4
Ti:Ti(O−I−C3H7)4
を用いる。また、BZTソースとしては、
Bi:Bi((CH3)2〔2−(CH3)2NCH2C6H4〕)
Zz:Zr(C14H25O2)2
Ti:Ti(O−I−C3H7)4
を用いる。

0030

この場合には、基板温度を550℃〜670℃とした状態で各ソースの供給比率が設定した組成比になるように調整して成膜チャンバー送り込み、結晶化成膜する。

0031

また、スパッタリング法を用いる場合には、BZTが2%〜8%、より好適には3%〜5%添加されたPZTターゲットを用い、Ar/O2スパッタにより下部基板上にアモルファス膜として成膜したのち、550℃〜670℃の温度で結晶化アニールする。

0032

図2は、強誘電体膜の配向性の説明図であり、ここでは、(111)配向Pt下部電極上にゾルゲル法で成膜したPZT−BZT膜についての測定結果を示している。なお、上部電極もPtとしている。図に示すように、BZTのモル比が10%になると(111)配向性がかなり悪化することがわかる。

0033

図3は、ヒステリシス特性のBZTモル比依存性の説明図であり、各200nmの膜厚のPZT−BZT膜をPt電極で挟んだ強誘電体キャパシタに10Vの電圧印加した場合のヒステリシス特性を示している。図から明らかなように、残留分極量は、
PZT 35μC/cm2
3%BZT−PZT 45μC/cm2
5%BZT−PZT 46μC/cm2
8%BZT−PZT 41μC/cm2
10%BZT−PZT 41μC/cm2
であった。

0034

この図3を上記の図2と合わせて考察すると、BZTの添加効果を十分に発揮するためには、2%以上、より好適には3%以上添加することが好適である。一方、10%以上添加した場合には、(111)配向性が低下するので、添加量は8%以下、より好適には、5%以下とすることが望ましい。

0035

図4は、3%BZT−PZTのヒステリシス特性図であり、印加電圧の増大とともに、残留分極量が増大している。

0036

次に、図5を参照してBZTの添加による残留分極量の増大の原理を説明する。図5(a)はPZTの結晶構造図であり、ABO3型の正方晶ペロブスカイト構造である。この場合、Aサイト原子はPbであり、Bサイトの原子はZr或いはTiとなる。PZTにおいては、組成比によるが30℃におけるc軸/a軸比は1.023程度である。この場合、c軸方向に電圧を印加することによって、Bサイトの原子は電圧の印加方向に移動し、電圧を0Vにした場合にも、格子位置に戻らないので残留分極の原因となる。

0037

図5(b)は、3%BZT−PZTの結晶構造図であり、BZT〔Bi(Zn0.5Ti0.5)O3〕の室温におけるc軸/a軸比は1.21であり、PZTより大きいので、3%BZT−PZTはc軸方向に伸びた結晶構造となる。

0038

したがって、c軸方向に電圧を印加した場合に、Bサイトの原子の移動空間が拡がるので、Bサイトの原子の移動が容易になり、それにともなって残留分極量も大きくなる。但し、BZT自体の場合には強誘電体特性が得られず、また、上記の図2に示すように、10%添加した場合の10%BZT−PZTの(111)配向性は低下するので、添加量に上限があることになる。

0039

図6は、PZTと5%BZT−PZTのc軸/a軸比の温度依存性の説明図であり、300℃近傍まではBZTの添加によるc軸/a軸比の増大効果が確認された。したがって、優れた強誘電体特性を示すPZTに対して、それ自体では十分な強誘電体特性は示さないが、PZTよりc軸/a軸比の正方晶ペロブスカイト構造を有する材料を添加することによりBサイトの原子の移動が容易になり、通常の使用温度においては残留分極量が増大する。

0040

以上を前提として、次に、図7乃至図10を参照して、本発明の実施例1のスタック型FeRAMを説明するが、1メモリセルとして説明する。まず、図7(a)に示すように、p型シリコン基板11にp型ウエル領域12を形成したのち、STI(Shallow Trench Isolation)構造の素子分離絶縁膜13を形成する。なお、p型シリコン基板11の他の領域にはpチャネル型トランジスタを形成するためのn型ウエル領域も形成するが、ここでは説明を簡単にするために図示及び説明は省略する。

0041

次いで、p型ウエル領域12にゲート絶縁膜14を介して多結晶シリコンからなるゲート電極15を形成し、このゲート電極15をマスクとしてAs等のイオン注入することによってn型エクステンション領域16を形成する。

0042

次いで、全面にSiO2膜等を堆積させ、異方性エッチングを施すことによってサイドウォール17を形成したのち、再び、As等をイオン注入することによってn+ 型ドレイン領域18及びn+ 型ソース領域19を形成する。

0043

次いで、厚いSiO2膜等からなる層間絶縁膜20を形成して平坦化したのち、n+ 型ドレイン領域18及びn+ 型ソース領域19に達するコンタクトホールを形成し、このコンタクトホールをTiN膜(図示は省略)を介してWで埋め込むことによってWプラグ21,22を形成する。

0044

次いで、図7(b)に示すように、下部電極となる例えば、厚さが、例えば、200nmのPt膜23を全面に堆積させる。この場合、Pt膜23は自己配向により(111)主配向膜となる。

0045

次いで、ゾルゲル法を用いて強誘電体膜25を形成する。例えば、3モル%のBi(Zn0.5Ti0.5)O3をPb(Zr0.4Ti0.6)O3に添加したゾルゲル溶液をPt膜23上に滴下しスピンコート法により成膜する。なお、ゾルゲル溶液としては、上述のように各金属のアセチルアセトン錯体を用いる。

0046

まず、Pt膜23上にゾルゲル溶液を滴下し、300rpm〜600rpmで5秒〜10秒、例えば、500rpmで5秒回転させたのち、2500rpm〜4000rpm、例えば、3000rpmで20秒間回転させて、均一な厚さにする。

0047

次いで、例えば、大気中或いは酸素中において200℃〜360℃、例えば、330℃のホットプレート上で3分〜5分、例えば、4分間仮焼成したのち、引き続いて大気中或いは酸素中で1分〜6分乾燥させる。この工程で例えば、67nmの塗布膜24が形成される。この工程を総膜厚が120nm〜300nm、例えば、200nmになるまで繰り返す。

0048

次いで、図8(c)に示すように、RTA(ラピッドサーマルアニール)炉を用いて酸素雰囲気中で550℃〜650℃、例えば、600℃で30分間保持して塗布膜24を結晶化してPZT−BZTからなる強誘電体膜25とする。

0049

次いで、図8(d)に示すように、再び、スパッタ法を用いて強誘電体膜25上に、上部電極となる厚さが、例えば、100nmのPt膜26を堆積させる。

0050

次いで、図9(e)に示すように、レジストパターン(図示は省略)をマスクとしてPt膜26、強誘電体膜25及びPt膜23を順次エッチングすることにより上部電極29/強誘電体膜25/下部電極28からなる強誘電体キャパシタ27を形成する。

0051

次いで、エッチングなどで強誘電体膜25が受けたダメージ回復させるため、例えば、大気圧酸素雰囲気中において600℃で30分程度の熱処理を行なう。

0052

次いで、図9(f)に示すように、全面に薄いAl2O3等からなる保護膜30を成膜したのち、厚さが、例えば、1.5μmのSiO2等からなる層間絶縁膜31を堆積させて表面を平坦化する。

0053

次いで、Wプラグ21及び上部電極29に達するコンタクトホールを形成する。次いで、全面に、TiN膜、Al膜、Ti膜、及び、TiN膜を順次堆積させたのちパターニングしてn+ 型ドレイン領域18に接続するビット線32を形成するとともに、上部電極29に接続するプレート線33を形成する。なお、ゲート電極15はワード線と接続する。

0054

以降は図示を省略するが、回路構成の要求に応じて、3層乃至は5層の配線を行ない、層間絶縁膜、シリコン酸化膜シリコン窒化膜などの各種絶縁膜を形成することによってデバイスの動作部分を保護する。

0055

最後に外部引き出し用電極を形成し、それ以外の部分にはポリイミドを形成して保護層とすることにより、本発明の実施例1のスタック型FeRAMの基本構成が完成する。

0056

図10は、図9(f)に示したメモリセルの等価回路図であり、ゲート電極15はワード線34に連なり、一方、強誘電体キャパシタ27はプレート線(接地線)33とn+ 型ソース領域19との間に接続される。

0057

このように、本発明の実施例1のスタック型FeRAMにおいては強誘電体キャパシタを構成する誘電体膜としてc軸/a軸比がPZTより大きなPZT−BZTを用いているので残留分極量をPZTの35μC/cm2 より大きくすることができる。また、それによって、1メモリセルの微小化が可能になるので、大容量のFeRAMの実現が可能になる。

0058

次に、図11を参照して、本発明の実施例2のプレーナ型FeRAMを説明する。まず、上記の実施例1と全く同様な工程によりnチャネル型トランジスタを形成するとともに、n+ 型ドレイン領域18及びn+ 型ソース領域19に対するWプラグ21,22を形成する。

0059

次いで、CVD法を用いて全面に薄いSiN膜41及びSiO2膜42を堆積させたのち、下部電極となる例えば、厚さが、例えば、200nmのRuO2膜43及び厚さが、例えば、100nmのSrRuO3膜44を順次堆積させる。この場合のRuO2膜43は、自己配向により(111)主配向膜となり、さらに、SrRuO3膜44を設けることにより(111)配向性が高まる。

0060

次いで、MOCVD法を用いて強誘電体膜45を形成する。例えば、Bi(Zn0.5Ti0.5)O3とPb(Zr0.4Ti0.6)O3のモル比が3:97になるように各ソースの流量比を設定する。なお、ソースとしては、上記の実施の形態で説明したソースを用い、基板温度を550℃〜670℃、例えば、600℃として結晶化成膜する。

0061

次いで、再び、スパッタ法を用いて強誘電体膜45上に、上部電極となる厚さが、例えば、200nmのRuO2膜を堆積させる。次いで、レジストパターン(図示は省略)をマスクとしてRuO2膜、強誘電体膜45、SrRuO3膜44及びRuO2膜43を順次エッチングすることにより上部電極48/強誘電体膜45/下部電極47からなる強誘電体キャパシタ46を形成する。

0062

次いで、エッチングなどで強誘電体膜45が受けたダメージを回復させるため、例えば、大気圧酸素雰囲気中において600℃で30分程度の熱処理を行なう。

0063

次いで、全面に薄いAl2O3等からなる絶縁膜49を形成したのち、Wプラグ22に達するコンタクトホールを形成するとともに、上部電極48に対するコンタクトホールを設ける。次いで、全面にTiN膜を堆積させてパターニングすることによって局所内部配線50を形成する。

0064

次いで、全面に厚さが、例えば、1.5μmのSiO2膜等からなる層間絶縁膜51を堆積して平坦化したのち、Wプラグ21に達するコンタクトホールを形成する。次いで、全面に、TiN膜、Al膜、Ti膜、及び、TiN膜を順次堆積させたのちパターニングしてn+ 型ドレイン領域18に接続するビット線52を形成する。なお、ゲート電極15はワード線に接続するとともに、下部電極47はプレート線に接続する。

0065

以降は図示を省略するが、回路構成の要求に応じて、3層乃至は5層の配線を行ない、層間絶縁膜、シリコン酸化膜、シリコン窒化膜などの各種絶縁膜を形成することによってデバイスの動作部分を保護する。最後に外部引き出し用の電極を形成し、それ以外の部分にはポリイミドを形成して保護層とすることにより、本発明の実施例2のプレーナ型FeRAMの基本構成が完成する。

0066

この本発明の実施例2のプレーナ型FeRAMにおいても接続構造が異なるだけで、強誘電体キャパシタを構成する誘電体膜としてPZT−BZTを用いているので残留分極量をPZTの35μC/cm2 より大きくすることができる。また、それによって、1メモリセルの微小化が可能になるので、大容量のFeRAMの実現が可能になる。

0067

以上、本発明の各実施例を説明してきたが、本発明は、各実施例に示した条件に限られるものではなく、上記の実施の形態に記載した各条件を採用しても良いものである。例えば、実施例1においては、強誘電体膜の成膜方法としてゾルゲル法を用いているが、MOCVD法或いはスパッタ法を用いても良いものである。

0068

また、実施例2においては、強誘電体膜の成膜方法としてMOCVD法を用いているが、ゾルゲル法或いはスパッタ法を用いても良いものである。また、上部電極或いは下部電極の材料も上記の実施の形態において開示した範囲内において適宜変更しても良いものである。

実施例

0069

ここで、実施例1及び実施例2を含む本発明の実施の形態に関して、以下の付記を開示する。
(付記1)正方晶Pb(ZrxTi1−x)O3に、前記正方晶Pb(ZrxTi1−x)O3よりc軸/a軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して(111)優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを有することを特徴とする強誘電体キャパシタ。
(付記2) 前記正方晶Pb(ZrxTi1−x)O3よりc軸/a軸比が大きい正方晶ペロブスカイト構造を有する材料が、Pbの一部をBiに、且つ、MyR1−y(但し、M:Zn,Mg、R:Ti,Zr,Sn,Nb,W)となることを特徴とする付記1に記載の強誘電体キャパシタ。
(付記3) 前記強誘電体膜は、前記正方晶Pb(ZrxTi1−x)O3とBi(MyR1−y)O3(但し、M:Zn,Mg、R:Ti,Zr,Sn,Nb,W)とのモル比が98:2〜92:8である材料から形成されたことを特徴とする付記2に記載の強誘電体キャパシタ。
(付記4) 前記Bi(MyR1−y)O3(但し、M:Zn,Mg、R:Ti,Zr,Sn,Nb,W)の組成比yが、0.45〜0.55であることを特徴とする付記3に記載の強誘電体キャパシタ。
(付記5) 前記正方晶Pb(ZrxTi1−x)O3の組成比xが0.25〜0.45であることを特徴とする付記1乃至4のいずれか1に記載の強誘電体キャパシタ。
(付記6) 前記下部電極が、(111)配向性を持たせた導電性材料層からなることを特徴とする付記1乃至付記5のいずれか1に記載の強誘電体キャパシタ。
(付記7) 前記導電性材料層が、Pt、Ir或いはRuのいずれか、或いは、その酸化物からなることを特徴とする付記6に記載の強誘電体キャパシタ。
(付記8) 前記導電性材料層が、SrRuO3または導電性を付与したSrTiO3からなることを特徴とする付記6に記載の強誘電体キャパシタ。
(付記9) 前記導電性材料層が、SrRuO3または導電性を付与したSrTiO3からなる導電性酸化物バッファ層と、Pt、Ir或いはRuのいずれか、或いは、その酸化物からなる導電層層との積層構造からなる特徴とする付記6に記載の強誘電体キャパシタ。
(付記10)半導体基板と、前記半導体基板に設けた電界効果型トランジスタと、前記電界効果型トランジスタより上層部に設けるとともに、正方晶Pb(ZrxTi1−x)O3に、前記正方晶Pb(ZrxTi1−x)O3よりc軸/a軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して(111)優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とからなる強誘電体キャパシタと、を有し、前記電界効果型トランジスタのソース電極或いはドレイン電極の一方と前記上部電極或いは下部電極の一方とを電気的に接続するとともに、前記上部電極或いは下部電極の他方をプレート線に接続したことを特徴とする強誘電体メモリ装置。

0070

1下地絶縁膜
2 下部電極
3強誘電体膜
4 上部電極
11p型シリコン基板
12 p型ウエル領域
13素子分離絶縁膜
14ゲート絶縁膜
15ゲート電極
16 n型エクステンション領域
17サイドウォール
18 n+ 型ドレイン領域
19 n+ 型ソース領域
20,31,51層間絶縁膜
21,22 Wプラグ
23,26Pt膜
24塗布膜
25,45 強誘電体膜
27,46強誘電体キャパシタ
28,47 下部電極
29,48 上部電極
30 保護膜
32,52ビット線
33プレート線
34ワード線
41SiN膜
42 SiO2膜
43 RuO2膜
44 SrRuO3膜
49絶縁膜
50 局所内部配線

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