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技術 待ち時間削減ループ回復を含むハード・ディスク・ドライブ・データ・ストレージのためのシステムおよび方法

出願人 エルエスアイコーポレーション
発明者 ナヤク,ラトネイカーアラヴィンド
出願日 2010年1月7日 (10年3ヶ月経過) 出願番号 2010-001622
公開日 2011年1月13日 (9年3ヶ月経過) 公開番号 2011-008900
状態 特許登録済
技術分野 デジタル記録再生の信号処理 磁気記録再生1
主要キーワード 補償因子 導出物 補正フィードバック 下流側処理 理想的出力 RCフィルタ回路 データ検出システム オフセット更新
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重要な関連分野

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図面 (5)

課題

待ち時間削減データ処理のための高性能なシステムおよび方法の提供。

解決手段

加算回路データ検出器回路エラーフィードバック回路、およびエラー計算回路を含むデータ処理回路が論じられる。加算回路は、入力信号から低周波数オフセットフィードバックを差し引き、処理出力を生成する。データ検出器回路は、処理出力の導出物データ検出アルゴリズムを適用して、理想的出力を生成する。エラー・フィードバック回路は、処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号から導出される。

概要

背景

典型的なデータ処理システムは、アナログ入力信号受け取り、アナログ入力信号は、可変利得増幅器を使用して増幅される。増幅された信号は、デジタル信号に変換され、様々なデジタル処理技法のうちの1つを使用して処理される。デジタル処理からのフィードバック加算要素に戻され、低周波数オフセットが調節される。ビット周期が減少するにつれて、さらに高速データ処理が開発されてきた。このため、ビット周期の数の点からフィードバック待ち時間が増大した。この待ち時間は、ループ定性に負の影響を及ぼす。

図1を参照すると、従来技術の低周波数オフセット・フィードバック・ループを含むデータ検出システム100が示されている。データ検出システム100は、アナログ入力信号105を受け取り、増幅出力112を供給する可変利得増幅器110を含む。増幅出力112は加算要素199に供給され、加算要素199は、アナログフィードバック信号197を増幅出力112と加算し、合計出力115を供給する。アナログ・フィードバック信号197は、以下でより完全に説明される低周波数オフセット補正であり、合計出力115は、増幅出力112よりも低周波数オフセットだけ低い。合計出力115は磁気抵抗型非対称補正回路120に供給され、磁気抵抗型非対称補正回路120は補正出力125を生成する。補正出力125は、連続的時間フィルタ130を使用してフィルタリングされ、得られるフィルタリング済み出力135がアナログ−デジタル変換器140に供給される。アナログ−デジタル変換器140は、フィルタリング済み出力135に対応する一連デジタルサンプル145を供給する。この一連のデジタル・サンプル145は、デジタル・フィルタ150に供給され、デジタル・フィルタ150は、デジタル・フィルタリング済み出力155を供給する。データ検出アルゴリズムが、データ検出器160によってデジタル・フィルタリング済み出力155に対して適用され、Yideal出力165が回復される。

Yideal出力165は部分応答ターゲット・フィルタ180に供給され、部分応答ターゲット・フィルタ180は、Yidealを部分応答ターゲットに一致させ、ターゲット出力185を供給する。デジタル・フィルタリング済み出力155は遅延回路170に供給され、遅延回路170は、デジタル・フィルタリング済み出力155をターゲット出力185と位置合せするのに十分なだけ時間の点で遅延されたデジタル・フィルタリング済み出力155に対応する遅延信号175を供給する。加算要素192が、遅延信号175からターゲット出力185を差し引き、結果をエラー信号189として供給する。エラー信号189は、オフセット更新レジスタ190に格納される。オフセット更新レジスタ190の出力は、デジタル−アナログ変換器195を使用してアナログ・フィードバック信号197に変換される。先に論じたように、アナログ・フィードバック信号197は加算要素199に供給され、加算要素199では、増幅出力112からアナログ・フィードバック信号197が差し引かれる。

加算要素199が合計出力115を供給する時間と、合計出力115に対応するアナログ・フィードバック信号197が利用可能となる時との間にかなりの待ち時間がある可能性がある。この待ち時間が数ビット周期まで増大するとき、補正することが意図された条件がそれ自体解決したずっと後にアナログ・フィードバック信号197が印加される可能性があるので、かなりのループ不安定性が生じる可能性がある。実際に、あるケースでは、アナログ・フィードバック信号197は、負のフィードバックとして動作するのではなく、正のフィードバックとして動作することがあり、望ましくない動作条件が強調される。

概要

待ち時間削減データ処理のための高性能なシステムおよび方法の提供。加算回路データ検出器回路エラーフィードバック回路、およびエラー計算回路を含むデータ処理回路が論じられる。加算回路は、入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。データ検出器回路は、処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成する。エラー・フィードバック回路は、処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号から導出される。

目的

本発明の様々な実施形態は、記憶媒体読取り書込みヘッドアセンブリアナログ処理回路、およびデジタル処理回路を含む記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

記憶媒体と、前記記憶媒体上の情報にアクセスし、前記情報をアナログ処理回路転送するように動作可能である読取り書込みヘッドアセンブリであって、前記アナログ処理回路が、前記情報の導出物から低周波数オフセットフィードバックを差し引き、処理出力を生成する加算回路と、前記処理出力の導出物を一連デジタルサンプルに変換するアナログ−デジタル変換器とを含む、読取り/書込みヘッド・アセンブリと、デジタル処理回路であって、前記一連のデジタル・サンプルの導出物にデータ検出アルゴリズムを適用し、理想的出力を供給するデータ検出器回路と、前記一連のデジタル・サンプルの導出物の遅延バージョンから暫定低周波数オフセット補正信号条件付きで差し引き、暫定因子を生成する条件付き減算回路を含むエラーフィードバック回路と、前記暫定因子および前記理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成するエラー計算回路と、暫定低周波数オフセット補正信号の導出物を変換して、低周波数オフセット・フィードバックを生成するデジタル−アナログ変換器とを含む、デジタル処理回路とを備える記憶装置

請求項2

前記アナログ処理回路が、磁気抵抗型非対称補正回路およびフィルタをさらに含み、前記磁気抵抗型非対称補正回路が、前記処理出力を受け取り補正出力を供給し、前記フィルタが、前記補正出力を受け取り、前記処理出力の導出物を供給する請求項1に記載の記憶装置。

請求項3

前記デジタル処理回路が、デジタル・フィルタをさらに含み、前記デジタル・フィルタが、前記一連のデジタル・サンプルを受け取り、前記一連のデジタル・サンプルの導出物を供給する請求項1に記載の記憶装置。

請求項4

前記加算回路が第1加算回路であり、前記条件付き減算回路が、前記暫定低周波数オフセット補正信号の遅延バージョンを供給する遅延回路と、前記暫定低周波数オフセット補正信号から前記暫定低周波数オフセット補正信号の前記遅延バージョンを差し引き、補償因子を生成する第2加算回路とを含む請求項1に記載の記憶装置。

請求項5

前記遅延回路が第1遅延回路であり、前記条件付き減算回路が、前記一連のデジタル・サンプルの導出物を受け取り、前記一連のデジタル・サンプルの導出物の前記遅延バージョンを供給する第2遅延回路と、暫定低周波数オフセット補正信号の前記遅延バージョンから前記補償因子を差し引き、前記暫定因子を生成する第3加算回路とをさらに含む請求項4に記載の記憶装置。

請求項6

前記加算回路が第1加算回路であり、前記エラー計算回路が、前記暫定因子から前記理想的出力の導出物を差し引き、前記暫定低周波数オフセット補正信号を生成する第2加算回路をさらに含む請求項1に記載の記憶装置。

請求項7

前記デジタル処理回路が乗算回路をさらに含み、前記乗算回路が、前記暫定低周波数オフセット補正信号に利得因子掛け、前記暫定低周波数オフセット補正信号の導出物を生成する請求項1に記載の記憶装置。

請求項8

前記利得因子が、ループ利得1を生成する請求項7に記載の記憶装置。

請求項9

入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する加算回路と、データ検出アルゴリズムを前記処理出力の導出物に適用し、理想的出力を生成するデータ検出器回路と、前記処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号を差し引き、暫定因子を生成する条件付き減算回路を含むエラー・フィードバック回路と、前記暫定因子および前記理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成するエラー計算回路とを備えるデータ処理回路であって、前記低周波数オフセット・フィードバックが、暫定低周波数オフセット補正信号から導出されるデータ処理回路。

請求項10

前記処理出力の導出物が前記処理出力の1次導出物であり、前記処理出力の2次導出物を変換して、前記処理出力の1次導出物を生成するアナログ−デジタル変換器と、暫定低周波数オフセット補正信号の導出物を変換して、前記低周波数オフセット・フィードバックを生成するデジタル−アナログ変換器とをさらに備える請求項9に記載の回路

請求項11

前記暫定低周波数オフセット補正信号に利得因子を掛け、前記暫定低周波数オフセット補正信号の導出物を生成する乗算回路をさらに備える請求項10に記載の回路。

請求項12

記憶媒体から導出された情報を受け取り、前記入力信号を供給する可変利得増幅器と、前記処理出力を受け取り、補正出力を供給する磁気抵抗型非対称補正回路と、前記補正出力を受け取り、前記処理出力の2次導出物を供給するフィルタとをさらに備える請求項10に記載の回路。

請求項13

前記処理出力の導出物が前記処理出力の1次導出物であり、前記処理出力の2次導出物を受け取り、前記処理出力の1次導出物を供給するフィルタをさらに備える請求項9に記載の回路。

請求項14

前記エラー計算回路が、前記理想的出力を受け取り、前記理想的出力の導出物を生成する部分応答ターゲット回路をさらに含む請求項9に記載の回路。

請求項15

待ち時間削減データ処理のための方法であって、加算回路を設けること、入力信号から低周波数オフセット・フィードバックを差し引いて、処理出力を生成すること、前記処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成すること、条件付き減算を実施することであって、暫定低周波数オフセット補正信号が前記処理出力の導出物から減算されて、前記暫定低周波数オフセット補正信号が利用可能となった後の限定された期間中の暫定因子が生成されること、および前記暫定因子から前記理想的出力の導出物を差し引き、前記暫定低周波数オフセット補正信号を生成することであって、前記低周波数オフセット・フィードバックが、前記暫定低周波数オフセット補正信号の導出物であることを含む方法。

技術分野

0001

本発明は、情報を格納するシステムおよび方法に関し、より詳細には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。

背景技術

0002

典型的なデータ処理システムは、アナログ入力信号受け取り、アナログ入力信号は、可変利得増幅器を使用して増幅される。増幅された信号は、デジタル信号に変換され、様々なデジタル処理技法のうちの1つを使用して処理される。デジタル処理からのフィードバック加算要素に戻され、低周波数オフセットが調節される。ビット周期が減少するにつれて、さらに高速データ処理が開発されてきた。このため、ビット周期の数の点からフィードバック待ち時間が増大した。この待ち時間は、ループ安定性に負の影響を及ぼす。

0003

図1を参照すると、従来技術の低周波数オフセット・フィードバック・ループを含むデータ検出システム100が示されている。データ検出システム100は、アナログ入力信号105を受け取り、増幅出力112を供給する可変利得増幅器110を含む。増幅出力112は加算要素199に供給され、加算要素199は、アナログフィードバック信号197を増幅出力112と加算し、合計出力115を供給する。アナログ・フィードバック信号197は、以下でより完全に説明される低周波数オフセット補正であり、合計出力115は、増幅出力112よりも低周波数オフセットだけ低い。合計出力115は磁気抵抗型非対称補正回路120に供給され、磁気抵抗型非対称補正回路120は補正出力125を生成する。補正出力125は、連続的時間フィルタ130を使用してフィルタリングされ、得られるフィルタリング済み出力135がアナログ−デジタル変換器140に供給される。アナログ−デジタル変換器140は、フィルタリング済み出力135に対応する一連デジタルサンプル145を供給する。この一連のデジタル・サンプル145は、デジタル・フィルタ150に供給され、デジタル・フィルタ150は、デジタル・フィルタリング済み出力155を供給する。データ検出アルゴリズムが、データ検出器160によってデジタル・フィルタリング済み出力155に対して適用され、Yideal出力165が回復される。

0004

Yideal出力165は部分応答ターゲット・フィルタ180に供給され、部分応答ターゲット・フィルタ180は、Yidealを部分応答ターゲットに一致させ、ターゲット出力185を供給する。デジタル・フィルタリング済み出力155は遅延回路170に供給され、遅延回路170は、デジタル・フィルタリング済み出力155をターゲット出力185と位置合せするのに十分なだけ時間の点で遅延されたデジタル・フィルタリング済み出力155に対応する遅延信号175を供給する。加算要素192が、遅延信号175からターゲット出力185を差し引き、結果をエラー信号189として供給する。エラー信号189は、オフセット更新レジスタ190に格納される。オフセット更新レジスタ190の出力は、デジタル−アナログ変換器195を使用してアナログ・フィードバック信号197に変換される。先に論じたように、アナログ・フィードバック信号197は加算要素199に供給され、加算要素199では、増幅出力112からアナログ・フィードバック信号197が差し引かれる。

0005

加算要素199が合計出力115を供給する時間と、合計出力115に対応するアナログ・フィードバック信号197が利用可能となる時との間にかなりの待ち時間がある可能性がある。この待ち時間が数ビット周期まで増大するとき、補正することが意図された条件がそれ自体解決したずっと後にアナログ・フィードバック信号197が印加される可能性があるので、かなりのループ不安定性が生じる可能性がある。実際に、あるケースでは、アナログ・フィードバック信号197は、負のフィードバックとして動作するのではなく、正のフィードバックとして動作することがあり、望ましくない動作条件が強調される。

発明が解決しようとする課題

0006

したがって、少なくとも上述の理由で、待ち時間削減データ処理のための高性能なシステムおよび方法が当技術分野で求められている。

課題を解決するための手段

0007

本発明は、情報を格納するシステムおよび方法に関し、より具体的には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。

0008

本発明の様々な実施形態は、記憶媒体読取り書込みヘッドアセンブリアナログ処理回路、およびデジタル処理回路を含む記憶装置を提供する。読取り/書込みヘッド・アセンブリは、記憶媒体上に格納された情報にアクセスし、情報をアナログ処理回路に転送するように動作可能である。アナログ処理回路は、加算回路およびアナログ−デジタル変換器を含む。加算回路は、情報の導出物(derivative)から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。アナログ−デジタル変換器は、処理出力の導出物を一連のデジタル・サンプルに変換する。デジタル処理回路は、データ検出器回路エラーフィードバック回路エラー計算回路、およびデジタル−アナログ変換器を含む。データ検出器回路は、一連のデジタル・サンプルの導出物にデータ検出アルゴリズムを適用し、理想的出力を供給する。エラー・フィードバック回路は、一連のデジタル・サンプルの導出物の遅延バージョンから暫定低周波数オフセット補正信号条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。デジタル−アナログ変換器は、暫定低周波数オフセット補正信号の導出物を変換して、低周波数オフセット・フィードバックを生成する。

0009

上述の実施形態のある場合には、アナログ処理回路は、磁気抵抗型非対称補正回路およびフィルタをさらに含む。磁気抵抗型非対称補正回路は、処理出力を受け取り、補正出力を供給し、フィルタは、補正出力を受け取り、処理出力の導出物を供給する。上述の実施形態の様々な場合に、デジタル処理回路は、一連のデジタル・サンプルを受け取り、一連のデジタル・サンプルの導出物を供給するデジタル・フィルタをさらに含む。

0010

上述の実施形態のある場合には、加算回路は第1加算回路であり、条件付き減算回路は、遅延回路および第2加算回路を含む。遅延回路は、暫定低周波数オフセット補正信号の遅延バージョンを供給する。第2加算回路は、暫定低周波数オフセット補正信号から暫定低周波数オフセット補正信号の遅延バージョンを差し引き、補償因子を生成する。あるケースでは、上述の遅延回路が第1遅延回路であり、条件付き減算回路は、第2遅延回路および第3加算回路をさらに含む。第2遅延回路は、一連のデジタル・サンプルの導出物を受け取り、一連のデジタル・サンプルの導出物の遅延バージョンを供給する。第3加算回路は、暫定低周波数オフセット補正信号の遅延バージョンから補償因子を差し引き、暫定因子を生成する。

0011

上述の実施形態のうちの1つまたは複数の場合に、加算回路は第1加算回路であり、エラー計算回路は、暫定因子から理想的出力の導出物を差し引き、暫定低周波数オフセット補正信号を生成する第2加算回路を含む。上述の実施形態の特定の場合には、デジタル処理回路は、暫定低周波数オフセット補正信号に利得因子掛け、暫定低周波数オフセット補正信号の導出物を生成する乗算回路をさらに含む。あるケースでは、利得因子はループ利得1を生成する。上述の実施形態の特定の場合には、エラー計算回路は、理想的出力を受け取り、理想的出力の導出物を生成する部分応答ターゲット回路を含む。

0012

本発明の別の実施形態は、データ処理回路を提供する。そのようなデータ処理回路は、加算回路、データ検出器回路、エラー・フィードバック回路、およびエラー計算回路を含む。加算回路は、入力信号から低周波数オフセット・フィードバックを差し引き、処理出力を生成する。データ検出器回路は、処理出力の導出物にデータ検出アルゴリズムを適用し、理想的出力を供給する。エラー・フィードバック回路は、処理出力の導出物の遅延バージョンから暫定低周波数オフセット補正信号を条件付きで差し引き、暫定因子を生成する条件付き減算回路を含む。エラー計算回路は、暫定因子および理想的出力の導出物に少なくとも部分的に基づいて、暫定低周波数オフセット補正信号を生成する。そのような実施形態では、低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号から導出される。

0013

本発明のさらに別の実施形態は、待ち時間削減データ処理のための方法を提供する。そのような方法は、加算回路を設けること、入力信号から低周波数オフセット・フィードバックを差し引いて、処理出力を生成すること、処理出力の導出物にデータ検出アルゴリズムを適用して、理想的出力を生成すること、暫定低周波数オフセット補正信号が処理出力の導出物から減算されて、暫定低周波数オフセット補正信号が利用可能となった後の限定された期間中の暫定因子が生成される、条件付き減算を実施すること、および暫定因子から理想的出力の導出物を差し引き、暫定低周波数オフセット補正信号を生成することを含む。低周波数オフセット・フィードバックは、暫定低周波数オフセット補正信号の導出物である。上述の実施形態のいくつかの場合に、処理出力の導出物は、処理出力の1次導出物であり、この方法は、暫定低周波数オフセット補正信号に利得因子を掛け、暫定低周波数オフセット補正信号の導出物を生成すること、処理出力の2次導出物のアナログ−デジタル変換を実施して、処理出力の1次導出物を生成すること、および暫定低周波数オフセット補正信号の導出物のデジタル−アナログ変換を実施して、低周波数オフセット・フィードバックを生成することをさらに含む。

0014

この概要は、本発明のいくつかの実施形態の全体的な概略だけを提供する。以下の詳細な説明、添付の特許請求の範囲、および添付の図面から、本発明の多数の他の目的、特徴、利点、および他の実施形態がより完全に明らかとなるであろう。

0015

本明細書の残りの部分で説明される各図を参照することにより、本発明の様々な実施形態のより一層の理解を実現することができる。各図では、いくつかの図全体にわたって、同様の構成要素を参照するのに同様の参照番号が使用される。ある場合には、複数の同様の構成要素のうちの1つを示すのに、下付き文字からなるサブラベルが参照番号と関連付けられる。既存のサブラベルを指定することなく参照番号に対して参照が行われるとき、そのようなすべての複数の同様の構成要素を指すものとする。

図面の簡単な説明

0016

従来技術の低周波数オフセット補正ループを含むデータ検出システムを示す図である。
本発明の様々な実施形態による、待ち時間削減低周波数オフセット補正ループ回路を含むデータ検出システムを示す図である。
本発明の1つまたは複数の実施形態による、データ検出システムで低周波数オフセット補正待ち時間を削減する方法を示す流れ図である。
本発明のいくつかの実施形態による、待ち時間削減低周波数オフセット補正ループ回路を含む記憶システムを示す図である。

実施例

0017

本発明は、情報を格納するシステムおよび方法に関し、より具体的には、記憶装置でのループ回復待ち時間を削減するシステムおよび方法に関する。

0018

低周波数補正フィードバック・ループの適切な機能は、読取りチャネル装置での妥当な性能を保証するのに重要である。望ましくない低周波数エラーが、入力信号を処理する際に使用される入力信号および/または後のアナログ処理回路に由来することがある。本発明の様々な実施形態は、既存のオフセット補正回路と比較したときに待ち時間の削減を実現する低周波数オフセット補正回路を提供する。そのような実施形態は、エラー計算経路中の加算要素に依拠し、加算要素は、予備補正フィードバック信号の早期の使用を可能にし、補正フィードバック信号がループを通じて伝搬した後に予備補正フィードバック信号を打ち消すことを可能にする。補正フィードバック信号の予備的使用により、既存のループの待ち時間を必要とすることなく、データ処理システムで望ましくない低周波数オフセットを補正することができる。

0019

図2を参照すると、待ち時間削減低周波数オフセット補正ループ回路を含むデータ検出システム200が、本発明の様々な実施形態に従って示されている。データ検出回路200は、アナログ入力信号205を受け取り、可変増幅出力212を供給する可変利得増幅器210を含む。可変利得増幅器210は、可変増幅出力を供給することのできる当技術分野で周知の任意の増幅器でよく、増幅量はフィードバック信号に基づく(図示せず)。本明細書で提供される開示に基づいて、本発明の様々な実施形態に対して使用することのできる様々な可変利得増幅器を当業者は理解されよう。アナログ入力信号205を様々なソースから導出することができる。例えば、記憶媒体から受け取られるデータを処理するのにデータ検出システム200が使用される場合、磁気記憶媒体(図示せず)に対して配置される読取り/書込みヘッド・アセンブリ(図示せず)からアナログ入力信号205を導出することができる。本明細書で提供される開示に基づいて、アナログ入力信号205に関する様々なソースを当業者は理解されよう。

0020

可変増幅出力212は加算要素に供給され、加算要素は、可変増幅出力212からアナログ・フィードバック信号297を差し引き、処理出力215を生成する。以下でさらに開示されるように、アナログ・フィードバック信号297は、低周波数オフセット補正値に対応する。したがって、処理出力215は、低周波数オフセットが差し引かれた可変増幅出力212を表す。処理出力215は磁気抵抗型非対称補正回路220に供給され、磁気抵抗型非対称補正回路220は補正出力225を生成する。磁気抵抗型非対称補正回路220は、MR非対称性の効果を軽減することのできる、当技術分野で周知の任意の補正回路でよい。補正出力225は、連続的時間フィルタ230を使用してフィルタリングされる。ある場合には、連続的時間フィルタ230は、帯域フィルタ高域フィルタ、または低域フィルタとして動作するように同調される、当技術分野で周知のRCフィルタ回路でよい。本明細書で提供される開示に基づいて、連続的時間フィルタ230として使用することのできる様々なフィルタを当業者は理解されよう。回路の特定の動作に応じて、連続的時間フィルタ230と共に他のアナログ処理回路を含めることができることにも留意されたい。本明細書で提供される開示に基づいて、データ検出システム200に組み込むことのできる様々なアナログ処理回路を当業者は理解されよう。

0021

フィルタリング済み出力235は、連続的時間フィルタ230からアナログ−デジタル変換器240に供給される。アナログ−デジタル変換器240は、アナログ入力信号を、アナログ入力信号に対応する一連のデジタル・サンプルに変換することのできる、当技術分野で周知の任意の回路でよい。アナログ−デジタル変換器240は、フィルタリング済み出力235をサンプリングし、それぞれのサンプリング・ポイントでのフィルタリング済み出力235の大きさに対応する一連のデジタル・サンプル245を供給する。デジタル・サンプル245は、デジタル・フィルタ250に供給される。デジタル・フィルタ250はデジタル・フィルタリング済み出力255を供給する。本発明のある実施形態では、デジタル・フィルタ250は、当技術分野で周知のデジタル有限インパルス応答フィルタである。本発明の特定の一実施形態では、デジタル・フィルタ250は、10タップ・デジタル有限インパルス応答フィルタである。

0022

デジタル・フィルタリング済み出力255は、データ検出器回路260に供給される。データ検出器回路260は、当技術分野で周知の任意の検出器デコーダでよい。例えば、データ検出器回路260は、低密度パリティチェック・デコーダを組み込むことができる。別の例として、データ検出器回路260は、ビタビ・アルゴリズム・デコーダを組み込むことができる。本明細書で提供される開示に基づいて、本発明の様々な実施形態に対して使用することのできる様々な検出器回路を当業者は理解されよう。デジタル・フィルタリング済み出力255を使用して、データ検出器回路260はYideal出力265を生成する。Yideal出力265は、データ検出プロセスによって様々な誤り訂正が適用された信号入力205を表す。Yideal出力265は、下流側処理のために利用可能にされる。

0023

さらに、Yideal出力265は、部分応答ターゲット回路280に供給され、部分応答ターゲット回路280は、出力を既知のターゲットに一致させる。部分応答ターゲット回路280は、当技術分野で周知の任意のターゲット・フィルタでよい。本発明のある実施形態では、部分応答ターゲット回路は、当技術分野で周知のデジタル有限インパルス応答フィルタである。本発明の特定の一実施形態では、部分応答ターゲット回路280は、3タップ・デジタル有限インパルス応答フィルタである。

0024

部分応答ターゲット回路280は、ターゲット出力285を加算要素292に供給する。加算要素292は、調整後出力279からターゲット出力285を差し引き、結果がエラー信号289として供給され、エラー信号289は、オフセット更新レジスタ290に格納される。以下で論じられるように、調整後出力279は、デジタル・フィルタリング済み出力255から導出される。予備低周波数オフセット補正出力291が、オフセット更新レジスタ290から供給される。乗算器回路293を使用して、予備低周波数オフセット補正出力291に利得因子298が掛けられ、低周波数オフセット補正出力294が生成される。低周波数オフセット補正出力294は、デジタル−アナログ変換器295を使用してアナログ・フィードバック信号297に変換される。上記で触れたように、加算要素299を使用して、可変増幅出力212からアナログ・フィードバック信号297が差し引かれ、処理出力215が生成される。

0025

加算要素299が処理出力215を供給する時と、可変増幅出力212に対応するアナログ・フィードバック信号297が利用可能となる時との間の待ち時間が、暫定補正を適用することによって削減される。低周波数オフセット調節が加算要素299を介してループを通じて戻るのを待機することなく、予備低周波数オフセット補正出力291をエラー信号289の計算に供給することによって暫定補正が達成される。概要として、暫定補正は、ターゲット出力285との比較前に、デジタル・フィルタリング済み出力255から予備低周波数オフセット補正出力291を実質的に差し引き、エラー信号289を生成する。したがって、エラー信号289に対応する任意の低周波数オフセット補正が、エラー信号289の新しい値を計算するのに利用可能となる。この結果、処理出力215の可用性と、処理出力215から導出された信号の、エラー信号289(したがって予備低周波数オフセット補正出力291)に対する適用との間の待ち時間が削減される。いくつかの利点として、そのような待ち時間の削減によってループ安定性が向上し、ビット周期の低減と、それに対応する、データ検出システム200を通じての帯域幅の向上とが可能となる。

0026

具体的には、予備低周波数オフセット補正出力291が遅延回路213に供給される。遅延回路213からの遅延出力217が加算要素210に供給され、予備低周波数オフセット補正出力291から遅延出力217が差し引かれ、出力211が生成される。遅延回路213は、予備低周波数オフセット補正出力291に遅延を適用し、遅延は、予備低周波数オフセット補正出力291が加算要素299を通る経路(すなわち、低周波数オフセット補正出力291からデジタル−アナログ変換器295、磁気抵抗型非対称補正回路220、連続的時間フィルタ230、アナログ−デジタル変換器240、デジタル・フィルタ250、データ検出器260、部分応答ターゲット回路280、および加算要素292)を介してエラー信号289で反映されるのにかかる時間を反映する。本明細書ではこのループをスレーブ・ループと呼ぶ。遅延出力217は加算要素210に供給され、加算要素210は、予備低周波数オフセット補正出力291の現バージョンから予備低周波数オフセット補正出力291の遅延バージョンを差し引き、合計出力211を生成する。合計出力211は加算要素277に供給され、遅延回路270によって供給されるデジタル・フィルタリング済み出力255の遅延出力275から、合計出力211が差し引かれる。加算要素277からの結果が、調整後出力279として供給される。本明細書では、エラー信号289から、オフセット更新レジスタ290、遅延回路213、加算要素210、加算要素277、および加算要素292を通るループをマスタ・ループと呼ぶ。

0027

合計出力211は、最初に予備低周波数オフセット補正出力291の値を反映するが、遅延回路213によって課される遅延期間満了後に、予備低周波数オフセット補正出力291が加算要素210によって差し引かれるので、合計出力211はゼロとなる。以下の擬似コードは、合計出力211の値を記述する。
If(t<T+遅延回路213の遅延期間){
合計出力211=予備低周波数オフセット補正出力291

Else If(t>=T+遅延回路213の遅延期間){
合計出力211=0

このようにして、予備低周波数オフセット補正出力291によって反映されるオフセットがある場合にそれをマスタ・ループの一部としてエラー信号289の生成に対して非常に迅速に適用することができるが、より低速なスレーブ・ループに適用される予備低周波数オフセット補正出力291によって反映されるオフセットがエラー信号289に適用されるとき、そのオフセットが打ち消される可能性がある。これにより、予備低周波数オフセット補正出力291の2重カウントが防止されると同時に、予備低周波数オフセット補正出力291の暫定的使用が可能となる。実際には、低周波数オフセット補正がまだスレーブ・ループを通じて伝播中である初期期間では、予備低周波数オフセット補正出力291がマスタ・ループを介してエラー信号289として強調され、次いで、予備低周波数オフセット補正出力291がスレーブ・ループを通じて伝播した後に、予備低周波数オフセット補正出力291の加算要素299に対する実際の効果が適用される。

0028

デジタル・フィルタリング済み出力255は遅延回路270に供給され、遅延回路270は遅延フィルタリング済み出力信号275を供給する。遅延回路270によって課される遅延の期間は、信号がデータ検出器260および部分応答ターゲット回路280を通じて伝播するのに必要な時間から、加算要素277を通じて伝播するのに必要な時間を引いたものに対応する。この遅延を課すことにより、調整後出力279は、ターゲット出力285と時間の点で位置合せされる(すなわち、対応するデジタル・フィルタリング済み出力255が、ターゲット出力285と調整後出力279のどちらを作成するのにも使用される)。

0029

図3を参照すると、流れ図300は、本発明の1つまたは複数の実施形態による、データ検出システムでの低周波数オフセット補正待ち時間を削減する方法を示す。流れ図300をたどると、データ入力が受け取られる(ブロック305)。このデータ入力は、例えば磁気記憶媒体から導出されたアナログ入力信号でよい。可変利得増幅がデータ入力に対して実施される(ブロック310)。あるケースでは、アナログ可変利得増幅器を使用して可変増幅が行われる。可変利得増幅は、可変増幅出力を供給する。可変増幅出力から低周波数オフセットが差し引かれ(ブロック312)、得られた処理後の出力にアナログ処理が適用される(ブロック315)。このアナログ処理は、限定はしないが、当技術分野で周知の連続的時間フィルタリング・プロセスおよび/または磁気抵抗型非対称補正を含むことができる。次いで、アナログ処理後の出力が、アナログ−デジタル変換プロセスを通じて1つまたは複数のデジタル・サンプルに変換される(ブロック320)。

0030

得られたデジタル・サンプルがデジタルにフィルタリングされ、Y出力が生成される(ブロック325)。あるケースでは、デジタル・フィルタリングは、当技術分野で周知のデジタル有限インパルス応答フィルタを使用して行われる。データ検出プロセスがY出力に対して実施され、Yideal出力が生成される(ブロック330)。当技術分野で周知の任意のデータ検出器/デコーダを使用してデータ検出プロセスを実施することができる。さらに、部分応答フィルタリングがYideal出力に対して適用され、ターゲット出力が生成される(ブロック335)。あるケースでは、フィルタのタップが当技術分野で周知のターゲット・セットに結合される場合、デジタル有限インパルス応答フィルタを使用して部分応答フィルタリングが行われる。

0031

Y出力が時間の点で遅延され、ターゲット出力と位置合せされる(ブロック340)。Y出力がターゲット出力と位置合せされると(または、乗算プロセスの後に位置合せされることになる)(ブロック340)、現在の低周波数オフセット補正出力がフィードバック・エラー信号の生成を通じて伝播されたかどうかが判定される(ブロック345)。現在の低周波数オフセット補正出力がまだフィードバック・エラー信号の生成に対して戻されていない場合(ブロック345)、Y出力から低周波数オフセット補正出力が差し引かれ、Yフィードバック値が生成される(ブロック350)。そうではなく、現在の低周波数オフセット補正出力がフィードバック・エラー信号の生成に対して戻されている場合(ブロック345)、Y出力がYフィードバック信号として渡される(ブロック355)。どちらのケースでも、(ブロック335からの)ターゲット出力がYフィードバック信号から差し引かれ、低周波数オフセット補正出力が更新される(ブロック360)。この低周波数オフセット補正出力(ブロック365)に利得因子が掛けられ、積がアナログ低周波数オフセット信号に変換される(ブロック370)。このアナログ低周波数オフセット信号が、ブロック312の減算で使用される。利得因子は、低周波数補正ループに対するループ利得が1となるように選択される。

0032

図4を参照すると、低待ち時間ループ回復を有する読取りチャネル410を含む記憶システム400が、本発明の様々な実施形態に従って示されている。記憶システム400は、例えばハードディスクドライブでよい。低待ち時間ループ回復はデータ検出器を含み、データ検出器は、例えばビタビ・アルゴリズム・データ検出器を含む、当技術分野で周知の任意のデータ検出器でよい。記憶システム400はまた、前置増幅器470、インターフェースコントローラ420、ハード・ディスク・コントローラ466、モータ・コントローラ468、スピンドル・モータ472、ディスク・プラッタ478、および読取り/書込みヘッド476をも含む。インターフェース・コントローラ420は、ディスク・プラッタ478への/からのデータのアドレッシングおよびタイミングを制御する。ディスク・プラッタ478上のデータは、読取り/書込みヘッド・アセンブリ476により、アセンブリがディスク・プラッタ478の上に適切に配置されるときに検出することのできる磁気信号グループからなる。一実施形態では、ディスク・プラッタ478は、縦方向記録方式または垂直記録方式に従って記録された磁気信号を含む。

0033

典型的な読取り操作では、読取り/書込みヘッド・アセンブリ476が、モータ・コントローラ468によってディスク・プラッタ478上の所望のデータ・トラックの上に正確に配置される。モータ・コントローラ468は、ディスク・プラッタ478に対して読取り/書込みヘッド・アセンブリ476をどちらも配置し、ハード・ディスク・コントローラ466の指示の下で、ディスク・プラッタ478上の適切なデータ・トラックに読取り/書込みヘッド・アセンブリを移動することによって、スピンドル・モータ472を駆動する。スピンドル・モータ472は、決められた回転速度(RPM)でディスク・プラッタ478を回転させる。読取り/書込みヘッド・アセンブリ478が適切なデータ・トラックに隣接して配置されると、ディスク・プラッタ478がスピンドル・モータ472によって回転されるときに、ディスク・プラッタ478上のデータを表す磁気信号が、読取り/書込みヘッド・アセンブリ476によって感知される。感知された磁気信号が、ディスク・プラッタ478上の磁気データを表す連続的な瞬時アナログ信号として供給される。この瞬時アナログ信号が、前置増幅器470を介して読取り/書込みヘッド・アセンブリ476から読取りチャネル・モジュール464に転送される。前置増幅器470は、ディスク・プラッタ478からアクセスされる瞬時アナログ信号を増幅するように動作可能である。読取りチャネル・モジュール410は、受け取ったアナログ信号を復号化およびデジタル化し、ディスク・プラッタ478に当初書き込まれた情報を再現する。このデータが、読取りデータ403として受信回路に供給される。受け取った情報の復号化の一部として、読取りチャネル410は、利得調節フィードバック回路に基づいて可変利得増幅を実施する。利得調節フィードバック回路は、マスタ・ループとスレーブ・ループをどちらも含む。あるケースでは、読取りチャネル410は、図2に関して上記で論じたのと同様の回路を含む。あるケースでは、利得調節プロセスは、図3に関して上記で論じたものに従って実施される。書込み操作は、先行する読取り操作のほぼ反対であり、書込みデータ401が、読取りチャネル・モジュール410に供給される。次いで、このデータが符号化され、ディスク・プラッタ478に書き込まれる。

0034

まとめとして、本発明は、データ処理を実施する新規なシステム、装置、方法、および配置を提供する。本発明の1つまたは複数の実施形態の詳細な説明が上記で与えられたが、本発明の精神から変化することなく、様々な代替実施形態、修正形態、および均等物が当業者には明らかとなるであろう。したがって、上記の説明は、添付の特許請求の範囲によって定義される本発明の範囲を限定するものと理解されるべきではない。

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