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技術 炭化珪素半導体装置の製造方法

出願人 日産自動車株式会社
発明者 谷本智
出願日 2010年7月30日 (11年5ヶ月経過) 出願番号 2010-172599
公開日 2010年12月9日 (11年0ヶ月経過) 公開番号 2010-278463
状態 特許登録済
技術分野 半導体の電極 縦型MOSトランジスタ 絶縁膜の形成
主要キーワード ゲート窓 TB値 要素プロセス 外縁端 表裏全面 常圧CVD法 中央基板 エッチャント溶液
関連する未来課題
重要な関連分野

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図面 (16)

課題

長期絶縁破壊耐性を改善することが可能で、高信頼炭化珪素半導体装置の製造方法を提供する。

解決手段

炭化珪素からなる基板1を不活性ガス雰囲気中で酸化温度まで昇温する段階、酸化温度において基板1上に酸化ガスを導入して基板1の表面を熱酸化する段階、酸化温度において基板1上を不活性ガス雰囲気として熱酸化を停止する段階により、ゲート酸化膜9を成長する工程と、ゲート酸化膜9上に多結晶シリコン膜成膜し、多結晶シリコン膜を選択的に除去してゲート電極7を形成する工程と、ゲート電極7の少なくとも側面を酸化して、多結晶シリコン熱酸化膜8を形成する工程とを備える。

概要

背景

低損失で高耐圧、高温動作が可能なSiCデバイスの開発が活発になってきた。要素プロセス技術が確立してきたのに加え、最大の課題であった大口径ウエハ(現在4H-SiCで最大4インチ)の供給が可能になったからである。なかでも、ノーマリオフ動作が可能で、駆動が容易、かつ、今日普及しているSi—IGBTsとの置き換えが簡単なSiC—MOSデバイスMOSFETやIGBT)は、数kV以下の電源領域で最も有望なスイッチングデバイスのひとつと見なされて、開発が急加速している。少し前まではMOS界面チャネル移動度向上がこのデバイスの最大の課題であったが、解決の見通しが立ったことから、最近では、開発のテーマ信頼性関連の問題に移ってきている。

概要

長期絶縁破壊耐性を改善することが可能で、高信頼の炭化珪素半導体装置の製造方法を提供する。炭化珪素からなる基板1を不活性ガス雰囲気中で酸化温度まで昇温する段階、酸化温度において基板1上に酸化ガスを導入して基板1の表面を熱酸化する段階、酸化温度において基板1上を不活性ガス雰囲気として熱酸化を停止する段階により、ゲート酸化膜9を成長する工程と、ゲート酸化膜9上に多結晶シリコン膜成膜し、多結晶シリコン膜を選択的に除去してゲート電極7を形成する工程と、ゲート電極7の少なくとも側面を酸化して、多結晶シリコン熱酸化膜8を形成する工程とを備える。

目的

本発明はこうした従来技術の問題に鑑みてなされたものであり、ゲート酸化膜のTDDB寿命が著しく短い、という問題を解決し、高信頼のSiC基板MOSデバイスを提供する

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

炭化珪素からなる基板不活性ガス雰囲気中で酸化温度まで昇温する段階、前記酸化温度において前記基板上に酸化ガスを導入して前記基板の表面を熱酸化する段階、前記酸化温度において前記基板上を不活性ガス雰囲気として前記熱酸化を停止する段階により、ゲート酸化膜成長する工程と、前記ゲート酸化膜上に多結晶シリコン膜成膜し、前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程と、前記ゲート電極の少なくとも側面を酸化して、多結晶シリコン熱酸化膜を形成する工程とを備えることを特徴とする炭化珪素半導体装置の製造方法。

請求項2

前記ゲート酸化膜の厚さが、20nm以下であることを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。

請求項3

前記酸化ガスは、O2、N2O、NO、及びNO2の中の少なくとも一つを含むガス、あるいは、O2、N2O、NO、及びNO2の中の少なくとも一つを含むガスを不活性ガス希釈したガスであることを特徴とする請求項1又は2に記載の炭化珪素半導体装置の製造方法。

請求項4

前記酸化温度は、1000℃以上、1280℃以下の温度範囲であることを特徴とする請求項1〜3のいずれか1項に記載の炭化珪素半導体装置の製造方法。

請求項5

前記酸化温度は、前記ゲート酸化膜を成長する工程以降に経過するすべての製造工程のプロセス温度よりも高く設定されることを特徴とする請求項1〜4のいずれか1項に記載の炭化珪素半導体装置の製造方法。

技術分野

0001

本発明は、炭化珪素半導体装置の製造方法に関し、特に高密度化に適したパワー半導体装置に好適な製造方法に関するものである。

背景技術

0002

低損失で高耐圧、高温動作が可能なSiCデバイスの開発が活発になってきた。要素プロセス技術が確立してきたのに加え、最大の課題であった大口径ウエハ(現在4H-SiCで最大4インチ)の供給が可能になったからである。なかでも、ノーマリオフ動作が可能で、駆動が容易、かつ、今日普及しているSi—IGBTsとの置き換えが簡単なSiC—MOSデバイスMOSFETやIGBT)は、数kV以下の電源領域で最も有望なスイッチングデバイスのひとつと見なされて、開発が急加速している。少し前まではMOS界面チャネル移動度向上がこのデバイスの最大の課題であったが、解決の見通しが立ったことから、最近では、開発のテーマ信頼性関連の問題に移ってきている。

先行技術

0003

M. Treu el al, Materials Science Forum, Vols. 338-342,(2000) p.1089.
谷本,「荒井和雄・吉田貞史共編『SiC素子基礎と応用(オーム社、第1版、平成15年刊行)』」第3−2節(4)項
K. Fujihira el al,IEEE Electron Device Letters, Vol.25,(2004)p,735.
先崎ほか,電子情報通信学会論文誌C,Vol.J89 C, (2006) p.597.

発明が解決しようとする課題

0004

SiC-MOSデバイスが直面している最も深刻な信頼性課題は、何と言っても、ゲート酸化膜の長期絶縁破壊TDDB耐性不足である。SiCは熱酸化でSiO2を生成できる唯一ワイドギャップ半導体であり、このことがSiCの優位性を主張するときの有力な根拠になっていた。ところが、SiCを熱酸化で形成したゲート酸化膜は、Si基板熱酸化膜に比べると、(1)TDDB寿命が著しく短いという重大な問題がある。さらには、(2)TDDB寿命が何桁にも広がって分布して、大きな面積では不良率が高いという問題もあり、長期保証をするレベルではない。

0005

この問題は単純パワーデバイスインテリジェントパワーデバイス基板として最も期待される4H—SiC基板において、とりわけ著しく、実用上かなり深刻である。この問題を具体例で示すと、表1は、最近出版された文献[1−4]を元に、4H—SiC基板上のゲート酸化膜のTDDB寿命QBD(C/cm2)の中央値(MCTB=Medium Charge To Breakdown)と広がりを比較した表である。この結果は、ゲート酸化膜の厚み25nm〜59nm、直径200μm程度の非常に小さなゲート面積MOSキャパシタを多数試験した結果である。なお、QBDとは、ゲート酸化膜に電流ストレス印加して絶縁破壊させたとき、破壊に至るまでにゲート酸化膜を通過した単位面積当り総電荷量のことで、信頼度を量る指標として広く用いられている。

0006

表1から明らかなように、最も良いものでMCTB=1C/cm2(文献1又は文献3)ほどであるが、この値は、Si基板上に形成した熱酸化膜のQBD(例えば40nm厚の熱酸化膜のそれ)と比べると一桁以上低い値である。また、表1の結果によれば、MCTBが良いほど、寿命の分布が広がる傾向があり、ゲート総面積が大きい大容量のパワーMOSデバイスや大規模MOS集積回路では試験時のMCTBが良くても、実デバイスの寿命QBDが極めて小さくなる。
本発明はこうした従来技術の問題に鑑みてなされたものであり、ゲート酸化膜のTDDB寿命が著しく短い、という問題を解決し、高信頼のSiC基板MOSデバイスを提供することを主たる目的とするものである。さらに、本発明は、従来技術においてはTDDB寿命が何桁にも広がって、実デバイスのTDDB寿命が一層短くなるという問題を解決することを第2の目的とするものである。

課題を解決するための手段

0007

上記目的を達成するために、本願発明者は従来技術に基づくSiC熱酸化膜のTDDB寿命が何によって決定されているのかを考察した。その結果、本発明者の作成した文献5(谷本ほか、第51回応用物理学関係連合講演会(東京工科大学)講演番号29p−ZM−5、講演予稿集,p.434(2004)参照)で報告したように、現行のSiC熱酸化膜のTDDB寿命は、Si熱酸化膜などとは違って、終局的には、SiC基板表面に極めて高密度(〜104個/cm2)に存在する転位欠陥で決定されることを突き止めた。しかし、その一方で、前記表1に示した文献1〜文献4の従来技術の結果はばらついているという事実もある。

0008

こうして、従来技術は転位によって決定される終局的寿命に到達していない可能性が高い、改善によって寿命はもっと延ばせる、と気づいた本願発明者は鋭意創意を行い、下記の構成により極めて高信頼のSiC熱酸化膜を得ることに成功した。

0009

すなわち、本発明は、炭化珪素からなる基板を不活性ガス雰囲気中で酸化温度まで昇温する段階、酸化温度において基板上に酸化ガスを導入して基板の表面を熱酸化する段階、酸化温度において基板上を不活性ガス雰囲気として熱酸化を停止する段階により、ゲート酸化膜を成長する工程と、ゲート酸化膜上に多結晶シリコン膜成膜し、多結晶シリコン膜を選択的に除去してゲート電極を形成する工程と、ゲート電極の少なくとも側面を酸化して、多結晶シリコン熱酸化膜を形成する工程とを備えることを特徴とする炭化珪素半導体装置の製造方法である。

発明の効果

0010

上記のように構成したことにより、本発明においては、後記図7図10に示したように、従来技術に比べて、ゲート酸化膜の長期絶縁破壊(TDDB)耐性(寿命)が大きく改善された。また、図7からMCTB(QBD寿命の中央値)を抽出すると、MCTB=10C/cm2が得られた。この値は、表1に示した従来例の最も高いMCTBより1桁以上高い値であり、本発明においては、従来技術のTDDB寿命が著しく短いという問題を解決したという効果が得られた。また、図7から判るように、QBD分布が狭い範囲に収まり、QBD分布を抑制する効果も同時に得られた。

図面の簡単な説明

0011

本発明第1の実施の形態にかかる半導体装置の拡大要部断面図。
本発明第1の実施の形態にかかる他の半導体装置の拡大要部断面図。
本発明第1の実施の形態にかかる半導体装置の製造工程を示す断面図。
本発明第1の実施の形態にかかる半導体装置の製造工程を示す断面図。
本発明第1の実施の形態にかかる半導体装置の製造工程を示す断面図。
本発明第1の実施の形態にかかる半導体装置の製造工程を示す断面図。
本発明第1の実施の形態を適用した半導体装置のゲート酸化膜のTDDB特性図。
本発明第1の実施の形態を適用した半導体装置のゲート絶縁膜のQBD特性図。
本発明第1の実施の形態を適用した半導体装置のゲート絶縁膜のTDDB特性図。
ゲート酸化膜厚とMCBT(QBD寿命の中央値)の関係を示す特性図。
本発明第2の実施の形態にかかる半導体装置の要部断面図。
本発明第2の実施の形態にかかる半導体装置の製造工程を示す断面図。
本発明第2の実施の形態にかかる半導体装置の製造工程を示す断面図。
本発明第2の実施の形態にかかる半導体装置の製造工程を示す断面図。
本発明第2の実施の形態にかかる半導体装置の製造工程を示す断面図。

実施例

0012

以下、図面を参照して、本発明のいくつかの実施の形態を具体的に説明する。特に断らない場合は、SiC基板にエピタキシャル層やその他の膜や電極が形成されたものを基板と呼んでいる。

0013

以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、一度行った説明は繰り返さずに、簡略化するか、省略することにする。また図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきであり、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

0014

(第1の実施の形態)
本実施の形態は、本発明をもっとも簡単なMOSデバイスであるMOS構造体(=キャパシタ)に適用して例である。図1又は図2はその要部断面図であり、どちらの構造でも本発明は適用可能である。

0015

図1または図2において、1は、上表面にn-型エピタキシャル層をホモエピタキシャル成長させた高不純物濃度窒素>1×10+19/cm3)のn+型4H−SiCエピタキシャル基板である。また、上表面にp-型エピタキシャル層をホモエピタキシャル成長させた高不純物濃度(Al>1×10+19/cm3)p+型4H−SiCエピタキシャル基板を用いてもよい。6H、3C、15Rなど他の晶系(Hは六方晶、Cは立方晶、Rは菱面体晶を意味する)の基板を用いることもできる。つまり、エピタキシャル層や基板の伝導型、基板の晶系、基板の面方位は本発明の範囲を制限するものではない。SiCエピタキシャル基板1の上には厚み数100nm以上のフィールド絶縁膜3が配設されている。フィールド絶縁膜3はSiC基板(正確にはエピタキシャル層)の熱酸化で形成した薄い下部絶縁膜4の上にSiCの熱酸化以外の手段(たとえば減圧CVD法など)で形成した厚い上部絶縁膜5が積層した構造になっている。フィールド絶縁膜3にはゲート窓6が開口されている。

0016

7は多結晶Siからなるゲート電極で、フィールド絶縁膜3の上から延び、ゲート窓6の底を全部又は部分的に覆うように設けられている。この多結晶Siのゲート電極7の伝導型はn型でもp型でもよい。また、この多結晶Siは表面をTiやCoでシリサイド化させた構造のものでもよい。多結晶Siのゲート電極7の少なくとも側面には熱酸化で成長した多結晶Si熱酸化膜8が形成されている。多結晶Siのゲート電極7と多結晶Si熱酸化膜8の存在は本発明において重要であり、欠かすことができない。

0017

ゲート窓6底部のSiCエピタキシャル基板1とゲート電極7との間に挟持されているのがSiC基板1の表面を熱酸化して形成したゲート酸化膜9である。ゲート酸化膜9の厚みは極めて重要なパラメータであって、TDDB寿命を改善する為には、20nm以下が効果的であり、望ましくは15nm以下がさらに良い結果を与える。また、TDDB寿命の分布(広がり)を抑制するためには、厚みは8nm以上がよい結果を与えるが、ゲートの総面積が小さいデバイスではもっと薄いゲート酸化膜まで用いることができる。

0018

上記ゲート電極7及びフィールド絶縁膜3の上には層間絶縁膜14が成膜されている。15はゲート電極7に貫通するように層間絶縁膜14に開口されたゲートコンタクト窓である。16はゲートコンタクト窓15を介してゲート電極7と同一基板上の他の回路要素外部回路に接続するための内部配線である。ゲートコンタクト窓15は、図1のようにフィールド絶縁膜3上のゲート電極7ではなく、図2のようにゲート窓内のゲート電極7に設ける構成にしても良い。ただし、本発明のMOS構造体が150℃以上の高温で使用される場合は内部配線材料の元素拡散によるゲート酸化膜の劣化が懸念されるので、図1の構造が適している。

0019

SiC基板1の裏面(または表面)には極めて低抵抗オーム性接触17が配設されている。このオーム性接触17はNiなどの接触金属をSiC基板1の裏に蒸着した後、前記ゲート酸化膜9の熱酸化温度より低い温度(例えば熱酸化が1100℃なら1000℃)の急速過熱処理でSiCと合金化させことによって形成される。

0020

つぎに本発明第1の実施の形態に基づいた図1のMOS構造体の製造方法を、図3〜図
6を用いて説明する。
(a)高品質n-型エピタキシャル層を上表面に成長した(0001)Si終端面8°OFFカットn+型4H−SiCエピタキシャル基板1をRCA洗浄(H2O2+NH4OH混合液洗浄とH2O2+HCl混合液洗浄を組み合わせた半導体基板洗浄法)などで十分洗浄した後、ドライ酸化して図3(a)のように、基板1上表面に薄い下部絶縁膜4と厚い上部絶縁膜5からなるフィールド絶縁膜3を成膜する。下部絶縁膜4は、エピタキシャル基板1表面を酸素雰囲気でドライ酸化して形成した約10nmのSiC熱酸化膜、上部絶縁膜は熱酸化以外の方法で形成した所望の厚みの絶縁膜、たとえば、酸素シランを用いた常圧CVDで形成した400nm厚のSiO2膜などを使用することができる。下部絶縁膜4の熱酸化はドライ酸化に限定されるものではなく、ウェット酸化や他の酸化ガスを用いた熱酸化でもよい。下部絶縁膜4の厚みは50nm未満、好ましくは5〜20nmが望ましい。上述のように、エピタキシャル基板1表面に下部絶縁膜4を成長してから、上部絶縁膜5を成膜してもいいし、逆に、上部絶縁膜5を成膜してから熱酸化して、エピタキシャル層2と上部絶縁膜5の間に下部絶縁膜3を成長してもよい。図中201は下部絶縁膜4を形成するとき基板1の裏面に自動的に形成される第1の一過性の熱酸化膜であるが、これは無意味なものではなく、基板裏面にある相当深い研削損傷層を効果的に取り除く作用を有している。

0021

(b)つぎにSiC基板1の表面にフォトレジストを塗布し、露光し、現像し、SiC基板1を緩衝フッ酸溶液(NH4F+HF混合液)に浸漬しウェットエッチングすることで、図3(b)のように、フィールド絶縁膜3の所定の位置にゲート窓6を形成する。第1の一過性の熱酸化膜はこのウェットエッチングで消失する。微細なゲート窓6を形成するときは、CF4ガスプラズマなどを用いた反応性イオンエッチング等のドライエッチングを用いることができるが、この場合、最初にドライエッチングを行い、フィールド絶縁膜を数10nm残したところで、必ず、上記緩衝フッ酸溶液を用いたウェット・エッチングに切り換えるようにする。ドライエッチングで貫通させては、SiC表面プラズマ損傷荒れて、つぎの工程で形成するゲート絶縁膜9の特性劣化要因となるからである。ゲート窓6のエッチングが済んだら、フォトレジストを剥離する(図3(b))。

0022

(c)つぎに、SiCエピタキシャル基板1を再び、RCA洗浄で洗浄する。洗浄の最終段階において、RCA洗浄で開口部表面に生成した化学的酸化膜を除去するために緩衝フッ酸溶液に5秒〜10秒間浸した後、超純水で緩衝フッ酸溶液を完全にすすぎ落とし、乾燥する。

0023

SiCエピタキシャル基板1を乾燥させたら直ちに熱酸化して、図3(c)のように、ゲート窓6底部のエピタキシャル層表面にゲート酸化膜9を成長する。ゲート酸化の条件としては、たとえば、温度1160℃でのドライ酸化がよい。ドライ酸化の酸化ガスとしては、低露点の酸素、N2OガスNOガス、NO2ガス、あるいは、これら低露点酸化ガスを低露点の不活性ガス(ArやN2)で希釈した混合ガスなどが適している。酸化温度は1000℃〜1280℃の範囲が良い結果を与える。

0024

ゲート酸化は次のようにして行う。事実上SiCの酸化が進行しない十分低い温度(たとえば900℃)に保ち、かつ、不活性ガスで充満させた拡散炉にSiCエピタキシャル基板1を搬入し、不活性ガス雰囲気のまま、拡散炉の温度を酸化温度まで昇温させる。SiCエピタキシャル基板1の温度が酸化温度に達したところで、拡散炉に上記酸化ガス(たとえば、低露点O2)を流し、熱酸化を開始する。つづいて、熱酸化膜が狙いの厚みになったところで、酸化ガスの導入を停止、再び不活性ガスに切り替え拡散炉内のガスが不活性ガス充満したところで、拡散炉の温度を降下させる。拡散炉の温度が、SiCの熱酸化が事実上進まない温度(たとえば900℃)に達したところで、拡散炉からSiCエピタキシャル基板1を取り出す。

0025

202は上記SiC熱酸化で基板裏面に自動的に形成される第2の一過性のSiC熱酸化膜であるが、前述の第1の一過性の熱酸化膜201同様に研削損傷層を取り除く効果のほかに、後の工程で説明する裏面の多結晶Siの除去のドライエッチングダメージから基板裏面を保護する重要な機能がある。この酸化膜保護がないと、基板裏面の結晶性乱れて、裏面電極10の接触抵抗が増大するという問題が起こる。

0026

(d)ゲート酸化膜9の形成が終了したところで、SiCエピタキシャル基板1の表裏全面にシランを原料に用いた減圧CVD法(成長温度600℃〜700℃)で厚み300〜400nmの多結晶シリコン膜を成膜した後、塩素酸リン(POCl3)と酸素を用いた周知の熱拡散法処理温度900℃〜950℃)で多結晶シリコン膜にPを添加し、導電性を付与する。多結晶シリコン膜へのドーピングイオン注入を用いてもよい。また、ドーピングの伝導型はp型でもよい。

0027

つづいて、エピタキシャル基板表面1にフォトレジストを塗布して、露光してマスクを形成し、SF6を用いた反応性イオンエッチング(RIE)を用いて、多結晶Siをエッチングし、多結晶Siゲート電極7を形成する。使用したレジストを完全に除去した後、再びSiC基板1表面全面に厚み1μm以上のレジスト材(フォトレジストでよい)を塗布して表面を保護してから、今度は裏面のドライエッチングを行い、裏面側に堆積した多結晶Si膜を除去し、表面保護のレジスト材を剥離すると、図4(d)に示した断面構造になる。

0028

(e)次に、SiCエピタキシャル基板1を再びRCA洗浄して、清浄化・乾燥したところで、950℃でウェット酸化(パイロジェニック酸化)して、図4(e)に示したように、多結晶Siのゲート電極7の側面と上面に多結晶Si熱酸化膜8を成長させる。

0029

ここで本発明MOS構造体の信頼性を向上させる上で極めて重要なのポイントがあるので説明すると、上記多結晶Siのゲート電極7のエッチングで、ゲート電極7外縁近傍のゲート酸化膜は損傷を受けて信頼性は低下している。何の処置もせずにいるとこの部分で短時間のTDDB破壊が起こる。ところが、上述のように、ゲート電極7の熱酸化を行って多結晶Si熱酸化膜8を成長させると、ゲート電極7の外縁が極めて均一に内部に後退し、ゲート酸化膜のエッチング損傷部分とゲート電極7とが遠ざかり、低下したゲート酸化膜の信頼性が元の状態に回復するようになる。

0030

(f)多結晶Si熱酸化膜8を形成したところで、SiCエピタキシャル基板1の表全面に層間絶縁膜14を堆積する(図5(f))。シランと酸素を原料とした常圧CVD法で堆積した約1μm厚のSiO2膜あるいは更にリンを添加したリン珪酸ガラス(PSG)などが層間絶縁膜材として適しているが、これに限定されるものではなく、後続の各種熱処理工程に耐えられるものなら、他の材料でも構わない。この後、基板を通常の拡散炉に入れ、N2雰囲気で数10分の穏やかな熱処理を行い、層間絶縁膜14を高密度化する。この時の熱処理温度は上記ゲート酸化より低い温度(たとえば、950℃)が適宜、選ばれる。

0031

(g)次に、エピタキシャル基板1表面にフォトレジストを塗布して、十分にポストベークを行いレジストの揮発性成分を完全に蒸発させてから、SiCエピタキシャル基板1を緩衝フッ酸溶液に浸漬し、裏面に残っている第2の一過性SiC熱酸化膜202を完全に除去し、超純水で緩衝フッ酸溶液を洗い流す。このようにして露出したSiC基板裏面の終端面はダメージや汚染のないクリーンな面である。

0032

超純水で濡れたSiCエピタキシャル基板1を乾燥させ、間髪を置かず高真空に維持された蒸着装置の中に据え付け、基板裏面に所望のオーム性接触母材を蒸着する。オーム性接触母材としては、たとえば、50〜100nm厚のNi膜を用いることができる。オーム性接触母材を蒸着したら、基板表面のレジストを専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、100%高純度Ar雰囲気で1000℃、2分間のコンタクトアニールを実施する。この熱処理によって、図5(g)のように、Ni膜は低抵抗のSiC基板と合金化(シリサイド化)し、少なくとも10-6Ωcm2台の接触抵抗を示す極めて低抵抗のオーム性接触17が出来上がる。

0033

(h)次に、基板1の表面にフォトレジストを塗布し、露光装置で露光・現像して、層間絶縁膜にゲートコンタクト窓15を開口するためのレジストマスクを形成した後、基板裏面全面に保護膜としてのフォトレジストを塗布して、十分乾燥させてから、緩衝フッ酸溶液を用いてエッチングして層間絶縁膜14と多結晶Si熱酸化膜8(上面部)にゲートコンタクト窓15を開ける。裏面のフォトレジストはオーム性接触17が緩衝フッ酸溶液に溶出して、消失したり劣化したりするのを防ぎ、また、裏面から溶出したオーム性接触材料がSiCエピタキシャル基板1表面を汚染するのを防止する役割を担っている。フォトレジストを専用ストリッパ液で完全に剥離したら図6(h)のような構造になる。

0034

(i)つづいて基板を十分洗浄し、濯いでから乾燥させたら、速やかに、高真空に維持されたマグネトロンスパッタリング装置の中に据え付け、SiCエピタキシャル基板1の表面全面に所望の配線材料、たとえば1μm厚のAlを蒸着する。
この後、Al膜を成膜した基板表面1にフォトレジストを塗布し、露光し、現像して、レジストマスクを形成した後、再度、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてAl膜をパターン化し、内部配線16を形成する。もちろん、Al膜のパターン化はRIEなどのドライエッチングで実行してもよい。裏面のレジストは裏面のオーミック電極17がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、裏面電極にこの恐れがない場合やAl膜をRIEでエッチングするときには、省略することができる。

0035

最後にレジストマスクと裏面電極保護に使用したレジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させたら、図6(i)に示した最終構造になる。こうして本発明第1の実施の形態に基づくONO膜MIS構造体が完成する。

0036

図7はこのようにして作製した本発明MOS構造体の50サンプルについて定電流ストレスTDDB試験を行った結果を示す図である。図7は上記の構造体が経時絶縁破壊(TDDB)に至るまでにゲート絶縁膜を通過した単位面積あたりの電荷密度QBD(C/cm2)の分布を累積故障確率Fの関数としてワイブル図にプロットしている。
この試験に用いた構造のゲート酸化膜の厚みは12nm、ゲート電極の直径200μmである。このゲート電極の面積は従来技術の試験結果(表1)と同程度の大きさである。また、この試験のストレス電流は10mA/cm2である。

0037

図7を一見しただけで、従来技術に比べて、TDDB耐性(寿命)が大きく改善されたことがわかる。同図からMCTB(QBD寿命の中央値)を抽出すると、MCTB=10C/cm2が得られた。この値は、表1の最も高いMCTBより1桁以上高い値である。すなわち、本発明第1の実施の形態は、従来技術のTDDB寿命が著しく短いという問題を解決している、ということができる。

0038

図8図7のMOS構造体のQBD寿命最大値と電流ストレス(Jinj)の関係を示している。電流ストレスが小さくなるにつれて、QBD寿命が指数関数的に増加し、Jinj=10-4A/m2ではQBD>50C/cm2にも達している様子が観察される。実際のMOSデバイスのゲート電界の強度は高々3MV/cm程度であり、このとき、ゲート酸化膜に流れる電流密度は10-4A/m2より遥かに小さな値である。ということは、本発明MOS構造体は実デバイス水準ストレスでは上記MCTBよりも更に高い50C/cm2以上の極めて高いQBD寿命を有しているということができる。

0039

本願発明者が検証を重ねたところ、このようなQBD寿命が改善される効果は、ゲート酸化膜厚に強く依存していることが明らかになった。図10はゲート酸化膜厚とMCBT(QBD寿命の中央値)の関係を示している。40nm付近から漸次薄膜化しても、しばらくは顕著なMCBTの改善は見られない。ところが、20nmを下回る付近から効果が劇的に現れ始め15nm以下になると、図7と同等のMCTB及びQBD寿命が安定して得られるようになる。

0040

興味深いことに、このような改善効果は、MOS構造体の構造及びその製造方法が上記本発明の構造と製造方法を忠実踏まえている場合に明瞭に起こる。たとえば、多結晶Si熱酸化膜を形成しない場合や熱酸化の方法を変えた場合には表1記載の従来技術と同程度のMCTBにしかならない。

0041

つぎに、本願発明第1の実施の形態が備えるQBD分布広がり抑制の効果に着目する。再び図7を見ると、約50サンプルのQBD分布が一桁以内に収まっている事実が明瞭に確認される。従来技術ではMCTBを向上させようとするとQBD分布が広がる傾向が顕著(文献1、文献3の結果)であり、この傾向が大面積MOS構造体ではむしろ不利(歩留まりが低下する)になるという弊害を引き起こしていたが、本願発明第1の実施の形態(図7)では、このように、MCTBの向上とQBD分布の抑制を同時に解決できるという優れた効果がある。本願発明者が行った検討によると、QBD分布を抑制する効果は、好ましいことに、MCTB向上の効果と同様に、ゲート酸化膜の厚みが20nmを下回る付近から現れ始め、15nm以下になると分布は1桁に収まるようになる。

0042

図9は、ゲート酸化膜の膜圧を6.8nm、8.7nm、12.0nmの各種に設定した場合の結果を示す図である。図9に示したように、8.7nmと12.0nmにおいては良好な特性を示している。しかしながら、8nmより薄く(図9の例では6.8nm)なると、再び徐々に分布が広がる傾向が観察された。したがって、MCTBの向上とQBD分布の抑制を同時に解決できる膜厚領域には8nmを最低値として下限があると考えることができる。ただし、上記の結果は、MOSデバイスのゲート総面積が上記試験サンプル(表1に記載の通常用いられる程度の大きさ)の場合であり、ゲート総面積がより小さい場合には下限値が低下し、8nm以下でも良好な特性を実現することが出来る。

0043

(第2の実施の形態)
本発明の第2の実施の形態は、nチャネルタイププレーナ型パワーMOSFETセルに本発明を適用した例である。方形セル六方セル円形セル、櫛歯(リニヤ)型セルなど、どのような形態のセルでも適用できる。

0044

図11は本実施の形態におけるパワーMOSFETセルの要部断面図である。同図において、1はn+型単結晶SiC基板であり、表面(図中上面側主面)に厚み10μm、窒素を1×1016/cm3添加した第1のn-型エピタキシャル層2をホモエピタキシャル成長させている。4H、6H、3C、15Rなど全ての晶系(Hは六方晶、Cは立方晶、Rは菱面体晶を意味する)の基板を用いることができる。n-型エピタキシャル層2の表層部における所定領域には、所定深さを有するp型不純物をわずかに添加したp型ベース領域53a,53bが形成されている。

0045

p型ベース領域53a,53bの表層部所定領域には、p型ベース領域よりも浅いn+型ソース領域54a、54bが、p型ベース領域53a,53bの外縁境界から一定の距離になるように、形成されている。p型ベース領域(53a、53b)の中央基板表層には、p型ベース領域よりも浅く、かつn+型ソース領域54a、54bに挟まれるようにp+型ベースコンタクト領域57が配設されている。

0046

基板表面に選択的に形成された9a、9bはゲート酸化膜である。ゲート酸化膜9a、9bの上には導電性を付与した多結晶Siからなるゲート電極7a、7bが設けられている。多結晶Siのゲート電極7a、7bの上部と側壁には多結晶Si熱酸化膜8a、8bが置かれている。

0047

多結晶Si熱酸化膜8a、8bを含むSiC基板上には層間絶縁膜14a、14bが成膜されている。63は層間絶縁膜(14a、14b)に開けられたソース窓であり、n+型ソース領域54a、54b/p+型ベースコンタクト領域57に貫通するように開口されている。このソース窓63の底部にはソース接触64がある。このソース接触64はNiなどの薄い金属膜母材を底部に選択的に配設した後、急速加熱処理でSiCと合金化させて形成する。ソース接触64はn+型ソース領域54a,54bとp+型ベースコンタクト領域57とに同時にオーム性接触を実現している。基板裏面の18はソース接触64と同様の方法で形成されたドレイン接触である。16はソース窓63を介してソース接触64を同一基板上の他の回路要素や外部回路に接続させるための内部配線である。

0048

つぎに本発明第2の実施形態によるプレーナ型パワーMOSFETセルの製造方法を、図12図15の工程断面図を用いて説明する。
(a)まず、一主面にn-型エピタキシャル層2をホモエピタキシャル成長させたn+型SiC基板1を用意し、n-型エピタキシャル層2表面に20〜30nmのCVD酸化膜20を堆積させ、この上にイオン注入マスク材としての厚み約1.5μmの多結晶SiをLPCVD(減圧化学的気相成長法)で成膜する。多結晶Siの他にCVDで形成したSiO2やPSG(リン珪酸ガラス)などを用いることもできる。CVD酸化膜20は省略することもできるが、イオン注入マスク材として多結晶Siを使用するときは、以下のような有用な効果と機能を有しているので形成することが推奨される。その効果と機能とは、(1)多結晶Siとn-型エピタキシャル層2が予期せぬ反応をするのを予防するための保護膜、(2)多結晶Siマスク材を異方性エッチングする際の終点検出エッチングストッパ膜、(3)p型ベース不純物をイオン注入するときの表面保護膜である。

0049

つづいて、フォトリソグラフィーと反応性イオンエッチング(RIE)などの異方性エッチングの手段を用いてp型ベース領域予定領域上部にある前記多結晶Si膜を垂直に除去することによって、第1のイオン注入マスク21a、21bを形成する。多結晶Si膜のRIEにはSF6などのエッチャントガスを用いると熱酸化膜に対して選択比の高いエッチングと終点検出が可能になり、基板表面、特にチャネル領域へのプラズマダメージを回避することができる。

0050

そして図12(a)に示したように、p型不純物のイオン注入を行い、p型ベース領域(53a、53b)を形成する。実際にはエピタキシャル基板1の裏面にも多結晶Siが付着しているが同図では省略している。このときのイオン注入条件の一例を挙げると、下記のとおりである。
p型ベース領域のイオン注入条件
不純物Al+イオン
基板温度750℃
加速電圧/ドース 360keV/5×1013cm-2
p型ベースイオン注入が終了したらCVD酸化膜20と第1のイオン注入マスク21a、21bをウェットエッチングで除去する。

0051

(b)つぎに、上記p型ベース領域(53a、53b)の選択イオン注入と同様の手続きをとって、図12(b)に示すように、n+型ソース領域(54a、54b)とp+型ベースコンタクト領域57を形成する。
n+型ソース領域(54a、54b)の選択イオン注入の条件の一例は下記のとおりで
ある。
不純物P+イオン
基板温度500℃
加速電圧/ドース 160keV/2.0×1015cm-2
100keV/1.0×1015cm-2
70keV/6.0×1014cm-2
40keV/5.0×1014cm-2
である。

0052

またp+型ベースコンタクト領域57は下記の条件で選択イオン注入を行うとよい。
不純物Al+イオン
基板温度750℃
加速電圧/ドース 100keV/3.0×1015cm-2
70keV/2.0×1015cm-2
50keV/1.0×1015cm-2
30keV/1.0×1015cm-2
すべてのイオン注入が終了したら、基板をフッ酸と硝酸の混合液に浸漬して、使用したすべてのマスクおよび基板裏面に付着した不要なマスク材を完全に除去する。マスクの除去には、基板を熱燐酸溶液とBHF溶液に交互に浸漬して多結晶SiとSiO2を順次除く方法を用いてもよい。

0053

そして、マスクを除去した基板を洗浄、乾燥した後、高純度の常圧Ar雰囲気で1700℃、1分の熱処理を行いp型ベース領域53a,53bとn+型ソース領域54a、54b、p+型ベースコンタクト領域57にイオン注入されたすべての伝導不純物を一挙に活性化させる。

0054

(c)次に、RCA洗浄などで十分洗浄した基板をドライ酸素雰囲気で熱酸化して基板表面並びに裏面に熱酸化膜を成長し、緩衝フッ酸溶液を用いて直ちに取り除く。この犠牲酸化膜の厚みは50nm未満、好ましくは5〜20nmが望ましい。犠牲酸化が終了した基板を再び、RCA洗浄などで十分洗浄した後、基板表面に熱酸化やCVDなどの手段を用いて厚い絶縁膜を形成し、周知のフォトリソグラフィウェットエッチまたはドライエッチングを用いて前記厚い酸化膜が存在するフィールド領域(図示せず)と厚い酸化膜が除去された素子領域70を形成する。なお、この段階での素子領域(セル)70の形状は図11と変らないが、素子領域の外の周辺部分にフィールド領域が形成されている点が相違している。

0055

つづいて、基板を再び、RCA洗浄などで十分洗浄するとともに、この洗浄の最終段階において、素子領域70の表面に生成した化学的酸化膜(SiO2)を除去するために希釈フッ酸溶液に5秒〜10秒間浸し、超純水で希釈フッ酸溶液を完全にすすぎ落とした後、乾燥し、直ちに熱酸化して、素子領域70の基板表面にゲート酸化膜9a、9bを成長させる。図12(c)はこのときの構造を示している。

0056

ゲート酸化の条件及び方法、ゲート酸化膜の厚みは第1の実施の形態と同様である。ここで重要なポイントがある。ゲート酸化の温度は全ての後続工程のどの熱処理温度よりも高く設定するということである。ここでは後に、表側のソース接触電極64と裏面ドレイン電極17のオーム性接触を実現するために、温度1000℃の急速加熱処理を実施するので、それより高い1160℃という酸化温度を選んだ。

0057

(d)次に、基板の表面及び裏面全面にシラン原料を用いた減圧CVD法(成長温度600℃〜700℃)で厚み300〜400nm多結晶Si膜を成膜し、その後、塩素酸リン(POCl3)と酸素を用いた周知の熱拡散法(処理温度900℃〜950℃)で多結晶Si膜にP(リン)を添加し、導電性を付与する。つづいて、基板表面にフォトレジストと塗布して、フォトリソグラフィと、C2F6と酸素をエッチャントとした反応性イオンエッチング(RIE)を用いて、基板表面側の多結晶Si膜をパタニングすると図13(d)の構造になる。この工程でゲート電極7a、7bが定義される。なお、エピタキシャル基板1の裏面にも多結晶Si膜が形成されているが、同図では省略されている。

0058

(e)次に、RIEが終了したSiCエピタキシャル基板1をRCA洗浄して、清浄化・乾燥した後、950℃でウェット酸化(パイロジェニック酸化)して、図13(e)のように、多結晶Siゲート電極7a、7bの上面と側面に多結晶Si熱酸化膜8a、8bを成長させる。本工程では多結晶Siの外縁端を酸化することによって、外縁端を内側に後退させて、多結晶Siゲートエッチングで損傷したゲート酸化膜部分に強い電界が印加されないようにして、信頼性の向上を図っている。なお、多結晶Si熱酸化膜8a、8bはゲート電極側壁だけでなく上面にも形成するので、多結晶Siゲート電極の厚みが目減りする。この目減り分を考慮して、結晶Siゲート電極7a、7bの初期の厚みは規定されているものとする。

0059

(f)次に、図14(f)に図示したように、基板の表面全面に層間絶縁膜14a、14bを堆積する。この層間絶縁膜膜14a、14bには、シランと酸素を原料とした常圧CVDで形成した約1μm厚のSiO2膜(NSG)あるいは更にリンを添加したリン珪酸ガラス(PSG)、更にこれにホウ素を添加したホウ素リン珪酸ガラス(BPSG)などが適しているが、これに限定されるものではない。この後、基板を通常の拡散炉に入れ、N2雰囲気で数10分の穏やかな熱処理を行い、層間絶縁膜14a、14bを高密度化する。この時の熱処理温度は、ゲート絶縁膜の形成(熱酸化)温度より低い温度、たとえば、900℃〜1000℃の範囲で適宜選ばれる。

0060

(g)次に、周知のフォトリソグラフィーとドライ/ウェットエッチング手段を用いて、基板表面側の層間絶縁膜膜14a、14bと、ゲート酸化膜9a、9bとにソース窓63を開口する。図示していないが、素子領域周辺に形成されているゲートコンタクト窓もこの時、同時に開口される。エッチャント溶液またはガスが基板の裏に及ぶ場合には裏面の一過性の多結晶Si膜上の熱酸化膜(図示省略)も同時に除去される。

0061

エッチングが終了したら、フォトレジスト・エッチングマスクが残ったままの基板表全面にDCスパッタリングなどの成膜手段を用いてソース接触電極母材25を全面蒸着する。ソース接触電極母材25には、たとえば、50nm厚のNiあるいはCoなどを用いることができる。
蒸着が終了したら、基板を専用のフォトレジスト・ストリッパに浸漬させ、基板表面に残されているフォトレジストを完全に除去する。それにより、図14(g)のように、ソース窓63上とゲートコンタクト窓(非表示)の底面にのみソース接触電極母材25が堆積した基板構造ができあがる。

0062

(h)つぎに基板を十分濯いで、乾燥させた後、表面全面に厚み1μm以上の保護用レジスト材(フォトレジストでよい)を塗布し、裏面側に残留している多結晶Si膜をドライ・エッチングで除去する。このドライエッチング中に起きるプラズマダメージや帯電、汚染から接触電極母材25とゲート絶縁膜10a、10bの劣化を防止するために、上記保護用レジストは必ず必要である。

0063

基板1裏面の多結晶Si膜を除去したところで、基板を緩衝フッ酸溶液に浸して、ゲート酸化のとき裏面に生じた一過性の熱酸化膜(図示なし)を除去し、エピタキシャル基板1裏面に清浄な結晶面を露出させる。そして緩衝フッ酸溶液を超純水で完全に濯ぎ落して、乾燥させたところで、速やかに基板を高真空に維持された蒸着装置の中に据え付け、裏面に所望のドレイン接触電極母材(非表示)を蒸着する。この裏面電極母材としては、たとえば、50〜100nm厚のNi膜あるいはCo膜を用いることができる。

0064

次に、表面保護に使用したレジストを専用ストリッパ液で完全に剥離し、SiCエピタキシャル基板1を十分洗浄し、濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度Ar雰囲気で1000℃、2分間の急速加熱処理(コンタクト・アニール)を実施する。この熱処理によって、ソース窓63底とゲートコンタクト窓(非表示)底ならびに裏面に堆積された各接触電極母材(Ni膜)はそれぞれ、n+型ソース領域54a、54b(/p+型ベースコンタクト領域57)、多結晶Siゲート電極接触領域(図示なし)、n+型SiC基板裏面と合金化して、極めて低抵抗を示すオーム性のソース接触64、ゲート接触(図示なし),ドレイン接触18となり、図15(h)に示した基板構造が形成される。

0065

(i)最後に、コンタクト・アニールが済んだ基板を高真空に維持されたマグネトロンスパッタリング装置に据え付け、基板の表全面に所望の配線材料、たとえばAlを3μm厚に蒸着する。

0066

この後、Al膜を成膜した基板上面にフォトレジストを塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、RIEでAl膜をパターン化し、ソース接触電極64に接続する内部配線16とゲート電極接触に接続する内部配線(図示なし)を形成する。
最後にレジストマスクを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させる。こうして、図11に示した本発明に基づくプレーナ型パワーMOSFETセルが完成する。

0067

このようにして作製した本発明に基づくMOS構造体を取込んだプレーナ型パワーMOSFETセルは、極めて良好なトランジスタ特性を示した。

0068

そのMOS構造体部位は前記第1の実施の形態と何ら変らない高信頼性図7図8)を示した。すなわち、本発明プレーナ型パワーMOSFETセル及びその製造方法は、従来のプレーナ型パワーMOSFETのSiC熱酸化膜MOSゲート構造体のゲート酸化膜のTDDB耐性をMCTB値で一桁以上改善するとともに、TDDB寿命の分布の広がりを抑制することによって、TDDB起因の不良率を低減できる、という効果を有する。

0069

なお、上記第2の実施の形態は、本発明のMOS構造体をプレーナ型パワーMOSFETセルに適用したものであるが、類似の素子構造を有するIGBTセルにも適用可能であることは言うまでもない。この場合も第2の実施の形態とまったく同じ効果が得られる。

0070

1…SiCエピタキシャル基板3…フィールド絶縁膜
4…下部絶縁膜5…上部絶縁膜
7、7a、7b…ゲート電極8、8a、8b…多結晶Si熱酸化膜
9、9a、9b…ゲート酸化膜14、14a、14b…層間絶縁膜
16…内部配線17…オーム性接触
18…ドレイン(オーム性)接触

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