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技術 半導体素子及びその製造方法

出願人 日亜化学工業株式会社
発明者 小谷靖長
出願日 2009年4月30日 (11年2ヶ月経過) 出願番号 2009-111082
公開日 2010年11月18日 (9年7ヶ月経過) 公開番号 2010-262999
状態 特許登録済
技術分野 半導体レーザ
主要キーワード マルチモ メタライズ電極 概略断面工程図 多層誘電体膜 リッジ両側 通常電極 リッジ上面 側半導体層
関連する未来課題
重要な関連分野

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図面 (5)

課題

簡便な製造工程を実現しながら、プロセスの安定化を図り、信頼性を向上させた半導体素子及びその製造方法を提供することを目的とする。

解決手段

基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、前記リッジの側面には保護膜が被覆されており、該保護膜の先端部は前記リッジ上面よりも高い位置に形成されており、前記リッジ上面および前記保護膜の先端部上に電極を有する半導体素子。

概要

背景

従来から、化合物半導体素子におけるp側半導体層の表面に、ストライプ状のリッジを形成し、そのリッジ下方の活性層導波路領域とする化合物半導体素子が提案されている。このような化合物半導体素子は、通常、基板の上に積層された化合物半導体層に、ストライプ状のリッジを形成し、このストライプ状のリッジに電極電気的接続させている。

概要

簡便な製造工程を実現しながら、プロセスの安定化をり、信頼性を向上させた半導体素子及びその製造方法を提供することを目的とする。基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、前記リッジの側面には保護膜が被覆されており、該保護膜の先端部は前記リッジ上面よりも高い位置に形成されており、前記リッジ上面および前記保護膜の先端部上に電極を有する半導体素子。

目的

本発明は上記課題に鑑みなされたものであり、材料の制約を受けない簡便な製造工程を実現しながら、信頼性を向上させた半導体素子及びその製造方法を提供する

効果

実績

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請求項1

本発明の半導体素子は、基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、前記リッジの側面には保護膜が被覆されており、該保護膜の先端部は前記リッジ上面よりも高い位置に形成されており、前記リッジ上面および前記保護膜の先端部上に電極を有することを特徴とする半導体素子。

請求項2

前記電極は、前記リッジ上面でのみ半導体層と接合している請求項1に記載の半導体素子。

請求項3

前記保護膜及び前記電極上にはパッド電極が被覆されている請求項1又は2に記載の半導体素子。

請求項4

前記保護膜の先端部は、リッジ上面より1000Å以上高い請求項1に記載の半導体素子。

請求項5

本発明の半導体素子の製造方法は、(a)基板上に、半導体層を積層し、該半導体層上に所定形状のマスク層を形成する工程と、(b)前記マスク層の開口部から前記半導体層の一部を除去してリッジを形成する工程と、(c)少なくともリッジ底面領域からリッジ上面の前記マスク層上に至る領域に保護膜を形成する工程と、(d)リッジ上面以外の前記保護膜上に第2のマスク層を形成する工程と、(e)前記リッジ上面のマスク層及び保護膜を除去することで、前記保護膜の先端部をリッジより高い位置に形成する工程と、(f)少なくとも前記リッジ上面および前記保護膜の先端部上に電極材料膜を形成する工程と、を具備することを特徴とする半導体素子の製造方法。

請求項6

工程(d)において、第2のマスク層を形成した後、エッチバックすることによりリッジ上面以外の領域に該第2のマスク層をパターン形成する請求項5に記載の半導体素子の製造方法。

請求項7

工程(d)における第2のマスク層の上面が前記リッジ上面よりも高い位置に形成される請求項5に記載の半導体素子の製造方法。

技術分野

0001

本発明は、半導体素子及びその製造方法に関し、特に電極や保護膜等の材料に制約を受けない簡便な製造工程を実現しながら、信頼性に優れた半導体素子及びその製造方法に関する。

背景技術

0002

従来から、化合物半導体素子におけるp側半導体層の表面に、ストライプ状のリッジを形成し、そのリッジ下方の活性層導波路領域とする化合物半導体素子が提案されている。このような化合物半導体素子は、通常、基板の上に積層された化合物半導体層に、ストライプ状のリッジを形成し、このストライプ状のリッジに電極を電気的接続させている。

先行技術

0003

特開2005−347630号公報
特開2008−109092号公報

発明が解決しようとする課題

0004

しかし、特許文献2の方法では、半導体素子の製造工程において、保護膜や電極の材料の制約を受けることがあり、多種の材料を選定することが出来ず、場合によっては素子特性犠牲にすることや高価な材料を選定せざるを得ないという課題があった。
また、特許文献2の半導体レーザ素子においては、所望のビーム特性が得られないという課題や動作時の電流リークが発生するという課題があった。

0005

本発明は上記課題に鑑みなされたものであり、材料の制約を受けない簡便な製造工程を実現しながら、信頼性を向上させた半導体素子及びその製造方法を提供することを目的とする。

課題を解決するための手段

0006

本発明の半導体素子は、基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、前記リッジの側面には保護膜が被覆されており、該保護膜の先端部は前記リッジ上面よりも高い位置に形成されており、前記リッジ上面および前記保護膜の先端部上に電極を有することを特徴とする。

0007

前記電極は、前記リッジ上面でのみ半導体層と接合していることが好ましい。

0008

前記保護膜及び前記電極上にはパッド電極が被覆されていることが好ましい。

0009

前記保護膜の先端部は、リッジ上面より1000Å以上高いことが好ましい。

0010

また、本発明の半導体素子の製造方法は、
(a)基板上に、半導体層を積層し、該半導体層上に所定形状のマスク層を形成する工程と、
(b)前記マスク層の開口部から前記半導体層の一部を除去してリッジを形成する工程と、
(c)少なくともリッジ底面領域からリッジ上面の前記マスク層上に至る領域に保護膜を形成する工程と、
(d)リッジ上面以外の前記保護膜上に第2のマスク層を形成する工程と、
(e)前記リッジ上面のマスク層及び保護膜を除去することで、前記保護膜の先端部をリッジより高い位置に形成する工程と、
(f)少なくとも前記リッジ上面および前記保護膜の先端部上に電極材料膜を形成する工程と、を具備するものである。

0011

工程(d)において、第2のマスク層を形成した後、エッチバックすることによりリッジ上面以外の領域に該第2のマスク層をパターン形成することが好ましい。

0012

工程(d)における第2のマスク層の上面が前記リッジ上面よりも高い位置に形成されることが好ましい。

発明の効果

0013

本発明の半導体素子によれば、材料の制約を受けない簡便な製造工程を実現しながら、信頼性を向上させた半導体素子を得ることができる。

図面の簡単な説明

0014

本発明の一実施の形態に係る半導体素子の構造を説明する概略横断面図である。
本発明の一実施の形態に係る半導体素子の構造を説明するための要部の概略横断面図である。
本発明の半導体素子の製造方法を説明するための要部の概略断面工程図である。
本発明の半導体素子の製造方法を説明するための要部の概略断面工程図である。

実施例

0015

本発明の半導体素子は、主として、基板と、半導体層と、電極と、保護膜とを備えて構成される。このような半導体素子は、典型的には、図1に示すように、基板10上に、n側半導体層11、活性層12及びp側半導体層13が順に積層された半導体層20を有しており、その表面には、ストライプ状のリッジ14が形成されている。また、保護膜16は、半導体層20上に形成されたリッジ底面14aからリッジ側面14bを被覆しており、さらにこの保護膜16の先端部16aはリッジ上面14cより高い位置に形成されている。電極15は、リッジ14の上面及び保護膜16の先端部を被覆している。

0016

ここで、この半導体素子のリッジの側面14bに形成された保護膜16の先端部16aはリッジ上面14cよりも高い位置に配置されており、また電極15の上面よりも低い位置に配置される。ここで、保護膜16はリッジの上面を被覆しておらず、リッジ幅を電極との接触面積最大限利用することができる。
特にシングルモードの半導体レーザ素子を作製する場合には、リッジ上に形成される電極の幅を調整したとしてもリッジ幅が広ければレーザ素子からのビーム光マルチモードになってしまう。そのため、単にリッジ上の電極の幅を調整するだけではシングルモードの半導体レーザ素子を提供することはできない。本発明の半導体素子は、リッジ上面には電極しか形成されず、リッジ幅を最大限に利用可能となる。そのため、安定した横方向の光閉じ込めも実現することが出来る。

0017

さらに、この半導体素子は、リッジ14上の電極15及び保護膜16を被覆するパッド電極18を備えている。
また、このような半導体素子は、半導体層20の側面に第2保護膜が形成されていてもよい。また、図示しないが、この半導体素子の共振器面において、例えば、誘電体膜からなる保護膜が形成されている。保護膜16、第2保護膜は絶縁体であればよく、特に材料が限定されるものではない。

0018

図1に示したように、基板の裏面にn電極19が形成されている。あるいは、基板の半導体層20側においてn側半導体層11に接触するn電極19が形成されている構造であってもよい。

0019

本発明の半導体素子は、電極15が接続する半導体層の領域は、リッジ上面のみであるため、電極がリッジ側面に接触した場合の電流のリークを回避することができる。また、保護膜16の先端部16aはリッジ14より高い位置に配置されているため、電極の形成時や半導体素子の動作時に電極がリッジ側面に回り込むような不具合は生じない。電極15は、保護膜16の先端部を被覆しているが、リッジ14とは反対側の領域にまで伸延するものではない。パッド電極18は、断面形状が凹部形状をした電極15の表面に接しており、パッド電極18と電極15との密着性が良好となる。またパッド電極18は、保護膜の外側の表面も被覆している。

0020

さらに、本発明は、保護膜を形成した後に、電極を形成することができるため、保護膜の材料が制約されることなく、保護膜の膜質を安定化、均一化、さらには膜厚の均一化を図ることができる。その結果、保護膜の材料変更に伴う半導体層との屈折率差を安定化させることができ、信頼性が高い半導体素子を動作させることが可能となる。

0021

以下に本発明の半導体素子の製造方法を図3の工程(a)〜工程(d)と図4の工程(e)と工程(f)を用いて説明する。本発明の半導体素子の製造方法では、工程(a)において、まず、基板上に、活性層を含む半導体層を形成する。ここでの半導体層は、基板上に、n側半導体層、活性層及びp側半導体層がこの順に積層される。

0022

基板としては、サファイアスピネル(MgA12O4)、炭化珪素シリコン、ZnO、GaAs窒化物基板(GaN、AlN等)であることが好ましい。

0023

基板の厚みは、例えば、50μmから10mm程度が挙げられる。ここで、窒化物基板は、MOVPE、MOCVD法有機金属化学気相成長法)、HVPE法(ハライド気相成長法)等の気相成長法超臨界流体中で結晶育成させる水熱合成法高圧法フラックス法溶融法等により形成することができる。また、市販のものを用いてもよい。この基板は、例えば、第1主面及び/又は第2主面に0.03〜10°程度のオフ角を有する窒化物基板であることがより好ましい。また、単位面積当たり転位数が1×107/cm2以下であればよい。

0024

n側半導体層、活性層及びp側半導体層のうち、n側及びp側半導体層は、例えば、AlN、GaN、AlGaN、AlInGaN、InN等のIII−V族窒化物半導体層が挙げられる。なかでも、Alを含む窒化物半導体層が適当である。具体的にはInyAlzGa1−y−zN(0≦y、0≦z、y+z≦1)、特に、AlxGa1−xN(0<x<1)等の窒化ガリウム系化合物半導体層が好ましい。これらの半導体層は、単層または積層構造である。また、超格子構造を有する構造でもよい。

0025

n側半導体層は、クラッド層を有しており、更にこのクラッド層と後述する活性層との間に、光ガイド層クラック防止層を有する構成であってよい。p側半導体層は、クラッド層とコンタクト層を有しており、後述する活性層とクラッド層との間に、キャップ層や光ガイド層を有する構成であってもよい。

0026

n側半導体層及びp側半導体層は、窒化物基板と同様の方法を利用して形成することができる。n側半導体層は、SiやGeといったn側不純物がドープされており、p側半導体層は、Mg、Znといったp側不純物がドーピングされることにより、それぞれの導電性を有する。ドーピング濃度は、例えば、1×1016〜5×1020cm−3程度が挙げられる。

0027

活性層は、多重量子井戸構造単一量子井戸構造のいずれでもよい。活性層の膜厚は、例えば、10〜300nm程度が適当である。特に、量子井戸構造とする場合には、井戸層の膜厚及び井戸層の数は特に限定されないが、例えば、膜厚としては、1〜30nm程度の範囲とすることで、Vf、閾値電流密度を低減させることができる。井戸層の膜厚を10nm以下の範囲として、活性層の膜厚を低く抑えることが好ましい。障壁層の膜厚としては、例えば、50nm以下であり、好ましくは、1〜30nm程度の範囲が挙げられる。活性層の発振波長の範囲は特に限定されるものではないが、窒化物半導体層を用いた場合、例えば350nm以上650nm以下である。

0028

次に、基板上に半導体層を積層したウェハの半導体層上に所定形状のマスク層を形成する。
まず、半導体層上にマスク層21とレジスト層を順に形成する。このレジスト層を所定形状にパターニングし、さらにレジスト層をマスクとして用いてマスク層を同一形状にパターニングする。マスク層をパターニングした後、レジスト層を除去することにより所定形状のマスク層を形成することができる。ここで、マスク層の材料としては、SiO2等である。このマスク層は他の公知のマスク材料転用することが可能である。マスク層の膜厚は特に限定されるものではなく、例えば、100〜1000nm程度とすることが適しており、100〜500nm程度が好ましい。マスク層は、CVD法スパッタ法蒸着法等の公知の方法により形成することができる。

0029

次に、工程(b)において、半導体層上にリッジを形成する。マスク層の開口部から前記半導体層の表面にあるp側半導体層の一部を除去してリッジを形成する。
p側半導体層の一部を除去する方法は、特に限定されることなく、ウェットエッチング又はドライエッチングのいずれを利用してもよい。具体的には、半導体層の材料を考慮して、マスク層との選択比が大きくなるエッチャントを選択して、除去することが好ましい。リッジの大きさは、マスク層の大きさにほぼ対応するが、その底面側の幅が広く上面に近づくにつれてストライプ幅が小さくなる順メサ形状、積層面に垂直な側面を有する形状であってもよいし、これらが組み合わされた形状でもよい。リッジの幅は、例えば、1.0μm〜10.0μm程度が適しており、1.2μm〜2.5μm程度が好ましい。リッジの高さは、p側半導体層の膜厚によって適宜調整することができ、例えば、0.1〜2μm程度、さらに0.2〜1μm程度が挙げられる。

0030

次に、工程(c)において、少なくともリッジ底面領域14aからリッジ上面のマスク層21上に至る領域に保護膜16を形成する。リッジ底面領域14aとリッジ側面14bのみならず、リッジ上面14cのマスク層21が形成された領域にも保護膜16を形成する。この保護膜は、リッジ底面領域14aであるp側半導体層上面とリッジ側面の絶縁性を確保するとともに、p側半導体層に対する屈折率差を確保して、活性層からの光の漏れを制御し得る機能を有する。また、本発明の半導体素子は、後工程で形成される保護膜の先端部16aを有することにより、リッジ両側の上部での光吸収を抑制することができる。保護膜は、このような絶縁性等の機能を備えた材料であれば、特に材料は限定されない。例えば、Si、Mg、Al、Hf、Nb、Zr、Sc、Ta、Ga、Zn、Y、B、Ti及びこれらの酸化物、窒化物(例えば、AlN、AlGaN、BN等)、フッ化物等の化合物が挙げられる。また、この保護膜は単一膜であってもよいし、複数を組み合わせた多層膜であってもよい。なかでも、SiO2やZrO2からなる膜が好ましい。これらの膜は、例えば、スパッタ法、真空蒸着法、気相成長法等の当該分野で公知の方法により形成することができる。膜厚は、例えば、20〜500nm程度が挙げられ、50〜100nm程度が適当である。

0031

次に、工程(d)において、リッジ上面14c以外の保護膜上に第2のマスク層22を形成する。ここで、第2のマスクにはレジスト層をパターン形成することが好ましい。この第2のマスクは、保護膜16上にレジスト層を形成した後、このレジスト層をエッチバックすることにより、リッジに対応する位置に保護膜を露出させたレジストパターンである。この第2のマスクは、リッジ底面領域14a上やリッジ側面14b上に形成された保護膜16を被覆している。
ここでのエッチバックの時間、エッチャントの種類等を適宜選択することにより、上述したように、第2のマスクの上面を、リッジ上面14cに形成された保護膜16の上面よりも低く設定すること及びリッジ上面14cよりも高く設定することができる。ここで、第2のマスクの上面の高さは、リッジ上面14cよりも高く、リッジ上面14cの上部に形成された保護膜16の上面よりも低い。

0032

第2のマスクの除去方法は、レジストパターンの材料等を考慮して、適当なエッチャントを選択して、ウェットエッチング又はドライエッチングのいずれを利用して除去してもよい。例えば、硝酸フッ化水素酸希塩酸希硝酸硫酸塩酸酢酸過酸化水素等の酸の単独又は2種以上の混合液アンモニア等のアルカリ溶液の単独又はアンモニアと過酸化水素等の混合液、各種界面活性剤等の適当なエッチャントを用いる。また不要な箇所に残存する第2のマスクを除去する方法は、浸漬、超音波処理又はこれらの組み合わせ等、公知の方法が挙げられる。

0033

次に、工程(e)において、リッジ上面のマスク層及び保護膜を除去する。このリッジ上面にある保護膜を除去することで、保護膜の先端部16aをリッジより高い位置に形成する。また、これによりリッジ上面14cが露出される。

0034

保護膜の先端部16aは、ここでのリッジ上面のマスク層及び保護膜を除去することで形成される。この保護膜の先端部16aは、リッジ側面14bに形成された保護膜がリッジの上面方向に延伸して形成されるものである。この保護膜の先端部16aの高さは、マスク層の膜厚で調整可能である。この保護膜の先端部16aの高さは、リッジ上面14cから50nm〜500nm程度であることが好ましい。保護膜の先端部16aの高さがこの範囲にあると、リッジ上面での光吸収が抑制される。また、電極とパッド電極との密着性が向上する。更には保護膜の先端部16aの高さがリッジ上面14cから100nm〜200nmであると保護膜と電極との密着性が良好に維持される。

0035

ここでのマスク層21とその上に形成されている保護膜の除去方法は、特に限定されるものではないが、リフトオフ法を用いることができる。リフトオフは、例えば、マスク層や保護膜の種類等によって適宜選択することができ、例えば、硝酸、フッ化水素酸、硫酸、塩酸、酢酸、過酸化水素等の酸の単独又は2種以上の混合液、アンモニア等のアルカリ溶液の単独又はアンモニアと過酸化水素等の混合液、各種界面活性剤等の適当なエッチャントを用いることが適している。また、浸漬、リンシング、超音波処理又はこれらの組み合わせ等、公知の方法を利用することができる。

0036

次に、工程(f)において、リッジ上面14cおよび保護膜の先端部16a上に電極材料膜を形成する。ここでは、前記工程(e)の除去工程後に露出したリッジ上面および保護膜の先端部上に電極15を形成する。ここで、電極の幅は、リッジの幅と同一幅となる。

0037

電極材料としては、通常電極として使用されるものを用いることができる。例えば、金属又は合金導電性酸化物膜等の単層膜又は積層膜が挙げられる。これら電極材料の膜厚は、50〜1000nm程度が適しており、100〜500nm程度が好ましい。具体的には、半導体層側からNi(膜厚:5〜20nm程度)とAu(膜厚:50〜300nm程度)の2層構造、またこの2層構造を含んだNi−Au−Pt、Ni−Au−Rh、Ni−Au−RhO2、Ni−Au−Pd、Ni−Au−Ir、Ni−Au−Ru等がある。その他にはNi−ITO−Pt、Ni−ITO−Rh、Pd−Pt−Au、Pd−Pt−Rh、Pd−Pt−Ir、Rh−Ir−Pt等の3層構造等が例示される。これら電極材料膜はCVD法、スパッタ法、蒸着法等の公知の方法により形成することができる。電極材料膜の膜厚は特に限定されるものではなく、例えば、50nm程度以上とすることで、シート抵抗を低くすることができる。

0038

さらに、工程(f)の後の任意の段階において、半導体素子上であって、保護膜16及び電極15上にパッド電極18を形成する。
パッド電極は、Ni、Ti、Au、Pt、Pd、W等の金属からなる積層膜とすることが好ましい。具体的には、p電極側からW−Pd−Au又はNi−Ti−Au、Ni−Pd−Auの順に形成した膜が挙げられる。パッド電極の膜厚は特に限定されないが、最終層のAuの膜厚を100nm程度以上とすることが好ましい。パッド電極の形状は、特に限定されない。

0039

なお、本発明の半導体素子の製造方法では、任意の段階で、例えば、n側電極を形成する前に、基板の第2主面を研磨することが好ましい。基板の研磨方法は、当該分野で公知であるいずれの方法も利用することができる。

0040

さらに、上述したp側電極の形成前後に、基板の第2主面に、部分的又は全面に、n側電極を形成することが好ましい。n側電極は、例えば、スパッタ法、CVD、蒸着等で形成することができる。n側電極の形成には、リフトオフ法を利用することが好ましく、n側電極を形成した後、300℃程度以上でアニールを行うことが好ましい。n側電極としては、例えば、総膜厚が1μm程度以下であればよい、またn側電極の材料は特に限定されるものではなく、例えば基板側からV(膜厚10nm)−Pt(膜厚200nm)−Au(膜厚300nm)の順に積層されて形成される。他には、Ti(15nm)−Pt(200nm)−Au(300nm)、Ti(10nm)−Al(500nm)、Ti(6nm)−Pt(100nm)−Au(300nm)、Ti(6nm)−Mo(50nm)−Pt(100nm)−Au(210nm)等が例示される。

0041

また、n側電極上にメタライズ電極を形成してもよい。メタライズ電極は、例えば、Ti−Pt−Au−(Au/Sn)、Ti−Pt−Au−(Au/Si)、Ti−Pt−Au−(Au/Ge)、Ti−Pt−Au−In、Au−Sn、In、Au−Si、Au−Ge等により形成することができる。メタライズ電極の膜厚は、特に限定されない。メタライズ電極のみでオーミック特性が維持される場合には、n側電極が省略可能である。

0042

任意に、例えば、工程(f)の後、保護膜16の上に、第2の保護膜17を形成してもよい。第2の保護膜は、当該分野で公知の方法により形成することができ、上述した保護膜と同様の材料の中から選択することができる。

0043

任意に、半導体層に共振器面を形成する。共振器面は、エッチング又は劈開等により、当該分野で公知の方法により形成することができる。また、任意の段階に、得られた共振器面、つまり、共振器面の光反射側及び/又は光出射面に、誘電体膜を形成することが好ましい。誘電体膜はSiO2、ZrO2、TiO2、Al2O3、Nb2O5、AlN、AlGaN等からなる単層膜又は多層膜とすることが好ましい。
さらに、共振器方向に分割することにより、半導体素子のチップを得ることができる。この分割は、任意の段階で分割補助溝を形成し、それを用いてスクライブすることなどによって形成することができる。

0044

本発明の半導体素子の製造方法では、簡便な工程によって、保護膜や電極の材料の制約を受けずに、信頼性の高い半導体素子を製造することができる。つまり、通常の半導体プロセスにおいて、制御が困難であるエッチバック工程の回数を最小限にとどめることにより、各工程を高精度に制御することが可能となり、半導体素子の製造歩留まりを簡便な工程によって向上させることができる。また、本発明の製造方法により半導体素子の量産性が向上する。

0045

以下に、本発明の半導体素子の実施例を説明するが、本発明は以下の実施例に限定されるものではない。ここでの半導体素子は半導体レーザ素子を用いて説明する。
実施例1
この実施例の半導体レーザ素子は、図1に示したように、C面を成長面とするGaN基板10上に、n側半導体層11、活性層12及びp側半導体層13をこの順に積層した半導体層が形成されており、p側半導体層13の表面にはリッジ14が形成されている。
また、リッジ14上には、p側の電極15がオーミック接触されている。この電極15は、p側半導体層13との接触領域はリッジ14上面のみであるが、後述するように保護膜の先端部16a上にも被覆するように形成されているためリッジ上面14cの幅よりも幅広である。

0046

この半導体素子は、p側半導体層13の表面であるリッジ底面領域14aからリッジ側面14bに至り、更にリッジ上面よりも高い領域まで延伸した保護膜16が形成されている。この保護膜は、リッジ上面には形成されておらず、リッジ上面よりも高い領域まで延伸した先端部16aを有する。この保護膜の先端部16a上とリッジ上面14cに電極15が形成されている。電極15が被覆する保護膜の先端部16a上とリッジ上面14cには高低差があるため、この高低差で形成される段差により電極の接触面積が広くなる。
また、半導体素子の側面には、第2保護膜17が形成されている。さらに、図示しないが、半導体層の共振器面には、Al2O3及びZrO2からなる多層誘電体膜が形成されている。
また、電極15や保護膜16を被覆するようにp側パッド電極18が形成されている。

0047

このような半導体レーザ素子は、以下の製造方法によって形成することができる。
(リッジの形成)
まず、GaN基板10を準備する。次に、この基板10上に、n側半導体層11、活性層12及びp側半導体層13をこの順に積層した半導体層20を形成する。図3(a)には、この半導体層20のみ開示している。
その後、p側半導体層13のほぼ全面に、PVD装置により、マスク層21としてSiO2膜を0.3μmの膜厚で形成する。その上に、所定形状のレジストパターンを形成する。このレジストパターンの幅は2.0μmである。
続いて、このレジストパターンをマスクにしてSiO2膜をエッチングする。エッチング装置にはRIE(反応性イオンエッチング)装置を用い、エッチングガスはCHF3を用いる。ここでマスク層の幅を後述するリッジ幅とする。その後、レジストパターンを除去する。

0048

次に、図3(b)に示したように、積層された半導体層20の表面にリッジを形成する。具体的には、半導体層20の上層であるp側半導体層13の表面にリッジ14を形成する。ここで、RIE装置を用いて、エッチングガスには塩素系ガスを用いる。マスク層21の開口部に露出しているp側半導体層13をエッチングすることにより、幅2.0μm程度、高さ0.5μm程度のストライプ状のリッジ14を形成する。

0049

(保護膜の形成)
その後、図3(c)に示したように、リッジ底面領域からマスク層21の上面を被覆する保護膜16を形成する。この保護膜16は、PVD装置を用いてSiO2膜を膜厚100nmで形成する。

0050

次に、図3(d)に示したように、リッジ14が形成されたp側半導体層13上を除いて、第2のマスク層22を形成する。ここでは、まず第2のマスク層22としてレジスト層を保護膜16上のほぼ全面に形成する。その後、酸素を用いたエッチバックすることにより、第2のマスク層22には、リッジ14に対応する位置に開口が形成されるとともに、この第2のマスク層22の上面がリッジ上面14cよりも高い位置に形成される。エッチバック後の第2のマスク層22の膜厚は0.5μm程度である。

0051

次に、図4(e)に示したように、リフトオフ法を用いて、リッジ上面14cのマスク層21及びその上に形成されている保護膜16を除去する。これによって、リッジ上面を露出し、このリッジ上面よりも高い位置にある保護膜の先端部16aも形成される。ここでのリフトオフ法には剥離液にBHF液を用いる。ここで保護膜の先端部16aの高さは、リッジ上面14cから0.1μmである。この保護膜の先端部16aがリッジ上面よりも高い位置にあることで、リッジ側面上における電極の光吸収も抑制される。

0052

(電極の形成)
次に、図4(f)に示したように、リッジ14上及び保護膜の先端部16a上に電極15を形成する。この電極15は、第2のマスク層及び保護膜の先端部、リッジ上に、下側からNi(10nm)−Au(100nm)−Pt(100nm)の順に形成する。次に、第2のマスク層を除去することで、この上に形成されていた電極も同時に除去される。第2のマスク層の除去方法は、剥離液を用いたリフトオフ法であり、第2のマスク層と同時に、この第2のマスク層上の電極15aも除去される。
電極15は、リッジ上面14cでのみ半導体層と接触しているため、電流のリークは発生しない。

0053

その後、p側パッド電極18、第2保護膜17、基板10の裏面にn側電極19等を形成することにより、図1に示す半導体素子を形成することができる。

0054

このように、電極がリッジ上面のみで接続されているため電極がリッジ側面に接触した場合の電流のリークを回避することができる。また、電極による光の吸収を回避することができ、レーザ光取り出し効率を向上させることができる。
さらに、電極がリッジよりも幅広である場合には、通常その上に形成されるパッド電極との接触面積を増大させることができ、電力の供給を向上させることができる。
加えて、簡便な工程によって、容易に、特性が安定した半導体素子を製造することができる。

0055

実施例2
この実施例の半導体レーザ素子は、マスク層21としてSiO2膜を0.5μmの膜厚で形成する。また、保護膜の先端部16aの高さは0.2μmとする以外は、実施例1の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造する。
この実施例においても、実施例1と同様の効果を得ることができる。

0056

実施例3
この実施例の半導体レーザ素子は、マスク層21としてSiO2膜を0.4μmの膜厚で形成する。また、保護膜の先端部16aの高さは0.15μmとする以外は、実施例1の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造する。
この実施例においても、実施例1と同様の効果を得ることができる。

0057

実施例4
この実施例の半導体レーザ素子は、電極15として、リッジ14側から順にNi(10nm)−Au(100nm)−Rh(50nm)を形成する以外は、実施例1の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造する。
この実施例においても、実施例1と同様の効果を得ることができる。

0058

本発明の半導体素子は、例えば、半導体レーザ発光ダイオードなどの発光素子のほか、トランジスタなどの電子デバイス、また受光素子太陽電池などに利用可能である。その用途は、例えば照明用光源ディスプレイ用光源光ディスク用光源、光通信システム用光源、又は印刷機用光源露光用光源測定器用光源、バイオ関連の励起用光源等である。

0059

10基板
11 n側半導体層
12活性層
13 p側半導体層
14リッジ
14a リッジ底面領域
14bリッジ側面
14cリッジ上面
15電極
16 保護膜
16a 保護膜の先端部
17 第2保護膜
18 p側パッド電極
19 n側電極
20半導体層
21マスク層
22 第2マスク層

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