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技術 遅延制御方法および遅延装置

出願人 ルネサスエレクトロニクス株式会社
発明者 前田浩司
出願日 2008年11月10日 (12年1ヶ月経過) 出願番号 2008-287405
公開日 2010年5月20日 (10年7ヶ月経過) 公開番号 2010-114795
状態 未査定
技術分野 パルス回路 発信器の安定化、同期、周波数シンセサイザ
主要キーワード パーセンテージ表示 位相設定値 遅延設定値 可変遅延素子 受け取り側 遅延装置 単位遅延 クロック供給回路
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図面 (8)

課題

遅延装置回路規模を抑制する。

解決手段

DLL回路120は、遅延素子122に入力された基準クロックが遅延素子122により1周期遅延されるように遅延素子122を制御する第1の制御信号CTR1を生成する。遅延素子140は、遅延素子122と同一の構成を有し、外部からのストローブ信号S1を、第2の制御信号CTR2に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路130は、第1の制御信号CTR1と、遅延素子140による遅延量の期待値とから、遅延素子140に出力する第2の制御信号CTR2を生成する。クロック供給回路110は、遅延素子140に入力されるストローブ信号S1の周波数より高い周波数を有する基準クロックをDLL回路に供する。

概要

背景

DRAM(Dynamic Random Access Memory)のDDR(Double Date Rate)インタフェースのように、ストローブ信号遅延させてデータをラッチする手法が知られている(特許文献1)。

この手法では、データを送る側のデバイスデータ信号と、そのデータ信号と同期または一定の位相差を持つストローブ信号を同時に送信し、受け取り側デバイスはそのストローブ信号を用いることにより、データを取り込むタイミングを識別してデータをラッチする。

これらをLSI上で実装するためには、外部からのストローブ信号の位相を調整する必要があるが、外部からのストローブ信号が間欠クロックであるため、DLL(Delay Locked Loop)回路を備えた遅延装置が用いられている。

図5は、従来の遅延装置10を示す。この遅延装置10は、DLL回路20と、遅延設定値算出回路30と、遅延素子40を有し、DLL回路20は、遅延素子22と、位相比較回路24と、制御回路26を有する。

DLL回路20において、遅延素子22は、所定の単位遅延整数倍遅延値が設定される可変遅延素子である。遅延素子22は、基準クロックを遅延させて位相比較回路24に出力する。位相比較回路24は、遅延素子22に入力する前の基準クロックと、遅延素子22により遅延させられた基準クロックとの位相比較を行って、差分信号を制御回路26に出力する。制御回路26は、位相比較回路24からの差分信号に応じた遅延設定値(第1の制御信号)を設定して遅延素子22の遅延をフィードバック制御する。このような構成により、DLL回路20は、最終的に基準クロックを1周期遅らせる遅延量で安定する。

制御回路26が遅延素子22に対して設定した遅延設定値(第1の制御信号)は、遅延設定値算出回路30にも出力される。遅延設定値算出回路30は、制御回路26からの第1の制御信号と、位相設定値とに基づいて、ストローブ信号を遅延させる遅延素子40の遅延設定値(第2の制御信号)を算出する。なお、「位相設定値」は、遅延素子40によりストローブ信号を遅延させる遅延量の期待値であり、遅延素子40は、遅延素子22とレイアウトを含めて同一の構成を有すると共に、段数も同一である。また、ストローブ信号と基準クロックは、同一の周波数を有する。

外部からのストローブ信号は、第2の制御信号により設定された遅延素子40に入力され、遅延されてラッチ回路に入力される。なお、外部からのデータ信号もラッチ回路に入力される。

例えば、位相設定値が25%であるとすると、遅延設定値算出回路30は、基準クロックの遅延設定値(第1の制御信号)の25%を遅延素子40対して設定すれば、遅延素子40は、ストローブ信号を1周期の25%すなわち90度遅延させることになる。

図6は、遅延素子22に入力される基準クロックと遅延素子40に入力されるストローブ信号が200MHzである場合の、基準クロック、データ信号、遅延素子40により位相シフト前のストローブ信号と、遅延素子40により位相シフト後のストローブ信号の位相関係の例を示す。図示のように、遅延素子40により、ストローブ信号の位相は、遅延素子40により90度遅延されている。
特開2007−336028号公報

概要

遅延装置の回路規模を抑制する。DLL回路120は、遅延素子122に入力された基準クロックが遅延素子122により1周期分遅延されるように遅延素子122を制御する第1の制御信号CTR1を生成する。遅延素子140は、遅延素子122と同一の構成を有し、外部からのストローブ信号S1を、第2の制御信号CTR2に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路130は、第1の制御信号CTR1と、遅延素子140による遅延量の期待値とから、遅延素子140に出力する第2の制御信号CTR2を生成する。クロック供給回路110は、遅延素子140に入力されるストローブ信号S1の周波数より高い周波数を有する基準クロックをDLL回路に供する。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

外部から入力されたストローブ信号遅延させる遅延装置であって、遅延素子を有し、該遅延素子に入力された基準クロックが前記遅延素子により1周期分遅延されるように前記遅延素子を制御する第1の制御信号を生成するDLL回路と、前記遅延素子と同一の構成を有し、前記ストローブ信号を、第2の制御信号に応じた遅延量の分遅延させるストローブ遅延素子と、前記DLL回路が生成した前記第1の制御信号と前記ストローブ遅延素子による遅延量の期待値とから前記ストローブ遅延素子に出力する前記第2の制御信号を求めるストローブ遅延制御回路と、を備えた前記遅延装置に対して、前記ストローブ遅延素子に入力される前記ストローブ信号の周波数より高い周波数を有する前記基準クロックを前記DLL回路に供することを特徴とする遅延制御方法

請求項2

外部から入力されたストローブ信号を遅延させる遅延装置であって、遅延素子を有し、該遅延素子に入力された基準クロックが前記遅延素子により1周期分遅延されるように前記遅延素子を制御する第1の制御信号を生成するDLL回路と、前記遅延素子と同一の構成を有し、前記ストローブ信号を、第2の制御信号に応じた遅延量の分遅延させるストローブ遅延素子と、前記DLL回路が生成した前記第1の制御信号と、前記ストローブ遅延素子による遅延量の期待値とから前記ストローブ遅延素子に出力する前記第2の制御信号を求めるストローブ遅延制御回路と、前記ストローブ遅延素子に入力される前記ストローブ信号の周波数より高い周波数を有する前記基準クロックを前記DLL回路に供するクロック供給回路とを備えることを特徴とする遅延装置。

請求項3

ワン・チップであることを特徴とする請求項2に記載の遅延装置。

請求項4

DRAM(DynamicRandomAccessMemory)のインタフェースLSIに備えられており、前記クロック供給回路は、さらに、前記基準クロックを分周して前記ストローブ信号と同一の周波数を有するDRAMクロック信号を得て前記DRAMに出力し、前記ストローブ信号は、前記DRAMが前記DRAMクロック信号に基づいて生成して前記ストローブ遅延素子に入力した、データをラッチするための信号であることを特徴とする請求項2または3に記載の遅延装置。

技術分野

0001

本発明は、遅延制御、特に外部からのストローブ信号位相シフトしてデータをラッチする回路における遅延制御技術に関する。

背景技術

0002

DRAM(Dynamic Random Access Memory)のDDR(Double Date Rate)インタフェースのように、ストローブ信号を遅延させてデータをラッチする手法が知られている(特許文献1)。

0003

この手法では、データを送る側のデバイスデータ信号と、そのデータ信号と同期または一定の位相差を持つストローブ信号を同時に送信し、受け取り側デバイスはそのストローブ信号を用いることにより、データを取り込むタイミングを識別してデータをラッチする。

0004

これらをLSI上で実装するためには、外部からのストローブ信号の位相を調整する必要があるが、外部からのストローブ信号が間欠クロックであるため、DLL(Delay Locked Loop)回路を備えた遅延装置が用いられている。

0005

図5は、従来の遅延装置10を示す。この遅延装置10は、DLL回路20と、遅延設定値算出回路30と、遅延素子40を有し、DLL回路20は、遅延素子22と、位相比較回路24と、制御回路26を有する。

0006

DLL回路20において、遅延素子22は、所定の単位遅延整数倍遅延値が設定される可変遅延素子である。遅延素子22は、基準クロックを遅延させて位相比較回路24に出力する。位相比較回路24は、遅延素子22に入力する前の基準クロックと、遅延素子22により遅延させられた基準クロックとの位相比較を行って、差分信号を制御回路26に出力する。制御回路26は、位相比較回路24からの差分信号に応じた遅延設定値(第1の制御信号)を設定して遅延素子22の遅延をフィードバック制御する。このような構成により、DLL回路20は、最終的に基準クロックを1周期遅らせる遅延量で安定する。

0007

制御回路26が遅延素子22に対して設定した遅延設定値(第1の制御信号)は、遅延設定値算出回路30にも出力される。遅延設定値算出回路30は、制御回路26からの第1の制御信号と、位相設定値とに基づいて、ストローブ信号を遅延させる遅延素子40の遅延設定値(第2の制御信号)を算出する。なお、「位相設定値」は、遅延素子40によりストローブ信号を遅延させる遅延量の期待値であり、遅延素子40は、遅延素子22とレイアウトを含めて同一の構成を有すると共に、段数も同一である。また、ストローブ信号と基準クロックは、同一の周波数を有する。

0008

外部からのストローブ信号は、第2の制御信号により設定された遅延素子40に入力され、遅延されてラッチ回路に入力される。なお、外部からのデータ信号もラッチ回路に入力される。

0009

例えば、位相設定値が25%であるとすると、遅延設定値算出回路30は、基準クロックの遅延設定値(第1の制御信号)の25%を遅延素子40対して設定すれば、遅延素子40は、ストローブ信号を1周期の25%すなわち90度遅延させることになる。

0010

図6は、遅延素子22に入力される基準クロックと遅延素子40に入力されるストローブ信号が200MHzである場合の、基準クロック、データ信号、遅延素子40により位相シフト前のストローブ信号と、遅延素子40により位相シフト後のストローブ信号の位相関係の例を示す。図示のように、遅延素子40により、ストローブ信号の位相は、遅延素子40により90度遅延されている。
特開2007−336028号公報

発明が解決しようとする課題

0011

図6に示すストローブ信号の位相シフトを実現するために、DLL回路20における遅延素子22の必要な段数を考える。通常、遅延素子はバッファセレクタにより構成され、1つのバッファとセレクタのセットが1段になる。

0012

遅延素子22の1段の遅延、すなわち1段を構成するバッファとセレクタの遅延の和が125psである場合、遅延が最も小さくなるPTV(Process、Voltage、Temperature)条件において、200MHzの基準クロックを1周期分(5000ps)遅延させるには、図7に示すように、遅延素子22の必要な段数は40段である。

0013

これは基準クロックの周波数が200MHzである場合の例である。通常、DRAMが複数の周波数のストローブ信号を出力する可能性があり、より高い周波数のストローブ信号に対応するために、遅延素子22の段数をより多く設ける必要がある。

0014

DLL回路における遅延素子の段数が多ければDLL回路乃至遅延装置全体の回路規模が大きくなるため、遅延素子の段数を減らし、遅延装置の回路規模を抑制することが要望されている。

課題を解決するための手段

0015

本発明の一つの態様は、遅延装置の遅延制御方法である。この遅延装置は、外部から入力されたストローブ信号を遅延させるものであり、DLL回路と、ストローブ遅延素子と、ストローブ遅延制御回路を有する。DLL回路は、遅延素子を有し、該遅延素子に入力された基準クロックが該遅延素子により1周期分遅延されるように該遅延素子を制御する第1の制御信号を生成する。ストローブ遅延素子は、DLL回路の遅延素子と同一の構成を有し、ストローブ信号を、ストローブ遅延制御回路からの第2の制御信号に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路は、DLL回路が生成した第1の制御信号と、ストローブ遅延素子による遅延量の期待値とからストローブ遅延素子に出力する上記第2の制御信号を求める。本発明のこの態様の遅延制御方法は、上記遅延装置におけるストローブ遅延素子に入力されるストローブ信号の周波数より高い周波数を有する基準クロックをDLL回路に供する。

0016

なお、上記態様の方法を装置やシステムなどに置き換え表現したもの、本発明の態様としては有効である。

発明の効果

0017

本発明にかかる技術によれば、遅延装置の回路規模を抑制することができる。

発明を実施するための最良の形態

0018

図1は、本発明の実施の形態にかかるワン・チップのLSI100を示す。このLSI100は、DRAMのインタフェースであり、クロック供給回路110と、DLL回路120と、ストローブ遅延制御回路130と、遅延素子140と、ラッチ回路150を備える。ラッチ回路150を除いた他の機能ブロックは、遅延装置を構成する。

0019

クロック供給回路110は、DLL回路120に基準クロックを供すると共に、DRAMにクロック信号(以下DRAMクロック信号という)を供する。図示のように、クロック供給回路110は、PLL回路112と分周回路114を備え、

0020

PLL回路112は、生成したクロック信号を基準クロックとしてDLL回路120に出力すると共に、分周回路114にも出力する。分周回路114は、PLL回路112が生成したクロック信号を分周してDRAMクロック信号としてDRAMに出力する。ここで、例として、基準クロックの周波数が400MHzであり、DRAMクロック信号の周波数は、基準クロックの半分の200MHzである。

0021

DRAMは、クロック供給回路110からのDRAMクロック信号に基づいて、DRAMクロック信号と同一の周波数(ここでは200MHz)を有するストローブ信号を生成してデータ信号と共にLSI100に出力する。データ信号は、LSI100のラッチ回路150に入力され、ストローブ信号はLSI100の遅延素子140に入力され、遅延素子140により遅延された後にラッチ回路150に入力される。以下、遅延素子140により遅延前のストローブ信号をストローブ信号S1といい、遅延素子140により遅延後のストローブ信号をストローブ信号S2という。

0022

DLL回路120は、通常のDLL回路と同様の構成を有し、遅延素子122と、位相比較回路124と、制御回路126からなる。遅延素子122は、ストローブ信号を遅延させる遅延素子40と同様の構成(レイアウトを含む)を有する。

0023

遅延素子122は、制御回路126からの第1の制御信号CTR1に応じて基準クロックを遅延させて位相比較回路124に出力する。位相比較回路124は、遅延素子122に入力される前の基準クロックと、遅延素子122により遅延された基準クロックとの位相比較をして、差分信号を制御回路126に出力する。制御回路126は、位相比較回路124からの差分信号に応じて、遅延素子122により基準クロックを1周期分遅延させるように第1の制御信号CTR1を生成して遅延素子122をフィードバック制御する。この第1の制御信号は、具体的には、例えば遅延素子122が使用する段数を示す値とすることができる。

0024

このような構成により、DLL回路120は、最終的に基準クロックを1周期遅らせる遅延量で安定し、第1の制御信号CTR1は、400MHzの基準クロックを1周期させるために遅延素子122が使用する段数を示す値になる。この第1の制御信号CTR1は、ストローブ遅延制御回路130にも出力される。

0025

ストローブ遅延制御回路130は、入力された位相設定値と第1の制御信号CTR1に基づいて、遅延素子140がストローブ信号S1を、位相設定値が示す遅延量の分遅延させる第2の制御信号CTR2を生成して遅延素子140に出力する。位相設定値は、ストローブ信号S1の遅延量の期待値であり、例えば25%(90度)である。

0026

式(1)は、位相設定値がパーセンテージ表示である場合に、ストローブ遅延制御回路130による第2の制御信号CTR2の生成方法を示す。

0027

第2の制御信号CTR2=位相設定値×第1の制御信号CTR1×f2/f1 (1)
但し,f1:基準クロックの周波数
f2:ストローブ信号S1の周波数

0028

例えば、上述した例のように、基準クロックの周波数が400MHzであり、第1の制御信号CTR1の周波数が200MHzであり、位相設定値が25%である場合、第2の制御信号CTR2の値は、第1の制御信号CTR1の値の1/2になる。

0029

遅延素子140は、第2の制御信号CTR2に応じた段数を用いてストローブ信号S1を遅延させてストローブ信号S2を得てラッチ回路150に出力する。

0030

図2は、遅延素子122に入力される基準クロックと遅延素子140に入力されるストローブ信号S1の周波数が夫々400MHzと200MHzであり、位相設定値が25%である場合の、基準クロック、データ信号、ストローブ信号S1と、ストローブ信号S2の位相関係の例を示す。図示のように、遅延素子140により、ストローブ信号S1の位相は、遅延素子140により90度(25%)遅延されている。

0031

ここで、図2に示すストローブ信号の位相シフトを実現するために、DLL回路120における遅延素子122の必要な段数を考える。遅延素子122の1段の遅延、すなわち1段を構成するバッファとセレクタの遅延の和が125psである場合、遅延が最も小さくなるPTV条件において、400MHzの基準クロックを1周期分(2500ps)遅延させるには、図3に示すように、遅延素子122の必要な段数は20段で足りる。

0032

また、この場合、遅延素子140は、200MHzのストローブ信号S1の1/4周期の遅延分(1250ps)だけ遅延させるので、遅延素子140の段数は10段で足りる。

0033

すなわち、従来の遅延装置では、DLL回路の遅延素子に入力する基準クロックの周波数と、ストローブ信号の周波数とが同じであるのに対して、本実施の形態のLSI100における遅延装置では、DLL回路120の遅延素子122に対して、ストローブ遅延素子140に入力されるストローブ信号S1より高い周波数を有する基準クロックを入力している。こうすることにより、DLL回路120の遅延素子122の段数を減らすことができ、ひいては遅延装置乃至LSI全体の回路規模を抑制することができる。

0034

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対してさまざまな変更、増減組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。

図面の簡単な説明

0035

本発明の実施の形態にかかるLSIを示す図である。
図1に示すLSIにおける各信号の位相関係の例を示す図である。
図1に示すLSIにおけるDLL回路の遅延素子の例を示す図である。
図1に示すLSIにおけるストローブ遅延素子の例を示す図である。
従来の遅延装置を示す図である。
図5に示す従来の遅延装置における各信号の位相関係の例を示す図である。
図5に示す遅延装置におけるDLL回路の遅延素子の例を示す図である。

符号の説明

0036

10遅延装置
20DLL回路
22遅延素子
24位相比較回路
26制御回路
30遅延設定値算出回路
40ストローブ遅延素子
100 LSI
110クロック供給回路
112PLL回路
114分周回路
120 DLL回路
122 遅延素子
124 位相比較回路
126 制御回路
130ストローブ遅延制御回路
140 遅延素子
150 ラッチ回路

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