技術 入出力回路の論理シミュレーションモデル、論理シミュレーション及び論理シミュレーション方法

0001

入出力回路の論理シミュレーションモデル、論理シミュレーション及び論理シミュレーション方法に関するものである。

0002

従来、電子機器は、それぞれ特定の処理機能を有する複数の半導体デバイスから構成されている。複数の半導体デバイスは、半導体デバイス間を伝送路を介し接続され、同伝送路を介して信号の入出力を行っている。このため、各半導体デバイスは、入出力回路（Ｉ／Ｏ）を備え、同入出力回路を介して外部から信号を入力したり、また、自身の半導体装置内に備えた信号処理を行うための内部回路にて生成した信号を出力する。

0003

入出力回路は、その出力インピーダンスと、外部装置としての他の半導体デバイスの入出力回路及び両入出力回路との間を接続する伝送路の特性インピーダンス（対応特性インピーダンス）とが異なる場合、入出力する信号が反射や損失してしまう。このため、入出力回路は、その出力インピーダンスを、対応特性インピーダンスとインピーダンス整合される必要がある。そこで、例えば、入出力回路は、終端抵抗を備えることで、その出力インピーダンスを、対応特性インピーダンスとインピーダンス整合し、入出力される信号の反射や損失を防いでいる。

0004

ところで、近年、入出力回路が備える終端抵抗を半導体装置上に形成するＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）という技術が知られている（例えば、特許文献１参照）。ＯＤＴでは、終端抵抗がテブナン終端にて構成されようになっている。テブナン終端とは、伝送路に対して、電源ラインとグランドラインとの間にそれぞれ抵抗を介在させる構成をいう。

0005

図５に示すように、半導体装置としての半導体デバイスＤ１は、終端抵抗を内蔵した入出力回路３０ａを備え、該入出力回路３０ａは入出力回路部３１と終端抵抗部３２とで構成されている。入出力回路部３１は、周知な回路であり、他の半導体デバイスＤ２の入出力回路３０ｂとの間で伝送路Ｌ１を介して信号の授受を行う。なお、入出力回路３０ｂは入出力回路３０ａと同一な構成のため、その説明は便宜上省略する。

0006

テブナン終端を構成する終端抵抗部３２は、入出力回路部３１と入出力端子Ｔｉｏとの間の信号線Ｌ２に接続される。終端抵抗部３２は、第１及び第２抵抗Ｒ１１，Ｒ１２、第１及び第２スイッチＳＷ１，ＳＷ２で構成されている。第１スイッチＳＷ１と第１抵抗Ｒ１１は直列に接続され、その直列回路が電源ラインＬ３と信号線Ｌ２の間に接続されている。また、第２スイッチＳＷ２と第２抵抗Ｒ１２は直列に接続され、その直列回路がグランドラインＬ４と信号線Ｌ２の間に接続されている。

0007

上記の構成により、終端抵抗部３２はテブナン終端を構成している。
第１及び第２抵抗Ｒ１１，Ｒ１２は、伝送路Ｌ１の電位が電源ラインＬ３の電源電圧ＶＩＮの二分の一になるように、等しい抵抗値に設定されている。

0008

通常、終端抵抗部３２は、入出力回路３０ａが入力モードの時にオンさせ信号線Ｌ２を終端させて、他の半導体デバイスＤ２の入出力回路３０ｂからの信号を受け取り、入出力回路３０ａが出力モードの時は、終端抵抗部３２はオフさせて使用する。

0009

つまり、半導体デバイスＤ１の終端抵抗部３２は、入出力回路部３１が他の半導体デバイスＤ２の入出力回路３０ｂからの信号を入力する入力モードのとき、第１及び第２スイッチＳＷ１，ＳＷ２をともにオンさせ、信号線Ｌ２の電位を電源電圧ＶＩＮの二分の一に終端する。反対に、半導体デバイスＤ１の終端抵抗部３２は、入出力回路部３１が他の半導体デバイスＤ２の入出力回路３０ｂに対して信号を出力する出力モードのとき、第１及び第２スイッチＳＷ１，ＳＷ２をともにオフさせ、このとき半導体デバイスＤ１の終端抵抗部３２は信号線Ｌ２を終端しない。
特開２００６−６６８３３号公報

0010

しかしながら、上記終端抵抗部３２を内蔵した入出力回路３０ａは、論理シミュレーションによる回路の動作検証に、前記ＯＤＴ動作を反映することができないという問題があった。

0011

詳述すると、一般に、半導体装置上に形成される論理回路は、Ｖｅｒｉｌｏｇ−ＨＤＬやＶＨＤＬ（ＶＨＳＩＣ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）に代表されるハードウェア記述言語を用いて設計される。ハードウェア記述言語にて記述された論理回路は、論理シミュレーションにより動作検証される。

0012

そして、論理シミュレーションにおいては、「０」、「１」、「Ｚ（ハイインピーダンス）」、「Ｘ（不定値）」の４つの論理値を扱うが、このうち「０」、「１」、「Ｚ（ハイインピーダンス）」の３つ（スリーステート）を出力期待値として用い、論理値が不確定の場合を「Ｘ（不定値）」として表現していた。

0013

しかしながら、上記終端抵抗部３２を内蔵した入出力回路３０ａは、入力モード時に終端抵抗部３２がオンすると、信号線Ｌ２の電位が電源電圧ＶＩＮの二分の一（論理値「０」と「１」の中間値）となり、従来のスリーステートではこの状態を表現する出力期待値が存在しないため、終端抵抗部３２の動作を論理シミュレーションモデルに表現することができなかった。

0014

この入出力回路の論理シミュレーションモデル、論理シミュレーション及び論理シミュレーション方法は、論理シミュレーションにおいて、入出力回路が用いられた論理回路のＯＤＴ動作を可能にすることを目的とする。

0015

この入出力回路の論理シミュレーションモデルは、出力バッファ、入力バッファ及び入出力端子を有し、前記出力バッファからの出力信号を前記入出力端子から出力し、前記入出力端子から外部装置からの入力信号を入力し前記入力バッファに出力する終端抵抗を内蔵した入出力回路の論理シミュレーションモデルであって、出力期待値は不定値を備え、前記終端抵抗がオフする場合に前記終端抵抗の出力端をハイインピーダンスにし、前記終端抵抗がオンする場合に前記入出力端子を不定値にする終端抵抗部を備えるようにした。

0016

この終端抵抗を内蔵した入出力回路の論理シミュレーションモデルによれば、不定値を新たに出力期待値として用いることにより、終端抵抗回路がオフの時は入出力端子の論理値には影響を与えず、終端抵抗回路がオンの時は入出力端子を不定として表現する。これにより、終端抵抗を内蔵した入出力回路が入出力端子を終端しない動作と、入出力端子を終端する動作とを論理シミュレーションモデルにおいて表現することができる。

0017

開示された入出力回路の論理シミュレーションモデル、論理シミュレーション及び論理シミュレーション方法は、論理シミュレーションにおいて、入出力回路が用いられた論理回路のＯＤＴ動作を可能にすることができる。

0018

以下、一実施形態を図１及び図２に従って説明する。
論理シミュレーションモデルは、従来では、スリーステート、つまり、論理値「１」，「０」，「Ｚ（ハイインピーダンス）」の出力期待値にて表現している。

0019

本実施形態では、これに加えて、論理シミュレーションモデルは、論理値が「Ｘ（不定値）」であって、その論理値の信号強度が従来の論理値「Ｘ（不定値）」より弱い信号強度の論理値「Ｘ２（不定値）」を新たに定義し加えて、フォーステートにて出力期待値を表現している。ここで、信号強度は、一般に、論理シミュレーションにおいてアンド、ナンドやバッファなどの基本回路（プリミティブ）の駆動能力を、有限個に区分して簡易的に表現したものをいう。

0020

論理シミュレーションの一種であるＶｅｒｉｌｏｇにおいて、基本回路の信号強度は、図１の信号強度区分表９に示すように、論理値「１」，「０」を８段階に区分して指定することができる。図１において、ストレングス名は、ハードウェア記述言語において信号強度の強弱を表現する。ストレングス・レベルは、その値が大きいほど、信号強度が強い、つまり、駆動能力が大きいことを意味する。

0021

詳述すると、信号強度をハードウェア記述言語上にて指定するためのストレングス名は、表９に示すように「ｈｉｇｈｚ」〜「ｓｕｐｐｌｙ」の８種類がある。ストレングス名「ｈｉｇｈｚ」〜「ｓｕｐｐｌｙ」は、それぞれ信号強度の強弱を示すストレングス・レベルが「０」〜「７」に設定されている。つまり、ストレングス名「ｈｉｇｈｚ」〜「ｓｕｐｐｌｙ」は、表９の「ｈｉｇｈｚ」〜「ｓｕｐｐｌｙ」の並び順で上のストロングス名ほど信号強度が強くなるように設定されている。

0022

また、信号が論理値「１」の場合、ストロングス名に「１」を付ける。例えば、ストレングス名が「ｓｕｐｐｌｙ」であれば、「ｓｕｐｐｌｙ１」になる。反対に、信号が論理値「０」の場合、ストロングス名に「０」を付ける。例えば、ストレングス名が「ｓｕｐｐｌｙ」であれば、「ｓｕｐｐｌｙ０」になる。

0023

因みに、上記の信号強度にて表現される場合、電源の信号強度は「ｓｕｐｐｌｙ１」（ストレングス・レベル「７」）と指定されて最も信号強度が強いと表現され、グランドの信号強度は「ｓｕｐｐｌｙ０」（ストレングス・レベル「７」）と指定されて前記論理値「０」の信号強度の最も強い信号強度と表現される。

0024

また、信号強度を指定しない場合、論理値「１」の信号強度は「ｓｔｒｏｎｇ１」（ストレングス・レベル「６」）と指定されて前記電源の信号強度の次に強い信号強度と表現され、論理値「０」の信号強度は「ｓｔｒｏｎｇ０」（ストレングス・レベル「６」）と指定されて前記グランドの信号強度の次に強い信号強度と表現される。

0025

さらに、プルアップの信号強度は「ｐｕｌｌ１」（ストレングス・レベル「５」）と指定されて前記論理値「１」の信号強度の次に強い信号強度と表現され、プルダウンの信号強度は「ｐｕｌｌ０」（ストレングス・レベル「５」）と指定されて前記論理値「０」の信号強度の次に強い信号強度と表現される。

0026

また、２つの信号がコンフリクトする場合、２つの信号のうち、ストレングス・レベル（信号強度）が大きい信号の論理値が優先される。このとき、２つの信号のストレングス・レベルが同じ場合、論理値「Ｘ（不定値）」又は「Ｘ２（不定値）」のいずれかになる。

0027

詳述すると、コンフリクトする２つの信号の信号強度が「ｓｔｒｏｎｇ」以上、即ち、ストレングス・レベルが「６」以上の場合、論理値「Ｘ（不定値）」になる。一方、コンフリクトする２つの信号の信号強度が「ｐｕｌｌ」以下、即ち、ストレングス・レベルが「５」以下の場合、論理値「Ｘ２（不定値）」になる。本実施形態では、信号強度は、上記のＶｅｒｉｌｏｇの表現方法を用いて説明する。

0028

図２に示すように、終端抵抗部３２を内蔵した入出力回路（以下、終端搭載入出力回路）３０ａの論理シミュレーションモデル１０は、スリーステートバッファ１１、終端抵抗部１２、第１ＰチャネルＭＯＳトランジスタＴｒ１、バッファ１４及び入出力端子Ｔｉｏを備えている。

0029

終端搭載入出力回路３０ａの論理シミュレーションモデル１０は、半導体装置における実際の動作、つまり、外部から信号を入力する入力モードと、内部回路（図示せず）にて生成される信号を出力する出力モードを備える。

0030

さらに、終端搭載入出力回路３０ａの論理シミュレーションモデル１０では、入力モード及び出力モードとは別に、論理シミュレーションにおいて、外部から外部入出力信号Ｓｉｏを入力しない条件でスリーステートバッファ１１をハイインピーダンスにした状態で、終端抵抗を接続した場合と終端抵抗を接続しない場合の動作（ＯＤＴ動作）を確認するためのモード（ＯＤＴ確認モード）を備えている。

0031

従って、ＯＤＴ確認モードでは、入出力回路３０ａの論理シミュレーションモデルの入力条件として、スリーステートバッファ１１を非活性にして論理値「Ｚ（ハイインピーダンス）」を出力させる論理値「１」の制御信号Ｓｓが入力される。かつ、他の半導体デバイスＤ２が自身の入出力回路３０ｂから半導体デバイスＤ１の入出力回路３０ａに対して信号を出力しない。そして、この入力状態において、終端抵抗部１２に終端させる論理値「１」のＯＤＴ信号Ｓｔ及び終端抵抗部１２に終端させない論理値「０」のＯＤＴ信号Ｓｔを切替えて入力される。

0032

スリーステートバッファ１１は、内部回路から、内部回路にて生成された内部出力信号Ｓｏと、同スリーステートバッファ１１の活性・非活性を制御する制御信号Ｓｓとが入力される。そして、スリーステートバッファ１１は、入力した制御信号Ｓｓに基づいて、内部出力信号Ｓｏを信号線Ｌｓ１、第１ＰチャネルＭＯＳトランジスタＴｒ１を介して入出力端子Ｔｉｏに出力する。なお、制御信号Ｓｓは、終端搭載入出力回路３０ａを出力モードにするとき、論理値「０」（Ｌレベル）の制御信号Ｓｓとなり、終端搭載入出力回路３０ａを入力モードにするとき、論理値「１」（Ｈレベル）の制御信号Ｓｓとなる。

0033

つまり、スリーステートバッファ１１は、論理値「０」の制御信号Ｓｓが入力されているとき（出力モード）、入力された内部出力信号Ｓｏを信号線Ｌｓ１及び第１ＰチャネルＭＯＳトランジスタＴｒ１を介して入出力端子Ｔｉｏに出力する。反対に、スリーステートバッファ１１は、論理値「１」の制御信号Ｓｓが入力されているとき（入力モード）、入力された内部出力信号Ｓｏを信号線Ｌｓ１及び第１ＰチャネルＭＯＳトランジスタＴｒ１を介して入出力端子Ｔｉｏに出力せず、信号線Ｌｓ１に論理値「Ｚ（ハイインピーダンス）」を出力する。

0034

なお、ＯＤＴ確認モードにおいて、スリーステートバッファ１１は、入力モードと同様に、同スリーステートバッファ１１をハイインピーダンスにし、入力された内部出力信号Ｓｏを信号線Ｌｓ１を介して入出力端子Ｔｉｏに出力せず、信号線Ｌｓ１に論理値「Ｚ（ハイインピーダンス）」を出力するようになっている。

0035

第１ＰチャネルＭＯＳトランジスタＴｒ１は、そのソースが信号線Ｌｓ１に接続され、そのドレインが入出力端子Ｔｉｏに接続され、そのゲートがグランドＧＮＤに接続されている。第１ＰチャネルＭＯＳトランジスタＴｒ１は、そのゲートが接地電位に接続されていることから、常時オン状態になっている。従って、第１ＰチャネルＭＯＳトランジスタＴｒ１が信号線Ｌｓ１と入出力端子Ｔｉｏとを分離させているが、信号線Ｌｓ１の論理値は、変更されずに入出力端子Ｔｉｏに出力される。

0036

終端抵抗部１２は、インバータ回路２０、プルアップ２１、第２ＰチャネルＭＯＳトランジスタＴｒ２、ＮチャネルＭＯＳトランジスタＴｒ３、及びプルダウン２２を備えている。ここで、プルアップ２１及びプルダウン２２は周知な回路であり、一般に論理シミュレーションにおいて、基本回路（プリミティブ）として論理シミュレーションで使用されるライブラリに登録されている。

0037

インバータ回路２０は、内部回路から終端抵抗部１２にＯＤＴ動作をさせるＯＤＴ信号Ｓｔが入力される。内部回路から出力されるＯＤＴ信号Ｓｔは、入力モードのとき、論理値「１」（Ｈレベル）のＯＤＴ信号Ｓｔが出力される。反対に、ＯＤＴ信号Ｓｔは、出力モードのとき、論理値「０」（Ｌレベル）のＯＤＴ信号Ｓｔが出力される。

0038

インバータ回路２０は、入力されたＯＤＴ信号Ｓｔを反転して反転信号ＳＢｔを第２ＰチャネルＭＯＳトランジスタＴｒ２に出力する。第２ＰチャネルＭＯＳトランジスタＴｒ２は、そのゲートにインバータ回路２０から反転信号ＳＢｔが入力される。第２ＰチャネルＭＯＳトランジスタＴｒ２は、そのドレインが信号線Ｌｓ１に接続（接続点を第１ノードＮ１という）され、そのソースがプルアップ２１に接続されている。

0039

ＮチャネルＭＯＳトランジスタＴｒ３は、そのゲートにＯＤＴ信号Ｓｔが入力される。また、ＮチャネルＭＯＳトランジスタＴｒ３は、そのドレインが第１ノードＮ１に接続され、そのソースがプルダウン２２に接続されている。

0040

終端抵抗部１２は、ＯＤＴ信号Ｓｔに基づいて、第１ノードＮ１（信号線Ｌｓ１）をプルアップ及びプルダウンする。つまり、終端抵抗部１２は、論理値「１」のＯＤＴ信号Ｓｔが入力されているとき（入力モードのとき）、第１ノードＮ１をプルアップ及びプルダウンする。すなわち、第１ノードＮ１（入出力端子Ｔｉｏ）を論理値「Ｘ２（不定値）」にする。

0041

反対に、終端抵抗部１２は、論理値「０」のＯＤＴ信号Ｓｔが入力されているとき（出力モードのとき）、第１ノードＮ１をプルアップ及びプルダウンしない。すなわち、終端抵抗部１２は、第１ノードＮ１（信号線Ｌｓ１）に論理値「Ｚ（ハイインピーダンス）」を出力する。

0042

なお、ＯＤＴ確認モードにおいて、まず先に、終端抵抗部１２に論理値「１」のＯＤＴ信号Ｓｔが入力されると、第１ノードＮ１（入出力端子Ｔｉｏ）は、論理値「Ｘ２（不定値）」になり、次に、終端抵抗部１２に論理値「０」のＯＤＴ信号Ｓｔが入力されると、第１ノードＮ１（入出力端子Ｔｉｏ）は、論理値「Ｚ（ハイインピーダンス）」になる。

0043

反対に、ＯＤＴ確認モードにおいて、まず先に、終端抵抗部１２に、論理値「０」のＯＤＴ信号Ｓｔが入力されると、第１ノードＮ１は、論理値「Ｚ（ハイインピーダンス）」となり、次に、終端抵抗部１２に論理値「１」のＯＤＴ信号Ｓｔが入力されると、第１ノードＮ１は、論理値「Ｘ２（不定値）」になる。つまり、ＯＤＴ確認モードでは、終端抵抗部１２は、論理値「１」，「０」のＯＤＴ信号Ｓｔが入力され、その入力される順序に左右されない。

0044

詳述すると、入力モード又はＯＤＴ確認モードにおいて、論理値「１」のＯＤＴ信号Ｓｔが入力されると、第１ノードＮ１（入出力端子Ｔｉｏ）は、プルアップ及びプルダウンされてコンフリクトする。このとき、プルアップ２１及びプルダウン２２からそれぞれ第１ノードＮ１へ出力される信号の信号強度は表９に示すように共にストレングス・レベルが「５」のため、第１ノードＮ１（入出力端子Ｔｉｏ）は論理値「Ｘ２（不定値）」になる。

0045

反対に、入力モード又はＯＤＴ確認モードにおいて、論理値「０」のＯＤＴ信号Ｓｔが入力されると、第１ノードＮ１（入出力端子Ｔｉｏ）は、プルアップ及びプルダウンされない。そして、第１ノードＮ１（入出力端子Ｔｉｏ）は、スリーステートバッファ１１、プルアップ２１及びプルダウン２２のどこからも信号が入力されないため、論理値「Ｚ（ハイインピーダンス）」になる。

0046

すなわち、終端抵抗部１２は、ＯＤＴ確認モードにおいて、論理値「１」のＯＤＴ信号Ｓｔを入力し、第１ノードＮ１（入出力端子Ｔｉｏ）を論理値「Ｘ２（不定値）」にすることと、論理値「０」のＯＤＴ信号Ｓｔを入力し、第１ノードＮ１（入出力端子Ｔｉｏ）を論理値「Ｚ（ハイインピーダンス）」にすることとでＯＤＴ動作を表現している。

0047

つまり、終端抵抗部１２は、入力モード又はＯＤＴ確認モードにおいて、論理値「１」のＯＤＴ信号Ｓｔを入力すると、第１ノードＮ１（入出力端子Ｔｉｏ）を終端する。反対に、終端抵抗部１２は、入力モード又はＯＤＴ確認モードにおいて、論理値「０」のＯＤＴ信号Ｓｔを入力すると、第１ノードＮ１（入出力端子Ｔｉｏ）を終端しない。

0048

バッファ１４は、入力モードにおいて、入出力端子Ｔｉｏから外部入出力信号Ｓｉｏを信号線Ｌｓ２を介して入力し、第１ノードＮ１（入出力端子Ｔｉｏ）の電位の論理値の影響を受けず、その外部入出力信号Ｓｉｏの論理値をそのまま内部回路に出力する。

0049

つまり、入力モード又はＯＤＴ確認モードにおいて、論理値「１」のＯＤＴ信号Ｓｔが終端抵抗部１２に入力されると、第１ノードＮ１（入出力端子Ｔｉｏ）は、論理値「Ｘ２（不定値）」になる。この論理値「Ｘ２（不定値）」が「ｐｕｌｌ１」，「ｐｕｌｌ０」のコンフリクトにて生成されるため、その信号強度は表９に示すように、ストレングス・レベルが「５」になる。この時、外部入出力信号Ｓｉｏの信号強度はストレングス・レベルが「６」であるため、外部入出力信号Ｓｉｏの論理値（ストレングス・レベルが「６」）が第１ノードＮ１（入出力端子Ｔｉｏ）の論理値（ストレングス・レベルが「５」）より優先される。

0050

反対に、入力モード又はＯＤＴ確認モードにおいて、論理値「０」のＯＤＴ信号Ｓｔが終端抵抗部１２に入力されると、第１ノードＮ１（入出力端子Ｔｉｏ）は、論理値「Ｚ（ハイインピーダンス）」になる。このため、入出力端子Ｔｉｏの論理値は、外部入出力信号Ｓｉｏの論理値が第１ノードＮ１（入出力端子Ｔｉｏ）の論理値「Ｚ（ハイインピーダンス）」より優先される。

0051

従って、終端搭載入出力回路３０ａの論理シミュレーションモデル１０は、ＯＤＴ確認モードにおいて、終端抵抗部１２に論理値「１」，「０」のＯＤＴ信号Ｓｔが入力されて、論理値「Ｘ２（不定値）」、「Ｚ（ハイインピーダンス）」の外部入出力信号を入出力端子Ｔｉｏから半導体デバイスＤ２の入出力回路３０ｂに出力してＯＤＴ動作を表現するようにしている。

0052

また、終端搭載入出力回路３０ａの論理シミュレーションモデル１０は、入力モードにおいて、論理値「１」のＯＤＴ信号Ｓｔが入力されるとき、第１ノードＮ１（入出力端子Ｔｉｏ）が外部入出力信号Ｓｉｏより信号強度の弱い論理値「Ｘ２（不定値）」にする。このため、終端搭載入出力回路３０ａの論理シミュレーションモデル１０は、第１ノードＮ１（入出力端子Ｔｉｏ）の論理値（ストレングス・レベル「５」）より外部入出力信号Ｓｉｏの論理値（ストレングス・レベル「６」）を優先するため、正常に外部と信号の入出力をしている。

0053

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）従来の論理シミュレーションモデルの出力期待値に、論理値「Ｘ２（不定値）」を加えた。これにより、終端搭載入出力回路３０ａの論理シミュレーションモデル１０の出力期待値を表現することができる。従って、終端搭載入出力回路３０ａの論理シミュレーションモデル１０は、ＯＤＴ動作を反映することができる。

0054

（２）上記の論理値「Ｘ２（不定値）」の信号強度を、外部入出力信号Ｓｉｏ（ストレングス・レベル「６」）より弱いストレングス・レベル「５」にした。これにより、終端搭載入出力回路３０ａは、外部入出力信号Ｓｉｏを入力された場合、外部入出力信号Ｓｉｏの論理値が第１ノードＮ１（入出力端子Ｔｉｏ）の論理値「Ｘ２（不定値）」より優先され、論理値を変更せずに、バッファ１４を介して内部回路に出力することができる。

0055

（３）論理シミュレーション回路において、終端搭載入出力回路３０ａに対して、ＯＤＴ動作が反映された終端搭載入出力回路３０ａの論理シミュレーションモデル１０を用いた。これにより、終端搭載入出力回路３０ａを備えた論理回路のＯＤＴ動作を論理シミュレーションにて確認することができる。つまり、ＯＤＴ動作を制御する論理回路の論理、及び該論理回路と終端搭載入出力回路３０ａとの間を信号線が正常に接続されているかを論理シミュレーションにて確認することができる。さらに、論理回路における遅延を考慮して、論理回路のＯＤＴ動作を論理シミュレーションにて確認することができる。

0056

尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、終端抵抗部１２が第１ノードＮ１（入出力端子Ｔｉｏ）の論理値「Ｘ２（不定値）」にしていた。これに限らず、第１ノードＮ１（入出力端子Ｔｉｏ）の論理値「Ｘ２」にすることができれば、どのような回路構成でもよく、例えば、図３及び図４に示す終端抵抗部１２ａ，１２ｂでもよい。

0057

図３に示す終端抵抗部１２ａは、第１及び第２バッファ２５ａ，２５ｂ、基本回路である信号強度を指定可能なＮチャネルＭＯＳトランジスタ（プリミティブＮチャネルＭＯＳトランジスタ）Ｔｒ４で構成される。第１バッファ２５ａは、内部回路から論理値「１」の第１不定生成信号Ｓｆｓ１が入力される。第１バッファ２５ａは、入力された論理値「１」の第１不定生成信号Ｓｆｓ１をプリミティブＮチャネルＭＯＳトランジスタＴｒ４に出力する。第２バッファ２５ｂは内部回路から論理値「０」の第２不定生成信号Ｓｆｓ２が入力される。第２バッファ２５ｂは、入力された論理値「０」の第２不定生成信号Ｓｆｓ２をプリミティブＮチャネルＭＯＳトランジスタＴｒ４に出力する。つまり、プリミティブＮチャネルＭＯＳトランジスタＴｒ４は、第１バッファ２５ａから論理値「１」の第１不定生成信号Ｓｆｓ１と第２バッファ２５ｂから論理値「０」の第２不定生成信号Ｓｆｓ２が出力され、第１及び第２不定生成信号Ｓｆｓ１，Ｓｆｓ２がコンフリクトして論理値「Ｘ（不定値、ストレングス・レベルが「６」）」を入力される。

0058

プリミティブＮチャネルＭＯＳトランジスタＴｒ４は、そのソースが第１及び第２バッファ２５ａ，２５ｂの出力端子に接続され、そのドレインが信号線Ｌｓ１に接続（接続点を第１ノードＮ１）され、そのゲートにＯＤＴ信号Ｓｔが入力される。プリミティブＮチャネルＭＯＳトランジスタＴｒ４は、そのドレインに入力された論理値「Ｘ（不定値）」の信号強度を弱くして論理値「Ｘ２（不定値）」にする。そして、プリミティブＮチャネルＭＯＳトランジスタＴｒ４は、そのゲートに入力されたＯＤＴ信号Ｓｔに応じて、論理値「Ｘ２（不定値）」の不定信号Ｓｆを第１ノードＮ１（入出力端子Ｔｉｏ）に出力する。

0059

つまり、プリミティブＮチャネルＭＯＳトランジスタＴｒ４は、論理値「１」のＯＤＴ信号Ｓｔを入力すると、オンして論理値「Ｘ２（不定値）」の不定信号Ｓｆを第１ノードＮ１（入出力端子Ｔｉｏ）に出力する。反対に、プリミティブＮチャネルＭＯＳトランジスタＴｒ４は、論理値「０」のＯＤＴ信号Ｓｔを入力すると、オフして論理値「Ｘ２（不定値）」の不定信号Ｓｆを第１ノードＮ１（入出力端子Ｔｉｏ）に出力しない。

0060

・上記図３に示す終端抵抗部１２ａでは、プリミティブＮチャネルＭＯＳトランジスタＴｒ４が論理値「Ｘ（不定値、ストレングス・レベルが６）」を論理値「Ｘ２（不定値、ストレングス・レベルが５）」にしていた。これに限らず、プリミティブＮチャネルＭＯＳトランジスタＴｒ４の代わりに第１及び第２バッファ２５ａ，２５ｂが論理値「Ｘ（不定値）」を論理値「Ｘ２（不定値）」にしてもよい。

0061

・上記図３に示す終端抵抗部１２ａでは、プリミティブＮチャネルＭＯＳトランジスタＴｒ４をスイッチングすることによって、第１ノードＮ１（入出力端子Ｔｉｏ）への論理値「Ｘ２（不定値）」の出力を制御していた。これに限らず、第１及び第２バッファ２５ａ，２５ｂをスリーステートバッファに代えて論理値「Ｘ（不定値）」の出力を制御してよい。このとき、スリーステートバッファは、ＯＤＴ信号Ｓｔが入力され、そのＯＤＴ信号Ｓｔに応じてプリミティブＮチャネルＭＯＳトランジスタＴｒ４への論理値「Ｘ（不定値）」の出力を制御する。

0062

・上記図３に示す終端抵抗部１２ａでは、第１及び第２バッファ２５ａ，２５ｂから出力する第１及び第２不定生成信号Ｓｆｓ１，Ｓｆｓ２に対するスイッチとしてプリミティブＮチャネルＭＯＳトランジスタＴｒ４を備えていた。これに限らず、図４に示す終端抵抗部１２ｂのように、第１及び第２バッファ２５ａ，２５ｂから出力する第１及び第２不定生成信号Ｓｆｓ１，Ｓｆｓ２に対してそれぞれプリミティブＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６を備えてもよい。

0063

論理シミュレーションの信号強度を示す説明図である。
入出力回路の論理シミュレーションモデルの電気ブロック図である。
別例の終端抵抗部の電気ブロック図である。
別例の終端抵抗部の電気ブロック図である。
入出力回路の電気ブロック図である。

0064

１０入出力回路の論理シミュレーションモデル
３０ 入出力回路
３２終端抵抗部
Ｘ不定値
Ｘ２信号強度が弱い不定値