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技術 入出力回路の論理シミュレーションモデル、論理シミュレーション及び論理シミュレーション方法

出願人 富士通セミコンダクター株式会社
発明者 清水鏡太
出願日 2008年10月27日 (12年3ヶ月経過) 出願番号 2008-275943
公開日 2010年5月6日 (10年9ヶ月経過) 公開番号 2010-102655
状態 拒絶査定
技術分野 CAD
主要キーワード 対応特性 不定信号 ODT テブナン終端 スリーステート 終端抵抗回路 内部出力信号 スリーステートバッファ
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図面 (6)

課題

論理シミュレーションにおいて、入出力回路が用いられた論理回路ODT動作を確認可能な終端抵抗内蔵の入出力回路の論理シミュレーションモデルを提供する。

解決手段

従来の論理シミュレーションモデルの出力期待値に、信号強度ストレングス・レベル「5」の論理値「X2(不定値)」を加えた。そして、終端搭載入出力回路30aの論理シミュレーションモデル10は、ODT確認モードにおいて、終端抵抗部12に論理値「1」,「0」のODT信号Stが入力されて、論理値「X2(不定値)」、「Z(ハイインピーダンス)」の外部入出力信号入出力端子Tioから他の半導体デバイスの入出力回路に出力してODT動作を表現する。

概要

背景

従来、電子機器は、それぞれ特定の処理機能を有する複数の半導体デバイスから構成されている。複数の半導体デバイスは、半導体デバイス間を伝送路を介し接続され、同伝送路を介して信号の入出力を行っている。このため、各半導体デバイスは、入出力回路(I/O)を備え、同入出力回路を介して外部から信号を入力したり、また、自身の半導体装置内に備えた信号処理を行うための内部回路にて生成した信号を出力する。

入出力回路は、その出力インピーダンスと、外部装置としての他の半導体デバイスの入出力回路及び両入出力回路との間を接続する伝送路の特性インピーダンス対応特性インピーダンス)とが異なる場合、入出力する信号が反射損失してしまう。このため、入出力回路は、その出力インピーダンスを、対応特性インピーダンスとインピーダンス整合される必要がある。そこで、例えば、入出力回路は、終端抵抗を備えることで、その出力インピーダンスを、対応特性インピーダンスとインピーダンス整合し、入出力される信号の反射や損失を防いでいる。

ところで、近年、入出力回路が備える終端抵抗を半導体装置上に形成するODT(On Die Termination)という技術が知られている(例えば、特許文献1参照)。ODTでは、終端抵抗がテブナン終端にて構成されようになっている。テブナン終端とは、伝送路に対して、電源ライングランドラインとの間にそれぞれ抵抗を介在させる構成をいう。

図5に示すように、半導体装置としての半導体デバイスD1は、終端抵抗を内蔵した入出力回路30aを備え、該入出力回路30aは入出力回路部31と終端抵抗部32とで構成されている。入出力回路部31は、周知な回路であり、他の半導体デバイスD2の入出力回路30bとの間で伝送路L1を介して信号の授受を行う。なお、入出力回路30bは入出力回路30aと同一な構成のため、その説明は便宜上省略する。

テブナン終端を構成する終端抵抗部32は、入出力回路部31と入出力端子Tioとの間の信号線L2に接続される。終端抵抗部32は、第1及び第2抵抗R11,R12、第1及び第2スイッチSW1,SW2で構成されている。第1スイッチSW1と第1抵抗R11は直列に接続され、その直列回路が電源ラインL3と信号線L2の間に接続されている。また、第2スイッチSW2と第2抵抗R12は直列に接続され、その直列回路がグランドラインL4と信号線L2の間に接続されている。

上記の構成により、終端抵抗部32はテブナン終端を構成している。
第1及び第2抵抗R11,R12は、伝送路L1の電位が電源ラインL3の電源電圧VINの二分の一になるように、等しい抵抗値に設定されている。

通常、終端抵抗部32は、入出力回路30aが入力モードの時にオンさせ信号線L2を終端させて、他の半導体デバイスD2の入出力回路30bからの信号を受け取り、入出力回路30aが出力モードの時は、終端抵抗部32はオフさせて使用する。

つまり、半導体デバイスD1の終端抵抗部32は、入出力回路部31が他の半導体デバイスD2の入出力回路30bからの信号を入力する入力モードのとき、第1及び第2スイッチSW1,SW2をともにオンさせ、信号線L2の電位を電源電圧VINの二分の一に終端する。反対に、半導体デバイスD1の終端抵抗部32は、入出力回路部31が他の半導体デバイスD2の入出力回路30bに対して信号を出力する出力モードのとき、第1及び第2スイッチSW1,SW2をともにオフさせ、このとき半導体デバイスD1の終端抵抗部32は信号線L2を終端しない。
特開2006−66833号公報

概要

論理シミュレーションにおいて、入出力回路が用いられた論理回路のODT動作を確認可能な終端抵抗内蔵の入出力回路の論理シミュレーションモデルを提供する。従来の論理シミュレーションモデルの出力期待値に、信号強度ストレングス・レベル「5」の論理値「X2(不定値)」を加えた。そして、終端搭載入出力回路30aの論理シミュレーションモデル10は、ODT確認モードにおいて、終端抵抗部12に論理値「1」,「0」のODT信号Stが入力されて、論理値「X2(不定値)」、「Z(ハイインピーダンス)」の外部入出力信号を入出力端子Tioから他の半導体デバイスの入出力回路に出力してODT動作を表現する。

目的

この入出力回路の論理シミュレーションモデル、論理シミュレーション及び論理シミュレーション方法は、論理シミュレーションにおいて、入出力回路が用いられた論理回路のODT動作を可能にすることを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

出力バッファ入力バッファ及び入出力端子を有し、前記出力バッファからの出力信号を前記入出力端子から出力し、前記入出力端子から外部装置入力信号を入力し前記入力バッファに出力する終端抵抗を内蔵した入出力回路論理シミュレーションモデルであって、前記終端抵抗がオフする場合に前記終端抵抗の出力端ハイインピーダンスにし、前記終端抵抗がオンする場合に前記入出力端子を不定値にする終端抵抗部を備えることを特徴とする入出力回路の論理シミュレーションモデル。

請求項2

請求項1に記載の入出力回路の論理シミュレーションモデルにおいて、前記不定値は、信号同士衝突した場合、相手の信号の論理値優先する弱い信号強度に設定されることを特徴とする入出力回路の論理シミュレーションモデル。

請求項3

入出力回路を備える論理回路動作検証を行う論理シミュレーションであって、前記論理回路の論理シミュレーション回路において、前記入出力回路の論理シミュレーションモデルは、請求項1又は2に記載の入出力回路の論理シミュレーションモデルを用いることを特徴とする論理シミュレーション。

請求項4

出力バッファ、入力バッファ及び入出力端子を有し、前記出力バッファからの出力信号を前記入出力端子から出力し、前記入出力端子から外部装置の入力信号を入力し前記入力バッファに出力する終端抵抗を内蔵した入出力回路を備える論理回路の論理シミュレーション方法であって、前記終端抵抗がオフする場合に前記終端抵抗の出力端をハイインピーダンスにし、前記終端抵抗がオンする場合に前記入出力端子を不定値にする終端抵抗部を備えて論理回路の動作検証を行うことを特徴とする論理シミュレーション方法。

技術分野

背景技術

0002

従来、電子機器は、それぞれ特定の処理機能を有する複数の半導体デバイスから構成されている。複数の半導体デバイスは、半導体デバイス間を伝送路を介し接続され、同伝送路を介して信号の入出力を行っている。このため、各半導体デバイスは、入出力回路(I/O)を備え、同入出力回路を介して外部から信号を入力したり、また、自身の半導体装置内に備えた信号処理を行うための内部回路にて生成した信号を出力する。

0003

入出力回路は、その出力インピーダンスと、外部装置としての他の半導体デバイスの入出力回路及び両入出力回路との間を接続する伝送路の特性インピーダンス対応特性インピーダンス)とが異なる場合、入出力する信号が反射損失してしまう。このため、入出力回路は、その出力インピーダンスを、対応特性インピーダンスとインピーダンス整合される必要がある。そこで、例えば、入出力回路は、終端抵抗を備えることで、その出力インピーダンスを、対応特性インピーダンスとインピーダンス整合し、入出力される信号の反射や損失を防いでいる。

0004

ところで、近年、入出力回路が備える終端抵抗を半導体装置上に形成するODT(On Die Termination)という技術が知られている(例えば、特許文献1参照)。ODTでは、終端抵抗がテブナン終端にて構成されようになっている。テブナン終端とは、伝送路に対して、電源ライングランドラインとの間にそれぞれ抵抗を介在させる構成をいう。

0005

図5に示すように、半導体装置としての半導体デバイスD1は、終端抵抗を内蔵した入出力回路30aを備え、該入出力回路30aは入出力回路部31と終端抵抗部32とで構成されている。入出力回路部31は、周知な回路であり、他の半導体デバイスD2の入出力回路30bとの間で伝送路L1を介して信号の授受を行う。なお、入出力回路30bは入出力回路30aと同一な構成のため、その説明は便宜上省略する。

0006

テブナン終端を構成する終端抵抗部32は、入出力回路部31と入出力端子Tioとの間の信号線L2に接続される。終端抵抗部32は、第1及び第2抵抗R11,R12、第1及び第2スイッチSW1,SW2で構成されている。第1スイッチSW1と第1抵抗R11は直列に接続され、その直列回路が電源ラインL3と信号線L2の間に接続されている。また、第2スイッチSW2と第2抵抗R12は直列に接続され、その直列回路がグランドラインL4と信号線L2の間に接続されている。

0007

上記の構成により、終端抵抗部32はテブナン終端を構成している。
第1及び第2抵抗R11,R12は、伝送路L1の電位が電源ラインL3の電源電圧VINの二分の一になるように、等しい抵抗値に設定されている。

0008

通常、終端抵抗部32は、入出力回路30aが入力モードの時にオンさせ信号線L2を終端させて、他の半導体デバイスD2の入出力回路30bからの信号を受け取り、入出力回路30aが出力モードの時は、終端抵抗部32はオフさせて使用する。

0009

つまり、半導体デバイスD1の終端抵抗部32は、入出力回路部31が他の半導体デバイスD2の入出力回路30bからの信号を入力する入力モードのとき、第1及び第2スイッチSW1,SW2をともにオンさせ、信号線L2の電位を電源電圧VINの二分の一に終端する。反対に、半導体デバイスD1の終端抵抗部32は、入出力回路部31が他の半導体デバイスD2の入出力回路30bに対して信号を出力する出力モードのとき、第1及び第2スイッチSW1,SW2をともにオフさせ、このとき半導体デバイスD1の終端抵抗部32は信号線L2を終端しない。
特開2006−66833号公報

発明が解決しようとする課題

0010

しかしながら、上記終端抵抗部32を内蔵した入出力回路30aは、論理シミュレーションによる回路の動作検証に、前記ODT動作を反映することができないという問題があった。

0011

詳述すると、一般に、半導体装置上に形成される論理回路は、Verilog−HDLやVHDL(VHSIC Hardware Description Language)に代表されるハードウェア記述言語を用いて設計される。ハードウェア記述言語にて記述された論理回路は、論理シミュレーションにより動作検証される。

0012

そして、論理シミュレーションにおいては、「0」、「1」、「Z(ハイインピーダンス)」、「X(不定値)」の4つの論理値を扱うが、このうち「0」、「1」、「Z(ハイインピーダンス)」の3つ(スリーステート)を出力期待値として用い、論理値が不確定の場合を「X(不定値)」として表現していた。

0013

しかしながら、上記終端抵抗部32を内蔵した入出力回路30aは、入力モード時に終端抵抗部32がオンすると、信号線L2の電位が電源電圧VINの二分の一(論理値「0」と「1」の中間値)となり、従来のスリーステートではこの状態を表現する出力期待値が存在しないため、終端抵抗部32の動作を論理シミュレーションモデルに表現することができなかった。

0014

この入出力回路の論理シミュレーションモデル、論理シミュレーション及び論理シミュレーション方法は、論理シミュレーションにおいて、入出力回路が用いられた論理回路のODT動作を可能にすることを目的とする。

課題を解決するための手段

0015

この入出力回路の論理シミュレーションモデルは、出力バッファ入力バッファ及び入出力端子を有し、前記出力バッファからの出力信号を前記入出力端子から出力し、前記入出力端子から外部装置からの入力信号を入力し前記入力バッファに出力する終端抵抗を内蔵した入出力回路の論理シミュレーションモデルであって、出力期待値は不定値を備え、前記終端抵抗がオフする場合に前記終端抵抗の出力端をハイインピーダンスにし、前記終端抵抗がオンする場合に前記入出力端子を不定値にする終端抵抗部を備えるようにした。

0016

この終端抵抗を内蔵した入出力回路の論理シミュレーションモデルによれば、不定値を新たに出力期待値として用いることにより、終端抵抗回路がオフの時は入出力端子の論理値には影響を与えず、終端抵抗回路がオンの時は入出力端子を不定として表現する。これにより、終端抵抗を内蔵した入出力回路が入出力端子を終端しない動作と、入出力端子を終端する動作とを論理シミュレーションモデルにおいて表現することができる。

発明の効果

0017

開示された入出力回路の論理シミュレーションモデル、論理シミュレーション及び論理シミュレーション方法は、論理シミュレーションにおいて、入出力回路が用いられた論理回路のODT動作を可能にすることができる。

発明を実施するための最良の形態

0018

以下、一実施形態を図1及び図2に従って説明する。
論理シミュレーションモデルは、従来では、スリーステート、つまり、論理値「1」,「0」,「Z(ハイインピーダンス)」の出力期待値にて表現している。

0019

本実施形態では、これに加えて、論理シミュレーションモデルは、論理値が「X(不定値)」であって、その論理値の信号強度が従来の論理値「X(不定値)」より弱い信号強度の論理値「X2(不定値)」を新たに定義し加えて、フォーステートにて出力期待値を表現している。ここで、信号強度は、一般に、論理シミュレーションにおいてアンドナンドやバッファなどの基本回路プリミティブ)の駆動能力を、有限個に区分して簡易的に表現したものをいう。

0020

論理シミュレーションの一種であるVerilogにおいて、基本回路の信号強度は、図1の信号強度区分表9に示すように、論理値「1」,「0」を8段階に区分して指定することができる。図1において、ストレングス名は、ハードウェア記述言語において信号強度の強弱を表現する。ストレングス・レベルは、その値が大きいほど、信号強度が強い、つまり、駆動能力が大きいことを意味する。

0021

詳述すると、信号強度をハードウェア記述言語上にて指定するためのストレングス名は、表9に示すように「highz」〜「supply」の8種類がある。ストレングス名「highz」〜「supply」は、それぞれ信号強度の強弱を示すストレングス・レベルが「0」〜「7」に設定されている。つまり、ストレングス名「highz」〜「supply」は、表9の「highz」〜「supply」の並び順で上のストロングス名ほど信号強度が強くなるように設定されている。

0022

また、信号が論理値「1」の場合、ストロングス名に「1」を付ける。例えば、ストレングス名が「supply」であれば、「supply1」になる。反対に、信号が論理値「0」の場合、ストロングス名に「0」を付ける。例えば、ストレングス名が「supply」であれば、「supply0」になる。

0023

因みに、上記の信号強度にて表現される場合、電源の信号強度は「supply1」(ストレングス・レベル「7」)と指定されて最も信号強度が強いと表現され、グランドの信号強度は「supply0」(ストレングス・レベル「7」)と指定されて前記論理値「0」の信号強度の最も強い信号強度と表現される。

0024

また、信号強度を指定しない場合、論理値「1」の信号強度は「strong1」(ストレングス・レベル「6」)と指定されて前記電源の信号強度の次に強い信号強度と表現され、論理値「0」の信号強度は「strong0」(ストレングス・レベル「6」)と指定されて前記グランドの信号強度の次に強い信号強度と表現される。

0025

さらに、プルアップの信号強度は「pull1」(ストレングス・レベル「5」)と指定されて前記論理値「1」の信号強度の次に強い信号強度と表現され、プルダウンの信号強度は「pull0」(ストレングス・レベル「5」)と指定されて前記論理値「0」の信号強度の次に強い信号強度と表現される。

0026

また、2つの信号がコンフリクトする場合、2つの信号のうち、ストレングス・レベル(信号強度)が大きい信号の論理値が優先される。このとき、2つの信号のストレングス・レベルが同じ場合、論理値「X(不定値)」又は「X2(不定値)」のいずれかになる。

0027

詳述すると、コンフリクトする2つの信号の信号強度が「strong」以上、即ち、ストレングス・レベルが「6」以上の場合、論理値「X(不定値)」になる。一方、コンフリクトする2つの信号の信号強度が「pull」以下、即ち、ストレングス・レベルが「5」以下の場合、論理値「X2(不定値)」になる。本実施形態では、信号強度は、上記のVerilogの表現方法を用いて説明する。

0028

図2に示すように、終端抵抗部32を内蔵した入出力回路(以下、終端搭載入出力回路)30aの論理シミュレーションモデル10は、スリーステートバッファ11、終端抵抗部12、第1PチャネルMOSトランジスタTr1、バッファ14及び入出力端子Tioを備えている。

0029

終端搭載入出力回路30aの論理シミュレーションモデル10は、半導体装置における実際の動作、つまり、外部から信号を入力する入力モードと、内部回路(図示せず)にて生成される信号を出力する出力モードを備える。

0030

さらに、終端搭載入出力回路30aの論理シミュレーションモデル10では、入力モード及び出力モードとは別に、論理シミュレーションにおいて、外部から外部入出力信号Sioを入力しない条件でスリーステートバッファ11をハイインピーダンスにした状態で、終端抵抗を接続した場合と終端抵抗を接続しない場合の動作(ODT動作)を確認するためのモード(ODT確認モード)を備えている。

0031

従って、ODT確認モードでは、入出力回路30aの論理シミュレーションモデルの入力条件として、スリーステートバッファ11を非活性にして論理値「Z(ハイインピーダンス)」を出力させる論理値「1」の制御信号Ssが入力される。かつ、他の半導体デバイスD2が自身の入出力回路30bから半導体デバイスD1の入出力回路30aに対して信号を出力しない。そして、この入力状態において、終端抵抗部12に終端させる論理値「1」のODT信号St及び終端抵抗部12に終端させない論理値「0」のODT信号Stを切替えて入力される。

0032

スリーステートバッファ11は、内部回路から、内部回路にて生成された内部出力信号Soと、同スリーステートバッファ11の活性・非活性を制御する制御信号Ssとが入力される。そして、スリーステートバッファ11は、入力した制御信号Ssに基づいて、内部出力信号Soを信号線Ls1、第1PチャネルMOSトランジスタTr1を介して入出力端子Tioに出力する。なお、制御信号Ssは、終端搭載入出力回路30aを出力モードにするとき、論理値「0」(Lレベル)の制御信号Ssとなり、終端搭載入出力回路30aを入力モードにするとき、論理値「1」(Hレベル)の制御信号Ssとなる。

0033

つまり、スリーステートバッファ11は、論理値「0」の制御信号Ssが入力されているとき(出力モード)、入力された内部出力信号Soを信号線Ls1及び第1PチャネルMOSトランジスタTr1を介して入出力端子Tioに出力する。反対に、スリーステートバッファ11は、論理値「1」の制御信号Ssが入力されているとき(入力モード)、入力された内部出力信号Soを信号線Ls1及び第1PチャネルMOSトランジスタTr1を介して入出力端子Tioに出力せず、信号線Ls1に論理値「Z(ハイインピーダンス)」を出力する。

0034

なお、ODT確認モードにおいて、スリーステートバッファ11は、入力モードと同様に、同スリーステートバッファ11をハイインピーダンスにし、入力された内部出力信号Soを信号線Ls1を介して入出力端子Tioに出力せず、信号線Ls1に論理値「Z(ハイインピーダンス)」を出力するようになっている。

0035

第1PチャネルMOSトランジスタTr1は、そのソースが信号線Ls1に接続され、そのドレインが入出力端子Tioに接続され、そのゲートがグランドGNDに接続されている。第1PチャネルMOSトランジスタTr1は、そのゲートが接地電位に接続されていることから、常時オン状態になっている。従って、第1PチャネルMOSトランジスタTr1が信号線Ls1と入出力端子Tioとを分離させているが、信号線Ls1の論理値は、変更されずに入出力端子Tioに出力される。

0036

終端抵抗部12は、インバータ回路20、プルアップ21、第2PチャネルMOSトランジスタTr2、NチャネルMOSトランジスタTr3、及びプルダウン22を備えている。ここで、プルアップ21及びプルダウン22は周知な回路であり、一般に論理シミュレーションにおいて、基本回路(プリミティブ)として論理シミュレーションで使用されるライブラリ登録されている。

0037

インバータ回路20は、内部回路から終端抵抗部12にODT動作をさせるODT信号Stが入力される。内部回路から出力されるODT信号Stは、入力モードのとき、論理値「1」(Hレベル)のODT信号Stが出力される。反対に、ODT信号Stは、出力モードのとき、論理値「0」(Lレベル)のODT信号Stが出力される。

0038

インバータ回路20は、入力されたODT信号Stを反転して反転信号SBtを第2PチャネルMOSトランジスタTr2に出力する。第2PチャネルMOSトランジスタTr2は、そのゲートにインバータ回路20から反転信号SBtが入力される。第2PチャネルMOSトランジスタTr2は、そのドレインが信号線Ls1に接続(接続点を第1ノードN1という)され、そのソースがプルアップ21に接続されている。

0039

NチャネルMOSトランジスタTr3は、そのゲートにODT信号Stが入力される。また、NチャネルMOSトランジスタTr3は、そのドレインが第1ノードN1に接続され、そのソースがプルダウン22に接続されている。

0040

終端抵抗部12は、ODT信号Stに基づいて、第1ノードN1(信号線Ls1)をプルアップ及びプルダウンする。つまり、終端抵抗部12は、論理値「1」のODT信号Stが入力されているとき(入力モードのとき)、第1ノードN1をプルアップ及びプルダウンする。すなわち、第1ノードN1(入出力端子Tio)を論理値「X2(不定値)」にする。

0041

反対に、終端抵抗部12は、論理値「0」のODT信号Stが入力されているとき(出力モードのとき)、第1ノードN1をプルアップ及びプルダウンしない。すなわち、終端抵抗部12は、第1ノードN1(信号線Ls1)に論理値「Z(ハイインピーダンス)」を出力する。

0042

なお、ODT確認モードにおいて、まず先に、終端抵抗部12に論理値「1」のODT信号Stが入力されると、第1ノードN1(入出力端子Tio)は、論理値「X2(不定値)」になり、次に、終端抵抗部12に論理値「0」のODT信号Stが入力されると、第1ノードN1(入出力端子Tio)は、論理値「Z(ハイインピーダンス)」になる。

0043

反対に、ODT確認モードにおいて、まず先に、終端抵抗部12に、論理値「0」のODT信号Stが入力されると、第1ノードN1は、論理値「Z(ハイインピーダンス)」となり、次に、終端抵抗部12に論理値「1」のODT信号Stが入力されると、第1ノードN1は、論理値「X2(不定値)」になる。つまり、ODT確認モードでは、終端抵抗部12は、論理値「1」,「0」のODT信号Stが入力され、その入力される順序に左右されない。

0044

詳述すると、入力モード又はODT確認モードにおいて、論理値「1」のODT信号Stが入力されると、第1ノードN1(入出力端子Tio)は、プルアップ及びプルダウンされてコンフリクトする。このとき、プルアップ21及びプルダウン22からそれぞれ第1ノードN1へ出力される信号の信号強度は表9に示すように共にストレングス・レベルが「5」のため、第1ノードN1(入出力端子Tio)は論理値「X2(不定値)」になる。

0045

反対に、入力モード又はODT確認モードにおいて、論理値「0」のODT信号Stが入力されると、第1ノードN1(入出力端子Tio)は、プルアップ及びプルダウンされない。そして、第1ノードN1(入出力端子Tio)は、スリーステートバッファ11、プルアップ21及びプルダウン22のどこからも信号が入力されないため、論理値「Z(ハイインピーダンス)」になる。

0046

すなわち、終端抵抗部12は、ODT確認モードにおいて、論理値「1」のODT信号Stを入力し、第1ノードN1(入出力端子Tio)を論理値「X2(不定値)」にすることと、論理値「0」のODT信号Stを入力し、第1ノードN1(入出力端子Tio)を論理値「Z(ハイインピーダンス)」にすることとでODT動作を表現している。

0047

つまり、終端抵抗部12は、入力モード又はODT確認モードにおいて、論理値「1」のODT信号Stを入力すると、第1ノードN1(入出力端子Tio)を終端する。反対に、終端抵抗部12は、入力モード又はODT確認モードにおいて、論理値「0」のODT信号Stを入力すると、第1ノードN1(入出力端子Tio)を終端しない。

0048

バッファ14は、入力モードにおいて、入出力端子Tioから外部入出力信号Sioを信号線Ls2を介して入力し、第1ノードN1(入出力端子Tio)の電位の論理値の影響を受けず、その外部入出力信号Sioの論理値をそのまま内部回路に出力する。

0049

つまり、入力モード又はODT確認モードにおいて、論理値「1」のODT信号Stが終端抵抗部12に入力されると、第1ノードN1(入出力端子Tio)は、論理値「X2(不定値)」になる。この論理値「X2(不定値)」が「pull1」,「pull0」のコンフリクトにて生成されるため、その信号強度は表9に示すように、ストレングス・レベルが「5」になる。この時、外部入出力信号Sioの信号強度はストレングス・レベルが「6」であるため、外部入出力信号Sioの論理値(ストレングス・レベルが「6」)が第1ノードN1(入出力端子Tio)の論理値(ストレングス・レベルが「5」)より優先される。

0050

反対に、入力モード又はODT確認モードにおいて、論理値「0」のODT信号Stが終端抵抗部12に入力されると、第1ノードN1(入出力端子Tio)は、論理値「Z(ハイインピーダンス)」になる。このため、入出力端子Tioの論理値は、外部入出力信号Sioの論理値が第1ノードN1(入出力端子Tio)の論理値「Z(ハイインピーダンス)」より優先される。

0051

従って、終端搭載入出力回路30aの論理シミュレーションモデル10は、ODT確認モードにおいて、終端抵抗部12に論理値「1」,「0」のODT信号Stが入力されて、論理値「X2(不定値)」、「Z(ハイインピーダンス)」の外部入出力信号を入出力端子Tioから半導体デバイスD2の入出力回路30bに出力してODT動作を表現するようにしている。

0052

また、終端搭載入出力回路30aの論理シミュレーションモデル10は、入力モードにおいて、論理値「1」のODT信号Stが入力されるとき、第1ノードN1(入出力端子Tio)が外部入出力信号Sioより信号強度の弱い論理値「X2(不定値)」にする。このため、終端搭載入出力回路30aの論理シミュレーションモデル10は、第1ノードN1(入出力端子Tio)の論理値(ストレングス・レベル「5」)より外部入出力信号Sioの論理値(ストレングス・レベル「6」)を優先するため、正常に外部と信号の入出力をしている。

0053

以上記述したように、本実施の形態によれば、以下の効果を奏する。
(1)従来の論理シミュレーションモデルの出力期待値に、論理値「X2(不定値)」を加えた。これにより、終端搭載入出力回路30aの論理シミュレーションモデル10の出力期待値を表現することができる。従って、終端搭載入出力回路30aの論理シミュレーションモデル10は、ODT動作を反映することができる。

0054

(2)上記の論理値「X2(不定値)」の信号強度を、外部入出力信号Sio(ストレングス・レベル「6」)より弱いストレングス・レベル「5」にした。これにより、終端搭載入出力回路30aは、外部入出力信号Sioを入力された場合、外部入出力信号Sioの論理値が第1ノードN1(入出力端子Tio)の論理値「X2(不定値)」より優先され、論理値を変更せずに、バッファ14を介して内部回路に出力することができる。

0055

(3)論理シミュレーション回路において、終端搭載入出力回路30aに対して、ODT動作が反映された終端搭載入出力回路30aの論理シミュレーションモデル10を用いた。これにより、終端搭載入出力回路30aを備えた論理回路のODT動作を論理シミュレーションにて確認することができる。つまり、ODT動作を制御する論理回路の論理、及び該論理回路と終端搭載入出力回路30aとの間を信号線が正常に接続されているかを論理シミュレーションにて確認することができる。さらに、論理回路における遅延を考慮して、論理回路のODT動作を論理シミュレーションにて確認することができる。

0056

尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、終端抵抗部12が第1ノードN1(入出力端子Tio)の論理値「X2(不定値)」にしていた。これに限らず、第1ノードN1(入出力端子Tio)の論理値「X2」にすることができれば、どのような回路構成でもよく、例えば、図3及び図4に示す終端抵抗部12a,12bでもよい。

0057

図3に示す終端抵抗部12aは、第1及び第2バッファ25a,25b、基本回路である信号強度を指定可能なNチャネルMOSトランジスタ(プリミティブNチャネルMOSトランジスタ)Tr4で構成される。第1バッファ25aは、内部回路から論理値「1」の第1不定生成信号Sfs1が入力される。第1バッファ25aは、入力された論理値「1」の第1不定生成信号Sfs1をプリミティブNチャネルMOSトランジスタTr4に出力する。第2バッファ25bは内部回路から論理値「0」の第2不定生成信号Sfs2が入力される。第2バッファ25bは、入力された論理値「0」の第2不定生成信号Sfs2をプリミティブNチャネルMOSトランジスタTr4に出力する。つまり、プリミティブNチャネルMOSトランジスタTr4は、第1バッファ25aから論理値「1」の第1不定生成信号Sfs1と第2バッファ25bから論理値「0」の第2不定生成信号Sfs2が出力され、第1及び第2不定生成信号Sfs1,Sfs2がコンフリクトして論理値「X(不定値、ストレングス・レベルが「6」)」を入力される。

0058

プリミティブNチャネルMOSトランジスタTr4は、そのソースが第1及び第2バッファ25a,25bの出力端子に接続され、そのドレインが信号線Ls1に接続(接続点を第1ノードN1)され、そのゲートにODT信号Stが入力される。プリミティブNチャネルMOSトランジスタTr4は、そのドレインに入力された論理値「X(不定値)」の信号強度を弱くして論理値「X2(不定値)」にする。そして、プリミティブNチャネルMOSトランジスタTr4は、そのゲートに入力されたODT信号Stに応じて、論理値「X2(不定値)」の不定信号Sfを第1ノードN1(入出力端子Tio)に出力する。

0059

つまり、プリミティブNチャネルMOSトランジスタTr4は、論理値「1」のODT信号Stを入力すると、オンして論理値「X2(不定値)」の不定信号Sfを第1ノードN1(入出力端子Tio)に出力する。反対に、プリミティブNチャネルMOSトランジスタTr4は、論理値「0」のODT信号Stを入力すると、オフして論理値「X2(不定値)」の不定信号Sfを第1ノードN1(入出力端子Tio)に出力しない。

0060

・上記図3に示す終端抵抗部12aでは、プリミティブNチャネルMOSトランジスタTr4が論理値「X(不定値、ストレングス・レベルが6)」を論理値「X2(不定値、ストレングス・レベルが5)」にしていた。これに限らず、プリミティブNチャネルMOSトランジスタTr4の代わりに第1及び第2バッファ25a,25bが論理値「X(不定値)」を論理値「X2(不定値)」にしてもよい。

0061

・上記図3に示す終端抵抗部12aでは、プリミティブNチャネルMOSトランジスタTr4をスイッチングすることによって、第1ノードN1(入出力端子Tio)への論理値「X2(不定値)」の出力を制御していた。これに限らず、第1及び第2バッファ25a,25bをスリーステートバッファに代えて論理値「X(不定値)」の出力を制御してよい。このとき、スリーステートバッファは、ODT信号Stが入力され、そのODT信号Stに応じてプリミティブNチャネルMOSトランジスタTr4への論理値「X(不定値)」の出力を制御する。

0062

・上記図3に示す終端抵抗部12aでは、第1及び第2バッファ25a,25bから出力する第1及び第2不定生成信号Sfs1,Sfs2に対するスイッチとしてプリミティブNチャネルMOSトランジスタTr4を備えていた。これに限らず、図4に示す終端抵抗部12bのように、第1及び第2バッファ25a,25bから出力する第1及び第2不定生成信号Sfs1,Sfs2に対してそれぞれプリミティブNチャネルMOSトランジスタTr5,Tr6を備えてもよい。

図面の簡単な説明

0063

論理シミュレーションの信号強度を示す説明図である。
入出力回路の論理シミュレーションモデルの電気ブロック図である。
別例の終端抵抗部の電気ブロック図である。
別例の終端抵抗部の電気ブロック図である。
入出力回路の電気ブロック図である。

符号の説明

0064

10入出力回路の論理シミュレーションモデル
30 入出力回路
32終端抵抗部
X不定値
X2信号強度が弱い不定値

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