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図面 (20)

課題

表示パネルに設けられるパッド部として適した構造を提供することを目的の一とする。酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途の表示装置において、薄膜の剥がれに起因する不良を防止することを目的の一とする。

解決手段

走査線信号線が交差し、マトリクス状に配列する画素電極層と、該画素電極層に対応して設けられた画素部を有し、該画素部に酸素含有量が異なる少なくとも二種類の酸化物半導体層とを組み合わせて構成され、ゲート電極層と重なるチャネル形成領域となる半導体層上にチャネル保護層が設けられた逆スタガ型薄膜トランジスタが設けられた表示装置である。この表示装置において画素部の外側領域には、走査線、信号線を構成する同じ材質導電層によって、画素電極層と対向する共通電極層電気的に接続するパッド部が設けられている。

概要

背景

液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは、アモルファスシリコン多結晶シリコンによって作製されている。アモルファスシリコンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができ、一方、結晶シリコンを用いた薄膜トランジスタは電界効果移動度が高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必ずしも適応しないといった特性を有している。

これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイス光デバイスに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、In−Ga−Zn−O系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置スイッチング素子などに用いる技術が特許文献1及び特許文献2で開示されている。

概要

表示パネルに設けられるパッド部として適した構造を提供することを目的の一とする。酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途の表示装置において、薄膜の剥がれに起因する不良を防止することを目的の一とする。走査線信号線が交差し、マトリクス状に配列する画素電極層と、該画素電極層に対応して設けられた画素部を有し、該画素部に酸素含有量が異なる少なくとも二種類の酸化物半導体層とを組み合わせて構成され、ゲート電極層と重なるチャネル形成領域となる半導体層上にチャネル保護層が設けられた逆スタガ型薄膜トランジスタが設けられた表示装置である。この表示装置において画素部の外側領域には、走査線、信号線を構成する同じ材質導電層によって、画素電極層と対向する共通電極層電気的に接続するパッド部が設けられている。

目的

本発明の一形態は、表示パネルに設けられる共通接続部として適した構造を提供する

効果

実績

技術文献被引用数
3件
牽制数
6件

この技術が所属する分野

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請求項1

走査線信号線が交差し、画素電極層マトリクス状に配列する画素部と、前記画素電極層に対応して設けられ、前記走査線と接続するゲート電極層と、前記ゲート電極層を被覆するゲート絶縁層と、チャネル形成領域となる第1の酸化物半導体層と、前記ゲート電極層と重なる前記第1の酸化物半導体層上を覆うチャネル保護層と、前記第1の酸化物半導体層及び前記チャネル保護層上にソース領域及びドレイン領域となる第2の酸化物半導体層と、前記第1の酸化物半導体層、前記チャネル保護層及び前記第2の酸化物半導体層上にソース電極層及びドレイン電極層とを含む薄膜トランジスタと、前記画素部の外側領域に、前記ゲート絶縁層と同じ層で形成された絶縁層上に、前記ソース電極層及び前記ドレイン電極層と同じ層で形成された導電層が形成され、前記導電層上に設けられた層間絶縁層の開口部によって前記画素電極層と対向する共通電極層電気的に接続するパッド部とを有し、前記第1の酸化物半導体層は前記第2の酸化物半導体層より酸素濃度が高いことを特徴とする表示装置

請求項2

請求項1において、前記ゲート絶縁層と同じ層で形成された絶縁層と前記導電層との間に第2の酸化物半導体層と同じ層で形成された酸化物半導体層とを有することを特徴とする表示装置。

請求項3

走査線と信号線が交差し、画素電極層がマトリクス状に配列する画素部と、前記画素電極層に対応して設けられ、前記走査線と接続するゲート電極層と、前記ゲート電極層を被覆するゲート絶縁層と、チャネル形成領域となる第1の酸化物半導体層と、前記ゲート電極層と重なる前記第1の酸化物半導体層上を覆うチャネル保護層と、前記第1の酸化物半導体層及び前記チャネル保護層上にソース領域及びドレイン領域となる第2の酸化物半導体層と、前記第1の酸化物半導体層、前記チャネル保護層及び前記第2の酸化物半導体層上にソース電極層及びドレイン電極層とを含む薄膜トランジスタと、前記画素部の外側領域に、前記ゲート電極層と同じ層で形成された第1の導電層と、前記ゲート絶縁層と同じ層で形成された絶縁層上に、前記ソース電極層及び前記ドレイン電極層と同じ層で形成された第2の導電層が形成され、前記第2の導電層上に設けられた層間絶縁層の開口部によって前記画素電極層と対向する共通電極層と電気的に接続するパッド部とを有し、前記第1の酸化物半導体層は前記第2の酸化物半導体層より酸素濃度が高いことを特徴とする表示装置。

請求項4

請求項3において、前記ゲート絶縁層と同じ層で形成された絶縁層と前記第2の導電層との間に第2の酸化物半導体層と同じ層で形成された酸化物半導体層とを有することを特徴とする表示装置。

請求項5

請求項1乃至4のいずれか一項において、前記第1の酸化物半導体層の電気伝導度は前記第2の酸化物半導体層の酸電気伝導度よりも低いことを特徴とする表示装置。

請求項6

請求項1乃至5のいずれか一項において、前記第1の酸化物半導体層は酸素過剰型であり、前記第2の酸化物半導体層は酸素欠乏型であることを特徴とする表示装置。

請求項7

請求項1乃至6のいずれか一項において、第1の酸化物半導体層及び第2の酸化物半導体層は、インジウムガリウム、及び亜鉛を含むことを特徴とする表示装置。

技術分野

0001

本発明は、酸化物半導体を用いる表示装置及びその製造方法に関する。

背景技術

0002

液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは、アモルファスシリコン多結晶シリコンによって作製されている。アモルファスシリコンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができ、一方、結晶シリコンを用いた薄膜トランジスタは電界効果移動度が高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必ずしも適応しないといった特性を有している。

0003

これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイス光デバイスに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、In−Ga−Zn−O系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置スイッチング素子などに用いる技術が特許文献1及び特許文献2で開示されている。

先行技術

0004

特開2007−123861号公報
特開2007−96055号公報

発明が解決しようとする課題

0005

酸化物半導体にチャネル形成領域を設ける薄膜トランジスタは、アモルファスシリコンを用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はスパッタリング法などによって300℃以下の温度で膜形成が可能であり、多結晶シリコンを用いた薄膜トランジスタよりも製造工程が簡単である。

0006

このような酸化物半導体を用いてガラス基板、プラスチック基板等に薄膜トランジスタを形成し、液晶ディスプレイエレクトロルミネセンスディスプレイ又は電子ペーパ等への応用が期待されている。

0007

しかし、動作特性に優れ、しかも低温で製造可能である酸化物半導体を用いる薄膜トランジスタの特性を活かすには、素子の構造や製造条件を最適化するのみでなく、信号の入出力に必要な配線構造及び接続構造を考慮する必要がある。酸化物半導体膜が低温で成膜可能であっても、配線電極を形成する金属等の薄膜層間絶縁膜等の絶縁膜剥離があっては、製品不良となってしまう。また、表示パネル素子基板側に設けられる共通接続部の電極の接続抵抗が高いと、表示画面にが出来てしまい輝度が低下するといった問題が発生する。

0008

本発明の一形態は、表示パネルに設けられる共通接続部として適した構造を提供することを目的の一とする。

0009

本発明の一形態は、酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途の表示装置において、薄膜の剥がれに起因する不良を防止することを目的の一とする。

課題を解決するための手段

0010

本発明の一形態は、走査線信号線が交差し、マトリクス状に配列する画素電極層と、該画素電極層に対応して設けられた画素部を有し、該画素部に酸素含有量が異なる少なくとも二種類の酸化物半導体層とを組み合わせて構成されるチャネル保護層を含む逆スタガ型薄膜トランジスタが設けられた表示装置である。この表示装置において画素部の外側領域には、走査線、信号線を構成する同じ材質導電層によって、画素電極層と対向する共通電極層電気的に接続するパッド部が設けられている。

0011

本発明の例示的な一態様は、画素電極に接続される薄膜トランジスタを含む画素部と、画素電極と対向する共通電極と電気的に接続するパッド部とを有する表示装置であり、以下の構成を含む。

0012

画素部は、走査線と信号線が交差し、画素電極層がマトリクス状に配列している。画素電極層に対応して設けられた薄膜トランジスタは、走査線と接続するゲート電極層と、ゲート電極層を被覆するゲート絶縁層と、チャネル形成領域となる第1の酸化物半導体層と、ゲート電極層と重なる第1の酸化物半導体層上を覆うチャネル保護層と、第1の酸化物半導体層及びチャネル保護層上にソース領域及びドレイン領域となる第2の酸化物半導体層と、第1の酸化物半導体層、チャネル保護層及び第2の酸化物半導体層上にソース電極層及びドレイン電極層とを含む。

0013

画素部の外側領域に設けられるパッド部は、ゲート絶縁層と同じ層で形成された絶縁層上に、ソース電極層及びドレイン電極層と同じ層で形成された導電層が形成され、導電層上に設けられた層間絶縁層の開口部によって画素電極層と対向する共通電極層と電気的電気的な接続を可能としている。

0014

本発明の例示的な一態様は、画素部の外側領域に設けられるパッド部の他の構成として、ゲート電極層と同じ層で形成された第1の導電層と、ゲート絶縁層と同じ層で形成された絶縁層上に、ソース電極層及びドレイン電極層と同じ層で形成された第2の導電層が形成され、第2の導電層上に設けられた層間絶縁層の開口部によって画素電極層と対向する共通電極層と電気的な接続を可能とするものを含む。

0015

上記構成において、パッド部として、ゲート絶縁層と同じ層で形成された絶縁層と導電層(又は第2の導電層)との間に第2の酸化物半導体層と同じ層で形成された酸化物半導体層とを有する構成としてもよい。

0016

半導体層のチャネル形成領域として用いる酸化物半導体層(第1の酸化物半導体層)は、ソース領域及びドレイン領域として用いる酸化物半導体層(第2の酸化物半導体層)より酸素濃度が高い。第1の酸化物半導体層は酸素過剰酸化物半導体層であり、第2の酸化物半導体層は酸素欠乏酸化物半導体層と言える。

0017

第2の酸化物半導体層はn型の導電型を示し、第1の酸化物半導体層より電気伝導度が高い。よって第2の酸化物半導体層を用いるソース領域及びドレイン領域は、第1の酸化物半導体層を用いる半導体層より抵抗が低くなる。

0018

また第1の酸化物半導体層は非晶質構造を有し、第2の酸化物半導体層は非晶質構造の中に結晶粒ナノクリスタル)を含む場合がある。この第2の酸化物半導体層中の結晶粒(ナノクリスタル)は直径1nm〜10nm、代表的には2nm〜4nm程度である。

0019

なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有名称を示すものではない。

0020

チャネル形成領域となる第1の酸化物半導体層及び、またはソース領域及びドレイン領域となる第2の酸化物半導体層としてIn、Ga、及びZnを含む酸化物半導体膜を用いることができる。また、In、Ga、及びZnのいずれか一をタングステンモリブデンチタンニッケル、又はアルミニウム置換してもよい。

0021

本明細書において、In、Ga、及びZnを含む酸化物半導体膜を用いて形成された半導体層を「IGZO半導体層」とも記す。IGZO半導体層は、非単結晶半導体層であり、少なくともアモルファス成分を含んでいるものとする。

0022

画素電極層および該画素電極層と電気的に接続する薄膜トランジスタを表面上に有する基板は、シール材と呼ばれる接着材対向基板と固定される。

0023

液晶表示装置において、液晶材料は、シール材と2枚の基板で封止される。

0024

シール材には、導電性粒子プラスチック粒子表面に金メッキ処理した粒子等)を複数混入させて、対向基板に設けられた対向電極(共通電極とも呼ぶ)と、もう一方の基板に設けられた共通電極または共通電位線との導通を行う。

0025

共通電位線は薄膜トランジスタの工程と同じ工程で同一基板上に作製することができる。

0026

また、共通電位線とシール材の導電性粒子とが重なる部分が共通接続部と呼ぶこともあり、共通電位線において導電性粒子と重なる部分を共通電極とも言える。

0027

薄膜トランジスタと同一基板上に形成する共通電位線は、液晶交流駆動させる際に基準となる基準電圧共通電位)を与える線とも言える。

0028

また、対向電極と接続する共通電位線の他にも、保持容量の一方の電極と接続する容量配線も共通電位線の一種とも呼べ、同様に同一基板上に設けることができる。

0029

また、電気泳動表示素子を用いた電子ペーパーとも称される表示装置においては、一対の基板の間に、異なる極性帯電した白色粒子黒色粒子およびそれらを分散する分散媒気体または液体)を収容する構造となっており、一対の基板の一方の基板に設けられた電極は共通電極(コモン電極)である。この共通電極に対向して画素電極がもう一方の基板に設けられ、その基板には画素電極と電気的に接続する薄膜トランジスタが複数配置される。例えば、この電気泳動表示素子を用いた表示装置の駆動方法は、白表示から黒表示へ変化させたい画素電極に対して、共通電極に印加されている共通電位に対して正の電圧を印加し、黒表示から白表示へ変化させたい画素電極に対して、共通電極に印加されている共通電位に対して負の電圧を印加し、変化させない画素電極は共通電極と同電位とする。

0030

薄膜トランジスタと同一基板上に形成する共通電位線は、電気泳動表示素子を駆動させる際に基準となる基準電圧を与える線とも言える。

0031

なお、電気泳動表示素子を用いた表示装置は、一対の基板及びその間に設けられる隔壁によって一定の大きさで形成された独立空間が複数設けられ、一つの独立空間が単位画素となり、表示を形成する。一つの独立空間は、異なる極性に帯電した複数の白色粒子と複数の黒色粒子およびそれらを分散する分散媒(気体または液体)を収容する空間である。

0032

電気泳動表示素子を用いた表示装置においても、異なる極性に帯電した複数の有色粒子およびそれらを分散する分散媒は、シール材と2枚の基板で封止される。また、電気泳動表示素子を用いた表示装置においても、一方の基板に設けられた共通電極と、もう一方の基板に形成する共通電位線とは共通接続部で導電性粒子により接続を行う。

0033

また、液晶表示装置または電気泳動表示素子を用いた表示装置において、プロセス温度にもよるが、用いる一対の基板の材料としてプラスチックフィルムを用いることもできる。

0034

ゲート絶縁層、チャネル形成領域となる第1の酸化物半導体層、ソース領域及びドレイン領域となる第2の酸化物半導体層、ソース電極層及びドレイン電極層はスパッタ法(スパッタリング法)で形成すればよい。

0035

スパッタ法にはスパッタ用電源高周波電源を用いるRFスパッタ法と、DCスパッタ法があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。RFスパッタ法は主に絶縁膜を成膜する場合に用いられ、DCスパッタ法は主に金属膜を成膜する場合に用いられる。

0036

また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。

0037

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ法を用いるスパッタ装置がある。

0038

また、スパッタ法を用いる成膜方法として、成膜中ターゲット物質スパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。

0039

これら各種のスパッタ法を用いてゲート絶縁層、半導体層、ソース領域及びドレイン領域、ソース電極層及びドレイン電極層を形成する。

0040

また、第1の酸化物半導体層(酸素過剰酸化物半導体層)及び第2の酸化物半導体層(酸素欠乏酸化物半導体層)にIGZO半導体層を用いる場合、第1の酸化物半導体層及び第2の酸化物半導体層の成膜条件とは異なる成膜条件で形成される。ソース領域及びドレイン領域となる第2の酸化物半導体層の成膜条件は、成膜直後においてサイズが1nm以上10nm以下の結晶粒を含む条件が含まれる。例えば、In2O3:Ga2O3:ZnO=1:1:1としたターゲットを用い、DCスパッタ法でアルゴンガス流量酸素流量を2:1の割合でチャンバーに導入する成膜条件、或いはアルゴンガスのみを導入する成膜条件とした場合、成膜直後においてサイズが1nm以上10nm以下の結晶粒を含む膜を得ることがある。なお、In2O3:Ga2O3:ZnO=1:1:1としたターゲットはアモルファス状の酸化物半導体膜を得るために、この比率として意図的に設計したものであるため、ソース領域及びドレイン領域をより結晶性の高い膜を得るためにターゲットの組成比を変更してもよい。プロセスの簡略化、または低コストを実現するためには、同じターゲットを用いて導入ガスを変更するだけでチャネル形成領域となる第1の酸化物半導体層と、ソース領域及びドレイン領域となる第2の酸化物半導体層とを作り分ける方が好ましい。

0041

また、ソース電極層及びドレイン電極層にチタン膜を用いることが好ましい。

0042

また、スパッタ法はターゲットに対して強いエネルギーをArイオンで与えるため、本体、成膜された酸化物半導体層(代表的には、IGZO半導体層)中には強い歪エネルギー内在すると考えられる。この歪エネルギーを解放するため200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ましい。この熱処理により原子レベル再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、成膜と熱処理(光アニールも含む)は重要である。

0043

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置半導体回路および電子機器は全て半導体装置である。

発明の効果

0044

本発明の一形態により、表示パネルに設けられるパッド部として適した構造を提供することができる。

0045

本発明の一態様によれば、画素部の外側領域に設けられるパッド部において、酸化物半導体層と導電層とを積層した構成とすることにより、薄膜の剥がれに起因する不良を防止することができる。また、酸化物半導体層と導電層とを積層した構成とすることによりパッド部が厚膜化され、低抵抗化が図られ、夫な構造とすることができる。

0046

また、本発明の一形態によって、光電流が少なく、寄生容量が小さく、オンオフ比の高い薄膜トランジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。

0047

従って、本発明の一形態により、電気特性が高く信頼性のよい表示装置を提供することができる。

図面の簡単な説明

0048

半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置の作製方法を説明する図。
半導体装置の作製方法を説明する図。
半導体装置の作製方法を説明する図。
半導体装置の作製方法を説明する図。
半導体装置の作製方法を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置のブロック図を説明する図。
信号線駆動回路の構成を説明する図。
信号線駆動回路の動作を説明するタイミングチャート
信号線駆動回路の動作を説明するタイミングチャート。
シフトレジスタの構成を説明する図。
図17に示すフリップフロップ接続構成を説明する図。
半導体装置の画素等価回路を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
電子ペーパーの使用形態の例を説明する図。
電子書籍の一例を示す外観図
テレビジョン装置およびデジタルフォトフレームの例を示す外観図。
遊技機の例を示す外観図。
携帯電話機の一例を示す外観図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。

実施例

0049

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

0050

(実施の形態1)
ここでは、第1の基板と第2の基板の間に液晶層封入する液晶表示装置において、第2の基板に設けられた対向電極と電気的に接続するための共通接続部(パッド部)を第1の基板上に形成する例を示す。なお、第1の基板にはスイッチング素子として薄膜トランジスタが形成されており、共通接続部の作製工程を画素部のスイッチング素子の作製工程と共通化させることで工程を複雑にすることなく形成する。

0051

共通接続部は、第1の基板と第2の基板とを接着するためのシール材と重なる位置に配置され、シール材に含まれる導電性粒子を介して対向電極と電気的な接続が行われる。或いは、シール材と重ならない箇所(ただし画素部を除く)に共通接続部を設け、共通接続部に重なるように導電性粒子を含むペーストをシール材とは別途設けて、対向電極と電気的な接続が行われる。

0052

図1(A)は薄膜トランジスタと共通接続部とを同一基板上に作製する半導体装置の断面構造図を示す図である。なお、図1(A)に示す薄膜トランジスタは、チャネル保護層を有する逆スタガ型薄膜トランジスタであり、半導体層103のチャネル形成領域上チャネル保護層133が設けられ、半導体層103及びチャネル保護層133上にソース領域又はドレイン領域104a、104bを介してソース電極層又はドレイン電極層105a、105bが設けられている薄膜トランジスタの例である。

0053

本実施の形態では、チャネル形成領域を有する半導体層103は、In、Ga、Zn、及びOを含む非単結晶半導体層(第1の酸化物半導体層)であり、少なくともアモルファス成分を含んでいるものとする。また、ソース領域又はドレイン領域104a、104bは、In、Ga、Zn、及びOを含む酸化物半導体層(第2の酸化物半導体層)であり、半導体層103の成膜条件とは異なる成膜条件で形成され、半導体層103よりも含まれる酸素濃度が低く、低抵抗な酸化物半導体層である。ソース領域又はドレイン領域104a、104bは、n型の導電型を有し、活性化エネルギー(ΔE)が0.01eV以上0.1eV以下であり、n+領域とも呼べる。なお、ソース領域又はドレイン領域104a、104bは、In、Ga、Zn、及びOを含む非単結晶半導体層であり、少なくともアモルファス成分を含んでいるものとする。よって半導体層103に用いる酸化物半導体層は酸素過剰酸化物半導体層であり、ソース領域またはドレイン領域として用いる酸化物半導体層は酸素欠乏半導体層である。

0054

酸素欠乏酸化物半導体層をソース領域又はドレイン領域104a、104bとして設けることにより、金属層であるソース電極層又はドレイン電極層105a、105bと、半導体層103(酸素過剰酸化物半導体層)との間を良好な接合としてショットキー接合に比べて熱的にも安定動作を有せしめる。また、チャネルのキャリアを供給する(ソース側)、またはチャネルのキャリアを安定して吸収する(ドレイン側)、または抵抗成分をソース電極層(またはドレイン電極層)との界面に作らないためにも積極的にソース領域またはドレイン領域を設けると効果的である。また低抵抗化により、高いドレイン電圧でも良好な移動度を保持することができる。

0055

半導体層103のチャネル形成領域上にチャネル保護層133を設ける構造であるため、半導体層103のチャネル形成領域に対する工程時におけるダメージエッチング時のプラズマやエッチング剤による膜減りや、酸化など)を防ぐことができる。従って薄膜トランジスタ170の信頼性を向上させることができる。

0056

また、図1(B)は共通接続部の上面図の一例を示す図であり、図中の鎖線G1−G2が図1(A)の共通接続部の断面に相当する。なお、図1(B)において図1(A)と同一の部分には同じ符号を用いて説明する。

0057

共通電位線185は、ゲート絶縁層102上に設けられ、ソース電極層又はドレイン電極層105a、105bと同じ材料及び同じ工程で作製される。

0058

また、共通電位線185は、保護絶縁層107で覆われ、保護絶縁層107は、共通電位線185と重なる位置に複数の開口部を有している。この開口部は、ソース電極層又はドレイン電極層105a、105bと画素電極層110とを接続するコンタクトホールと同じ工程で作製される。

0059

なお、ここでは面積サイズが大きく異なるため、画素部におけるコンタクトホールと、共通接続部の開口部と使い分けて呼ぶこととする。また、図1(A)では、画素部と共通接続部とで同じ縮尺で図示しておらず、例えば共通接続部の鎖線G1−G2の長さが500μm程度であるのに対して、薄膜トランジスタの幅は50μm未満であり、実際には10倍以上面積サイズが大きいが、分かりやすくするため、図1(A)に画素部と共通接続部の縮尺をそれぞれ変えて図示している。

0060

また、共通電極層190は、保護絶縁層107上に設けられ、画素部の画素電極層110と同じ材料及び同じ工程で作製される。

0061

このように、画素部のスイッチング素子の作製工程と共通させて共通接続部の作製工程を行う。

0062

そして画素部と共通接続部が設けられた第1の基板100と、対向電極を有する第2の基板とをシール材を用いて固定する。

0063

シール材に導電性粒子を含ませる場合は、シール材と共通接続部が重なるように一対の基板(第1の基板及び第2の基板)の位置合わせが行われる。例えば、小型の液晶パネルにおいては、画素部の対角などに2個の共通接続部がシール材と重ねて配置される。また、大型の液晶パネルにおいては、4個以上の共通接続部がシール材と重ねて配置される。

0064

なお、共通電極層190は、シール材に含まれる導電性粒子と接触する電極であり、第2の基板の対向電極と電気的に接続が行われる。

0065

液晶注入法を用いる場合は、シール材で一対の基板を固定した後、液晶を一対の基板間に注入する。また、液晶滴下法を用いる場合は、第2の基板或いは第1の基板上にシール材を描画し、液晶を滴下させた後、減圧下で一対の基板を貼り合わせる。

0066

なお、本実施の形態では、対向電極と電気的に接続する共通接続部の例を示したが、特に限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いることができる。

0067

例えば、発光表示装置を作製する場合、液晶表示装置とは異なり、対向電極と接続するための接続部分はないが、発光素子カソード陰極)を共通配線に接続する部分を有し、その部分を図1(A)に示す接続構造と同じ構造としてもよい。発光素子のカソードは画素毎に接続させる接続部分を設ければよい、或いは画素部と駆動回路部の間に接続部分を設ければよい。

0068

(実施の形態2)
ここでは、共通電位線として、ゲート配線と同じ材料及び同じ工程で形成される配線を用いて共通接続部(パッド部)を作製する例を図2(A)及び図2(B)に示す。

0069

図2(B)は共通接続部の上面図の一例を示す図であり、図中の鎖線E1−E2が図2(A)の共通接続部の断面に相当する。

0070

なお、図2(A)に示すように実施の形態1と画素部の薄膜トランジスタの構造は、同一であるため、図1(A)と同じ部分には同じ符号を用い、ここでは詳細な説明は省略することとする。

0071

共通電位線181は、第1の基板100上に設けられ、ゲート電極層101と同じ材料及び同じ工程で作製される。

0072

また、共通電位線181は、ゲート絶縁層102及び保護絶縁層107で覆われ、ゲート絶縁層102及び保護絶縁層107は、共通電位線181と重なる位置に複数の開口部を有している。この開口部は、実施の形態1とは異なり、2層の絶縁膜の厚さに相当する深い開口部となる。なお、この開口部は、ソース電極層又はドレイン電極層105a、105bと画素電極層110とを接続するコンタクトホールと同じ工程でエッチングした後、さらにゲート絶縁層102を選択的にエッチングすることで作製される。

0073

また、共通電極層190は、保護絶縁層107上に設けられ、画素部の画素電極層110と同じ材料及び同じ工程で作製される。

0074

このように、画素部のスイッチング素子の作製工程と共通させて共通接続部の作製工程を行う。

0075

そして画素部と共通接続部が設けられた第1の基板100と、対向電極を有する第2の基板とをシール材を用いて固定する。

0076

シール材に導電性粒子を含ませる場合は、シール材と共通接続部が重なるように一対の基板の位置合わせが行われる。

0077

なお、共通電極層190は、シール材に含まれる導電性粒子と接触する電極であり、第2の基板の対向電極と電気的に接続が行われる。

0078

液晶注入法を用いる場合は、シール材で一対の基板を固定した後、液晶を一対の基板間に注入する。また、液晶滴下法を用いる場合は、第2の基板或いは第1の基板上にシール材を描画し、液晶を滴下させた後、減圧下で一対の基板を貼り合わせる。

0079

なお、本実施の形態では、対向電極と電気的に接続する共通接続部の例を示したが、特に限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いることができる。

0080

(実施の形態3)
ここでは、共通接続部(パッド部)にゲート配線と同じ材料及び同じ工程で形成される電極を設け、その上に設ける共通電位線として、ソース電極層と同じ材料及び同じ工程で形成される配線を用いて共通接続部を作製する例を図3(A)及び図3(B)に示す。

0081

図3(B)は共通接続部の上面図の一例を示す図であり、図中の鎖線F1−F2が図3(A)の共通接続部の断面に相当する。

0082

なお、図3(A)に示すように実施の形態1と画素部の薄膜トランジスタの構造は、同一であるため、図1(A)と同じ部分には同じ符号を用い、ここでは詳細な説明は省略することとする。

0083

接続電極層191は、第1の基板100上に設けられ、ゲート電極層101と同じ材料及び同じ工程で作製される。

0084

また、接続電極層191は、ゲート絶縁層102及び保護絶縁層107で覆われ、ゲート絶縁層102及び保護絶縁層107は、共通電極層190と重なる位置に開口部を有している。この開口部は、実施の形態1とは異なり、2層の絶縁膜の厚さに相当する深い開口部となる。なお、この開口部は、ソース電極層又はドレイン電極層105bと画素電極層110とを接続するコンタクトホールと同じ工程でエッチングした後、さらにゲート絶縁層102を選択的にエッチングすることで作製される。

0085

また、共通電位線185は、ゲート絶縁層102上に設けられ、ソース電極層又はドレイン電極層105a、105bと同じ材料及び同じ工程で作製される。

0086

また、共通電位線185は、保護絶縁層107で覆われ、保護絶縁層107は、共通電位線185と重なる位置に複数の開口部を有している。この開口部は、ソース電極層又はドレイン電極層105bと画素電極層110とを接続するコンタクトホールと同じ工程で作製される。

0087

また、共通電極層190は、保護絶縁層107上に設けられ、画素部の画素電極層110と同じ材料及び同じ工程で作製される。

0088

このように、画素部のスイッチング素子の作製工程と共通させて共通接続部の作製工程を行う。

0089

そして画素部と共通接続部が設けられた第1の基板100と、対向電極を有する第2の基板とをシール材を用いて固定する。

0090

また、本実施の形態においては、複数の導電性粒子をゲート絶縁層102の開口部にのみ選択的に配置する。即ち、共通電極層190と接続電極層191とが接している領域に複数の導電性粒子を配置する。接続電極層191及び共通電位線185の両方と接触する共通電極層190は、導電性粒子と接触する電極であり、第2の基板の対向電極と電気的に接続が行われる。

0091

液晶注入法を用いる場合は、シール材で一対の基板を固定した後、液晶を一対の基板間に注入する。また、液晶滴下法を用いる場合は、第2の基板或いは第1の基板上にシール材を描画し、液晶を滴下させた後、減圧下で一対の基板を貼り合わせる。

0092

なお、本実施の形態では、対向電極と電気的に接続する共通接続部の例を示したが、特に限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いることができる。

0093

(実施の形態4)
ここでは、実施の形態1において、ソース電極層又はドレイン電極層とソース領域又はドレイン領域を同じマスクエッチング加工して形成された表示装置の例を図29(A)(B)に示す。

0094

図29(A)は薄膜トランジスタと共通接続部(パッド部)とを同一基板上に作製する半導体装置の断面構造図を示す図である。図29(A)に示す薄膜トランジスタ172は、チャネル保護層を有する逆スタガ型薄膜トランジスタであり、半導体層103のチャネル形成領域上チャネル保護層133が設けられ、半導体層103及びチャネル保護層133上にソース領域又はドレイン領域104a、104bを介してソース電極層又はドレイン電極層105a、105bが設けられている薄膜トランジスタの例である。薄膜トランジスタ172は、ソース領域又はドレイン領域104a、104bを形成する酸化物半導体層のエッチング加工と、ソース電極層又はドレイン電極層105a、105bを形成する導電層のエッチング加工とを、同じマスクを用いて行う。

0095

従って、薄膜トランジスタ172においては、ソース電極層又はドレイン電極層105a、105b及びソース領域又はドレイン領域104a、104bは同形状であり、ソース電極層又はドレイン電極層105a、105bソース領域下にソース領域又はドレイン領域104a、104bが存在する。

0096

よって共通接続部においてもゲート絶縁層102と共通電位線185との間にソース領域又はドレイン領域104a、104bと同じ材料及び同じ工程で作製される酸化物半導体層186が形成される。

0097

なお、図29(B)は共通接続部の上面図の一例を示す図であり、図中の鎖線G1−G2が図29(A)の共通接続部の断面に相当する。

0098

なお、図29(B)に示すように実施の形態1と共通接続部の上面図の構造は、同一であるため、図1(B)と同じ部分には同じ符号を用い、ここでは詳細な説明は省略することとする。

0099

本実施の形態によれば、画素部の外側領域に設けられる共通接続部(パッド部)において、酸化物半導体層と導電層とを積層した構成とすることにより、薄膜の剥がれに起因する不良を防止することができる。また、酸化物半導体層と導電層とを積層した構成とすることによりパッド部が厚膜化され、低抵抗化が図られ、丈夫な構造とすることができる。

0100

(実施の形態5)
ここでは、実施の形態3において、ソース電極層又はドレイン電極層とソース領域及びドレイン領域を同じマスクでエッチング加工して形成された表示装置の例を図30(A)(B)に示す。

0101

図30(A)は薄膜トランジスタと共通接続部(パッド部)とを同一基板上に作製する半導体装置の断面構造図を示す図である。

0102

なお、図30(A)に示すように実施の形態4と画素部の薄膜トランジスタの構造は、同一であるため、図29(A)と同じ部分には同じ符号を用い、ここでは詳細な説明は省略することとする。

0103

薄膜トランジスタ172は、ソース領域又はドレイン領域104a、104bを形成する酸化物半導体層のエッチング加工と、ソース電極層又はドレイン電極層105a、105bを形成する導電層のエッチング加工とを、同じマスクを用いて行う。従って、薄膜トランジスタ172においては、ソース電極層又はドレイン電極層105a、105b及びソース領域又はドレイン領域104a、104bは同形状であり、ソース電極層又はドレイン電極層105a、105bソース領域下にソース領域又はドレイン領域104a、104bが存在する。

0104

共通接続部においてもゲート絶縁層102と共通電位線185との間にソース領域又はドレイン領域104a、104bと同じ材料及び同じ工程で作製される酸化物半導体層186が形成される。

0105

なお、図30(B)は共通接続部の上面図の一例を示す図であり、図中の鎖線F1−F2が図30(A)の共通接続部の断面に相当する。

0106

なお、図30(B)に示すように実施の形態3と共通接続部の上面図の構造は、同一であるため、図3(B)と同じ部分には同じ符号を用い、ここでは詳細な説明は省略することとする。

0107

本実施の形態によれば、画素部の外側領域に設けられる共通接続部(パッド部)において、酸化物半導体層と導電層とを積層した構成とすることにより、薄膜の剥がれに起因する不良を防止することができる。また、酸化物半導体層と導電層とを積層した構成とすることによりパッド部が厚膜化され、低抵抗化が図られ、丈夫な構造とすることができる。

0108

(実施の形態6)
本実施の形態では、本発明の一形態の薄膜トランジスタを含む表示装置の作製工程について、図4乃至図11を用いて説明する。本発明の表示装置に含まれる薄膜トランジスタは、チャネル保護層を有する逆スタガ型の薄膜トランジスタである。

0109

図4(A)において、透光性を有する第1の基板100にはバリウムホウケイ酸ガラスアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。

0110

次いで、導電層を第1の基板100全面に形成した後、第1のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極(ゲート電極層101を含むゲート配線、容量配線108、及び第1の端子121)を形成する。このとき少なくともゲート電極層101の端部にテーパー形状が形成されるようにエッチングする。この段階での断面図を図4(A)に示した。なお、この段階での上面図が図6に相当する。

0111

ゲート電極層101を含むゲート配線と容量配線108、端子部の第1の端子121は、アルミニウム(Al)や銅(Cu)などの低抵抗導電性材料で形成することが望ましいが、Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、Nd(ネオジム)、スカンジウム(Sc)から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。

0112

次いで、ゲート電極層101上にゲート絶縁層102を全面に成膜する。ゲート絶縁層102はスパッタ法などを用い、膜厚を50〜250nmとする。

0113

例えば、ゲート絶縁層102としてスパッタ法により酸化シリコン膜を用い、100nmの厚さで形成する。勿論、ゲート絶縁層102はこのような酸化シリコン膜に限定されるものでなく、酸化窒化シリコン膜窒化シリコン膜酸化アルミニウム酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。

0114

プラズマ処理によって、チャネル形成領域となる酸化物半導体層(IGZO半導体層)を形成前にゲート絶縁層の表面を洗浄してもよい。ゲート絶縁層の表面に存在する有機物などのゴミを除去するプラズマ処理を行うことは有用である。また、ゲート絶縁層の表面にプラズマ処理を行い、表面を酸素過剰領域とすることは、その後の工程での信頼性向上のための熱処理(200℃〜600℃)において、IGZO半導体層界面の改質のための酸素の供給源を作る上で有効である。

0115

さらに、プラズマ処理後大気に触れることなくスパッタ法で酸化物半導体層を成膜することが好ましい。酸化物半導体層の成膜前に被成膜基板が大気に触れた場合、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化ノーマリーオンのTFTになってしまう症状などを引き起こす恐れがある。プラズマ処理は酸素ガスまたはアルゴンガスを用いる。アルゴンガスに変えて他の希ガスを用いてもよい。

0116

プラズマ処理後に大気に触れることなくスパッタ法でチャネル形成領域となる酸化物半導体層を成膜するために、プラズマ処理と酸化物半導体層の成膜の両方を同じチャンバーで行うことが可能な逆スパッタと呼ばれるプラズマ処理の一種を行うことが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、酸素、又は酸素及びアルゴン雰囲気下で基板側に電圧を印加してプラズマを形成して基板上の薄膜表面を改質する方法である。

0117

また、チャンバーに酸素ガスを用いるプラズマ処理を行う場合、ゲート絶縁層表面酸素ラジカル照射されることによって、ゲート絶縁層表面を酸素過剰領域に改質し、後に成膜するチャネル形成領域となる酸化物半導体層との界面における酸素濃度を高くする。ゲート絶縁層に酸素ラジカル処理を行って酸化物半導体層を積層し、熱処理を行えば、チャネル形成領域となる酸化物半導体層のゲート絶縁層側の酸素濃度も高濃度とすることができる。従って、ゲート絶縁層とチャネル形成領域となる酸化物半導体層との界面に酸素濃度のピークを有し、かつゲート絶縁層の酸素濃度は濃度勾配を有し、その勾配はゲート絶縁層とチャネル形成領域となる酸化物半導体層との界面に近づくにつれて増加する。酸素過剰領域を有するゲート絶縁層と酸素過剰酸化物半導体層であるチャネル形成領域となる酸化物半導体層は相性がよく、良好な界面特性を得ることができる。

0118

酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に照射することによって膜表面を改質することができる。

0119

また、酸素ラジカル処理に限定されず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理とは、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うことである。

0120

電界が印加され放電プラズマが発生している反応空間中のAr原子(Ar)は、放電プラズマ中の電子(e)により励起又は電離され、アルゴンラジカル(Ar*)やアルゴンイオン(Ar+)や電子(e)となる。アルゴンラジカル(Ar*)はエネルギーの高い準安定状態にあり、周辺にある同種又は異種の原子と反応し、それらの原子を励起又は電離させて安定状態に戻ろうとして雪崩現象的に反応が発生する。その時に周辺に酸素があると、酸素原子(O)が励起又は電離され、酸素ラジカル(O*)や酸素イオン(O+)や酸素(O)となる。その酸素ラジカル(O*)が被処理物である薄膜表面の材料と反応し、表面改質が行われ、表面にある有機物と反応して有機物を除去するプラズマ処理が行われる。なお、アルゴンガスのラジカルは、反応性ガス(酸素ガス)のラジカルと比較して準安定状態が長く維持されるという特徴があり、そのためプラズマを発生させるのにアルゴンガスを用いるのが一般的である。

0121

次に、ゲート絶縁層102上に、第1の酸化物半導体膜(本実施の形態では第1のIGZO膜)を成膜する。プラズマ処理後、大気に曝すことなく第1のIGZO膜を成膜することは、ゲート絶縁層と半導体膜の界面にゴミや水分を付着させない点で有用である。ここでは、直径8インチのIn、Ga、及びZnを含む酸化物半導体ターゲット(In2O3:Ga2O3:ZnO=1:1:1)を用いて、基板とターゲットの間との距離を170mm、圧力0.4Pa、直流(DC)電源0.5kW、アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流(DC)電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。第1のIGZO膜の膜厚は、5nm〜200nmとする。本実施の形態では第1のIGZO膜の膜厚は、100nmとする。

0122

ゲート絶縁層及び第1のIGZO膜は、スパッタ法で、チャンバーに導入するガスまたは設置するターゲットを適宣切り替えることにより大気に触れることなく連続成膜することができる。大気に触れることなく連続成膜すると、不純物の混入を防止することができる。大気に触れることなく連続成膜する場合、マルチチャンバー方式の製造装置を用いることが好ましい。

0123

次に第1のIGZO膜のチャネル形成領域と重畳する領域にチャネル保護層133を形成する。チャネル保護層133もゲート絶縁層102、第1のIGZO膜と大気に触れさせずに連続成膜することによって形成してもよい。積層する薄膜を大気に曝さずに連続的に成膜すると生産性が向上する。

0124

チャネル保護層133としては、無機材料酸化珪素窒化珪素酸化窒化珪素窒化酸化珪素など)を用いることができる。作製法としては、プラズマCVD法熱CVD法などの気相成長法やスパッタリング法を用いることができる。チャネル保護層133は成膜後にエッチングにより形状を加工してする。ここでは、スパッタ法により酸化シリコン膜を形成し、フォトリソグラフィーによるマスクを用いてエッチング加工することでチャネル保護層133を形成する。

0125

次いで、第1のIGZO膜及びチャネル保護層133上に第2の酸化物半導体膜(本実施の形態では第2のIGZO膜)をスパッタ法で成膜する。ここでは、In2O3:Ga2O3:ZnO=1:1:1としたターゲットを用い、成膜条件は、圧力を0.4Paとし、電力を500Wとし、成膜温度を室温とし、アルゴンガス流量40sccmを導入してスパッタ成膜を行う。In2O3:Ga2O3:ZnO=1:1:1としたターゲットを意図的に用いているにも関わらず、成膜直後で大きさ1nm〜10nmの結晶粒を含むIGZO膜が形成されることがある。なお、ターゲットの成分比成膜圧力(0.1Pa〜2.0Pa)、電力(250W〜3000W:8インチφ)、温度(室温〜100℃)、反応性スパッタの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは、1nm〜10nmの範囲で調節されうると言える。第2のIGZO膜の膜厚は、5nm〜20nmとする。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大きさとならない。本実施の形態では第2のIGZO膜の膜厚は、5nmとする。

0126

第1のIGZO膜は、第2のIGZO膜の成膜条件と異ならせることで、第2のIGZO膜の膜中の酸素濃度より多くの酸素を第1のIGZO膜中に含ませる。例えば、第2のIGZO膜の成膜条件における酸素ガス流量とアルゴンガス流量において酸素ガス流量の占める比率よりも第1のIGZO膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第2のIGZO膜の成膜条件は、希ガス(アルゴン、又はヘリウムなど)雰囲気下(または酸素ガス10%以下、アルゴンガス90%以上)とし、第1のIGZO膜の成膜条件は、酸素雰囲気下(又は酸素ガスの流量がアルゴンガスの流量と等しいかそれ以上)とする。多くの酸素を第1のIGZO膜中に含ませることによって、第2のIGZO膜よりも導電率を低くすることができる。また、多くの酸素を第1のIGZO膜中に含ませることによってオフ電流の低減を図ることができるため、オンオフ比の高い薄膜トランジスタを得ることができる。

0127

第2のIGZO膜の成膜は、先に逆スパッタを行ったチャンバーと同一チャンバーを用いてもよいし、大気に曝すことなく成膜できるのであれば、先に逆スパッタを行ったチャンバーと異なるチャンバーで成膜してもよい。

0128

次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ましい。ここでは炉に入れ、窒素雰囲気下で350℃、1時間の熱処理を行う。この熱処理によりIGZO膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含む)は重要である。なお、熱処理を行うタイミングは、第2のIGZO膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。

0129

次に、第2のフォトリソグラフィー工程を行い、レジストマスクを形成し、第1のIGZO膜及び第2のIGZO膜をエッチングする。ここではITO07N(関東化学社製)を用いたウェットエッチングにより、不要な部分を除去して酸素過剰型の第1のIGZO膜である半導体層103、酸素欠乏型の第2のIGZO膜であるIGZO膜111を形成する。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。この段階での断面図を図4(B)に示した。なお、この段階での上面図が図7に相当する。

0130

次に、半導体層103及びIGZO膜111上に金属材料からなる導電膜132をスパッタ法や真空蒸着法で形成する。この段階での上面図を図4(C)に示した。

0131

導電膜132の材料としては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、200℃〜600℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。Alと組み合わせる耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。

0132

ここでは、導電膜132としてチタン膜の単層構造とする。また、導電膜132は、2層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜132としてTi膜と、そのTi膜上に重ねてNdを含むアルミニウム(Al−Nd)膜を積層し、さらにその上にTi膜を成膜する3層構造としてもよい。導電膜132は、シリコンを含むアルミニウム膜の単層構造としてもよい。

0133

次に、第3のフォトリソグラフィー工程を行い、レジストマスク131を形成し、エッチングにより不要な部分を除去してソース電極層又はドレイン電極層105a、105b、及びソース領域又はドレイン領域104a、104bを形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば導電膜132としてアルミニウム膜、又はアルミニウム合金膜を用いる場合は、燐酸酢酸硝酸を混ぜた溶液を用いたウェットエッチングを行うことができる。ここでは、アンモニア過水過酸化水素アンモニア:水=5:2:2)を用いたウェットエッチングにより、Ti膜の導電膜132をエッチングしてソース電極層又はドレイン電極層105a、105bを、IGZO膜111をエッチングしてソース領域又はドレイン領域104a、104bを形成する。このエッチング工程において、チャネル保護層133は半導体層103のエッチングストッパーとして機能するため、半導体層103はエッチングされない。図5(A)においては、ソース電極層又はドレイン電極層105a、105b、ソース領域又はドレイン領域104a、104bのエッチングをアンモニア過水のエッチング材によって一度に行うため、ソース電極層又はドレイン電極層105a、105b及びソース領域又はドレイン領域104a、104bの端部は一致し、連続的な構造となっている。またウェットエッチングを用いるために、エッチングが等方的に行われ、ソース電極層又はドレイン電極層105a、105bの端部はレジストマスク131より後退している。以上の工程でIGZO半導体層103をチャネル形成領域とし、かつ該チャネル形成領域上にチャネル保護層133を有する薄膜トランジスタ170が作製できる。この段階での断面図を図5(A)に示した。なお、この段階での上面図が図8に相当する。

0134

半導体層103のチャネル形成領域上にチャネル保護層133を設ける構造であるため、半導体層103のチャネル形成領域に対する工程時におけるダメージ(エッチング時のプラズマやエッチング剤による膜減りや、酸化など)を防ぐことができる。従って薄膜トランジスタ170の信頼性を向上させることができる。

0135

また、この第3のフォトリソグラフィー工程において、ソース電極層又はドレイン電極層105a、105bと同じ材料である第2の端子122を端子部に残す。なお、第2の端子122はソース配線(ソース電極層又はドレイン電極層105a、105bを含むソース配線)と電気的に接続されている。

0136

また、多階調マスクにより形成した複数(代表的には二種類)の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が計れる。

0137

次いで、レジストマスク131を除去し、薄膜トランジスタ170を覆う保護絶縁層107を形成する。保護絶縁層107はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などを用いることができる。

0138

次に、第4のフォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層107のエッチングによりソース電極層又はドレイン電極層105bに達するコンタクトホール125を形成する。また、ここでのエッチングにより第2の端子122に達するコンタクトホール127も形成する。なお、マスク数を削減するため、同じレジストマスクを用いてさらにゲート絶縁層をエッチングしてゲート電極に達するコンタクトホール126も同じレジストマスクで形成することが好ましい。この段階での断面図を図5(B)に示す。

0139

次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム(In2O3)や酸化インジウム酸化スズ合金(In2O3—SnO2、ITOと略記する)などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理塩酸系の溶液により行う。しかし、特にITOのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金(In2O3—ZnO)を用いても良い。

0140

次に、第5のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層110を形成する。

0141

また、この第5のフォトリソグラフィー工程において、容量部におけるゲート絶縁層102及び保護絶縁層107を誘電体として、容量配線108と画素電極層110とで保持容量が形成される。

0142

また、この第5のフォトリソグラフィー工程において、第1の端子及び第2の端子をレジストマスクで覆い端子部に形成された透明導電膜128、129を残す。透明導電膜128、129はFPCとの接続に用いられる電極または配線となる。第2の端子122上に形成された透明導電膜129は、ソース配線の入力端子として機能する接続用端子電極である。

0143

次いで、レジストマスクを除去し、この段階での断面図を図5(C)に示す。なお、この段階での上面図が図9に相当する。

0144

また、図10(A1)、図10(A2)は、この段階でのゲート配線端子部の上面図及び断面図をそれぞれ図示している。図10(A1)は図10(A2)中のC1−C2線に沿った断面図に相当する。図10(A1)において、保護絶縁膜154上に形成される透明導電膜155は、入力端子として機能する接続用の端子電極である。また、図10(A1)において、端子部では、ゲート配線と同じ材料で形成される第1の端子151と、ソース配線と同じ材料で形成される接続電極層153とがゲート絶縁層152を介して重なり、透明導電膜155で導通させている。なお、図5(C)に図示した透明導電膜128と第1の端子121とが接触している部分が、図10(A1)の透明導電膜155と第1の端子151が接触している部分に対応している。

0145

また、図10(B1)、及び図10(B2)は、図5(C)に示すソース配線端子部とは異なるソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図10(B1)は図10(B2)中のD1−D2線に沿った断面図に相当する。図10(B1)において、保護絶縁膜154上に形成される透明導電膜155は、入力端子として機能する接続用の端子電極である。また、図10(B1)において、端子部では、ゲート配線と同じ材料で形成される電極層156が、ソース配線と電気的に接続される第2の端子150の下方にゲート絶縁層152を介して重なる。電極層156は第2の端子150とは電気的に接続しておらず、電極層156を第2の端子150と異なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第2の端子150は、保護絶縁膜154を介して透明導電膜155と電気的に接続している。

0146

ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第2の端子、容量配線と同電位の第3の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。

0147

こうして5回のフォトリソグラフィー工程により、5枚のフォトマスクを使用して、ボトムゲート型のnチャネル型薄膜トランジスタである薄膜トランジスタ170を有する画素薄膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。

0148

アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第4の端子を端子部に設ける。この第4の端子は、共通電極を固定電位、例えばGND、0Vなどに設定するための端子である。

0149

また、本発明の一形態は、図9画素構成に限定されず、図9とは異なる上面図の例を図11に示す。図11では容量配線を設けず、画素電極層を隣り合う画素のゲート配線と保護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線と接続する第3の端子は省略することができる。なお、図11において、図9と同じ部分には同じ符号を用いて説明する。

0150

アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。

0151

液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画ぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。

0152

また、通常の垂直周期を1.5倍若しくは2倍以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術もある。

0153

また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED(発光ダイオード光源または複数のEL光源などを用いて面光源を構成し、面光源を構成している各光源を独立して1フレーム期間内間欠点灯駆動する駆動技術もある。面光源として、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLEDの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力低減効果が図れる。

0154

これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。

0155

本実施の形態で得られるnチャネル型トランジスタは、IGZO半導体層をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を組み合わせることができる。

0156

また、発光表示装置を作製する場合、有機発光素子の一方の電極(カソードとも呼ぶ)は、低電源電位、例えばGND、0Vなどに設定するため、端子部に、カソードを低電源電位、例えばGND、0Vなどに設定するための第4の端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する第5の端子を設ける。

0157

ソース領域又はドレイン領域(In、Ga、及びZnを含む酸素欠乏酸化物半導体層)を設けない、ゲート電極層、ゲート絶縁層、半導体層(In、Ga、及びZnを含む酸素過剰酸化物半導体層)、ソース電極層及びドレイン電極層という積層構造であると、ゲート電極層とソース電極層又はドレイン電極層との距離が近くなり、間に生じる寄生容量が増加してしまう。さらに、この寄生容量の増加は、半導体層の薄膜化によってより顕著になる。本実施の形態では、ソース領域又はドレイン領域を設ける、ゲート電極層、ゲート絶縁層、半導体層、ソース領域又はドレイン領域、ソース電極層及びドレイン電極層という積層構造を有する薄膜トランジスタとしているため、半導体層の膜厚が薄膜であっても寄生容量を抑制することができる。

0158

本実施の形態によって、光電流が少なく、寄生容量が小さく、オンオフ比の高い薄膜トランジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。

0159

(実施の形態7)
ここでは、実施の形態3において、ソース電極層又はドレイン電極層と半導体層とが接する構成の薄膜トランジスタを有する表示装置の例を図31(A)(B)に示す。

0160

図31(A)は薄膜トランジスタと共通接続部(パッド部)とを同一基板上に作製する半導体装置の断面構造図を示す図である。図31(A)に示す薄膜トランジスタ171は、チャネル保護層を有する逆スタガ型薄膜トランジスタであり、半導体層103のチャネル形成領域上チャネル保護層133が設けられ、半導体層103及びチャネル保護層133上に、半導体層103に接してソース電極層又はドレイン電極層105a、105bが設けられている例である。

0161

薄膜トランジスタ171において、半導体層103とソース電極層又はドレイン電極層105a、105bとの接触領域はプラズマ処理によって改質されていることが好ましい。本実施の形態では、ソース電極層又はドレイン電極層となる導電膜を形成する前に、酸化物半導体層(本実施の形態ではIGZO半導体層)にプラズマ処理を行う。

0162

プラズマ処理は、アルゴンガス、水素ガス、アルゴン及び水素混合ガス、を用いることができる。また上記ガスに酸素ガスを含ませてもよい。またアルゴンガスに変えて他の希ガスを用いてもよい。

0163

また、図32に示すように半導体層103上に層間絶縁層として絶縁層135及び絶縁層136を形成してもよい。ソース電極層又はドレイン電極層105a、105bは、絶縁層135及び絶縁層136に形成したコンタクトホールを介して、半導体層103と接し、電気的に接続する。

0164

なお、図32において、ゲート絶縁層102及びチャネル保護層133は酸化シリコン層、半導体層103はIGZO酸素過剰半導体層、絶縁層135は窒化シリコン層を用いてそれぞれスパッタ法で形成する。

0165

図32においてもソース電極層又はドレイン電極層105a、105bの形成前に半導体層103にプラズマ処理を行うことが好ましい。プラズマ処理は半導体層103上にチャネル保護層133を形成後に行ってもよいし、絶縁層135及び絶縁層136にコンタクトホールを形成した後、コンタクトホール底面に露出する半導体層103に対してプラズマ処理を行ってもよい。

0166

プラズマ処理により改質された半導体層103に接して導電層を形成し、ソース電極層又はドレイン電極層105a、105bを形成することによって、半導体層103とソース電極層又はドレイン電極層105a、105bとのコンタクト抵抗を低減することができる。

0167

以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。

0168

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

0169

(実施の形態8)
本実施の形態では、本発明の半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。

0170

画素部に配置する薄膜トランジスタは、実施の形態6又は実施の形態7に従って形成する。また、実施の形態6又は実施の形態7に示す薄膜トランジスタはnチャネル型TFTであるため、駆動回路のうち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。

0171

本発明の半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図13(A)に示す。図13(A)に示す表示装置は、基板5300上に表示素子を備えた画素を複数有する画素部5301と、各画素を選択する走査線駆動回路5302と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路5303とを有する。

0172

画素部5301は、信号線駆動回路5303から列方向に伸張して配置された複数の信号線S1〜Sm(図示せず。)により信号線駆動回路5303と接続され、走査線駆動回路5302から行方向に伸張して配置された複数の走査線G1〜Gn(図示せず。)により走査線駆動回路5302と接続され、信号線S1〜Sm並びに走査線G1〜Gnに対応してマトリクス状に配置された複数の画素(図示せず。)を有する。そして、各画素は、信号線Sj(信号線S1〜Smのうちいずれか一)、走査線Gi(走査線G1〜Gnのうちいずれか一)と接続される。

0173

また、実施の形態6又は実施の形態7に示す薄膜トランジスタは、nチャネル型TFTであり、nチャネル型TFTで構成する信号線駆動回路について図14を用いて説明する。

0174

図14に示す信号線駆動回路は、ドライバIC5601、スイッチ群5602_1〜5602_M、第1の配線5611、第2の配線5612、第3の配線5613及び配線5621_1〜5621_Mを有する。スイッチ群5602_1〜5602_Mそれぞれは、第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを有する。

0175

ドライバIC5601は第1の配線5611、第2の配線5612、第3の配線5613及び配線5621_1〜5621_Mに接続される。そして、スイッチ群5602_1〜5602_Mそれぞれは、第1の配線5611、第2の配線5612、第3の配線5613及びスイッチ群5602_1〜5602_Mそれぞれに対応した配線5621_1〜5621_Mに接続される。そして、配線5621_1〜5621_Mそれぞれは、第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、3つの信号線に接続される。例えば、J列目の配線5621_J(配線5621_1〜配線5621_Mのうちいずれか一)は、スイッチ群5602_Jが有する第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、信号線Sj−1、信号線Sj、信号線Sj+1に接続される。

0176

なお、第1の配線5611、第2の配線5612、第3の配線5613には、それぞれ信号が入力される。

0177

なお、ドライバIC5601は、単結晶基板上に形成されていることが望ましい。さらに、スイッチ群5602_1〜5602_Mは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバIC5601とスイッチ群5602_1〜5602_MとはFPCなどを介して接続するとよい。

0178

次に、図14に示した信号線駆動回路の動作について、図15のタイミングチャートを参照して説明する。なお、図15のタイミングチャートは、i行目の走査線Giが選択されている場合のタイミングチャートを示している。さらに、i行目の走査線Giの選択期間は、第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3に分割されている。さらに、図14の信号線駆動回路は、他の行の走査線が選択されている場合でも図15と同様の動作をする。

0179

なお、図15のタイミングチャートは、J列目の配線5621_Jが第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、信号線Sj−1、信号線Sj、信号線Sj+1に接続される場合について示している。

0180

なお、図15のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第1の薄膜トランジスタ5603aのオンオフのタイミング5703a、第2の薄膜トランジスタ5603bのオン・オフのタイミング5703b、第3の薄膜トランジスタ5603cのオン・オフのタイミング5703c及びJ列目の配線5621_Jに入力される信号5721_Jを示している。

0181

なお、配線5621_1〜配線5621_Mには第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3において、それぞれ別のビデオ信号が入力される。例えば、第1のサブ選択期間T1において配線5621_Jに入力されるビデオ信号は信号線Sj−1に入力され、第2のサブ選択期間T2において配線5621_Jに入力されるビデオ信号は信号線Sjに入力され、第3のサブ選択期間T3において配線5621_Jに入力されるビデオ信号は信号線Sj+1に入力される。さらに、第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3において、配線5621_Jに入力されるビデオ信号をそれぞれData_j−1、Data_j、Data_j+1とする。

0182

図15に示すように、第1のサブ選択期間T1において第1の薄膜トランジスタ5603aがオンし、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_j−1が、第1の薄膜トランジスタ5603aを介して信号線Sj−1に入力される。第2のサブ選択期間T2では、第2の薄膜トランジスタ5603bがオンし、第1の薄膜トランジスタ5603a及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_jが、第2の薄膜トランジスタ5603bを介して信号線Sjに入力される。第3のサブ選択期間T3では、第3の薄膜トランジスタ5603cがオンし、第1の薄膜トランジスタ5603a及び第2の薄膜トランジスタ5603bがオフする。このとき、配線5621_Jに入力されるData_j+1が、第3の薄膜トランジスタ5603cを介して信号線Sj+1に入力される。

0183

以上のことから、図14の信号線駆動回路は、1ゲート選択期間を3つに分割することで、1ゲート選択期間中に1つの配線5621から3つの信号線にビデオ信号を入力することができる。したがって、図14の信号線駆動回路は、ドライバIC5601が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約1/3にすることができる。接続数が約1/3になることによって、図14の信号線駆動回路は、信頼性、歩留まりなどを向上できる。

0184

なお、図14のように、1ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある1つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。

0185

例えば、3つ以上のサブ選択期間それぞれにおいて1つの配線から3つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、1ゲート選択期間を4つ以上のサブ選択期間に分割すると、1つのサブ選択期間が短くなる。したがって、1ゲート選択期間は、2つ又は3つのサブ選択期間に分割されることが望ましい。

0186

別の例として、図16のタイミングチャートに示すように、1つの選択期間をプリチャージ期間Tp、第1のサブ選択期間T1、第2のサブ選択期間T2、第3のサブ選択期間T3に分割してもよい。さらに、図16のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第1の薄膜トランジスタ5603aのオン・オフのタイミング5803a、第2の薄膜トランジスタ5603bのオン・オフのタイミング5803b、第3の薄膜トランジスタ5603cのオン・オフのタイミング5803c及びJ列目の配線5621_Jに入力される信号5821_Jを示している。図16に示すように、プリチャージ期間Tpにおいて第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオンする。このとき、配線5621_Jに入力されるプリチャージ電圧Vpが第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介してそれぞれ信号線Sj−1、信号線Sj、信号線Sj+1に入力される。第1のサブ選択期間T1において第1の薄膜トランジスタ5603aがオンし、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_j−1が、第1の薄膜トランジスタ5603aを介して信号線Sj−1に入力される。第2のサブ選択期間T2では、第2の薄膜トランジスタ5603bがオンし、第1の薄膜トランジスタ5603a及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_jが、第2の薄膜トランジスタ5603bを介して信号線Sjに入力される。第3のサブ選択期間T3では、第3の薄膜トランジスタ5603cがオンし、第1の薄膜トランジスタ5603a及び第2の薄膜トランジスタ5603bがオフする。このとき、配線5621_Jに入力されるData_j+1が、第3の薄膜トランジスタ5603cを介して信号線Sj+1に入力される。

0187

以上のことから、図16のタイミングチャートを適用した図14の信号線駆動回路は、サブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図16において、図15と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。

0188

また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、1ライン分の画素のトランジスタのゲート電極が接続されている。そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。

0189

走査線駆動回路の一部に用いるシフトレジスタの一形態について図17及び図18を用いて説明する。

0190

図17にシフトレジスタの回路構成を示す。図17に示すシフトレジスタは、複数のフリップフロップ(フリップフロップ5701_1〜5701_n)で構成される。また、第1のクロック信号、第2のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。

0191

図17のシフトレジスタの接続関係について説明する。図17のシフトレジスタは、i段目のフリップフロップ5701_i(フリップフロップ5701_1〜5701_nのうちいずれか一)は、図18に示した第1の配線5501が第7の配線5717_i−1に接続され、図18に示した第2の配線5502が第7の配線5717_i+1に接続され、図18に示した第3の配線5503が第7の配線5717_iに接続され、図18に示した第6の配線5506が第5の配線5715に接続される。

0192

また、図18に示した第4の配線5504が奇数段目のフリップフロップでは第2の配線5712に接続され、偶数段目のフリップフロップでは第3の配線5713に接続され、図18に示した第5の配線5505が第4の配線5714に接続される。

0193

ただし、1段目のフリップフロップ5701_1の図18に示す第1の配線5501は第1の配線5711に接続され、n段目のフリップフロップ5701_nの図18に示す第2の配線5502は第6の配線5716に接続される。

0194

なお、第1の配線5711、第2の配線5712、第3の配線5713、第6の配線5716を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。さらに、第4の配線5714、第5の配線5715を、それぞれ第1の電源線、第2の電源線と呼んでもよい。

0195

次に、図17に示すフリップフロップの詳細について、図18に示す。図18に示すフリップフロップは、第1の薄膜トランジスタ5571、第2の薄膜トランジスタ5572、第3の薄膜トランジスタ5573、第4の薄膜トランジスタ5574、第5の薄膜トランジスタ5575、第6の薄膜トランジスタ5576、第7の薄膜トランジスタ5577及び第8の薄膜トランジスタ5578を有する。なお、第1の薄膜トランジスタ5571、第2の薄膜トランジスタ5572、第3の薄膜トランジスタ5573、第4の薄膜トランジスタ5574、第5の薄膜トランジスタ5575、第6の薄膜トランジスタ5576、第7の薄膜トランジスタ5577及び第8の薄膜トランジスタ5578は、nチャネル型トランジスタであり、ゲートソース間電圧(Vgs)がしきい値電圧(Vth)を上回ったとき導通状態になるものとする。

0196

次に、図18に示すフリップフロップの接続構成について、以下に示す。

0197

第1の薄膜トランジスタ5571の第1の電極(ソース電極またはドレイン電極の一方)が第4の配線5504に接続され、第1の薄膜トランジスタ5571の第2の電極(ソース電極またはドレイン電極の他方)が第3の配線5503に接続される。

0198

第2の薄膜トランジスタ5572の第1の電極が第6の配線5506に接続され、第2の薄膜トランジスタ5572第2の電極が第3の配線5503に接続される。

0199

第3の薄膜トランジスタ5573の第1の電極が第5の配線5505に接続され、第3の薄膜トランジスタ5573の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第3の薄膜トランジスタ5573のゲート電極が第5の配線5505に接続される。

0200

第4の薄膜トランジスタ5574の第1の電極が第6の配線5506に接続され、第4の薄膜トランジスタ5574の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第4の薄膜トランジスタ5574のゲート電極が第1の薄膜トランジスタ5571のゲート電極に接続される。

0201

第5の薄膜トランジスタ5575の第1の電極が第5の配線5505に接続され、第5の薄膜トランジスタ5575の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第5の薄膜トランジスタ5575のゲート電極が第1の配線5501に接続される。

0202

第6の薄膜トランジスタ5576の第1の電極が第6の配線5506に接続され、第6の薄膜トランジスタ5576の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第6の薄膜トランジスタ5576のゲート電極が第2の薄膜トランジスタ5572のゲート電極に接続される。

0203

第7の薄膜トランジスタ5577の第1の電極が第6の配線5506に接続され、第7の薄膜トランジスタ5577の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第7の薄膜トランジスタ5577のゲート電極が第2の配線5502に接続される。第8の薄膜トランジスタ5578の第1の電極が第6の配線5506に接続され、第8の薄膜トランジスタ5578の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第8の薄膜トランジスタ5578のゲート電極が第1の配線5501に接続される。

0204

なお、第1の薄膜トランジスタ5571のゲート電極、第4の薄膜トランジスタ5574のゲート電極、第5の薄膜トランジスタ5575の第2の電極、第6の薄膜トランジスタ5576の第2の電極及び第7の薄膜トランジスタ5577の第2の電極の接続箇所ノード5543とする。さらに、第2の薄膜トランジスタ5572のゲート電極、第3の薄膜トランジスタ5573の第2の電極、第4の薄膜トランジスタ5574の第2の電極、第6の薄膜トランジスタ5576のゲート電極及び第8の薄膜トランジスタ5578の第2の電極の接続箇所をノード5544とする。

0205

なお、第1の配線5501、第2の配線5502、第3の配線5503及び第4の配線5504を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。さらに、第5の配線5505を第1の電源線、第6の配線5506を第2の電源線と呼んでもよい。

0206

また、信号線駆動回路及び走査線駆動回路を実施の形態6に示すnチャネル型TFTのみで作製することも可能である。実施の形態6に示すnチャネル型TFTはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、実施の形態6に示すnチャネル型TFTはインジウムガリウム、及び亜鉛を含む酸素欠乏酸化物半導体層であるソース領域又はドレイン領域により寄生容量が低減されるため、周波数特性(f特性と呼ばれる)が高い。例えば、実施の形態6に示すnチャネル型TFTを用いた走査線駆動回路は、高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出来る。

0207

さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することが出来る。

0208

また、本発明の半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図13(B)に示す。

0209

図13(B)に示す発光表示装置は、基板5400上に表示素子を備えた画素を複数有する画素部5401と、各画素を選択する第1の走査線駆動回路5402及び第2の走査線駆動回路5404と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路5403とを有する。

0210

図13(B)に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、1画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。

0211

発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、1フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、1フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。

0212

なお、図13(B)に示す発光表示装置では、一つの画素にスイッチング用TFTと、電流制御用TFTとの2つを配置する場合、スイッチング用TFTのゲート配線である第1の走査線に入力される信号を第1の走査線駆動回路5402で生成し、電流制御用TFTのゲート配線である第2の走査線に入力される信号を第2の走査線駆動回路5404で生成している例を示しているが、第1の走査線に入力される信号と、第2の走査線に入力される信号とを、共に1つの走査線駆動回路で生成するようにしても良い。また、例えば、スイッチング素子が有する各トランジスタの数によって、スイッチング素子の動作を制御するのに用いられる第1の走査線が、各画素に複数設けられることもあり得る。この場合、複数の第1の走査線に入力される信号を、全て1つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。

0213

また、発光表示装置においても、駆動回路のうち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路を実施の形態6又は実施の形態7に示すnチャネル型TFTのみで作製することも可能である。

0214

また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置電気泳動ディスプレイ)も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。

0215

電気泳動ディスプレイは、様々な形態が考えられ得るが、プラス電荷を有する第1の粒子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセル溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を含む)とする。

0216

このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。

0217

上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラスプラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタ色素を有する粒子を用いることによってカラー表示も可能である。

0218

また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態6又は実施の形態7の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。

0219

なお、マイクロカプセル中の第1の粒子および第2の粒子は、導電体材料絶縁体材料半導体材料磁性材料、液晶材料、強誘電性材料エレクトロルミネセント材料エレクトロクロミック材料磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。

0220

以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。

0221

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

0222

(実施の形態9)
本発明の一形態の薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置(表示装置ともいう)を作製することができる。また、本発明の一形態の薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。

0223

表示装置は表示素子を含む。表示素子としては液晶素子(液晶表示素子ともいう)、発光素子(発光表示素子ともいう)を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro Luminescence)素子、有機EL素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。

0224

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに本発明の一形態は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる

0225

なお、本明細書中における表示装置とは、画像表示デバイス表示デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。

0226

本実施の形態では、本発明の半導体装置の一形態に相当する液晶表示パネル外観及び断面について、図21を用いて説明する。図21(A1)(A2)は、第1の基板4001上に形成された薄膜トランジスタ4010、4011、及び液晶素子4013を、第2の基板4006との間にシール材4005によって封止した、パネルの上面図であり、図21(B)は、図21(A1)(A2)のM−Nにおける断面図に相当する。

0227

第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、液晶層4008と共に封止されている。また第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。

0228

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。図21(A1)は、COG方法により信号線駆動回路4003を実装する例であり、図21(A2)は、TAB方法により信号線駆動回路4003を実装する例である。

0229

また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図21(B)では、画素部4002に含まれる薄膜トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011とを例示している。薄膜トランジスタ4010、4011上には絶縁層4020、4021が設けられている。

0230

薄膜トランジスタ4010、4011は、チャネル形成領域として酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い実施の形態6に示す薄膜トランジスタを適用することができる。また実施の形態7に示す薄膜トランジスタを適用してもよい。本実施の形態において、薄膜トランジスタ4010、4011はnチャネル型薄膜トランジスタである。

0231

また、液晶素子4013が有する画素電極層4030は、薄膜トランジスタ4010と電気的に接続されている。そして液晶素子4013の対向電極層4031は第2の基板4006上に形成されている。画素電極層4030と対向電極層4031と液晶層4008とが重なっている部分が、液晶素子4013に相当する。なお、画素電極層4030、対向電極層4031はそれぞれ配向膜として機能する絶縁層4032、4033が設けられ、絶縁層4032、4033を介して液晶層4008を挟持している。

0232

なお、第1の基板4001、第2の基板4006としては、ガラス、金属(代表的にはステンレス)、セラミックス、プラスチックを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライドフィルムポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。

0233

また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層4030と対向電極層4031との間の距離(セルギャップ)を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層4031は、薄膜トランジスタ4010と同一基板上に設けられる共通電位線と電気的に接続される。実施の形態1乃至3に示すいずれか一の共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層4031と共通電位線が電気的に接続される。なお、導電性粒子はシール材4005に含有させる。

0234

また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶昇温していくと、コレステリック相から等方相へ転移する直前発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層4008に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が10μs〜100μsと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。

0235

なお本実施の形態は透過型液晶表示装置の例であるが、本発明の一形態は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。

0236

また、本実施の形態の液晶表示装置では、基板の外側(視認側)に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。

0237

また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、実施の形態6で得られた薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層(絶縁層4020、絶縁層4021)で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物水蒸気などの汚染不純物侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜窒化珪素膜酸化窒化珪素膜窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。

0238

ここでは、保護膜として積層構造の絶縁層4020を形成する。ここでは、絶縁層4020の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。

0239

また、保護膜の二層目として絶縁層を形成する。ここでは、ここでは、絶縁層4020の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナトリウム等の可動イオン半導体領域中に侵入して、TFTの電気特性を変化させることを抑制することができる。

0240

また、保護膜を形成した後に、IGZO半導体層のアニール(300℃〜400℃)を行ってもよい。

0241

また、平坦化絶縁膜として絶縁層4021を形成する。絶縁層4021としては、ポリイミドアクリル、ポリイミド、ベンゾシクロブテンポリアミドエポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素アルキル基、またはアリール基のうち少なくとも1種を有していてもよい。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層4021を形成してもよい。

0242

なおシロキサン系樹脂とは、シロキサン系材料出発材料として形成されたSi−O−Si結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも1種を有していてもよい。

0243

絶縁層4021の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコートディップスプレー塗布液滴吐出法インクジェット法スクリーン印刷オフセット印刷等)、ドクターナイフロールコーターカーテンコーターナイフコーター等を用いることができる。絶縁層4021を材料液を用いて形成する場合、ベークする工程で同時に、IGZO半導体層のアニール(300℃〜400℃)を行ってもよい。絶縁層4021の焼成工程とIGZO半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。

0244

画素電極層4030、対向電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

0245

また、画素電極層4030、対向電極層4031として、導電性高分子導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。

0246

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。

0247

また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。

0248

本実施の形態では、接続端子電極4015が、液晶素子4013が有する画素電極層4030と同じ導電膜から形成され、端子電極4016は、薄膜トランジスタ4010、4011のソース電極層及びドレイン電極層と同じ導電膜で形成されている。

0249

接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。

0250

また図21においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

0251

図22は、本発明を適用して作製されるTFT基板2600を用いて半導体装置として液晶表示モジュールを構成する一例を示している。

0252

図22は液晶表示モジュールの一例であり、TFT基板2600と対向基板2601がシール材2602により固着され、その間にTFT等を含む画素部2603、液晶層を含む表示素子2604、着色層2605が設けられ表示領域を形成している。着色層2605はカラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。TFT基板2600と対向基板2601の外側には偏光板2606、偏光板2607、拡散板2613が配設されている。光源は冷陰極管2610と反射板2611により構成され、回路基板2612は、フレキシブル配線基板2609によりTFT基板2600の配線回路部2608と接続され、コントロール回路電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。

0253

液晶表示モジュールには、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)などを用いることができる。

0254

以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができる。

0255

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

0256

(実施の形態10)
本実施の形態では、本発明の一形態の半導体装置として電子ペーパーの例を示す。

0257

図12は、本発明を適用した半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ581としては、実施の形態6で示す薄膜トランジスタと同様に作製でき、チャネル形成領域として酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態7で示す薄膜トランジスタも本実施の薄膜トランジスタ581として適用することもできる。

0258

図12の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。

0259

基板580と基板596との間に封止される薄膜トランジスタ581はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第1の電極層587と、絶縁層585に形成する開口で接しており電気的に接続している。第1の電極層587と第2の電極層588との間には黒色領域590a及び白色領域590bを有し、周りに液体で満たされているキャビティ594を含む球形粒子589が設けられており、球形粒子589の周囲は樹脂等の充填材595で充填されている(図12参照。)。本実施の形態においては、第1の電極層587が画素電極に相当し、第2の電極層588が共通電極に相当する。第2の電極層588は、薄膜トランジスタ581と同一基板上に設けられる共通電位線と電気的に接続される。実施の形態1乃至3に示すいずれか一の共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第2の電極層588と共通電位線が電気的に接続される。

0260

また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜200μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられるマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備する半導体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。

0261

以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。

0262

本実施の形態は、実施の形態1乃至5のいずれか一に記載した共通接続部に記載した構成と適宜組み合わせて実施することが可能である。

0263

(実施の形態11)
本実施の形態では、本発明の一形態の半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。

0264

有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

0265

無機EL素子は、その素子構成により、分散型無機EL素子薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位アクセプター準位を利用するドナーアクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオン内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。

0266

図19は、本発明を適用した半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。

0267

デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層(IGZO半導体層)をチャネル形成領域に用いるnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。

0268

画素6400は、スイッチング用トランジスタ6401、駆動用トランジスタ6402、発光素子6404及び容量素子6403を有している。スイッチング用トランジスタ6401はゲートが走査線6406に接続され、第1電極(ソース電極及びドレイン電極の一方)が信号線6405に接続され、第2電極(ソース電極及びドレイン電極の他方)が駆動用トランジスタ6402のゲートに接続されている。駆動用トランジスタ6402は、ゲートが容量素子6403を介して電源線6407に接続され、第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極(画素電極)に接続されている。発光素子6404の第2電極は共通電極6408に相当する。共通電極6408は、同一基板上に形成される共通電位線と電気的に接続され、その接続部分を共通接続部として、図1(A)、図2(A)、或いは図3(A)に示す構造とすればよい。

0269

なお、発光素子6404の第2電極(共通電極6408)には低電源電位が設定されている。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。

0270

なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略することも可能である。駆動用トランジスタ6402のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。

0271

ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ6402のゲートには、駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ6402は線形領域で動作させる。駆動用トランジスタ6402は線形領域で動作させるため、電源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲートにかける。なお、信号線6405には、(電源線電圧+駆動用トランジスタ6402のVth)以上の電圧をかける。

0272

また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図19と同じ画素構成を用いることができる。

0273

アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲートに発光素子6404の順方向電圧+駆動用トランジスタ6402のVth以上の電圧をかける。発光素子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するようなビデオ信号を入力することで、発光素子6404に電流を流すことができる。駆動用トランジスタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジスタ6402のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

0274

なお、図19に示す画素構成は、これに限定されない。例えば、図19に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。

0275

次に、発光素子の構成について、図20を用いて説明する。ここでは、駆動用TFTがn型の場合を例に挙げて、画素の断面構造について説明する。図20(A)(B)(C)の半導体装置に用いられる駆動用TFTであるTFT7001、7011、7021は、実施の形態6で示す薄膜トランジスタと同様に作製でき、チャネル形成領域として酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態7で示す薄膜トランジスタをTFT7001、7011、7021として適用することもできる。

0276

発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の一形態の画素構成はどの射出構造の発光素子にも適用することができる。

0277

上面射出構造の発光素子について図20(A)を用いて説明する。

0278

図20(A)に、駆動用TFTであるTFT7001がn型で、発光素子7002から発せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。図20(A)では、発光素子7002の陰極7003と駆動用TFTであるTFT7001が電気的に接続されており、陰極7003上に発光層7004、陽極7005が順に積層されている。陰極7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そして発光層7004は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子注入層電子輸送層、発光層、ホール輸送層ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。

0279

陰極7003及び陽極7005で発光層7004を挟んでいる領域が発光素子7002に相当する。図20(A)に示した画素の場合、発光素子7002から発せられる光は、矢印で示すように陽極7005側に射出する。

0280

次に、下面射出構造の発光素子について図20(B)を用いて説明する。駆動用TFT7011がn型で、発光素子7012から発せられる光が陰極7013側に射出する場合の、画素の断面図を示す。図20(B)では、駆動用TFT7011と電気的に接続された透光性を有する導電膜7017上に、発光素子7012の陰極7013が成膜されており、陰極7013上に発光層7014、陽極7015が順に積層されている。なお、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜7016が成膜されていてもよい。陰極7013は、図20(A)の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。例えば20nmの膜厚を有するアルミニウム膜を、陰極7013として用いることができる。そして発光層7014は、図20(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7015は光を透過する必要はないが、図20(A)と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。

0281

陰極7013及び陽極7015で、発光層7014を挟んでいる領域が発光素子7012に相当する。図20(B)に示した画素の場合、発光素子7012から発せられる光は、矢印で示すように陰極7013側に射出する。

0282

次に、両面射出構造の発光素子について、図20(C)を用いて説明する。図20(C)では、駆動用TFT7021と電気的に接続された透光性を有する導電膜7027上に、発光素子7022の陰極7023が成膜されており、陰極7023上に発光層7024、陽極7025が順に積層されている。陰極7023は、図20(A)の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023として用いることができる。そして発光層7024は、図20(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7025は、図20(A)と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。

0283

陰極7023と、発光層7024と、陽極7025とが重なっている部分が発光素子7022に相当する。図20(C)に示した画素の場合、発光素子7022から発せられる光は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。

0284

なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。

0285

なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用TFT)と発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい。

0286

なお本実施の形態で示す半導体装置は、図20に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。

0287

次に、本発明の半導体装置の一形態に相当する発光表示パネル発光パネルともいう)の外観及び断面について、図23を用いて説明する。図23は、第1の基板上に形成された薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図23(B)は、図23(A)のH−Iにおける断面図に相当する。

0288

第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よって画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、第1の基板4501とシール材4505と第2の基板4506とによって、充填材4507と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材パッケージング(封入)することが好ましい。

0289

また第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有しており、図23(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。

0290

薄膜トランジスタ4509、4510は、チャネル形成領域として酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い実施の形態6に示す薄膜トランジスタを適用することができる。また実施の形態7に示す薄膜トランジスタを適用してもよい。本実施の形態において、薄膜トランジスタ4509、4510はnチャネル型薄膜トランジスタである。

0291

また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電極層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の構成は適宜変えることができる。

0292

隔壁4520は、有機樹脂膜無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

0293

電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

0294

発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、DLC膜等を形成することができる。

0295

また、信号線駆動回路4503a、4503b、走査線駆動回路4504a、4504b、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518bから供給されている。

0296

本実施の形態では、接続端子電極4515が、発光素子4511が有する第1の電極層4517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。

0297

接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を介して電気的に接続されている。

0298

発光素子4511からの光の取り出し方向に位置する第2の基板4506は透光性でなければならない。その場合には、ガラス板プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

0299

また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施の形態は充填材として窒素を用いた。

0300

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

0301

信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図23の構成に限定されない。

0302

以上の工程により、半導体装置として信頼性の高い発光表示装置(表示パネル)を作製することができる。

0303

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

0304

(実施の形態12)
本発明の一形態の半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター電車などの乗り物車内広告クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図24図25に示す。

0305

図24(A)は、電子ペーパーで作られたポスター2631を示している。広告媒体が紙の印刷物である場合には、広告交換人手によって行われるが、本発明を適用した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。

0306

また、図24(B)は、電車などの乗り物の車内広告2632を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、本発明を適用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成としてもよい。

0307

また、図25は、電子書籍2700の一例を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

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