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この項目の情報は公開日時点(2010年3月18日)のものです。
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図面 (6)

課題

本発明は、スリープモード時に外部から供給されるデータを正確に読込むことができる半導体集積回路を提供することを目的とする。

解決手段

内蔵する中央処理装置21がスリープモードとなって動作を停止又は遅くする半導体集積回路であって、外部から供給される割込み信号エッジ検出を行ってエッジ検出信号を生成するエッジ検出手段23と、外部から供給されるデータをエッジ検出信号の供給により保持するデータ保持手段22を有し、割込み信号によって中央処理装置21がスリープモードからアクティブモードとなった後にデータ保持手段の保持するデータを中央処理装置に読込む。

概要

背景

図4は従来の電池パックの一例の構成図を示す。同図中、電池パックは、リチウムイオン電池1と、フューエルゲージIC2と、保護IC3を有している。電池パックは、電源端子5,6及び通信端子7が携帯電話デジタルカメラ等の電池使用機器に接続される。

フューエルゲージIC2は、CPU2Aの他にメモリ通信回路などを内蔵しており、リチウムイオン電池1の充放電電流を検出し、検出した充放電電流をデジタルデータに変換して積算することで電池残量を算出し、算出した電池残量を通信回路により、携帯電話、デジタルカメラ等の電池使用機器に送信する。

保護IC3は、リチウムイオン電池1の充電時の過充電を検出したとき、又は放電時の過放電を検出したとき、充放電経路に設けられたスイッチ4をオフすることで、リチウムイオン電池1の充電又は放電を停止させる。また、保護IC3はスイッチ4のオフ時に過充電又は過放電等のステイタスデータを生成し、割込み信号と共にフューエルゲージIC2供給する。

なお、特許文献1には、データ処理手段の制御モード中に電池残量の測定モードを設け、測定モード中は電池からの供給電流を最小限に抑制する制御を行って省電力化を図ることが記載されている。
特開2005−12960号公報

概要

本発明は、スリープモード時に外部から供給されるデータを正確に読込むことができる半導体集積回路を提供することを目的とする。内蔵する中央処理装置21がスリープモードとなって動作を停止又は遅くする半導体集積回路であって、外部から供給される割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段23と、外部から供給されるデータをエッジ検出信号の供給により保持するデータ保持手段22を有し、割込み信号によって中央処理装置21がスリープモードからアクティブモードとなった後にデータ保持手段の保持するデータを中央処理装置に読込む。

目的

本発明は上記の点に鑑みてなされたもので、スリープモード時に外部から供給されるデータを正確に読込むことができる半導体集積回路を提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
2件

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請求項1

内蔵する中央処理装置スリープモードとなって動作を停止又は遅くする半導体集積回路であって、外部から供給される割込み信号エッジ検出を行ってエッジ検出信号を生成するエッジ検出手段と、外部から供給されるデータを前記エッジ検出信号の供給により保持するデータ保持手段を有し、前記割込み信号によって前記中央処理装置がスリープモードからアクティブモードとなった後に前記データ保持手段の保持するデータを前記中央処理装置に読込むことを特徴とする半導体集積回路。

請求項2

請求項1記載の半導体集積回路は、電池充放電電流を検出して積算することで電池残量を算出することを特徴とする半導体集積回路。

請求項3

請求項2記載の半導体集積回路において、前記外部から供給されるデータは、外部回路ステイタスデータであることを特徴とする半導体集積回路。

技術分野

0001

本発明は半導体集積回路係り、内蔵する中央処理装置スリープモードとなって動作を停止又は遅くする半導体集積回路に関する。

背景技術

0002

図4は従来の電池パックの一例の構成図を示す。同図中、電池パックは、リチウムイオン電池1と、フューエルゲージIC2と、保護IC3を有している。電池パックは、電源端子5,6及び通信端子7が携帯電話デジタルカメラ等の電池使用機器に接続される。

0003

フューエルゲージIC2は、CPU2Aの他にメモリ通信回路などを内蔵しており、リチウムイオン電池1の充放電電流を検出し、検出した充放電電流をデジタルデータに変換して積算することで電池残量を算出し、算出した電池残量を通信回路により、携帯電話、デジタルカメラ等の電池使用機器に送信する。

0004

保護IC3は、リチウムイオン電池1の充電時の過充電を検出したとき、又は放電時の過放電を検出したとき、充放電経路に設けられたスイッチ4をオフすることで、リチウムイオン電池1の充電又は放電を停止させる。また、保護IC3はスイッチ4のオフ時に過充電又は過放電等のステイタスデータを生成し、割込み信号と共にフューエルゲージIC2供給する。

0005

なお、特許文献1には、データ処理手段の制御モード中に電池残量の測定モードを設け、測定モード中は電池からの供給電流を最小限に抑制する制御を行って省電力化を図ることが記載されている。
特開2005−12960号公報

発明が解決しようとする課題

0006

フューエルゲージIC2は、電池残量を測定するためのものであるが、フューエルゲージIC2自身もリチウムイオン電池から動作電源を供給しているため、フューエルゲージIC2の消費電流をできる限り低減する必要がある。

0007

このため、リチウムイオン電池の充放電が長期間行われない状況では、フューエルゲージIC2はスリープモードとなり、フューエルゲージIC2に内蔵されたCPU2Aは動作を停止又は遅くする。

0008

このようなフューエルゲージIC2のスリープモードにおいて、リチウムイオン電池1の充電又は放電が開始され保護IC3が過充電又は過放電を検出する場合がある。このような場合、図5に示すように、フューエルゲージIC2のCPU2Aがスリープモードで動作を停止又は遅くしている時点t1に割込み信号が立ち上がると、CPU2Aは通常の高速動作を行うアクティブモードに戻るためにスタックポインタアクセスを行い、更に、時点t2〜t4の間で割込みに対応するためベクタアドレスリード等の処理を実行する。そして、時点t4において、保護IC3から供給されるステイタスデータを読込む。

0009

すなわち、割込み信号が立ち上がる時点t1からステイタスデータを読込む時点t4までに時間が掛かり、時点t1から時点t4までの間の時点t3において保護IC3の出力するステイタスデータが変化した場合には、CPU2Aは時点t1におけるステイタスデータを正しく読込むことができないという問題があった。

0010

本発明は上記の点に鑑みてなされたもので、スリープモード時に外部から供給されるデータを正確に読込むことができる半導体集積回路を提供することを目的とする。

課題を解決するための手段

0011

本発明の一実施態様による半導体集積回路は、内蔵する中央処理装置(21)がスリープモードとなって動作を停止又は遅くする半導体集積回路であって、
外部から供給される割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段(23)と、
外部から供給されるデータを前記エッジ検出信号の供給により保持するデータ保持手段(22)を有し、
前記割込み信号によって前記中央処理装置(21)がスリープモードからアクティブモードとなった後に前記データ保持手段(22)の保持するデータを前記中央処理装置(21)に読込む。

0012

好ましくは、前記半導体集積回路は、電池の充放電電流を検出して積算することで電池残量を算出する。

0013

好ましくは、前記外部から供給されるデータは、外部回路のステイタスデータである。

0014

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

発明の効果

0015

本発明によれば、スリープモード時に外部から供給されるデータを正確に読込むことができる。

発明を実施するための最良の形態

0016

<半導体集積回路の構成>
図1は、本発明の半導体集積回路であるフューエルゲージICを用いた電池パックの一実施形態の構成図を示す。同図中、電池パックは、リチウムイオン電池11と、フューエルゲージIC12と、保護IC13を有している。電池パックは、電源端子15,16及び通信端子17が携帯電話、デジタルカメラ等の電池使用機器に接続され、また、充電時には電源端子15,16が充電回路に接続される。

0017

フューエルゲージIC12は、CPU(中央処理装置)21、レジスタ回路22、エッジ検出回路23、インタフェース回路24を内蔵すると共に、この他にも図示しないメモリや通信回路などを内蔵しており、端子12a,12b,12c等の測定電圧からリチウムイオン電池11の充放電電流を検出し、検出した充放電電流をデジタルデータに変換して積算することで電池残量を算出し、算出した電池残量を通信回路により端子12d,17を介して携帯電話、デジタルカメラ等の電池使用機器に送信する。

0018

保護IC13は、リチウムイオン電池11の充電時の過充電を検出したとき、又は放電時の過放電を検出したとき、充放電経路に設けられたスイッチ14をオフすることで、リチウムイオン電池1の充電又は放電を停止させる。また、保護IC13はスイッチ14のオフ時に過充電又は過放電等の状態を表すステイタスデータを生成し、割込み信号と共にフューエルゲージIC12供給する。

0019

リチウムイオン電池の充放電が長期間行われない状況では、フューエルゲージIC2はスリープモードとなり、フューエルゲージIC12に内蔵されたCPU21は動作を停止又は遅くする。

0020

また、フューエルゲージIC12には、保護IC13からステイタスデータが供給される端子12e,12fにレジスタ回路22が接続され、保護IC13から割込み信号が供給される外部端子12gにエッジ検出回路23が接続されている。

0021

エッジ検出回路23は、割込み信号の立ち上がりエッジを検出し、エッジ検出信号を生成してレジスタ回路22に供給すると共に、インタフェース回路24を介してCPU21に供給する。

0022

レジスタ回路22は、エッジ検出回路23からエッジ検出信号を供給された時点で端子12e,12fに供給されるステイタスデータをラッチして、インタフェース回路24を介してCPU21に供給する。なお、ステイタスデータは2ビットに限らず1ビット又は3ビット以上であっても良い。

0023

<レジスタ回路及びエッジ検出回路の構成>
図2は、レジスタ回路及びエッジ検出回路の一実施形態の回路構成図を示す。同図中、ステイタスデータの1ビット目が供給される端子12eはトライステートバッファ31を介してデータバスDB1に接続され、データバスDB1によりインタフェース回路24の端子D1に接続されている。また、データバスDB1はラッチ回路32の入力端子に接続され、ラッチ回路32の出力端子はトライステートバッファ33を介して端子12eに接続され、ラッチ回路32の制御端子にはインタフェース回路24の端子WEからイネーブル信号WEが供給されている。

0024

また、ステイタスデータの2ビット目が供給される端子12fはトライステートバッファ34を介してデータバスDB2に接続され、データバスDB2によりインタフェース回路24の端子D2に接続されている。また、データバスDB2はラッチ回路35の入力端子に接続され、ラッチ回路35の出力端子はトライステートバッファ36を介して端子12fに接続され、ラッチ回路35の制御端子にはインタフェース回路24の端子WEからイネーブル信号WEが供給されている。

0025

ラッチ回路37は、入力端子にインタフェース回路24の端子OCから出力制御信号OCが供給され、ラッチ回路37の制御端子にインタフェース回路24の端子OCEからイネーブル信号OCEが供給されたときに出力制御信号OCをラッチする。ラッチされた出力制御信号OCはトライステートバッファ33,36の制御端子に供給される。また、トライステートバッファ31,34の制御端子にはインタフェース回路24の端子REからイネーブル信号REが供給されている。

0026

つまり、インタフェース回路24からイネーブル信号REが出力されると、端子12e,12fのステイタスデータがトライステートバッファ31、34を通して端子D1,D2からインタフェース回路24に取り込まれる。

0027

また、インタフェース回路24からイネーブル信号WEが出力されると、インタフェース回路24の端子D1,D2から出力されるデータがラッチ回路32、35にラッチされてトライステートバッファ33,36の入力端子に供給される。

0028

更に、インタフェース回路24からイネーブル信号OCEが出力されたときに、インタフェース回路24からの出力制御信号OCがラッチ回路37にラッチされてトライステートバッファ33、36の制御端子に供給され、これにより、ラッチ回路32、35にラッチされているインタフェース回路24からの出力データがトライステートバッファ33,36から端子12e,12fに出力される。つまり、端子12e,12fは入出力端子として使用される。

0029

エッジ検出回路23は、端子12gの信号電圧が所定の閾値を超えたときに一定パルス幅パルスを出力する単安定マルチバイブレータ(MM)40で構成されている。単安定マルチバイブレータ40は端子12gに供給される信号電圧が閾値を超えると立ち上がりエッジ検出信号を生成してレジスタ回路22及びインタフェース回路24の割込み端子NTに供給する。

0030

レジスタ回路22は、ラッチ回路41,42を有している。ラッチ回路41は、入力端子を端子12eに接続され、出力端子をデータバスDB1に接続されており、ラッチ回路41の制御端子に単安定マルチバイブレータ40からエッジ検出信号を供給されると端子12eから供給されるデータをラッチして、データバスDB1からインタフェース回路24の端子D1に供給する。

0031

また、ラッチ回路42は、入力端子を端子12fに接続され、出力端子をデータバスDB2に接続されており、ラッチ回路42の制御端子に単安定マルチバイブレータ40からエッジ検出信号を供給されると端子12fから供給されるデータをラッチして、データバスDB2からインタフェース回路24の端子D2に供給する。

0032

ここで、フューエルゲージIC12のスリープモードにおいて、リチウムイオン電池11の充電又は放電が開始され保護IC3が過充電又は過放電を検出する場合について考える。このような場合、図3に示すように、フューエルゲージIC2のCPU21がスリープモードで停止中の時点t11に割込み信号が立ち上がると、CPU21は通常の高速動作を行う動作状態に戻るためにスタックポインタアクセスを行い、更に、時点t13〜t15の間で割込みに対応するためベクタアドレスリード等の処理を実行する。

0033

これと共に、時点t11から僅かに遅れる時点t12でエッジ検出回路23はエッジ検出信号を生成し、これによりレジスタ回路22はステイタスデータ[00]を保持する。その後、時点t15より前の時点t14においてステイタスデータが[00]から[11]に変化したとしても、CPU21は時点t12でレジスタ回路22に保持されたステイタスデータを、時点t15においてレジスタ回路22から読込む。このため、割込み信号が立ち上がった時点t12のステイタスデータ[00]を正確に読込むことができる。

0034

なお、上記の実施形態では、半導体集積回路としてフューエルゲージICを例に取って説明したが、半導体集積回路としては、スリープモードで内蔵するCPU21が動作を停止又は遅くするものであれば、フューエルゲージIC以外であっても良く、上記実施形態に限定されるものではない。この場合、外部から割込み信号と共に供給されるデータとしてはステイタスデータ以外のどのような種類のデータであっても良い。更には、割込み信号のエッジ検出は、割込みがハイアクティブの場合の立ち上がりエッジ検出に限らず、割込みがローアクティブの場合の立ち下がりエッジ検出であっても良い。

図面の簡単な説明

0035

本発明の半導体集積回路であるフューエルゲージICを用いた電池パックの一実施形態の構成図である。
レジスタ回路及びエッジ検出回路の一実施形態の回路構成図である。
本発明のフューエルゲージICの動作を説明するための図である。
従来の電池パックの一例の構成図である。
従来のフューエルゲージICの動作を説明するための図である。

符号の説明

0036

11リチウムイオン電池
12フューエルゲージIC
13 保護IC
15,16電源端子
17通信端子
21 CPU
22レジスタ回路
23エッジ検出回路
24インタフェース回路
31,33,34,36トライステートバッファ
32,35,37,41,42ラッチ回路
40 単安定マルチバイブレータ

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