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図面 (20)

課題

本発明は、半導体装置ロジック領域冗長救済を行う構成を提供することを目的とする。

解決手段

本発明の1つの実施の形態は、ロジック領域2を有する半導体装置1である。そして、当該半導体装置1は、ロジック領域2内に設けられる同一の構成を有する複数の基本セル21と、複数の基本セル21と同一の構成を有する冗長セル22と、複数の基本セル21及び冗長セル22のそれぞれに入力される信号を切り替え入力セレクタ23と、基本セル21及び冗長セル22のそれぞれから出力される信号を切り替える出力セレクタ24とを備えている。さらに、当該半導体装置1は、入力セレクタ23及び出力セレクタ24のうち少なくとも一方を切り替えて、冗長セル22を機能させ複数の基本セル21のうち故障したセル救済する。

概要

背景

半導体装置では、歩留まり改善するために冗長救済を行っている。例えば、特許文献1では、電源により分離された2つの回路A及び回路Bにおいて、回路Aに半ショート・半オープンの異常があった場合、ヒューズを用いて回路Aの電流供給源を断ち、回路Bに置換する冗長救済方法を行っている。また、特許文献2では、冗長ロジック回路同一機能とは限らない)の一方をヒューズもしくはスイッチ(トランジスタ)によりメモリから切り離して、他方をメモリに接続することにより冗長救済方法を行っている。さらに、特許文献3では、不良ブロックを切断するパッケージングにより、複数の演算ブロックを有する演算処理装置の不良ブロックでのリーク電流を防止する構成が開示されている。

特開2007−201166号公報
特開2004−048618号公報
特開2006−310663号公報

概要

本発明は、半導体装置のロジック領域に冗長救済を行う構成を提供することを目的とする。本発明の1つの実施の形態は、ロジック領域2を有する半導体装置1である。そして、当該半導体装置1は、ロジック領域2内に設けられる同一の構成を有する複数の基本セル21と、複数の基本セル21と同一の構成を有する冗長セル22と、複数の基本セル21及び冗長セル22のそれぞれに入力される信号を切り替え入力セレクタ23と、基本セル21及び冗長セル22のそれぞれから出力される信号を切り替える出力セレクタ24とを備えている。さらに、当該半導体装置1は、入力セレクタ23及び出力セレクタ24のうち少なくとも一方を切り替えて、冗長セル22を機能させ複数の基本セル21のうち故障したセル救済する。

目的

そこで、本発明は、半導体装置のロジック領域に冗長救済を行う構成を提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
0件

この技術が所属する分野

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請求項1

ロジック領域を有する半導体装置であって、前記ロジック領域内に設けられる同一の構成を有する複数の基本セルと、前記複数の基本セルと同一の構成を有する冗長セルと、前記複数の基本セル及び前記冗長セルのそれぞれに入力される信号を切り替え入力セレクタと、前記基本セル及び前記冗長セルのそれぞれから出力される信号を切り替える出力セレクタとを備え、前記入セレクタ及び出力セレクタのうち少なくとも一方を切り替えて、前記冗長セルを機能させ前記複数の基本セルのうち故障したセル救済することを特徴とする半導体装置。

請求項2

請求項1に記載の半導体装置であって、前記入力セレクタ及び出力セレクタは、前記複数の基本セルのうち故障したセルと、前記冗長セルとを直接切り替えて救済することを特徴とする半導体装置。

請求項3

請求項1に記載の半導体装置であって、前記入力セレクタ及び出力セレクタは、前記複数の基本セルのうち故障したセルを隣接するセルに切り替え、且つ切り替えたセルを隣接する前記複数の基本セル又は前記冗長セルに順次切り替えて救済することを特徴とする半導体装置。

請求項4

請求項1乃至請求項3のいずれか1つに記載の半導体装置であって、前記複数の基本セルのうちの1つのセルと、当該セルに接続された前記入力セレクタ及び出力セレクタのうち少なくとも一方とを1つのハードマクロ化することを特徴とする半導体装置。

請求項5

請求項4に記載の半導体装置であって、データ入力スキャン入力とを切り換えるための切換セレクタをさらに備え、前記切換セレクタも1つのハードマクロ化することを特徴とする半導体装置。

請求項6

請求項1乃至請求項5のいずれか1つに記載の半導体装置であって、同一の構成を有する前記複数の基本セル及び前記冗長セルをアレイ化し、当該アレイ近傍に前記入力セレクタ及び出力セレクタを配置することを特徴とする半導体装置。

請求項7

請求項6に記載の半導体装置であって、前記アレイを多重化し、前記入力セレクタ及び出力セレクタへの配線を共通化することを特徴とする半導体装置。

請求項8

請求項1乃至請求項7のいずれか1つに記載の半導体装置であって、前記複数の基本セル及び前記冗長セルの少なくとも一方と電源との間にそれぞれスイッチをさらに備え、前記複数の基本セルのうち故障したセル及び救済に必要ない前記冗長セルの少なくとも一方の前記スイッチを切り、電源を遮断することを特徴とする半導体装置。

請求項9

請求項1乃至請求項8のいずれか1つに記載の半導体装置であって、前記複数の基本セル及び前記冗長セルは、マクロセル演算器ロジックコーンマクロブロックであることを特徴とする半導体装置。

請求項10

請求項1乃至請求項9のいずれか1つに記載の半導体装置であって、前記入力セレクタは、複数の基本セル及び前記冗長セルのそれぞれに同じ信号を供給する構成を含むことを特徴とする半導体装置。

請求項11

請求項1乃至請求項10のいずれか1つに記載の半導体装置であって、前記冗長セル又は、前記冗長セルの救済対象となる前記複数の基本セルに適用されるデザインルールを、前記ロジック領域内の他の部分に適用されるデザインルールに比べて緩和されることを特徴とする半導体装置。

請求項12

請求項1乃至請求項11のいずれか1つに記載の半導体装置であって、前記冗長セルは、前記冗長セルの救済対象となる前記複数の基本セルの近傍に配置されることを特徴とする半導体装置。

請求項13

請求項1乃至請求項12のいずれか1つに記載の半導体装置であって、前記複数の基本セルのうち所定のタイミング条件以外の基本セルについてのみ前記冗長セルの救済対象とすることを特徴とする半導体装置。

技術分野

0001

本発明は、半導体装置に係る発明であって、特に、ロジック領域を有する半導体装置に関するものである。

背景技術

0002

半導体装置では、歩留まり改善するために冗長救済を行っている。例えば、特許文献1では、電源により分離された2つの回路A及び回路Bにおいて、回路Aに半ショート・半オープンの異常があった場合、ヒューズを用いて回路Aの電流供給源を断ち、回路Bに置換する冗長救済方法を行っている。また、特許文献2では、冗長ロジック回路同一機能とは限らない)の一方をヒューズもしくはスイッチ(トランジスタ)によりメモリから切り離して、他方をメモリに接続することにより冗長救済方法を行っている。さらに、特許文献3では、不良ブロックを切断するパッケージングにより、複数の演算ブロックを有する演算処理装置の不良ブロックでのリーク電流を防止する構成が開示されている。

0003

特開2007−201166号公報
特開2004−048618号公報
特開2006−310663号公報

発明が解決しようとする課題

0004

しかし、従来の冗長救済は、SRAMやフラッシュ等メモリに関するものであり、半導体装置においてメモリを冗長救済して歩留まりを向上させる努力が行われてきた。そのため、ロジック領域を含む半導体装置では、当該ロジック領域内において冗長救済が行われることがなかったため、メモリ領域には全く欠陥がない半導体装置でもロジック領域に欠陥が存在すれば不良判定され、歩留まりが低下する問題があった。

0005

そこで、本発明は、半導体装置のロジック領域に冗長救済を行う構成を提供することを目的とする。

課題を解決するための手段

0006

本発明の1つの実施の形態に係る解決手段は、ロジック領域を有する半導体装置である。そして、当該半導体装置は、ロジック領域内に設けられる同一の構成を有する複数の基本セルと、複数の基本セルと同一の構成を有する冗長セルと、複数の基本セル及び冗長セルのそれぞれに入力される信号を切り替え入力セレクタと、基本セル及び冗長セルのそれぞれから出力される信号を切り替える出力セレクタとを備えている。さらに、当該半導体装置は、入力セレクタ及び出力セレクタのうち少なくとも一方を切り替えて、冗長セルを機能させ複数の基本セルのうち故障したセル救済する。

発明の効果

0007

本発明の1つの実施の形態に記載の半導体装置は、入力セレクタ及び出力セレクタのうち少なくとも一方を切り替えて、冗長セルを機能させ複数の基本セルのうち故障したセルを救済するので、ロジック領域における故障に対して冗長救済を行うことができるので歩留まりを向上させることができる。

発明を実施するための最良の形態

0008

(実施の形態1)
図1に、本実施の形態に係る半導体装置の概略図を示す。図1に示す半導体装置1は、SOC(System On a Chip)であり、ロジック領域2、メモリ領域3及びアナログ領域4を備えている。さらに、図1に示す半導体装置1は、ロジック領域2、メモリ領域3及びアナログ領域4と外部機器とを接続するためにIO領域5を備えている。そして、本実施の形態に係る半導体装置では、ロジック領域2にロジック欠陥を救済するための構成を採用することで、半導体装置1全体の歩留まりを向上させる。

0009

図1には、ロジック欠陥を救済するための構成の概略図が図示されており、同一の構成を有する複数の基本セル21と、当該基本セル21と同一の構成を有する冗長セル22と、基本セル21及び冗長セル22のそれぞれに入力される信号を切り替える入力セレクタ23と、基本セル21及び冗長セル23のそれぞれから出力される信号を切り替える出力セレクタ24とを備える。なお、同一の構成を有する複数の基本セル21と、当該基本セル21と同一の構成を有する冗長セル22とをまとめて救済対象グループ25とする。そして、同じ救済対象グループ25内にある基本セル21においてロジック欠陥がある場合、当該基本セル21が故障セル26となる。この故障セル26に代えて同じ救済対象グループ25内にある冗長セル22を利用できるように入力セレクタ23及び出力セレクタ24を切り替える。

0010

故障判定は、出荷テスト時に不合格となったチップ故障解析することで特定する。なお、故障セル26が救済対象グループ25に含まれる基本セル21でなく、冗長セル22を有していない場合は冗長救済の対象にならない。また、故障セル26を冗長セル22で置き換えるために、入力経路及び出力経路を入力セレクタ23及び出力セレクタ24で切り替える必要があるが、これらセレクタ制御端子にはレジスタあるいはヒューズが採用され論理固定される。この論理固定する情報は、半導体装置1内のフラッシュメモリ等に冗長救済を行うプログラムとして書き込まれ、救済時に当該情報をフラッシュメモリ等から読み出す。

0011

さらに、本実施の形態に係る冗長救済の構成を具体的に説明する。図2に、本実施の形態に係るロジック領域2内に形成された1つの冗長救済の構成の回路図を示す。図2では、フリップフロップU0〜U2を基本セル21とし、救済対象グループ25中の基本セル数を3としている。このフリップフロップU0〜U2を救済するために用意された冗長セル22がフリップフロップU3であるとし、フリップフロップU0〜U3を1つの救済対象グループ25としている。この救済対象グループ25の入力経路を切り替えるための入力セレクタ23としてセレクタU4を設けている。また、フリップフロップU0の出力経路を切り替えるための出力セレクタ24としてセレクタU5、フリップフロップU1の出力経路を切り替えるための出力セレクタ24としてセレクタU6、フリップフロップU2の出力経路を切り替えるための出力セレクタ24としてセレクタU7をそれぞれ設けている。

0012

出荷テスト及び故障解析の結果により、フリップフロップU0内に故障があることが判明した場合、フリップフロップU0(故障セル26)をフリップフロップU3(冗長セル22)で置換する。そのためには、本来のフリップフロップU0への伝搬信号DA0がフリップフロップU3(冗長セル22)へ流れるように、入力経路を切り替えるためにセレクタU4の制御ピンを設定する。つまり、セレクタU4は、端子D0からの信号が端子Yの出力になるように制御ピンの論理となっている。なお、故障セル26がフリップフロップU1の場合は端子D1からの信号が端子Yの出力に、故障セル26がフリップフロップU2の場合は端子D2からの信号が端子Yの出力にそれぞれなる。

0013

さらに、冗長セル22のフリップフロップU3で行った演算結果を伝搬させるために出力経路を切り替える必要があり、出力セレクタ24であるセレクタU5,U6,U7のうち、セレクタU5の制御ピンを切り替える。つまり、セレクタU5の入力ピンを‘0’から‘1’に変更し、他のセレクタU6,U7の入力ピンは‘0’のままとなるように制御ピンの論理(SEL)‘1,0,0’となっている。なお、故障セル26がフリップフロップU1の場合は制御ピンの論理(SEL)‘0,1,0’と、故障セル26がフリップフロップU2の場合は制御ピンの論理(SEL)‘0,0,1’とそれぞれなる。

0014

フリップフロップU0,U1,U2には、伝搬信号DA0〜DA2以外に、クロック信号CLK、リセット信号RSTがそれぞれ供給される。また、セレクタU5,U6,U7のそれぞれの出力先組合論理である。図3に、故障セル26を冗長セル22に切り替えた後の経路を図示している。図3では、切り替え後の経路を太線切り替え前の経路を破線で示している。

0015

また、入出力経路を固定するために、入力セレクタ23の制御ピンを固定した概念図を図4に示す。図4では、フラッシュメモリ31上に、特定された故障セル26の入出力経路を固定するための入力セレクタ23の設定値ストアされている。そして、この設定値を用いる入力セレクタ23は、8つの端子D0〜D7からの信号を1つ選択して端子Yから出力させる8to1のセレクタである。電源投入時、フラッシュメモリ31上にストアされた設定値に基づいて、入力セレクタ23のセレクトピンに接続されている各レジスタに設定値がロードされ、制御ピンが固定される。出力経路についても同様であり、出力セレクタ24は、2つの端子からの信号を1つ選択して出力させる2to1のセレクタが8個設けられており、フラッシュメモリ31上にストアされた設定値に基づいて、2to1のセレクタの制御ピンが固定される。なお、図4では、入力セレクタ23及び出力セレクタ24の固定方法をレジスタとしたため、電源Onごとに上記作業が発生する。このような作業を不要としたい場合には、入力セレクタ23及び出力セレクタ24を、レジスタを用いずに、ヒューズを採用して制御ピンを固定しても良い。

0016

以上のように、本実施の形態に係る半導体装置では、フリップフロップU0に欠陥(例えば、0縮退故障)があって、以降に論理を伝搬できず不良品として扱われる場合であっても、冗長セル22で救済することができ、歩留まりを向上させることができる。

0017

(実施の形態2)
実施の形態1では、基本セル21をフリップフロップであるとして説明したが、本発明はこれに限られず、他の構成であっても良い。具体的に、図5に示す回路図では、基本セル21をインバータである場合を示している。そのため、図5の場合、冗長セル22もインバータとなる。基本セル21以外の構成及び動作は、図2に示す構成と同じであるため、同一の構成要素には同一符号を付して詳細な説明は省略する。

0018

また、図6に示す回路図では、基本セル21を論理回路であるNAND回路である場合を示している。そのため、図6の場合、冗長セル22もNAND回路となる。基本セル21以外の構成及び動作は、図2に示す構成と同じであるため、同一の構成要素には同一符号を付して詳細な説明は省略する。ただし、NAND回路の場合は、入力される伝搬信号が2つ(DA01,DA02等)となるので、入力セレクタ23もセレクタU4A,U4Bの2つで構成されることになる。

0019

さらに、図7に示す回路図では、基本セル21をスキャンレジスタである場合を示している。そのため、図7の場合、冗長セル22もスキャンレジスタとなる。基本セル21以外の構成及び動作は、図2に示す構成と同じであるため、同一の構成要素には同一符号を付して詳細な説明は省略する。ただし、スキャンレジスタの場合も、入力される伝搬信号が2つ(DA01,DA02等)となるので、入力セレクタ23はセレクタU4D,U4SIの2つで構成されることになる。

0020

以上のように、本実施の形態に係る半導体装置のように、基本セル21がインバータやNANDスキャンFF等のマクロセルであっても、冗長セル22で救済することができるので、歩留まりを向上させることができる。

0021

(実施の形態3)
実施の形態1,2では、基本セル21をフリップフロップ等のマクロセルであるとして説明したが、本発明はこれに限られず、他の構成であっても良い。具体的に、図8に示す回路図では、基本セル21を演算器である場合を示している。そのため、図8の場合、冗長セル22も演算器となる。

0022

図8に示す回路図では、基本セル21としての8ビットの信号が2つ入力(DA01,DA02等)される演算器U0〜U2と、冗長セル22の演算器U3とを1つの救済対象グループ25としている。この救済対象グループ25の入力経路を切り替えるために、8ビットの信号を切り替えられる入力セレクタ23としてセレクタU4A[7:0],U4B[7:0]を備えている。また、8ビットの演算結果を出力する演算器U0が故障した場合に、演算器U3からの出力経路へ切り替えるために、8ビットの信号を切り替えられる出力セレクタ24としてセレクタU5[7:0]を備えている。同様に、8ビットの演算結果を出力する演算器U1が故障した場合に、演算器U3からの出力経路へ切り替えるための出力セレクタ24としてセレクタU6[7:0]、8ビットの演算結果を出力する演算器U2が故障した場合に、演算器U3からの出力経路へ切り替えるための出力セレクタ24としてセレクタU7[7:0]をそれぞれ設けている。

0023

そして、出荷テスト及び故障解析の結果により、演算器U0内に故障があることが判明した場合、演算器U0(故障セル26)を演算器U3(冗長セル22)で置換する。そのためには、本来の演算器U0への伝搬信号DA01,DA02が演算器U3(冗長セル22)へ流れるように、入力経路を切り替えるためにセレクタU4A[7:0]とUB[7:0]の制御ピンを設定する。つまり、セレクタU4AB[7:0]は、それぞれ端子D0からの信号が端子Yの出力になるように制御ピンの論理となっている。

0024

さらに、冗長セル22の演算器U3で行った演算結果を伝搬させるために出力経路を切り替える必要があり、出力セレクタ24であるセレクタU5[7:0],U6[7:0],U7[7:0]のうち、セレクタU5[7:0]の制御ピンを切り替える。つまり、セレクタU5[7:0]の入力ピンを‘00000000’から‘11111111’に変更し、他のセレクタU6[7:0],U7[7:0]の入力ピンは‘00000000’のままとなる。

0025

以上のように、本実施の形態に係る半導体装置のように、基本セル21が演算器であっても、冗長セル22で救済することができるので、歩留まりを向上させることができる。なお、基本セル21が演算器で処理する信号は8ビットに限られない。

0026

(実施の形態4)
実施の形態1,2では、基本セル21をフリップフロップ等のマクロセルあるいは演算器であるとして説明したが、本発明はこれに限られず、他の構成であっても良い。具体的に、図9に示す回路図では、基本セル21をロジックコーンである場合を示している。そのため、図9の場合、冗長セル22もロジックコーンとなる。なお、ロジックコーンとは、入力がフリップフロップの出力端子プライマリ入力で、出力がフリップフロップのデータ端子かプライマリ出力で構成される多入力1出力の組み合わせ論理のこという。

0027

図9に示す回路図では、基本セル21としてのロジックコーンLC0と、冗長セル22のロジックコーンLC1とを1つの救済対象グループ25としている。この冗長セル22のロジックコーンLC1は、基本セル21のロジックコーンLC0と全く同じ入力信号が入力されるクローン回路である。そして、本実施の形態に係る冗長救済の構成では、入力セレクタが全ての入力経路に同一論理を供給しているので、冗長セル22に同一論理が直接接続されている。さらに、救済対象の故障セル26であるロジックコーンLC0に変えて、冗長セル22のロジックコーンLC1からの経路を出力経路として選択する出力セレクタ24のセレクタU0を備えている。なお、その他の構成及び動作は、図2に示す構成と同じであるため、詳細な説明は省略する。

0028

以上のように、本実施の形態に係る半導体装置のように、基本セル21がロジックコーンであっても、冗長セル22で救済することができるので、歩留まりを向上させることができる。

0029

(実施の形態5)
実施の形態1,2では、基本セル21をフリップフロップ等のマクロセルであるとして説明したが、本発明はこれに限られず、他の構成であっても良い。具体的に、図10に示す回路図では、基本セル21をマクロブロックである場合を示している。そのため、図10の場合、冗長セル22もマクロブロックとなる。なお、マクロブロックとは、機能レベルの論理集合体のことで、ロジックコーンとの差異は、内部に記憶素子を含んでもよいことと、多出力でも構わない点である。

0030

図10に示す回路図では、基本セル21としてのマクロブロックMB0と、冗長セル22のマクロブロックMB1とを1つの救済対象グループ25としている。この冗長セル22のマクロブロックMB1は、基本セル21のマクロブロックMB0と全く同じ入力信号が入力されるクローン回路である。そして、本実施の形態に係る冗長救済の構成では、入力セレクタが全ての入力経路に同一論理を供給しているので、冗長セル22に同一論理が直接接続されている。さらに、救済対象の故障セル26であるマクロブロックMB0に変えて、冗長セル22のマクロブロックMB1からの経路を出力経路として選択する出力セレクタ24のセレクタU0[*,0](複数ビット対応:*=任意の整数)を備えている。なお、その他の構成及び動作は、図2に示す構成と同じであるため、詳細な説明は省略する。

0031

以上のように、本実施の形態に係る半導体装置のように、基本セル21がマクロブロックであっても、冗長セル22で救済することができるので、歩留まりを向上させることができる。

0032

(実施の形態6)
本実施の形態に係る半導体装置では、救済対象グループ25をアレイ化した例を示す。図11に示す半導体装置が本実施の形態に係る半導体装置の一例である。図11に示す半導体装置では、基本セル21をフリップフロップとし、救済対象グループ25を含まれる基本セル21を8個、冗長セル22を1個としている。また、救済対象グループ25のアレイ化に伴い、入出力経路を切り替えるための入力セレクタ23及び出力セレクタ24も救済対象グループ25の近傍に最適配置される。さらに、図11に示す半導体装置では、同一の救済対象グループ25を8個並列に並べることで、さらに集積度を向上させている。

0033

そして、各救済対象グループ25における故障セル26を特定し、当該故障セル26の代わりに冗長セル22を用いるために、入力セレクタ23及び出力セレクタ24が入出力経路を切り替える。なお、入出力経路の切り替える動作は、実施の形態1で説明した動作と同じであるため、詳細な説明は省略する。

0034

以上のように、本実施の形態に係る半導体装置では、救済対象グループ25をアレイ化し、複数の基本セル21及び冗長セル22同士を近傍に配置するので、リソース共有や配置の最適化により小面積化できるだけでなく、等長配線等でスキューを減らすことが可能となり、冗長救済後のタイミングへの影響を最小限に抑えることができる。さらに、本実施の形態では、救済対象グループ25を並列に並べることで、リソースシェアリング等により集積度を高め、面積ペナルティの影響を小さくすることができる。

0035

(実施の形態7)
実施の形態6では、救済対象グループ25をアレイ化し、且つ同一の救済対象グループ25を並列配置している。本実施の形態に係る半導体装置では、入力経路や出力経路を制御するためのリソース(レジスタ)を減らすことで、面積ペナルティを抑制する構成である。図12に、本実施の形態に係る半導体装置の一例を示す。

0036

図11に示す半導体装置では、8個の救済対象グループ25のそれぞれに対応する8つの入力セレクタ23を用いて入力経路を制御していた。この入力セレクタ23は、8to1のセレクタであり、1つの8to1のセレクタに対して制御信号(各3ビット)の値を固定するために3レジスタを費やす必要があった。そのため、図11に示す半導体装置では、8個の救済対象グループ25を設けているので、8*3=24個のレジスタが必要であった。

0037

しかし、本実施の形態に係る半導体装置では、図12に示すように8つの入力セレクタ23において各セレクタの制御信号の値を固定するレジスタを共有させ(3個のレジスタ)、各救済対象グループ25が同一トポロジのみ救済する構成にしている。すなわち、図12に示すように、ある救済対象グループ25の基本セル21が故障セル26となった場合、当該故障セル26を冗長セル22に変更するとともに、故障セル26と同一行に位置する他の救済対象グループ25の基本セル21も冗長セル22変更する。各救済対象グループ25の救済自由度を犠牲にすることで、入力経路の制御に必要なレジスタの数を24から3に削減している。

0038

同様に、出力経路を設定するための出力セレクタ24についても制御信号(各1ビット)を共有させることで、出力経路を制御するためのレジスタを8個に削減している。つまり、図11では64個必要であった出力経路を制御するためのレジスタを、図12では8個としている。

0039

以上のように、本実施の形態に係る半導体装置では、アレイ多重化し、入力セレクタ23及び出力セレクタ24への配線を共通化することで、同一トポロジ(行)を除く2つ以上の故障を救出できないという自由度を犠牲にするかわりに、入出力経路を制御するためのリソースを削減し、且つ冗長救済のための面積ペナルティを削減することができる。

0040

(実施の形態8)
上述した実施の形態に係る半導体装置では、冗長セル22を使用するしないにかかわらず、電源が供給される構成であった。しかし、本実施の形態に係る半導体装置では、救済する必要のない救済対象グループ25中の冗長セル22に対して電源供給を絶つスイッチを設ける構成である。図13は、基本セルをインバータと仮定した場合の冗長セル22で、電源からの経路及びグランドへ至る経路にスイッチSWを設けている。

0041

図13に示す冗長セル22では、救済対象グループ25内に故障セル26がなく、使用する必要がない場合、スイッチSWをOffにすることで、電源の供給経路及びグランドへの経路を断ち切ることができる。

0042

以上のように、本実施の形態に係る半導体装置では、冗長セル22に電源供給及びグランドへの経路を断ち切るスイッチSWを設けることで、余計なリーク電流を防止したり、他ロジックへの干渉等の悪影響を阻止したりすることができる。

0043

(実施の形態9)
実施の形態8では、冗長セル22のそれぞれに電源からの経路及びグランドへ至る経路を切断できるスイッチSWを設けていた。しかし、冗長セル22で救済した故障セル26は、機能しない状態であるが通電されたままである。そのため、実施の形態8では、故障セル26において余計なリーク電流が生じる場合があった。

0044

そこで、本実施の形態に係る半導体装置では、図13に示した冗長セル22と同様に基本セル21にも電源からの経路及びグランドへ至る経路を切断できるスイッチSWを設ける。つまり、本実施の形態では、救済対象グループ25内の全ての基本セル21に対してもスイッチSWを適用する。そのため、本実施の形態では、故障した基本セル21(故障セル26)にもスイッチSWが設けられているので、当該基本セル21のスイッチSWをOffにすることで、故障セル26に対する電源の供給経路及びグランドへの経路を断ち切ることができる。

0045

以上のように、本実施の形態に係る半導体装置では、基本セル21に電源供給及びグランドへの経路を断ち切るスイッチSWを設けることで、故障セル26の電源供給及びグランドへの経路を断ち切ることができ、余計なリーク電流を防止したり、他ロジックへの干渉等の悪影響を阻止したりすることができる。

0046

(実施の形態10)
実施の形態1では、救済対象グループ25内の全ての基本セル21を冗長セル22が救済する冗長救済の構成を説明した。しかし、本発明に係る半導体装置の冗長救済の構成はこれに限られず、各基本セル21が隣接する基本セル21及び冗長セル22により救済される冗長救済の構成でも良い。当該冗長救済の構成を採用することで、タイミングオーバーヘッドを削減できる。図14に、本実施の形態に係る半導体装置の回路構成を示す。なお、図14に示す半導体装置では、フリップフロップを基本セル21とし、救済対象グループ25中の基本セル21の数を3とした場合を示している。

0047

まず、図14に示す半導体装置では、基本セル21であるフリップフロップU0,U1,U2以外に冗長セル22であるフリップフロップU3が設けられ、フリップフロップU0〜U3を1つの救済対象グループ25としている。この救済対象グループ25の入力経路を切り替えるため入力セレクタ23を設けているが、図2で示したセレクタU4と異なり、セレクタS1,S2を設けている。ここで、セレクタS1は、フリップフロップU1に入力される伝搬信号DA0と伝搬信号DA1とを切り替える。セレクタS2は、フリップフロップU2に入力される伝搬信号DA1と伝搬信号DA2とを切り替える。また、図14に示す冗長セル22では、伝搬信号DA2のみが入力させる構成である。

0048

そのため、図14に示す半導体装置では、冗長セル22で故障した基本セル21(故障セル26)を置き換えるのではなく、隣接する基本セル21又は冗長セル22で置き換える構成である。例えば、フリップフロップU0に故障があることが判明した場合、セレクタS1を用いて伝搬信号DA0をフリップフロップU1に供給するように切り替えることで、フリップフロップU0の機能をフリップフロップU1で行う。同様に、セレクタS2を用いて伝搬信号DA1をフリップフロップU2に供給するように切り替えることで、フリップフロップU1の機能をフリップフロップU2で行う。さらに、フリップフロップU2の機能を冗長セル22であるフリップフロップU3で行う。これにより、故障セル26であるフリップフロップU0を冗長救済する。図15に、故障セル26であるフリップフロップU0を冗長救済した場合の経路を図示している。図15では、切り替え後の経路を太線、切り替え前の経路を破線で示している。

0049

なお、入力セレクタ23であるセレクタS1,S2の論理は、フリップフロップU0が故障セル26の場合、上述したようにS1,S2=0,0となり、フリップフロップU1が故障セル26の場合S1,S2=−,0となり、フリップフロップU2が故障セル26の場合S1,S2=1,−となる。ここで、‘−’はセレクタS1,S2の論理が不問であることを示している。また、図14に示す出力経路を制御する出力セレクタ24は、図2に示す出力セレクタ24と同じであるため、詳細な説明は省略する。

0050

以上のように、本実施の形態に係る半導体装置では、故障セル26を隣接する基本セル21に切り替え、且つ切り替えた基本セル21を隣接する基本セル21又は冗長セル22に順次切り替えて救済するので、実施の形態1で述べた効果に加えて、冗長セル22のファンアウトを分散し、且つ冗長救済時に必要な配線を削除して、タイミングへの影響を最低限に抑えることができる。

0051

(実施の形態11)
上述した実施の形態に係る半導体装置では、冗長救済の構成として基本セル21と、冗長セル22と、それらを切り替えるセレクタとをセットで保有する特徴を有している。そこで、本実施の形態に係る半導体装置では、当該構成の特徴を利用して、冗長救済の構成をハードマクロ化することについて説明する。図16に示す回路図は、図14に示す半導体装置と同じ構成である。この図16に示す回路図には、フリップフロップU0とセレクタU5とのセットをハードマクロ化したセルHM1と、フリップフロップU2とセレクタS2,U5とのセットをハードマクロ化したセルHM2とが図示されている。

0052

セルHM1に示す単位でハードマクロ化した場合は、図2で示した冗長セル22が全ての基本セル21に対して救済する共有救済方式であっても、図14で示した近接する基本セル21又は冗長セル22で救済する隣接救済方式のいずれに対しても適用できる。一方、セルHM2に示す単位でハードマクロ化した場合は、隣接救済方式のみに適用できる。

0053

ハードマクロ化したセルHM1は、セレクト信号Sが’0’の時は通常のフリップフロップとして機能し、セレクト信号Sが’1’の時はクロック信号CLKに同期せずに入力された信号QIをそのまま出力する組み合わせ論理である。

0054

一方、ハードマクロ化したセルHM2は、セレクト信号Sが2ビットで構成されており、セレクト信号S[1]が入力セレクト、セレクト信号S[0]が出力セレクトにそれぞれ対応している。そのため、セルHM2は、セレクト信号S[0]が’0’の時は通常のマルチプレクサフリップフロップとして機能し、セレクト信号S[0]が’1’の時はクロック信号CLKに同期せずに入力された信号QIをそのまま出力する組み合わせ論理である。なお、セルHM2は、セレクト信号S[1]が’0’の時は伝搬信号DA0が供給され、セレクト信号S[1]が’1’の時は伝搬信号D1が供給される。

0055

また、図16に示すセルHM2は、実際のセレクト信号S[1:0]が00となることがあり得ない。つまり、図16に示すセルHM2は、救済無しの時には必ずセレクト信号S[1:0]が10となり、救済有りの時には必ずセレクト信号S[1:0]が01となる。そこで、上記の関係を利用してセルHM2は、図17に示すように構成できる。つまり、図17に示すセルHM2は、セレクタS1を制御する信号SDをインバータ170で反転し、信号SQとしてセレクタS2に供給することで当該セレクタS2を制御している。そのため、図17に示すセルHM2は、図16に示すセルHM2に比べて構成をコンパクト化できる。なお、図17に示す太線の経路が、セルHM2における救済無し時のデータ経路(信号SD=1,信号SQ=0,Q’の出力=D,Qの出力=D)で、破線の経路がフリップフロップU0故障時の救済有りのデータ経路(信号SD=0,信号SQ=1,Q’の出力=D’,Qの出力=QI)である。

0056

以上のように本実施の形態に係る半導体装置では、冗長救済に必須な構成をハードマクロ化することにより、集積度を高めて小エリアできることに加え、タイミングへの影響を最低限に抑えることができる。

0057

(実施の形態12)
本実施の形態に係る半導体装置では、回路のテストを容易化するために使用されるスキャンフリップフロップと、当該スキャンフリップフロップの前段データ入力スキャン入力とを切り換えるためのセレクタと、救済対象のスキャンセルを冗長セルに切り替えるためのセレクタとを保有する特徴を利用して、これらをハードマクロ化している。つまり、本実施の形態に係る半導体装置では、入出力切り替え機能付き冗長スキャンセルをコンパクトにハードマクロ化したハードマクロセルを備えている。

0058

図18に、本実施の形態に係る半導体装置の回路構成を示す。図18に示す回路では、図14に示す回路構成のうち入力セレクタ23に替えてフリップフロップへの入力を切り換えるセレクタ231と、データ入力とスキャン入力とを切り換えるセレクタ232とを備えている。セレクタ232には、データ入力の伝搬信号DA0とスキャン入力の信号sc0とを切り換えるセレクタS01と、データ入力の伝搬信号DA1とスキャン入力の信号sc1とを切り換えるセレクタS02と、データ入力の伝搬信号DA2とスキャン入力の信号sc2とを切り換えるセレクタS03とがある。一方、セレクタ231には、外部信号とセレクタS01の出力信号とを切り換えるセレクタS11と、セレクタS01の出力信号とセレクタS02の出力信号とを切り換えるセレクタS12と、セレクタS02の出力信号とセレクタS03の出力信号とを切り換えるセレクタS13と、セレクタS03の出力信号と外部信号とを切り換えるセレクタS14とがある。

0059

さらに、図18に示す回路では、セレクタS02と、セレクタS12と、フリップフロップU1と、セレクタU6とを隣接救済方式に適用できるハードマクロセルHM3としてハードマクロ化している。そして、このハードマクロセルHM3は、以下のように動作する。まず、フリップフロップに故障がなく、セレクタS01〜S03がデータ入力を選択するノーマルモード(信号SM=0)の時は、図18に示す太線の経路がデータフローとなる。つまり、伝搬信号DA1をDピンで受けてフリップフロップU1に取り込み、Qピンを介して、次段組合回路へ出力する経路が伝搬信号DA1のデータフローである。この時、SMピンに入力される信号(信号SM)は0、SDピンに入力される信号(信号SD)は1、SQピンに入力される信号(信号SQ)は0とすることでクロック信号がriseの場合にフリップフロップU1が伝搬信号DA1を取り込みQピン及びQ’ピンから出力される信号がDピンに入力され信号(伝搬信号DA1)となる。

0060

一方、フリップフロップU0が故障し、セレクタS01〜S03がデータ入力を選択するノーマルモード(信号SM=0)の時は、図18に示す破線の経路が救済データフローとなる。つまり、伝搬信号DA0をD’ピンで受けてフリップフロップU1に取り込み、Q’ピンを介して、次段の組合回路へ出力する経路が伝搬信号DA0の救済データフローである。この時、SMピンに入力される信号(信号SM)は0、SDピンに入力される信号(信号SD)は0、SQピンに入力される信号(信号SQ)は1とすることでクロック信号がriseの場合にフリップフロップU1が伝搬信号DA0を取り込みQ’ピンから出力される信号がD’ピンに入力され信号(伝搬信号DA0)となる。なお、この時、Qピンから出力される信号はQIピンに入力され信号(信号QI)となる。

0061

次に、セレクタS01〜S03がスキャン入力を選択するスキャンモード(信号SM=1)の時の動作について、図19を用いて説明する。まず、フリップフロップに故障がなく、セレクタS01〜S03がデータ入力を選択するスキャンモード(信号SM=1)の時は、図19に示す太線の経路がスキャンフローとなる。つまり、SIピンで前段のスキャンアウトsc1の信号(信号SI)を受けてフリップフロップU1に取り込み、Qピンを介してスキャンアウトsc2から次段へ出力する経路がスキャンフローである。この時、SMピンに入力される信号(信号SM)は1、SDピンに入力される信号(信号SD)は1、SQピンに入力される信号(信号SQ)は0とすることでクロック信号がriseの場合にフリップフロップU1が信号SIを取り込みQピン及びQ’ピンから出力される信号が信号SIとなる。

0062

一方、フリップフロップU0が故障し、セレクタS01〜S03がデータ入力を選択するスキャンモード(信号SM=1)の時は、図19に示す破線の経路が救済スキャンフローとなる。つまり、D’ピンで前段のスキャンアウトsc0の信号(信号D’)を受けてフリップフロップU1に取り込み、Q’ピンを介してスキャンアウトsc1から次段へ出力する経路が救済スキャンフローである。この時、SMピンに入力される信号(信号SM)は1、SDピンに入力される信号(信号SD)は0、SQピンに入力される信号(信号SQ)は1とすることでクロック信号がriseの場合にフリップフロップU1が信号D’を取り込みQ’ピンから出力される信号が信号D’となる。なお、この時、Qピンから出力される信号はQIピンに入力され信号(信号QI)となる。

0063

以上のように、本実施の形態に係る半導体装置では、冗長セル25に切り換えるためのセレクタ231,24とスキャン動作に切り換えるためのセレクタ232とを融合してハードマクロ化することで小面積化し、エリアペナルティを低減させることができ、製造コストを抑えることができる。

0064

なお、本発明に係る半導体装置においてハードマクロ化する回路構成は、図18図19に示す回路構成に限られず、他の実施の形態で説明した回路構成についても適用できる。

0065

(実施の形態13)
本実施の形態に係る半導体装置に用いられるハードマクロ化した冗長救済の基本回路図20(a)に、その真理値表図20(b)にそれぞれ示す。図20(a)に示すハードマクロ化した冗長救済の基本回路には、フリップフロップURを隣接救済方式で救済するためにセレクタUSM.USD,USQを備えている。セレクタUSMは、SMピンに入力される信号(信号SM)に基づき、Dピンから入力される信号(信号D)と、SIピンから入力される信号(信号SI)とを切り換える。また、セレクタUSDは、SDピンに入力される信号(信号SD)に基づき、セレクタUSMの出力信号(信号D又は信号SI)と、隣接回路のセレクタUSMから出力される信号(信号RDI)とを切り換える。なお、セレクタUSMの出力信号(信号D又は信号SI)は、隣接回路のセレクタUSDに対する信号RDOとしても出力される。

0066

さらに、セレクタUSMの出力信号(信号D,信号SI又は信号RDI)フリップフロップURで処理され、セレクタUSQに出力される。なお、フリップフロップURの出力信号は、隣接回路のセレクタUSQに対する信号RQOとしても出力される。また、セレクタUSQは、SQピンに入力される信号(信号SQ)に基づき、フリップフロップURの出力信号と、隣接回路のフリップフロップURから出力される信号(信号RQI)とを切り換え、Qピンから信号Qとして出力される。

0067

次に、図20(a)に示す回路の動作を、図20(b)に示す真理値を用いて具体的に説明する。まず、信号SM=0のノーマルモードの場合、信号SI=0及び信号SQ=0とすると信号Q=信号RDIとなり、信号SI=0及び信号SQ=1とすると信号Q=信号RQIとなり、信号SI=1及び信号SQ=0とすると信号Q=信号Dとなり、信号SI=1及び信号SQ=1とすると信号Q=信号RQIとなる。一方、信号SM=1のスキャンモードの場合、信号SI=0及び信号SQ=0とすると信号Q=信号RDIとなり、信号SI=0及び信号SQ=1とすると信号Q=信号RQIとなり、信号SI=1及び信号SQ=0とすると信号Q=信号SIとなり、信号SI=1及び信号SQ=1とすると信号Q=信号RQIとなる。なお、信号SMがいずれのモードであっても、フリップフロップURに入力されるクロック信号はriseであるものとする。このように、図20(a)に示す回路では、信号SI及び信号SQを制御することで、自身の回路に入力された信号(信号D,信号SI)と隣接回路からの信号(信号RDI,信号RQI)とを切り換えるQピンから出力できるように経路を選択できる。なお、図20(a)に示す回路では、セレクタUSM.USD,USQの一部をスキャンモード時と共用することで、冗長救済に要する回路の重複を軽減している。

0068

次に、図20(a)に示したハードマクロ化した回路を複数用いて構成される、本実施の形態に係る半導体装置の回路を図21に示す。図21に示す回路では、図20(a)に示したハードマクロ化した回路HMを3つ有し、救済対象となる基本セル21のフリップフロップU0,U1,U2と同一の構成を有する冗長セル22のフリップフロップU3とをまとめて救済対象グループ25としている。なお、図20(a)に示すセレクタUSMが、図21でのセレクタ232に対応し、データ入力の伝搬信号DA0とスキャン入力の信号sc0とを切り換えるセレクタS01と、データ入力の伝搬信号DA1とスキャン入力の信号sc1とを切り換えるセレクタS02と、データ入力の伝搬信号DA2とスキャン入力の信号sc2とを切り換えるセレクタS03とがある。

0069

また、図20(a)に示すセレクタUSDが、図21でのセレクタ231に対応し、外部信号RDIとセレクタS01の出力信号とを切り換えるセレクタS11と、外部信号RDIとセレクタS02の出力信号とを切り換えるセレクタS12と、外部信号RDIとセレクタS03の出力信号とを切り換えるセレクタS13とがある。ここで、外部信号RDIは、ハードマクロ化した回路HMを3が隣接する場合には隣接する回路HMの信号RDOであり、存在しない場合には任意の信号が当該回路外から入力された信号である。

0070

さらに、図20(a)に示すセレクタUSQが、図21でのセレクタ24に対応し、外部信号RQIとフリップフロップU0の出力信号とを切り換えるセレクタU5と、外部信号RQIとフリップフロップU1の出力信号とを切り換えるセレクタU6と、外部信号RQIとフリップフロップU2の出力信号とを切り換えるセレクタU7とがある。ここで、外部信号RQIは、隣接する回路HMの信号RQO又はフリップフロップの出力信号である。

0071

次に、図21に示す回路の動作について説明する。まず、フリップフロップU0〜U2に故障がなく、セレクタS01〜S03がデータ入力を選択するノーマルモード(信号SM=0)の時、伝搬信号DA1の経路が図21に示す太線の経路(データフロー)となる。つまり、伝搬信号DA1をDピンで受けてフリップフロップU1に取り込み、Qピンを介して、次段の組合回路へ出力する経路が伝搬信号DA1のデータフローである。この時、SMピンに入力される信号(信号SM)は0、SDピンに入力される信号(信号SD)は1、SQピンに入力される信号(信号SQ)は0とすることでクロック信号がriseの場合にフリップフロップU1が伝搬信号DA1を取り込みQピンから出力される信号がDピンに入力され信号(伝搬信号DA1)となる。

0072

一方、フリップフロップU0が故障し、セレクタS01〜S03がデータ入力を選択するノーマルモード(信号SM=0)の時は、伝搬信号DA0の経路が図21に示す破線の経路(救済データフロー)となる。つまり、セレクタS12を切り換えて伝搬信号DA0を信号RDIとしてフリップフロップU1に取り込み、セレクタU5を介して、次段の組合回路へ出力する経路が伝搬信号DA0の救済データフローである。この時、SMピンに入力される信号(信号SM)は0、SDピンに入力される信号(信号SD)は0、SQピンに入力される信号(信号SQ)は1とすることでクロック信号がriseの場合にフリップフロップU1が伝搬信号DA0を取り込みセレクタU5から出力される信号がセレクタS01に入力され信号(伝搬信号DA0)となる。なお、この時、セレクタU6から出力される信号がフリップフロップU2の出力信号、セレクタU7から出力される信号がフリップフロップU3の出力信号となり、故障しているフリップフロップU0を経由する信号は存在しない。

0073

次に、セレクタS01〜S03がスキャン入力を選択するスキャンモード(信号SM=1)の時の動作について、図22を用いて説明する。まず、フリップフロップU0〜U2に故障がなく、セレクタS01〜S03がデータ入力を選択するスキャンモード(信号SM=1)の時、前段のスキャンアウトsc1の信号の経路が図22に示す太線の経路(スキャンフロー)となる。つまり、SIピンで前段のスキャンアウトsc1の信号(信号SI)を受けてフリップフロップU1に取り込み、Qピンを介してスキャンアウトsc2から次段へ出力する経路がスキャンフローである。この時、SMピンに入力される信号(信号SM)は1、SDピンに入力される信号(信号SD)は1、SQピンに入力される信号(信号SQ)は0とすることでクロック信号がriseの場合にフリップフロップU1が信号SIを取り込みQピンから出力する信号が次段の信号SIとなる。

0074

一方、フリップフロップU0が故障し、セレクタS01〜S03がデータ入力を選択するスキャンモード(信号SM=1)の時、前段のスキャンアウトsc0の信号の経路が図22に示す破線の経路(救済スキャンフロー)となる。つまり、セレクタS01で受けた前段のスキャンアウトsc0の信号をフリップフロップU1に取り込み、セレクタU5を介してスキャンアウトsc1から次段へ出力する経路が救済スキャンフローである。この時、SMピンに入力される信号(信号SM)は1、SDピンに入力される信号(信号SD)は0、SQピンに入力される信号(信号SQ)は1とすることでクロック信号がriseの場合にフリップフロップU1がセレクタS01の出力信号を取り込みセレクタU5から出力される信号が前段のスキャンアウトsc0の信号となる。なお、この時、セレクタU6から出力される信号がフリップフロップU2の出力信号、セレクタU7から出力される信号がフリップフロップU3の出力信号となり、故障しているフリップフロップU0を経由する信号は存在しない。

0075

以上のように、本実施の形態に係る半導体装置では、セレクタの一部をスキャンモード時と共用することで、エリアペナルティを低減させることができ、製造コストを抑えることができる。

0076

(実施の形態14)
本実施の形態に係る半導体装置では、救済対象グループ25又は冗長セル22のデザインルールを他の部分のデザインルールより緩和(集積度を高めるようにデザインルールを変更)することで、回路全体の面積を圧縮し、結果的にロジック冗長救済による面積の増加を低減する。救済対象グループ25又は冗長セル22を図21のハードマクロであると仮定した場合、ハードマクロ内のフリップフロップに対するデザインルールを他の部分のデザインルールより緩和させて集積度をより高めることで、回路全体の面積を圧縮することができる。

0077

具体的に、救済対象グループ25又は冗長セル22に適用するデザインルールを説明する。図23に、デザインルールの緩和例を示す。図23に示すレイアウトでは、他の部分のデザインルールより緩和したデザインルールを適用することで、回路面積を圧縮している。通常、デザインルールには、リソグラフィやOPC(Optical Proximity Correction)を考慮したマージンが課せられているが、本実施の形態に係る救済対象グループ25又は冗長セル22に適用するデザインルールは、欠陥密度が増加することを許容したり、セルレイアウトに一部制約を課したりすることで、マージンが課せられている箇所を減らし例えばSRAM並みのデザインルールまで緩和する(以下、Pushルールと示す)ことで集積度を高めている。

0078

Pushルールとして、図23の矢印Aに示すコンタクトホールCO間あるいはビアV間の突き合わせ距離、矢印Bに示す金属配線M1,M2間のスペース量、矢印Cに示すポリシリコン配線P間のスペース量を詰めることで、セル幅を小さくする。本実施の形態に係る救済対象グループ25又は冗長セル22に適用するデザインルールでは、当該箇所のルールを他の部分のデザインルールに比べ10%程度低減する。また、半導体装置において、回路占有面積に影響を与えるのは基本的にセルの行方向(隣にセルが並べられる方向)である。従って、図23の矢印Dに示すPMOSとNMOSとの間のスペース量や、矢印Eに示すP型拡散層PDからのポリシリコン配線Pの突き出し量や、矢印Eと同様にN型拡散層NDからのポリシリコン配線Pの突き出し量も考えられるが、これらのルールはセル高に影響を与える部分なので、直接チップ面積低減には反映されない。

0079

以上のように。本実施の形態に係る救済対象グループ25又は冗長セル22では、適用するデザインルールを他の部分に適用するデザインルールよりも緩和(例えば、フリップフロップに対するデザインルールをSRAM並みのデザインルールにして集積度を高める)して、回路の占有面積を低減させることができ、ウェハあたりのロジック冗長救済機構を含むチップ数を増加させることができる。しかも、本実施の形態のように緩和したデザインルールで設計したロジック回路は、単一不良であれば欠陥密度が増加したとしても本救済機構により救済できるため、本実施の形態に係る半導体装置は不良チップが増加することは無く、良品チップの増加につながり、ウェハ製造コストを低減することができる。なお、本実施の形態に係る救済対象グループ25又は冗長セル22に適用するデザインルールの緩和は、同様に他の実施の形態の構成にも適用できる。

0080

(実施の形態15)
本実施の形態では、実施の形態1乃至13で述べた半導体装置に用いる設計フローについて説明する。図24に、本実施の形態に係る設計フローを示す。なお、図24に示す設計フローでは、ロジック領域中のフリップフロップを救済対象にする場合を仮定する。

0081

まず、ステップS1では、救済対象のフリップフロップを含むロジック領域の論理合成を行う。一般的な論理合成では、フリップフロップがスキャンフリップフロップに変換されることを想定し、その置換分遅延差をあらかじめ考慮して合成が行われる。そのため、本実施の形態のようにフリップフロップを救済対象とする場合、スキャンフリップフロップの代わりに図21等で示した冗長セル22のフリップフロップを使用することが考えられるため、ステップS1の論理合成では当該置換分の遅延差をあらかじめ考慮して論理合成を行う必要がある。

0082

次に、ステップS2では、論理合成後ネットリストに対して、ロジック領域に含まれるフリップフロップに対して冗長救済用のフリップフロップを設けて救済対象グループを形成する。なお、フリップフロップには、スキャンフリップフロップも含む。

0083

次に、ステップS3では、冗長救済時にタイミング不整合が発生しないように救済対象グループがなるべく近くに配置されるように配置・配線処理を行う。ステップS3では、冗長救済目的のために新たに発生した配線長も最小限に抑える。

0084

次に、ステップS4では、ロジック回路に対して通常行われているスキャンテストを行う。当該テストで、故障したセルに対してステップS5で故障解析を行う。ステップS5での行った故障解析により、故障したセルの種類と場所を特定する。

0085

ステップS6では、ステップS5で特定した故障セルの種類に基づき、当該故障セルがフリップフロップであるか否かを判定する。すわなち、ステップS6では、故障セルが救済対象であるフリップフロップでなければ、救済不可能であるため不良チップと判断し、故障セルが救済対象グループに含まれるフリップフロップであれば救済のためにステップS7に進む。

0086

ステップS7では、故障セルの場所を救済プログラムとしてフラッシュメモリに書き込むか、故障セルの場所に対応するヒューズを切断することによって、セレクタの制御信号に接続されているレジスタを固定する。ステップS7で固定化されたレジスタに基づき、セレクタを制御することで、フリップフロップを冗長救済する(ステップS8)。ステップS8における具体的な救済方法は、実施の形態1乃至13に述べた方法を用いて行う。

0087

以上のように、本実施の形態に係る設計フローを用いることにより、ロジック領域に含まれるフリップフロップを確実に救済できるため、良品数あたりのウェハ製造コストを低く抑えることができる。また、本実施の形態に係る設計フローは、非常にシンプルであるため、設計のTAT(Turn Around Time)へのオーバーヘッドもほとんどない。

0088

(実施の形態16)
実施の形態15のステップS1では、スキャンフリップフロップを冗長フリップフロップに置換するため、その置換分の遅延差をあらかじめ考慮して論理合成を行うことを説明した。このように、置換分の遅延差をあらかじめ考慮して論理合成した場合、ロジック回路の速度性能は、僅かではあるが劣化する。

0089

そこで、本実施の形態の設計フローにおけるステップS1では、スキャンフリップフロップを冗長救済のフリップフロップに置換する際、置換分の遅延差にタイミングマージンのないスキャンフリップフロップについては冗長救済のフリップフロップに置換しないことで、ロジック回路の速度性能を劣化させずにウェハあたりの良品数を増加させることができる。

0090

例えば、スキャンフリップフロップを冗長救済のフリップフロップに置換する際に生じる置換分の遅延差が2ns以上となるスキャンフリップフロップや、あるデザインのスキャンフリップフロップのタイミングスラック分布図25に示されているような場合において2nsのタイミングスラックを持たないスキャンフリップフロップは、冗長救済のフリップフロップに置換しない。図25に示されているタイミングスラック分布において、2nsのタイミングスラックを持たないスキャンフリップフロップは、0.006%であり、このスキャンフリップフロップ以外のスキャンフリップフロップについては冗長救済のフリップフロップに置換する。

0091

なお、本実施の形態に係る設計フローは、ステップS1以外は、実施の形態15と同じであるので、詳細な説明は省略する。

0092

以上のように、本実施の形態に係る設計フローでは、所定の置換分の遅延差を有するスキャンフリップフロップや、所定のタイミングスラックを持たないスキャンフリップフロップのようなタイミングクリティカルなスキャンフリップフロップ(所定のタイミング条件を有しないスキャンフリップフロップ)を冗長救済の対象としないことで、製品性能を劣化させることなく、ウェハあたりの良品数を増加させることができる。

図面の簡単な説明

0093

本発明の実施の形態1に係る半導体装置の概略図である。
本発明の実施の形態1に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態1に係る半導体装置の冗長救済の経路を示す図である。
本発明の実施の形態1に係る半導体装置のセレクタを説明するための図である。
本発明の実施の形態2に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態2に係る別の半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態2に係る別の半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態3に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態4に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態5に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態6に係る半導体装置の冗長救済の構成を示す概略図である。
本発明の実施の形態7に係る半導体装置の冗長救済の構成を示す概略図である。
本発明の実施の形態8に係る半導体装置の冗長セルを示す回路図である。
本発明の実施の形態10に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態10に係る半導体装置の冗長救済の経路を示す図である。
本発明の実施の形態11に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態11に係る別の半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態12に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態12に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態13に係る半導体装置の冗長救済の構成を示すハードマクロ化した回路図である。
本発明の実施の形態13に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態13に係る半導体装置の冗長救済の構成を示す回路図である。
本発明の実施の形態14に係る半導体装置の冗長救済の構成を示す回路のレイアウト図である。
本発明の実施の形態15に係る半導体装置の設計フロー図である。
本発明の実施の形態16に係る半導体装置を構成するフリップフロップのタイミングスラック分布を示す図である。

符号の説明

0094

1半導体装置、2ロジック領域、3メモリ領域、4アナログ領域、5IO領域、21基本セル、22冗長セル、23入力セレクタ、24出力セレクタ、25救済対象グループ、26故障セル。

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