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技術 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

出願人 パナソニック株式会社
発明者 片山幸治三谷覚神澤好彦高木剛島川一彦
出願日 2008年7月11日 (11年7ヶ月経過) 出願番号 2008-180944
公開日 2010年1月28日 (10年0ヶ月経過) 公開番号 2010-021381
状態 未査定
技術分野 ナノ構造物 特殊メモリ(超電導/光/流体) 半導体メモリ
主要キーワード データ処理ソフトウエア 反射率パターン 診断指示信号 フローティング化 多層化構造 電子線マイクロアナリシス オージェ電子分光分析法 酸素ガス流量比
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重要な関連分野

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図面 (20)

課題

低電圧かつ高速動作が可能で、しかも可逆的に安定した書き換え特性を有する不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供。

解決手段

第1電極103と、第2電極108との間に介在され、両電極103,108間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層107とを備え、この抵抗変化層107は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有している。

概要

背景

近年、デジタル技術進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子大容量化書き込み電力の低減、書き込み/読み出し時間の高速化、および長寿命化の要求が高まっている。

こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリ微細化には限界があると言われている。そこで、最近、抵抗変化層を記憶部の材料として用いる新たな抵抗変化型の不揮発性記憶素子に注目が集まっている。

この抵抗変化型の不揮発性記憶素子は、基本的には図28に示したように、基板501と、その基板501上に形成された酸化物層502と、その酸化物層502上に形成された下部電極503と、上部電極505と、下部電極503および上部電極505に挟まれた抵抗変化層504とを備えている。抵抗変化層504を下部電極503と上部電極505でサンドイッチしたような非常に単純な構造で構成される。そして、この上下の電極間に所定の電気的パルスを与えるだけで、抵抗高抵抗もしくは低抵抗状態に変化する。そして、これらの異なる抵抗状態数値を対応させ情報の記録を行うのである。抵抗変化型の不揮発性記憶素子はこのような構造上及び動作上の単純さから、さらなる微細化や低コスト化が可能であると期待されている。さらに、高抵抗と低抵抗の状態変化が100ns以下オーダーで起こる場合もある事もから、高速動作という観点からも注目を集めており、種々の提案が成されている。

例えば、特許文献1に開示されているのは、上部電極と下部電極に電圧印加する事で抵抗変化層504内に金属イオン出し入れして高抵抗と低抵抗状態を作り出し、情報を記録するタイプの抵抗変化型の不揮発性記憶素子がある。また、特許文献2に開示されているような、抵抗変化層の結晶状態電気パルスで変化させて抵抗状態を変化させるようなタイプの抵抗変化型メモリも知られている(相変化メモリ)。

さらに、上記に加えて、抵抗変化層504に金属酸化物を使った抵抗変化型の不揮発性記憶素子に関する提案も多くなされている。これらは、上記とは異なるメカニズムによって動作していると考えられ、電気的パルスによって抵抗変化層として用いられている金属酸化膜中の酸素が移動して抵抗変化が生じているとされている(詳細なメカニズムはまだ明らかになっていない)。

このような金属酸化物を使った抵抗変化型の不揮発性記憶素子は、抵抗変化層に用いる材料で大きく2種類に分類される。一つは、特許文献3等に開示されているペロブスカイト材料(Pr(1−x)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoxOy(GBCO)を抵抗変化層として用いた抵抗変化型の不揮発性記憶素子である。

もう一つは、2元系の遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子である。2元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても非常に単純な組成及び構造が単純であるため、製造時の組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、最近、特に精力的に研究がなされている。例えば、特許文献4や非特許文献1では、抵抗変化材料としてNiO、V2O5、ZnO、Nb2O5、TiO2、WO3、CoOが開示されている。また、特許文献5では、Ni、Ti、Hf、Nb、Zn、W、Co等のサブオキサイド化学量論的組成からずれた酸化物)を抵抗変化材料として使った抵抗変化型の不揮発性記憶素子が開示されている。

さらに非特許文献2ではZrO2、非特許文献3ではZrO2とZrOxの積層でそれぞれの膜厚が数10nmオーダーという構造が抵抗変化材料として開示されている。
特開2006−40946号公報
特開2004−349689号公報
米国特許第6473332号明細書
特開2004−363604号公報
特開2005−317976号公報
I.G.Beak et al., Tech. DigestIEDM2004, p587
X. Wu et al.,APPLIED PHYSICSLETERSVol90, 2007, p183507
D. Lee et al.,IEEE ELECTRON DEVICE LETTERS, VOL. 26, NO. 9, 2005, pp.719−721

概要

低電圧かつ高速動作が可能で、しかも可逆的に安定した書き換え特性を有する不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供。第1電極103と、第2電極108との間に介在され、両電極103,108間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層107とを備え、この抵抗変化層107は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有している。

目的

本発明は、このような事情に鑑みてなされたものであり、その目的は、低電圧かつ高速に動作し、可逆的に安定した書き換え特性を有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記第1電極と前記第2電極間に与えられる極性の異なる電気的信号に基づいて、前記第1電極と前記第2電極間の抵抗値が可逆的に変化する不揮発性記憶素子において、前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する導電性の第1の酸素不足型ジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する導電性の第2の酸素不足型のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性記憶素子。

請求項2

前記第2の酸素不足型のジルコニウム酸化物層の膜厚が1nm以上5nm以下である請求項1に記載の不揮発性記憶素子。

請求項3

前記第2の酸素不足型のジルコニウム酸化物層が前記第1電極もしくは前記第2電極のどちらか一方に接している、請求項1または2に記載の不揮発性記憶素子。

請求項4

前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルス印加した後の第1電極と第2電極間の抵抗値をRHとし、前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRLとした時、RH>RLとなる、請求項1〜3のいずれかに記載の不揮発性記憶素子。

請求項5

前記不揮発性記憶素子は、前記第1電極と前記第2電極との間に整流素子具備しており、前記整流素子は、前記抵抗変化層と電気的に接続されている、請求項1〜4のいずれかに記載の不揮発性記憶素子。

請求項6

半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記第1の電極配線を第1電極とし、前記第2の電極配線を第2電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第1電極と前記第2電極との間に介在され、両電極間の極性の異なる電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置

請求項7

前記第2のジルコニウム酸化物層の膜厚が1nm以上5nm以下である、請求項6に記載の不揮発性半導体装置。

請求項8

前記第2の酸素不足型のジルコニウム酸化物層が前記第1電極もしくは前記第2電極のどちらか一方に接している、請求項6または7に記載の不揮発性半導体装置。

請求項9

前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRHとし、前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRLとした時、RH>RLとなる、請求項6〜8のいずれかに記載の不揮発性半導体装置。

請求項10

前記不揮発性記憶素子のそれぞれは、前記第1電極と前記第2電極との間に整流素子を具備しており、当該整流素子は、前記抵抗変化層と電気的に接続されている、請求項6〜9のいずれかに記載の不揮発性半導体装置。

請求項11

請求項6〜10のいずれかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。

請求項12

半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第1の電極配線と接続される第1電極と、前記第2の電極配線と接続される第2電極と、前記第1電極と前記第2電極との間に介在され、両電極間の極性の異なる電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置。

請求項13

前記第2のジルコニウム酸化物層の膜厚が1nm以上5nm以下である、請求項12に記載の不揮発性半導体装置。

請求項14

前記第2の酸素不足型のジルコニウム酸化物層が前記第1電極もしくは前記第2電極のどちらか一方に接している、請求項12または13に記載の不揮発性半導体装置。

請求項15

前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRHとし、前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRLとした時、RH>RLとなる、請求項12〜14のいずれかに記載の不揮発性半導体装置。

請求項16

前記不揮発性記憶素子のそれぞれは、前記第1電極と前記第2電極との間に整流素子を具備しており、当該整流素子は、前記抵抗変化層と電気的に接続されている、請求項12〜15のいずれかに記載の不揮発性半導体装置。

請求項17

請求項12〜16のいずれかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。

請求項18

半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、対応して設けられている前記トランジスタのソース又はドレイン電極を介して前記第1電極および前記第2電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置。

請求項19

前記第2のジルコニウム酸化物層の膜厚が1nm以上5nm以下である、請求項18に記載の不揮発性半導体装置。

請求項20

前記第2の酸素不足型のジルコニウム酸化物層が前記第1電極もしくは前記第2電極のどちらか一方に接している、請求項18または19に記載の不揮発性半導体装置。

請求項21

前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRHとし、前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRLとした時、RH>RLとなる、請求項18〜20のいずれかに記載の不揮発性半導体装置。

請求項22

半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路と、前記半導体基板上に形成された、請求項1〜5のいずれかに記載の不揮発性記憶素子と有し、前記請求項1〜5のいずれかに記載の不揮発性記憶素子は、プログラム機能を備えている不揮発性半導体装置。

請求項23

所定の演算を実行する論理回路が前記半導体基板上に形成され、前記不揮発性記憶素子はプログラム機能を備えている、請求項6〜21のいずれかに記載の不揮発性記憶装置

請求項24

第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有しており、前記第1のジルコニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成することを特徴とする不揮発性記憶素子の製造方法。

請求項25

前記第2のジルコニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成する、請求項24に記載の不揮発性記憶素子の製造方法。

請求項26

前記第2のジルコニウム酸化物層を、前記第1のジルコニウム酸化物層の一部を酸化することによって形成する、請求項24に記載の不揮発性記憶素子の製造方法。

請求項27

1nm以上5nm以下の膜厚となるように前記第2のジルコニウム酸化物層を形成する、請求項24〜26のいずれかに記載の不揮発性記憶素子の製造方法。

請求項28

前記第2の酸素不足型のジルコニウム酸化物層が前記第1電極もしくは前記第2電極のどちらか一方に接している、請求項24〜27のいずれかに記載の不揮発性記憶素子の製造方法。

技術分野

0001

本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。

背景技術

0002

近年、デジタル技術進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化書き込み電力の低減、書き込み/読み出し時間の高速化、および長寿命化の要求が高まっている。

0003

こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリ微細化には限界があると言われている。そこで、最近、抵抗変化層を記憶部の材料として用いる新たな抵抗変化型の不揮発性記憶素子に注目が集まっている。

0004

この抵抗変化型の不揮発性記憶素子は、基本的には図28に示したように、基板501と、その基板501上に形成された酸化物層502と、その酸化物層502上に形成された下部電極503と、上部電極505と、下部電極503および上部電極505に挟まれた抵抗変化層504とを備えている。抵抗変化層504を下部電極503と上部電極505でサンドイッチしたような非常に単純な構造で構成される。そして、この上下の電極間に所定の電気的パルスを与えるだけで、抵抗高抵抗もしくは低抵抗状態に変化する。そして、これらの異なる抵抗状態数値を対応させ情報の記録を行うのである。抵抗変化型の不揮発性記憶素子はこのような構造上及び動作上の単純さから、さらなる微細化や低コスト化が可能であると期待されている。さらに、高抵抗と低抵抗の状態変化が100ns以下オーダーで起こる場合もある事もから、高速動作という観点からも注目を集めており、種々の提案が成されている。

0005

例えば、特許文献1に開示されているのは、上部電極と下部電極に電圧を印加する事で抵抗変化層504内に金属イオン出し入れして高抵抗と低抵抗状態を作り出し、情報を記録するタイプの抵抗変化型の不揮発性記憶素子がある。また、特許文献2に開示されているような、抵抗変化層の結晶状態電気パルスで変化させて抵抗状態を変化させるようなタイプの抵抗変化型メモリも知られている(相変化メモリ)。

0006

さらに、上記に加えて、抵抗変化層504に金属酸化物を使った抵抗変化型の不揮発性記憶素子に関する提案も多くなされている。これらは、上記とは異なるメカニズムによって動作していると考えられ、電気的パルスによって抵抗変化層として用いられている金属酸化膜中の酸素が移動して抵抗変化が生じているとされている(詳細なメカニズムはまだ明らかになっていない)。

0007

このような金属酸化物を使った抵抗変化型の不揮発性記憶素子は、抵抗変化層に用いる材料で大きく2種類に分類される。一つは、特許文献3等に開示されているペロブスカイト材料(Pr(1−x)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoxOy(GBCO)を抵抗変化層として用いた抵抗変化型の不揮発性記憶素子である。

0008

もう一つは、2元系の遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子である。2元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても非常に単純な組成及び構造が単純であるため、製造時の組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、最近、特に精力的に研究がなされている。例えば、特許文献4や非特許文献1では、抵抗変化材料としてNiO、V2O5、ZnO、Nb2O5、TiO2、WO3、CoOが開示されている。また、特許文献5では、Ni、Ti、Hf、Nb、Zn、W、Co等のサブオキサイド化学量論的組成からずれた酸化物)を抵抗変化材料として使った抵抗変化型の不揮発性記憶素子が開示されている。

0009

さらに非特許文献2ではZrO2、非特許文献3ではZrO2とZrOxの積層でそれぞれの膜厚が数10nmオーダーという構造が抵抗変化材料として開示されている。
特開2006−40946号公報
特開2004−349689号公報
米国特許第6473332号明細書
特開2004−363604号公報
特開2005−317976号公報
I.G.Beak et al., Tech. DigestIEDM2004, p587
X. Wu et al.,APPLIED PHYSICSLETERSVol90, 2007, p183507
D. Lee et al.,IEEE ELECTRON DEVICE LETTERS, VOL. 26, NO. 9, 2005, pp.719−721

発明が解決しようとする課題

0010

しかしながら、上述したような従来の抵抗変化材料に用いられるZrO、NiOなどの遷移金属酸化物は、以下のような問題がある。

0011

まず、ZrO、NiOなど遷移金属酸化物を用いた従来の抵抗変化型の不揮発性記憶素子では、非特許文献1に開示されているように、抵抗変化材料を高抵抗状態から低抵抗状態へ変化させるには100ns程度の短い電気的パルスで実現できる。しかしながら、低抵抗状態から高抵抗状態へ変化させるためには、μsオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。

0012

本発明は、このような事情に鑑みてなされたものであり、その目的は、低電圧かつ高速に動作し、可逆的に安定した書き換え特性を有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。

課題を解決するための手段

0013

本発明の不揮発性記憶素子は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記第1電極と前記第2電極間に与えられる極性の異なる電気的信号に基づいて、前記第1電極と前記第2電極間の抵抗値が可逆的に変化する不揮発性記憶素子において、
前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する導電性の第1の酸素不足型ジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する導電性の第2の酸素不足型のジルコニウム酸化物層とが積層された積層構造を少なくとも有している不揮発性記憶素子である。

0014

また、ある好ましい実施形態においては、前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRHとし、前記第2の酸素不足型のジルコニウム酸化物層が接している電極に前記第2の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第1電極と第2電極間の抵抗値をRLとした時、RH>RLとなることを特徴とする。

0015

また、本発明の不揮発性記憶素子は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記第1の電極配線を第1電極とし、前記第2の電極配線を第2電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第1電極と前記第2電極との間に介在され、両電極間の極性の異なる電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有している不揮発性半導体装置である。

0016

また、本発明の不揮発性記憶素子は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第1の電極配線と接続される第1電極と、前記第2の電極配線と接続される第2電極と、前記第1電極と前記第2電極との間に介在され、両電極間の極性の異なる電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置である。

0017

また、ある好ましい実施形態においては、前記不揮発性記憶素子のそれぞれは、前記第1電極と前記第2電極との間に整流素子を具備しており、
当該整流素子は、前記抵抗変化層と電気的に接続されていることを特徴とする。

0018

また、ある好ましい実施形態においては、前記メモリアレイが複数積層されてなる多層化メモリアレイを備えていることを特徴とする。

0019

また、本発明の不揮発性記憶素子は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、対応して設けられている前記トランジスタのソース又はドレイン電極を介して前記第1電極および前記第2電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、
前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置である。

0020

また、本発明の不揮発性記憶装置は、半導体基板と、
前記半導体基板上に形成された、所定の演算を実行する論理回路と、
前記半導体基板上に形成された、不揮発性記憶素子と有し、
前記不揮発性記憶素子は、プログラム機能を備えていることを特徴とする。

0021

また、本発明の不揮発性記憶装置は、所定の演算を実行する論理回路が前記半導体基板上に形成され、前記不揮発性記憶素子はプログラム機能を備えていることを特徴とする。

0022

また、本発明の不揮発性記憶素子の製造方法は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層は、ZrOx(但し、0.9≦x≦1.4)で表される組成を有する第1のジルコニウム酸化物層と、ZrOy(但し、1.9<y<2.0)で表される組成を有する第2のジルコニウム酸化物層とが積層された積層構造を少なくとも有しており、
前記第1のジルコニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成する不揮発性記憶素子の製造方法である。

0023

また、ある好ましい実施形態においては、前記第2のジルコニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成することを特徴とする。

0024

また、ある好ましい実施形態においては、前記第2のジルコニウム酸化物層を、前記第1のジルコニウム酸化物層の一部を酸化することによって形成することを特徴とする。

0025

また、ある好ましい実施形態においては、1nm以上5nm以下の膜厚となるように前記第2のジルコニウム酸化物層を形成することを特徴とする。

0026

また、ある好ましい実施形態においては、前記第2の酸素不足型のジルコニウム酸化物層が前記第1電極もしくは前記第2電極のどちらか一方に接していることを特徴とする。

発明の効果

0027

本発明によれば、低電圧かつ高速な動作が可能で、しかも可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる。

発明を実施するための最良の形態

0028

以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。

0029

(第1の実施の形態)
[不揮発性記憶素子の構成]
図1は、本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。

0030

図1(c)に示すように、本実施の形態の不揮発性記憶素子100は、基板101と、その基板101上に形成された酸化物層102と、その酸化物層102上に形成された第1電極層103と、第2電極層108と、第1電極層103および第2電極層108に挟まれた抵抗変化層107とを備えている。

0031

この不揮発性記憶素子100を駆動する場合、外部の電源によって所定の条件を満たす電圧を第1電極層103と第2電極層108との間に印加する。電圧印加の方向に従い、不揮発性記憶素子100の抵抗変化層107の抵抗値が、可逆的に増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層107の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層107の抵抗値は変化しない。

0032

第1電極層103および第2電極層108の材料としては、例えば、Pt(白金)、Ir(イリジウム)、Pd(パラジウム)、Ag(銀)、Ni(ニッケル)、W(タングステン)、Cu(銅)、Al(アルミニウム)、Ta(タンタル)、Ti(チタン)、TiN(窒化チタン)、TaN(窒化タンタル)およびTiAlN(窒化チタンアルミニウム)などがある。

0033

なお、基板101としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層107は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層107を形成することができる。

0034

[不揮発性記憶素子の製造方法]
次に、図1(a)〜(c)を参照しながら、本実施の形態の不揮発性記憶素子100の製造方法について説明する。

0035

まず、図1(a)に示したように、単結晶シリコンである基板101上に、厚さ200nmの酸化物層102を熱酸化法により形成する。そして、第1電極層103としての厚さ100nmのPt薄膜を、スパッタリング法により酸化物層102上に形成する。その後、第1電極層103上に、第2のジルコニウム酸化物層105を、Zrターゲットを用いた反応性スパッタリング法で形成する。

0036

その後、第2のジルコニウム酸化物層105上に、第2電極層108としての厚さ150nmのPt薄膜をスパッタリング法により形成する。最後に、フォトレジスト工程によって、フォトレジストによるパターン108を形成し、ドライエッチングによって、素子領域109を形成する。

0037

上述した製造方法にしたがって、実施例1、2および比較例1を作製した。以下、その詳細について説明する。

0038

まず、上述したようにして、基板101、酸化物層102及び、Ptからなる第1電極層103の積層構造を形成した。その後、第1電極層103上に、第2のジルコニウム酸化物層105を、Zrターゲットをアルゴンガス酸素ガス中でスパッタリングするいわゆる反応性スパッタリングで形成した。このときの成膜条件は、スパッタリングを開始する前のスパッタリング装置内の真空度背圧)が2×10−5Pa程度であり、スパッタ時のパワーは300W、アルゴンガスと酸素ガスとをあわせた全ガス圧力は0.93Pa、酸素ガスの流量比は2.0%(実施例1)、2.7%(実施例2)、3.3%(比較例1)、基板の設定温度は25℃、成膜時間は約4分とした。これにより、各酸素ガスの流量比に対応してそれぞれ酸素含有率が約48%、約59%、約67%、すなわち、ZrOxにおいてx=0.9,1.4,2.0と表すことができる第2のジルコニウム酸化物層105が約30nmから40nm堆積された。

0039

実施例1、2および比較例1の製造時には、第2のジルコニウム酸化物層105と、第2電極108の形成とは、スパッタリング装置内で連続的に行った。

0040

その後、上述したようにして、第2のジルコニウム酸化物層105上に、Ptから成る第2電極層108を形成した。

0041

その後、フォトレジスト工程によって、素子領域109を形成した。なお、実施例1、2および比較例1において、素子領域109は、直径が3μmの円形パターンとした。

0042

本実施の形態においては、上記の酸素ガス流量比を変化させることにより、実施例1、2および比較例1を作製している。作製した実施例と酸素ガス流量比との関係を表1にまとめる。なお、表1には酸素ガス流量比以外に、後述する素子の初期抵抗から求めた抵抗変化層107の抵抗率、ならびに本実施の形態と同様にして作製された第1のジルコニウム酸化物層のシート抵抗別途測定し膜の抵抗率を求めた結果を同時に示している。

0043

0044

以下では、このようにして作製された実施例1、2および比較例1の特性等について説明する。

0045

抵抗変化型不揮発性記憶素子の動作例]
本実施の形態で作製した抵抗変化型の不揮発性記憶素子の具体的な動作を説明する前に、情報の書き込み/読み出しをする場合の動作例を、図面を参照して説明する。

0046

図6は、情報を書き込む場合における抵抗変化型の不揮発性記憶素子の動作例を示す図である。

0047

図1(c)に示す不揮発性記憶素子の第1電極層103と第2電極層108との間に、例えば、パルス幅が100nsecの極性が異なる2種類の電気的パルスを交互に印加すると、抵抗変化層107の抵抗値が図6に示すように変化する。すなわち、負電圧パルス(電圧E1、パルス幅100nsec)を電極間に印加した場合、抵抗変化層107の抵抗値が、高抵抗値Rbから低抵抗値Raへ減少する。他方、正電圧パルス(電圧E2、パルス幅100nsec)を電極間に印加した場合、抵抗変化層107の抵抗値が、低抵抗値Raから高抵抗値Rbへ増加する。

0048

この図6に示す例では、高抵抗値Rbを情報「0」に、低抵抗値Raを情報「1」にそれぞれ割り当てている。そのため、抵抗変化層107の抵抗値が高抵抗値Rbになるように正電圧パルスを電極間に印加することによって情報「0」が書き込まれることになり、また、低抵抗値Raになるように負電圧パルスを電極間に印加することによって情報「1」が書き込まれることになる。

0049

図7は、情報を読み出す場合における実施例1及び2の動作例を示す図である。

0050

情報の読み出しを行う場合、抵抗変化層107の抵抗値を変化させる閾値の電気的パルスよりも振幅の小さい読み出し用電圧E3(|E3|<|E1|、|E3|<|E2|)を電極間に印加する。その結果、抵抗変化層107の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。

0051

図7に示す例では、出力電流値Iaが低抵抗値Raに、出力電流値Ibが高抵抗値Rbにそれぞれ対応しているので、出力電流値Iaが検出された場合は情報「1」が、出力電流値Ibが検出された場合は情報「0」がそれぞれ読み出されることになる。

0052

抵抗変化特性
次に、本実施の形態において実際に作製した第2のジルコニウム酸化物層105実施例1、実施例2、及び比較例1に対して電気的パルスを印加したときの特性について説明する。

0053

図8図9図10はそれぞれ、実施例1、実施例2、比較例3のジルコニウム酸化物層を使った不揮発性記憶素子についてのパルス印加回数に対する抵抗変化特性を測定した結果である。ここで、下部電極(第1電極層103)を基準として、上部電極(第2電極層108)に負極性の電圧を加えたときに高抵抗化し、正極性の電圧を加えたときに低抵抗化するようなモードをAモードと定義し、下部電極を基準に上部電極に正極性の電圧を印加したときに高抵抗化し、負極正の電圧を加えたときに低抵抗化するようなモードをBモードと定義する。図8はAモード、図9はBモードの測定結果である。ここでは、第1電極層103と第2電極層108との間に、パルス幅が100nsecで、正負2種類の電気的パルスを交互に繰り返し印加した場合の抵抗変化層107の抵抗値を測定した。

0054

まず、図8は、下部電極103と上部電極108の間には、パルス幅が100nsecで、下部電極103を基準として上部電極108に−3.5Vと+1.8Vの電圧を有する電気的パルスを交互に印加した時の抵抗の測定結果である。この場合、+1.5Vの電圧の電気パルスを印加する事で抵抗値は160〜200Ω程度となり、+1.5Vの電圧の電気パルスを印加した場合は、45〜55Ω程度と変化していた。すなわち、上部電極108に下部電極103よりも低い電圧の電気パルスを加えた時に高抵抗化する変化(Aモード動作)を示した。

0055

なお、図には表していないが、Bモード動作は起こらなかった。

0056

次に、酸素ガス流量比2.7%のとき得られた実施例2の抵抗変化特性を示す図9を見ると、初期抵抗測定直後の試料に正電圧+2.3Vの電気的パルスを加えると、抵抗値が約500kΩから約3kΩに低下しているのが分かる。これはフォーミング工程と呼ばれるものであり、初期抵抗が約500kΩと非常に高いため、抵抗変化範囲である110Ωから3kΩに近い値になるよう抵抗値を調節する必要がある。また、フォーミング工程が正電圧+2.3Vのパルスを1回だけ加えるだけという、従来と比べて低電圧かつ簡略に行うことができる。

0057

その後、負電圧−1.0Vの電気的パルスで抵抗値が約110Ωに減少、正電圧+1.7Vの電気的パルスで抵抗値が約3kΩに増加しており、その後、110Ωと3kΩの間で、非常に安定した可逆的抵抗変化が起こっていることを確認することができる。

0058

なお、図には表していないが、Aモード動作は起こらなかった。

0059

一方、酸素ガス流量比3.3%のとき得られた比較例1の結果を示す図10では、初期抵抗が6.8MΩと非常に高く、パルス幅100nsecで正電圧を+0.1Vから+10.0Vまで、あるいは負電圧を−0.1Vから−10.0Vまで徐々に変化させて電気パルスを印加しても抵抗変化を示すことはなかった。さらに正電圧+10.0V、負電圧−10.0Vを交互に数回繰り返し印加した場合には、抵抗値は約30Ωまで減少するがその後抵抗変化は全く見られない。

0060

[4端子法の実験
上記のような、不揮発性記憶素子が印加電圧の極性に対して、2つのモードで抵抗変化する原因を調べるため、不揮発性記憶素子のどの部分が抵抗変化を起こしているかを調べた。この目的のために作製した素子が素子Fである。なお、今回は酸素不足型のジルコニウム酸化物と同様のメカニズムで動作していると考えられている、酸素不足型のタンタル酸化物を用いた場合の結果を示す。

0061

図11に示したのは素子Fの断面の模式図である。この図のように、100nmの酸素不足型のタンタル酸化物層1305の上下にPtで2つずつ、合計4つの電極1301〜電極1304を形成した。そして、電極1302を基準にして電極1301に100nsecのパルス幅で+2.0Vと−1.5Vの電圧を印加した。すると、+2.0Vの電圧の電気パルスを印加した時に高抵抗化し、−1.5Vの電圧の電気パルスを印加した時に低抵抗化した。このように電極1301と電極1302の抵抗を変化させた状態で4つの電極間の抵抗値を測定した。具体的には、電極1301と電極1302に+2.0Vを印加して電極1301と電極1302の間の抵抗を高抵抗化した状態で、電極1301と電極1303、電極1301と電極1304、電極1302と電極1303、電極1302と電極1304、電極1303と電極1304の間の抵抗値をそれぞれ測定した。次に、電極1301と電極1302に−1.5Vを印加して電極1301と電極1302の間の抵抗を低抵抗化した状態で、上述と同様に各電極間の抵抗値を測定した。

0062

以上のような測定を10回ずつ繰り返し、各電極間の抵抗値をまとめると、表2に示すような結果が得られた。

0063

0064

すなわち、電極1301に関連した部分だけに抵抗値の変化が見られ、電極1301が関与していない場所では、抵抗値がほとんど変化していないという結果が得られた。この事から、電極1301と電極1302の間に電圧を印加した時に抵抗の変化が起こっていたのは、電極1301の近傍だけであった事が分かる。

0065

以上の事より、酸素不足型のタンタル酸化物を抵抗変化層に用いた抵抗変化素子で抵抗変化が生じているのは酸素不足型のタンタル酸化物層の中でも電極に近い部分だけであるといえる。また、高抵抗化を起こす時に、高い電位となっている側の電極の近傍が抵抗変化を起こしていると考えられる(この場合、高抵抗化する時、電極1302に対して電極1301には高電位の電圧がかかっている)。

0066

この現象遷移金属の酸素不足型ジルコニウムの酸化物を用いた場合であっても同様であると考える。なぜならば、ジルコニウム酸化膜抵抗変化膜に使用した不揮発性記憶素子でもタンタルの場合と同様、電極に加えられた電界によって抵抗変化の現象が観測されるからである。

0067

以上の結果を考慮すると、不揮発性記憶素子100では、上部電極108と抵抗変化層107の界面近傍で抵抗変化を起こすモード(上部電極モード)と、下部電極104と抵抗変化層107の界面近傍で抵抗変化を起こすモード(下部電極モード)の2つのモードで抵抗変化が起こっていたと考えられる。

0068

また、本実施の形態の不揮発性記憶素子は、極性が異なる電気パルスで抵抗変化が生じるバイポーラ型で、100nsecという比較的短いパルス幅の電気パルスで高速に抵抗変化すると言える。

0069

[抵抗変化層の解析
本実施の形態における抵抗変化層107の構造を解析するため、単結晶シリコン基板上に厚さ200nmの酸化物層が形成された基板上に、実施例1、2および比較例1と全く同じ条件で、ジルコニウム酸化物を堆積したサンプルをそれぞれ用意した。これらのサンプルを、それぞれA,B、Cと表記する。それぞれのサンプルの酸素ガス流量比と、後述の分析結果をまとめた結果を表2に示す。なお、サンプルA乃至C、の上には、第2電極層108に相当するPtは堆積されていないため、抵抗変化層が露出された状態となっている。

0070

図2は、サンプルA乃至C、のX線回折スペクトルを示すグラフである。ここでは薄膜のX線回折スペクトル測定であるので、X線サンプル表面との角度を1°に固定し、入射したX線の延長線からディテクタまでの角度(2θ)を変化させ、回折スペクトル強度を測定した。サンプルに対するX線の入射角θを変化させ、その回折スペクトルを測定した。この図2を参照すると、2θが31〜34deg.付近においてピークが観測されていることから、サンプルA乃至Cにおいてジルコニウム酸化物が形成されていることが分かる。また、このピークは30〜40deg.に及ぶような幅広いピークであることから、いずれのサンプルでも、結晶の状態としてはアモルファスまたは微結晶であると考えられる。なお、2θが56deg.におけるピークは、シリコン基板に起因するものである。また、酸素ガス流量比が大きいほどピーク位置は低角側にシフトしていることから、より多くの酸素が膜中に取り込まれていることがわかる。

0071

しかしながら、通常のX線回折では膜全体の情報しか得られず、抵抗変化層107の膜構造についての詳しい解析は困難である。そこで、X線反射率法と呼ばれる方法でさらに詳しい解析を行った。これは、X線をサンプルの表面に対して非常に浅い角度で入射させ、反射されたX線の強度を測定する方法(メーカ名:Rigaku、ソフトウエア名:X線反射率データ処理ソフトウエア)である。そして、このスペクトルに対して適切な構造モデル仮定してフィッティングを行い、サンプルB及びCにおける抵抗変化層の膜厚および屈折率を評価する。このとき、フィッティングのパラメータとしては、抵抗変化層の積層構造、各層の膜厚及びδ(=1−屈折率)である。

0072

図3(a)、(b)及び、図4には、一例として、サンプルB及びCのX線反射率測定パターンを示している。ここではX線のサンプル表面との角度θとディテクタ角度(サンプル面に対し角度θ)を連動して変化させ、サンプル表面でのX線の反射率推移を測定した。入射したX線の延長線からディテクタまでの角度が2θとなる。なお、図3(a)、(b)及び、図4における横軸は2θ(X線の入射角度θ)を、縦軸はX線の反射率をそれぞれ示している。また、図3(a)は、実際にサンプルBのX線反射率を測定した際に得られたパターン(破線)と、基板上に単層のジルコニウム酸化物層が存在していることを仮定してフィッティングを行った結果(実線)、図3(b)は、同じく測定した際に得られた反射率パターン(破線)と、基板上に2層のジルコニウム酸化物層が存在していることを仮定してフィッティングした結果(実線)とを示しており、図4は実際にサンプルCのX線反射率を測定した際に得られたパターン(破線)と、基板上に単層のジルコニウム酸化物層が存在していることを仮定してフィッティングを行った結果(実線)を示している。

0073

図3(a)を見ると、測定値フィッティング結果とは概ね一致しているものの、細かな点で相違が見受けられる。他方、図3(b)を見ると、実測の反射率パターンとフィッティングによって得られた反射率パターンとは、両者の識別が不可能な程、良好に一致している。以上の結果から、サンプルBは、第1及び、第2のジルコニウム酸化物層の2層の異なるジルコニウム酸化物層から構成されていると考えられる。

0074

この2層の積層構造を仮定してフィッティングしたときのサンプルBの解析結果では、第1のジルコニウム酸化物層の膜厚は38.5nmで、δは17.2×10−6であり、第2のジルコニウム酸化物層の膜厚は約3.9nmで、δは16.5×10−6であるという値が得られた。一般にδの値は、膜の密度から理論的に計算することができ、密度6.798g/cm3の金属ジルコニウムのδは19.0×10−6、密度5.817g/cm3のZrO2のδは16.9×10−6となる。これらの値と今回得られた値とを比較すると、第1のジルコニウム酸化物層は、ZrO1.42程度の組成となり、化学量論的組成からは明らかにずれた、酸素が不足した酸化物であると考えられる。また、第2のジルコニウム酸化物層はδの値から組成比を求めると、ZrO1.97であり、ZrO2に近い酸化物である。しかしながら、化学両論的組成からはずれた酸素不足型の酸化物であると考えられる。

0075

X反射率法により測定した、サンプルA、B及びCの結果は表3のようになった。

0076

0077

表3を参照すると、サンプルAの場合もほぼ同等の結果が得られている。すなわち、第1のジルコニウム酸化物層をZrOxと表現した時、約33.5nmの膜厚で、xはほぼ0.93程度であり、第2のジルコニウム酸化物層をZrOyと表現した時、膜厚は5.0nm程度であって、yは約1.79となっている。

0078

一方、図4に示しているサンプルCの解析結果を見ると、基板上に単層のジルコニウム酸化物層が存在していることを仮定してフィッティングを行った結果において、実測の反射率パターンと良好に一致している。すなわち、比較例1においては、2層の積層構造にはなっておらず第2のジルコニウム酸化物層は存在していないと考えられる。このとき表2に示すように、すなわち、単層のジルコニウム酸化物層をZrOxと表現した時、約41.9nmの膜厚で、xは約2.0という化学両論的組成比が得られた。

0079

実施例1及び2とサンプルA及びBとでは、全く同一の条件でスパッタリングしているので、実施例1及び2においても、サンプルA及びBと同様に、第1のジルコニウム酸化物層105と第2電極108との間には第2のジルコニウム酸化物層106が存在していると考えられる。したがって、実施例2では、サンプルBと同様の膜厚3.9nm、組成比y=1.97の第2のジルコニウム酸化物層105が形成されているといえる。

0080

これらの結果からサンプルBの抵抗変化層107は図12に示すように、酸素含有率が低い第1のジルコニウム酸化物層(以下、「第1のジルコニウム酸化物層」という)105と、第1のジルコニウム酸化物層105上に形成された酸素含有率が高い第2のジルコニウム酸化物層(以下、「第2のジルコニウム酸化物層」という)106とで構成されていることが分かる。

0081

図5は、表1のシート抵抗から求めた抵抗率を横軸に、素子の初期抵抗から求めた抵抗率を縦軸にプロットしたものを示している。上述したようにこの相違の原因は、第1電極層103及び第2電極層108と抵抗変化層107との間の接触抵抗、並びに、電極近傍に形成されていた第2のジルコニウム酸化物層にあると考えられる。サンプルCでは、第2のジルコニウム酸化物層が存在していない事から、比較例1の素子の初期抵抗の上昇が電極層との接触抵抗のみによるものであると考えられ、抵抗率は約2桁上昇している。実施例1及び2についても、接触抵抗による素子の初期抵抗の上昇は多く見積もっても同程度と考えられる。したがって、酸素含有率が高く抵抗が非常に高い第2のジルコニウム酸化物層の存在による素子の初期抵抗の増加分は、実施例1で約1桁、実施例2で約2桁と非常に大きくなっていると考えられる。

0082

一般に、化学両論的組成を有するZrO2は絶縁体と考えられているが、上述したように、第2のジルコニウム酸化物層はZrO2から酸素が欠損しており、絶縁体ではなく導電性の酸化物層である。なお、本発明における絶縁体の定義は、一般的な定義に従う。すなわち、抵抗率が108Ω・cm以上の材料を絶縁体と定義し(出展:「集積回路のための半導体工学」 工業調査会(1992年) 宇佐美晶、兼房慎ニ、前川隆雄、友景肇、井上森)、108Ω・cm未満の抵抗値を有する材料を導電体と定義する。

0083

なお、本実施の形態では、第2のジルコニウム酸化物層の分析にX線反射率測定法を用いたが、オージェ電子分光分析法AES)、蛍光X線分析法(XPS)及び電子線マイクロアナリシス法(EPMA:検出の方式によってはWDS、EDS、EDXとも呼ばれる)等の機器分析手法も利用可能である。

0084

[抵抗変化層の初期抵抗]
次に、実施例1、2および比較例1の抵抗変化層107の初期抵抗を測定し、その結果について検討する。ここでは、各実施例における第1電極層103と第2電極層108との間に、閾値電圧(例えば、1V程度)よりも低い50mV微弱な電圧を印加し、流れる電流を測定して各実施例の抵抗変化層107の初期の抵抗率を求めた。その結果を表1に示す。

0085

表1を参照すると、実施例1(酸素ガス流量比2.0%)では2Ω・cm、実施例2(同2.7%)では20kΩ・cm、比較例1(酸素ガス流量比3.3%)では200kΩ・cmとなっており、酸素ガス流量比が大きくなるにしたがって抵抗変化層107の抵抗率が上昇しているのが分かる。

0086

これに対し、本実施の形態と同様にして作製された第1のジルコニウム酸化物層のシート抵抗を別途測定し膜の抵抗率を求めた結果は、酸素ガス流量比2.0%では0.6mΩ・cm、2.7%では11.5mΩ・cm、3.3%では1.1kΩ・cmであった。ここでシート抵抗は、ジルコニウム酸化物の内部の抵抗、すなわち、本来のジルコニウム酸化物本来の固有の抵抗を示していると考えられる。これと比べると、表1で示した各実施例の抵抗変化層107の抵抗率は非常に高い。この相違の原因は、第1電極層103及び第2電極層108と抵抗変化層107との間の接触抵抗、並びに、電極近傍に形成された第2のジルコニウム酸化物層にあると考えられる。

0087

[抵抗変化現象のメカニズム]
4端子法の実験から電極近傍で抵抗変化が起きていることを確認し、また、x線反射率法の結果から動作をした実施例1及び実施例2の電極近傍には酸素含有率の高いジルコニウム酸化物層が存在することを確認した。さらに、抵抗変化を示さないサンプルCについては、抵抗変化膜は層構造を示さず、第2のジルコニウム酸化物層のみとなっており、そのxは2よりも大きくなっていることを確認した。

0088

これらの結果から、抵抗変化をするためには、第1層のx、第2層のy、膜厚が好適な範囲にあることが必要であると言える。

0089

第2のジルコニウム酸化物層の果している役割についてであるが、抵抗変化現象のメカニズム自体が明らかになっていない現状では、明確には分からない。但し、本実施の形態の抵抗変化型の不揮発性記憶素子の抵抗変化が、電極とジルコニウム酸化物層の界面の酸素原子の移動によって起こっていると考えれば、第2のジルコニウム酸化物層は界面近傍に電圧を有効に印加する役割を果している可能性が考えられる。つまり、抵抗変化現象は、第2電極108とジルコニウム酸化物層106の界面付近に電界によって酸素原子が集まったり、拡散したりして発現していると考える。具体的には、第2電極108に正の電圧を印加すれば負に帯電している酸素原子が第2電極108側に集まり高抵抗層を形成して、高抵抗化する。逆に負の電圧を印加すれば、酸素原子がジルコニウム酸化物層内に拡散して抵抗が下がる。ここでもし、界面に高抵抗層である第2のジルコニウム酸化物層が存在すれば、この部分に局所的に大きな電圧がかかって、第2のジルコニウム酸化物層に酸素原子が注入され、ますます酸素含有率が高くなって、絶縁物として知られている化学量論的組成を有するZrO2に近づく。その結果、素子自体の抵抗が上昇し、高抵抗化状態となる。

0090

この推測は、サンプルBの上部電極108近傍に高濃度酸化物層が形成されていた結果と実施例2がBモードで動作した結果に合致する。

0091

さらに一般化すると、印加した電気パルスの極性と酸素イオンの極性を考慮すると、Bモードは下部電極を基準に上部電極にプラスの電圧を加えたときに高抵抗化することから、上部電極近傍での抵抗変化現象が支配的となっている場合と推測される。

0092

一方、Aモードは下部電極を基準に上部電極にマイナスの電圧を加えたときに高抵抗化することから、下部電極近傍での抵抗変化現象が支配的となっている場合と推測される。

0093

ここで、例えば、界面に高抵抗層である第2のジルコニウム酸化物層が存在しなければ、電圧は、ジルコニウム酸化物層107に均等にかかり、界面近傍に絶縁物に近い高抵抗層は形成されにくい。その結果、抵抗変化現象は起こりにくくなる。

0094

しかし、第2のジルコニウム酸化物層が存在しない場合でも、いわゆるフォーミング処理と呼ばれる、定常的に動作させる電圧よりも大きな電圧を加えたり、数多くの電気的パルスを加えたりすることによって酸素原子を移動させ、第2のジルコニウム酸化物層に類似した層を一旦作る処理を行えば、その後は安定した抵抗変化が起こると考えられる。

0095

また上記のようなメカニズムに依れば、第2のジルコニウム酸化物層に接している電極に正の電圧を有する電気的パルスを印加した時に(例えば図12のような構成の場合、第2電極108に第1電極103よりも高い電位を有する電気的パルスを印加)、高抵抗化が起こりやすく、逆に負の電圧を印加した時に低抵抗化が起こりやすいと言える。

0096

また、第1のジルコニウム酸化物層105が果たす役割は、第2のジルコニウム酸化物層に接している電極に正の電圧を有する電気的パルスを印加した時に、第1のジルコニウム酸化物に含有される酸素原子が第2のジルコニウム酸化物層へ注入される供給源となる。

0097

従って、第1のジルコニウム酸化物層105の酸素含有率は抵抗変化素子が100nsec程度の短い電気パルスで抵抗変化するかどうかに大きく影響すると考えられ、抵抗変化するためには第1のジルコニウム酸化物も適度な酸素含有率である必要があると考えられる。今回実施例1、実施例2の結果を参酌すると、ZrOxと表したとき好適なxの範囲は0.9≦x≦1.6と考えられる。

0098

好適な第2のジルコニウム酸化物層の膜厚やyの範囲については実施例2の結果を考慮すると、膜厚は3.9nm、ZrOyと表したときy=1.97のときに動作を確認している。

0099

また、上記メカニズムから、電極近傍のジルコニウム酸化物層は抵抗変化層の中で電極近傍に局所的に大きな電圧をかける役割を担っていることを考慮すると、酸素の供給層である第1のジルコニウム酸化物層よりも抵抗が大きいことが不可欠であると考えられる。したがって、第2のジルコニウム酸化物層はZrOyと表現した時に、x<y<2の範囲にあればよいものと考えられる。また第2のジルコニウム酸化物層の膜厚に関しても同様に局所的に大きな電圧をかける役割を果たすのに適した範囲であればよいと考えられる。

0100

なお、製造の容易性の観点から考えると、第2のジルコニウム酸化物層は1nm以上の範囲が実施するのに適している。また、今後の微細化による素子抵抗増加の観点から考えると5nm以下の範囲が実施するのに適していると考えられる。

0101

また、図8の結果を考察すると、実施例1のサンプルではAモードで動作している。したがって、少なくとも下部電極103近傍に第2のジルコニウム酸化物層が存在し、上部電極近傍に存在する第2のジルコニウム酸化物層よりも下部電極近傍の第2のジルコニウム酸化物層の方が抵抗が大きくなっており、下部電極近傍の第2のジルコニウム酸化物層に局所的に電圧がかかり易くなっていたものと推測される。

0102

また、下部電極近傍の第2のジルコニウム酸化物層ができた理由としては、抵抗変化膜107を形成する際に、大気暴露された第1電極層103の表面の影響で形成されたものと推測される。

0103

なお、第2のジルコニウム酸化物層106ができた理由については以下のように推測する。

0104

すなわち、第2のジルコニウム酸化物層106を堆積した後、ガス圧力の条件およびパワー等のスパッタリングの条件はそのままにして、Zrターゲットとそれに対向して設置されている基板101との間にシャッターを挿入し、その状態を10〜30秒程度保持した。これにより、第1のジルコニウム酸化物層105の最表面が酸素プラズマによって酸化された。その結果、第1のジルコニウム酸化物層105の表面に、当該第1のジルコニウム酸化物層105よりも酸素含有率の高い第2のジルコニウム酸化物層106が形成されたのではないかと推測する。

0105

[変形例]
さらに、上記のようなメカニズムによれば、第2のジルコニウム酸化物層は第1のジルコニウム酸化物層と第2電極との間に設けられなければならないわけではなく、抵抗変化層の膜構成は次の変形例のように設けられていてもよい。

0106

図13は、本発明の第1の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、図13においては、基板および酸化物層を便宜上省略している。

0107

図13(a)に示すように、第2のジルコニウム酸化物層104A、は下部電極103Aの上に堆積されていても良い。この場合下部電極近傍のみに高酸素濃度の第2のジルコニウム酸化物が存在するため、下部電極モードが支配的となり、Aモード動作のみに固定できると考えられる。このように、図13(a)の実施形態では、どちらかの電極近傍でのみ抵抗変化が起こりやすいため、バイポーラ動作する抵抗変化型の不揮発性記憶素子としては望ましい形態であるといえる。

0108

また、図13(b)に示すように、下部電極103B、第2のジルコニウム酸化物層104B、第1のジルコニウム酸化物層105B、及び第2のジルコニウム酸化物層106Bをこの順に積層し、さらにその上に上部電極107Bを堆積したような構造にしても良い。この場合、上部電極、下部電極の両方の電極近傍に第2のジルコニウム酸化物が存在するため、Aモード動作、Bモード動作の共に動作すると考えられる。

0109

なお、図13(a)及び図13(b)の場合、第2のジルコニウム酸化物層104を酸化することで形成することは困難であり、スパッタリングまたは化学気相堆積法を使って堆積して形成する必要がある。例えばスパッタリング法の場合、まず、堆積時の酸素ガス流量比が高い条件でスパッタリングを行って高酸素含有率で高抵抗な第2のジルコニウム酸化物層を形成する。その後、酸素ガス流量比を低くして第一のジルコニウム酸化物層105を堆積することで、図13(a)及び図13(b)の構造が形成できる。

0110

さらに、図13(c)に示すように第1のジルコニウム酸化物層105Cが単層ではなく、2層以上の組成の異なるジルコニウム酸化物層によって形成されていても良い。また、組成が連続的に変化しているようなジルコニウム酸化物層によって形成されていても良い。

0111

但し、この場合、第2のジルコニウム酸化物層106Cの酸素含有率が第1のジルコニウム酸化物層105Cを構成する各層の酸素含有率よりも高くなっている必要がある。図13(c)は便宜上、第2のジルコニウム酸化物層106Cと第2電極を接しているように表現したが、図13(a)のように第1電極側に設けても良いし、図13(b)のように第1及び第2電極の両方に設けても良い。

0112

さらには、図1(c)に示したとおり、抵抗変化層107が、下方に設けられた第1電極層103と、上方に設けられた第2電極層108とによって挟まれるように構成されており、しかも抵抗変化層107の両端部と第2電極層108の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。以下、その変形例について説明する。

0113

図14(a)から(c)は、本発明の第1の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図14(a)から(c)においては、基板および酸化物層を便宜上省略している。また、いくつかのジルコニウム酸化物層からなる抵抗変化層は、一つの層として表現してある。実際にはこの抵抗変化層は、図1もしくは図13に示されたような層構造を取る。

0114

図14(a)に示す変形例では、第1電極層103D、抵抗変化層107D、および第2電極層108Dがこの順に積層されて構成されており、これらの第1電極層103D、抵抗変化層107D、および第2電極層108Dの両端部は断面視で揃っていない。これに対し、図14(b)に示す変形例では、同じく第1電極層103E、抵抗変化層107E、および第2電極層108Eが積層されて構成されているものの、これらの第1電極層103E、抵抗変化層107E、および第2電極層108Eの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。

0115

また、本実施の形態に係る不揮発性記憶素子100、および上記の2つの変形例においては、いずれも抵抗変化層が上下に配された電極で挟まれるように構成されているが、抵抗変化層の両端面に電極を形成することによって、抵抗変化層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図14(c)に示すように、抵抗変化層107Fの一方の端面に第1電極103Fを、他方の端面に第2電極108Fをそれぞれ形成し、その抵抗変化層107Fの主面に平行な方向に電流を流すように構成されていてもよい。

0116

ところで、図示していないが、本実施の形態に係る不揮発性記憶素子は絶縁層を備えている。なお、化学気相堆積法などによって弗素ドープの酸化膜を形成し、これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。

0117

また、同様にして、図示していないが、本実施の形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Pt、Ir、Pd、Ag、Au、Cu、W、Ni、TiNなどを用いることができる。なお、この配線層を備えない構成であってもよい。

0118

また、上記の本実施の形態1における酸素ガスの流量比をはじめとするスパッタリングの条件は、これらの値に限定されるものではなく、装置の構成や状態に依存して変化するものである。また、第1のジルコニウム酸化物層の堆積は、Zrをターゲットとして利用したが、ジルコニウム酸化物をターゲットとすることによって、酸素などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。スパッタリング時のパワーやガス圧力、基板温度等も上記の条件に限定されるものではない。さらに、化学気相堆積法等の成膜技術を用いて第1のジルコニウム酸化物層を形成しても良い。

0119

また、第2のジルコニウム酸化物層を形成方法としては、酸素プラズマによる処理、酸素雰囲気中での熱酸化、オゾンによる酸化、空気中での自然酸化、及び、基板に吸着した水等の分子との反応を利用しての酸化等の方法を用いても良い。さらに、第2のジルコニウム酸化物層自体をスパッタリングや、化学気相堆積法等の成膜技術を使って形成しても良い。

0120

(第2の実施の形態)
上述した第1の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第2の実施の形態に係る半導体装置は、第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点(立体交差点)に不揮発性記憶素子を介在させた、いわゆるクロスポイント型のものである。

0121

[第2の実施の形態に係る半導体装置の構成]
図15は、本発明の第2の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図16は、図15におけるA部の構成(4ビット分の構成)を示す斜視図である。

0122

図15に示すように、本実施の形態に係る不揮発性半導体装置200は、半導体基板上に、メモリ本体部201を備えており、このメモリ本体部201は、メモリアレイ202と、行選択回路ドライバ203と、列選択回路/ドライバ204と、情報の書き込みを行うための書き込み回路205と、選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定するセンスアンプ206と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路207とを具備している。また、不揮発性半導体装置200は、外部から入力されるアドレス信号を受け取るアドレス入力回路208と、外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御する制御回路209とをさらに備えている。

0123

メモリアレイ202は、図15および図16に示すように、半導体基板の上に互いに平行に形成された複数のワード線WL0,WL1,WL2,…と、これらの複数のワード線WL0,WL1,WL2,…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線WL0,WL1,WL2,…に立体交差するように形成された複数のビット線BL0,BL1,BL2,…とを備えている。

0124

また、これらの複数のワード線WL0,WL1,WL2,…と複数のビット線BL0,BL1,BL2,…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルM111,M112,M113,M121,M122,M123,M131,M132,M133,…(以下、「メモリセルM111,M112,…」と表す)が設けられている。

0125

ここで、メモリセルM111,M112,…は、第1の実施の形態に係る不揮発性記憶素子に相当し、積層構造のジルコニウム酸化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルM111,M112,…は、後述するように、整流素子を備えている。

0126

なお、図15におけるメモリセルM111,M112,…は、図16において符号210で示されている。

0127

アドレス入力回路208は、外部回路(図示せず)からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ203へ出力するとともに、列アドレス信号を列選択回路/ドライバ204へ出力する。ここで、アドレス信号は、複数のメモリセルM111,M112,…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

0128

制御回路209は、情報の書き込みサイクルにおいては、データ入出力回路207に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路205へ出力する。他方、情報の読み出しサイクルにおいて、制御回路209は、読み出し用電圧の印加を指示する読み出し信号を列選択回路/ドライバ204へ出力する。

0129

行選択回路/ドライバ203は、アドレス入力回路208から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0,WL1,WL2,…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

0130

また、列選択回路/ドライバ204は、アドレス入力回路208から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0,BL1,BL2,…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。

0131

書き込み回路205は、制御回路209から出力された書き込み信号を受け取った場合、行選択回路/ドライバ203に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路/ドライバ204に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。

0132

また、センスアンプ206は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定する。その結果得られた出力データDOは、データ入出力回路207を介して、外部回路へ出力される。

0133

[第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成]
図17は、本発明の第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図17では、図16のB部における構成が示されている。

0134

図17に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子210は、銅配線である下部配線212(図16におけるワード線WL1に相当する)と同じく上部配線211(図16におけるビット線BL1に相当する)との間に介在しており、下部電極217と、整流素子216と、内部電極215と、抵抗変化層214と、上部電極213とがこの順に積層されて構成されている。

0135

ここで、内部電極215、抵抗変化層214、および上部電極213は、図16実施の形態に係る不揮発性記憶素子における第1電極層、抵抗変化層、および第2電極層にそれぞれ相当する。したがって、抵抗変化層214は、第1及び第2の実施の形態と同様にして形成される。

0136

整流素子216は、TaNである内部電極215を介して、抵抗変化層214と直列接続されている。この整流素子216は、ダイオードに代表される素子であり、電圧に対して非線形電流特性を示すものである。また、この整流素子216は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Vf(一方の電極を基準にして例えば+1V以上または−1V以下)で導通するように構成されている。

0137

なお、ジルコニウムおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。

0138

[第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成]
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図17に示したものに限られるわけではなく、以下に示すような構成であってもよい。

0139

図18(a)から(g)は、本発明の第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。

0140

図18(a)には、図17に示す構成と異なり、内部電極を備えず、抵抗変化層214が整流素子216の上に形成されている構成が示されている。

0141

図18(b)は、図17に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層214が整流素子216の上に形成されている構成が示されている。また、図18(c)には、図17に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。

0142

図18(d)には、図17に示す構成と異なり、内部電極および整流素子を備えていない構成が示されており、図18(e)には、さらに上部電極および下部電極を備えていない構成が示されている。

0143

また、図18(f)には、図17に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層218を備える構成が示されており、図18(g)には、内部電極の代わりに第2の抵抗変化層219を備える構成が示されている。

0144

なお、以上に示した変形例において、上部電極を備えていない場合は上部配線211が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線212が不揮発性記憶素子の下部電極として機能することになる。

0145

また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような整流素子を備えない構成とすることが考えられる。

0146

以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。

0147

多層化構造の不揮発性半導体装置の構成例]
図15および図16に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、3次元積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。

0148

図19は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図19に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線212と、これらの複数の下部配線212の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線212に立体交差するように形成された複数の上部配線211と、これらの複数の下部配線212と複数の上部配線211との立体交差点に対応してマトリクス状に設けられた複数のメモリセル210とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。

0149

なお、図19に示す例では、配線層が5層であり、その立体交差点に配される不揮発性記憶素子が4層の構成となっているが、必要に応じてこれらの層数増減してもよいことは勿論である。

0150

このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。

0151

なお、第1の実施の形態において説明したように、本発明の積層構造のジルコニウム酸化物を含む抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明の積層構造のジルコニウム酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。

0152

[不揮発性半導体装置の動作例]
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第2の実施の形態に係る不揮発性半導体装置の動作例について、図20に示すタイミングチャートを参照しながら説明する。

0153

図20は、本発明の第2の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「1」に、低抵抗状態の場合を情報「0」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルM111およびM122について情報の書き込みおよび読み出しをする場合のみについて示す。

0154

図20におけるVPは、抵抗変化素子と整流素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、VP/2<閾値電圧Vfの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み(一般にディスターブと称される)が抑制されるなどの利点もある。

0155

また、図20において、1回の書き込みサイクルに要する時間である書き込みサイクル時間をtWで、1回の読み出しサイクルに要する時間である読み出しサイクル時間をtRでそれぞれ示している。

0156

メモリセルM111に対する書き込みサイクルにおいて、ワード線WL0にはパルス幅tPのパルス電圧VPが印加され、そのタイミングに応じて、ビット線BL0には同じく0Vの電圧が印加される。これにより、メモリセルM111に情報「1」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM111の抵抗変化層が高抵抗化する。すなわち、メモリセルM111に情報「1」が書き込まれたことになる。

0157

次に、メモリセルM122に対する書き込みサイクルにおいて、ワード線WL1にはパルス幅tPの0Vの電圧が印加され、そのタイミングに応じて、ビット線BL1には同じくパルス電圧VPが印加される。これにより、M122に情報「0」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM122の抵抗変化層が低抵抗化する。すなわち、メモリセルM122に情報「0」が書き込まれたことになる。

0158

メモリセルM111に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、0Vよりも大きくVP/2よりも小さい値の電圧が、ワード線WL0に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、VP/2よりも大きくVPよりも小さい値の電圧が、ビット線BL0に印加される。これにより、高抵抗化されたメモリセルM111の抵抗変化層214の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「1」が読み出される。

0159

次に、メモリセルM122に対する読み出しサイクルにおいて、先のメモリセルM111に対する読み出しサイクルと同様の電圧がワード線WL1およびビット線BL1に印加される。これにより、低抵抗化されたメモリセルM122の抵抗変化層214の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「0」が読み出される。

0160

本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。

0161

(第3の実施の形態)
第3の実施の形態に係る不揮発性半導体装置は、第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、1トランジスタ/1不揮発性記憶部のものである。

0162

[第3の実施の形態に係る不揮発性半導体装置の構成]
図21は、本発明の第3の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図22は、図21におけるC部の構成(2ビット分の構成)を示す断面図である。

0163

図21に示すように、本実施の形態に係る不揮発性半導体装置300は、半導体基板上に、メモリ本体部301を備えており、このメモリ本体部301は、メモリアレイ302と、行選択回路/ドライバ303と、列選択回路304と、情報の書き込みを行うための書き込み回路305と、選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定するセンスアンプ306と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路307とを具備している。また、不揮発性半導体装置300は、セルプレート電源VCP電源)308と、外部から入力されるアドレス信号を受け取るアドレス入力回路309と、外部から入力されるコントロール信号に基づいて、メモリ本体部301の動作を制御する制御回路310とをさらに備えている。

0164

メモリアレイ302は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線WL0,WL1,WL2,…およびビット線BL0,BL1,BL2,…と、これらのワード線WL0,WL1,WL2,…およびビット線BL0,BL1,BL2,…の交点に対応してそれぞれ設けられた複数のトランジスタT11,T12,T13,T21,T22,T23,T31,T32,T33,…(以下、「トランジスタT11,T12,…」と表す)と、トランジスタT11,T12,…と1対1に設けられた複数のメモリセルM211,M212,M213,M221,M222,M223,M231,M232,M233(以下、「メモリセルM211,M212,…」と表す)とを備えている。

0165

また、メモリアレイ302は、ワード線WL0,WL1,WL2,…に平行して配列されている複数のプレート線PL0,PL1,PL2,…を備えている。

0166

図22に示すように、ワード線WL0,WL1の上方にビット線BL0が配され、そのワード線WL0,WL1とビット線BL0との間に、プレート線PL0,PL1が配されている。

0167

ここで、メモリセルM211,M212,…は、第1の実施の形態に係る不揮発性記憶素子に相当し、積層構造のジルコニウム酸化物を含む抵抗変化層を有している。より具体的には、図22における不揮発性記憶素子313が、図21におけるメモリセルM211,M212,…に相当し、この不揮発性記憶素子313は、上部電極314、ジルコニウム酸化物を整含む抵抗変化層315、および下部電極316から構成されている。

0168

なお、図22における317はプラグ層を、318は金属配線層を、319はソース/ドレイン領域をそれぞれ示している。

0169

図21に示すように、トランジスタT11,T12,T13,…のドレインはビット線BL0に、トランジスタT21,T22,T23,…のドレインはビット線BL1に、トランジスタT31,T32,T33,…のドレインはビット線BL2に、それぞれ接続されている。

0170

また、トランジスタT11,T21,T31,…のゲートはワード線WL0に、トランジスタT12,T22,T32,…のゲートはワード線WL1に、トランジスタT13,T23,T33,…のゲートはワード線WL2に、それぞれ接続されている。

0171

さらに、トランジスタT11,T12,…のソースはそれぞれ、メモリセルM211,M212,…と接続されている。

0172

また、メモリセルM211,M221,M231,…はプレート線PL0に、メモリセルM212,M222,M232,…はプレート線PL1に、メモリセルM213,M223,M233,…はプレート線PL2に、それぞれ接続されている。

0173

アドレス入力回路309は、外部回路(図示せず)からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ303へ出力するとともに、列アドレス信号を列選択回路304へ出力する。ここで、アドレス信号は、複数のメモリセルM211,M212,…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

0174

制御回路310は、情報の書き込みサイクルにおいては、データ入出力回路307に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路305へ出力する。他方、情報の読み出しサイクルにおいて、制御回路310は、読み出し用電圧の印加を指示する読み出し信号を列選択回路304へ出力する。

0175

行選択回路/ドライバ303は、アドレス入力回路309から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0,WL1,WL2,…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

0176

また、列選択回路304は、アドレス入力回路309から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0,BL1,BL2,…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。

0177

書き込み回路305は、制御回路310から出力された書き込み信号を受け取った場合、列選択回路304に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。

0178

また、センスアンプ306は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定する。その結果得られた出力データDOは、データ入出力回路307を介して、外部回路へ出力される。

0179

なお、1トランジスタ/1不揮発性記憶部の構成である第3の実施の形態の場合、第2の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような整流素子が不要であるため、CMOSプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。

0180

また、第2の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。

0181

さらに、第2の実施の形態の場合と同様に、ジルコニウムおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。

0182

[不揮発性半導体装置の動作例]
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第3の実施の形態に係る不揮発性半導体装置の動作例について、図23に示すタイミングチャートを参照しながら説明する。

0183

図23は、本発明の第3の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「1」に、低抵抗状態の場合を情報「0」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルM211およびM222について情報の書き込みおよび読み出しをする場合のみについて示す。

0184

図23において、VPは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、VTはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。

0185

メモリセルM211に対する書き込みサイクルにおいて、ワード線WL0にはパルス幅tPのパルス電圧2VP+トランジスタの閾値電圧VTよりも大きい電圧が印加され、トランジスタT11がON状態となる。そして、そのタイミングに応じて、ビット線BL0にはパルス電圧2VPが印加される。これにより、メモリセルM211に情報「1」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM211の抵抗変化層が高抵抗化する。すなわち、メモリセルM211に情報「1」が書き込まれたことになる。

0186

次に、メモリセルM222に対する書き込みサイクルにおいて、ワード線WL1にはパルス幅tPのパルス電圧2VP+トランジスタの閾値電圧VTよりも大きい電圧が印加され、トランジスタT22がON状態となる。そのタイミングに応じて、ビット線BL1には0Vの電圧が印加される。これにより、メモリセルM222に情報「0」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM222の抵抗変化層が低抵抗化する。すなわち、メモリセルM222に情報「0」が書き込まれたことになる。

0187

メモリセルM211に対する読み出しサイクルにおいては、トランジスタT11をON状態にするために所定の電圧がワード線WL0に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線BL0に印加される。これにより、高抵抗化されたメモリセルM211の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「1」が読み出される。

0188

次に、メモリセルM222に対する読み出しサイクルにおいて、先のメモリセルM211に対する読み出しサイクルと同様の電圧がワード線WL1およびビット線BL1に印加される。これにより、低抵抗化されたメモリセルM222の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「0」が読み出される。

0189

なお、第2の実施の形態において説明したように、本実施の形態においても、冗長救済用メモリセルおよびエラー訂正用パリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。

0190

(第4の実施の形態)
第4の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。

0191

[不揮発性半導体装置の構成]
図24は、本発明の第4の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。

0192

図24に示すように、本実施の形態に係る不揮発性半導体装置400は、半導体基板401上に、CPU402と、外部回路との間でデータの入出力処理を行う入出力回路403と、所定の演算を実行する論理回路404と、アナログ信号を処理するアナログ回路405と、自己診断を行うためのBIST(Built In Self Test)回路406と、SRAM407と、これらBIST回路406およびSRAM407と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ408とを備えている。

0193

図25は、本発明の第4の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図26は、同じく救済アドレス格納レジスタの構成を示す断面図である。

0194

図25および図26に示すように、救済アドレス格納レジスタ408は、第1の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子409と、その不揮発性記憶素子409に対して特定のアドレス情報を書き込むための書き込み回路410と、不揮発性記憶素子409に書き込まれているアドレス情報を読み出すための読み出し回路411と、ラッチ回路412とを備えている。

0195

不揮発性記憶素子409は、書込み回路側410への切替え部と読出し回路411側への切替え部に接続されており、抵抗変化層421を、上部電極422と下部電極423とで挟むようにして構成されている。ここで、この不揮発性記憶素子409は、第1の実施の形態に係る不揮発性記憶素子に相当する。

0196

なお、図26において、424はプラグ層を、425は金属配線層を、426はソース/ドレイン層をそれぞれ示している。

0197

本実施の形態では、2層配線で、第1配線と第2配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、3層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。

0198

[不揮発性半導体装置の動作例]
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。

0199

以下、救済アドレス格納レジスタ408に対してアドレス情報の書き込みを行う場合について説明する。BIST回路406は、診断指示信号TSTを受け取った場合、SRAM407のメモリブロック検査を実行する。

0200

なお、このメモリブロックの検査は、LSIの製造過程における検査の際、およびLSIが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。

0201

メモリブロックの検査の結果、不良ビットが検出された場合、BIST回路406は、書き込みデータ指示信号WDを救済アドレス格納レジスタ408へ出力する。この書き込みデータ指示信号WDを受け取った救済アドレス格納レジスタ408は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。

0202

このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第1の実施の形態の場合と同様にして実現される。

0203

このようにして、救済アドレス格納レジスタ408に対するアドレス情報の書き込みが行われる。そして、SRAM407がアクセスされる場合、それと同時に救済アドレス格納レジスタ408に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第1の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。

0204

このようにして救済アドレス格納レジスタ408から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、SRAM407内に設けられている予備冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。

0205

以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なLSIテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。

0206

本実施の形態に係る不揮発性半導体装置は、製造工程における1回のみの情報の書き込む場合と、製品出荷後繰り返し情報書き換える場合との何れにも対応することができる。

0207

[不揮発性半導体装置の製造方法]
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。

0208

図27は、本発明の第4の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。

0209

まず、半導体基板上にトランジスタを形成する(S101)。次に、第1ビアを形成し(S102)、その上に第1配線を形成する(S103)。

0210

そして、S103で形成された第1配線の上に、抵抗変化層を形成する(S104)。この抵抗変化層の形成は、第1の実施の形態において説明したとおりに行われる。

0211

次に、抵抗変化層の上に第2ビアを形成し(S105)、さらに、第2配線を形成する(S106)。

0212

以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、COMSプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のCMOSプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。

0213

また、第2の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。

0214

なお、電極部は1μm角以下で形成することができ、且つその他の回路もCMOSプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。

0215

本実施の形態のように、第1の実施の形態における積層構造のジルコニウム酸化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のFeRAMメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、COMSプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。

0216

また、CMOSプロセスと親和性が高い構成としては、CMOS不揮発性メモリセルと称される、COMSプロセスでゲート配線フローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。

0217

また、シリサイド溶断型などの電気フューズ素子で構成する場合もCMOSプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。

0218

さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウト制約があるなどの問題が生じる。

0219

なお、本実施の形態では、第1の実施の形態における不揮発性記憶素子をSRAMの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、DRAM、ROM、または第2および第3の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第1の実施の形態における不揮発性記憶素子を用いることが可能である。

0220

また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のROMの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。

0221

(その他の実施の形態)
第4の実施の形態に係る不揮発性半導体装置が、第2の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第2の実施の形態に係るクロスポイント型の不揮発性半導体装置と第4の実施の形態に係るCPUなどを有するLSIとを一つの半導体基板上に集積するような構成を実現することができる。

0222

この場合、第2の実施の形態に係るクロスポイント型の不揮発性半導体装置および第4の実施の形態に係るCPUなどを有するLSIをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。

0223

また、第4の実施の形態に係る不揮発性半導体装置が、第3の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第3の実施の形態に係る1トランジスタ/1不揮発性記憶部構成の不揮発性半導体装置と第4の実施の形態に係るCPUなどを有するLSIとを一つの半導体基板上に集積するような構成を実現することもできる。

0224

この場合も、第3の実施の形態に係る1トランジスタ/1不揮発性記憶部構成の不揮発性半導体装置および第4の実施の形態に係るCPUなどを有するLSIをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。

0225

本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電メモリカード携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。

図面の簡単な説明

0226

本発明の第1の実施の形態に係る不揮発性記憶素子の製造工程並びに一構成例を示した断面図
本発明の第1の実施の形態に係るジルコニウム酸化物からなる抵抗変化層のX線回折スペクトルを示す図
本発明の第1の実施の形態に係るジルコニウム酸化物からなる抵抗変化層のX線反射率のスペクトルを示す図
本発明の第1の実施の形態に係るジルコニウム酸化物からなる抵抗変化層のX線反射率のスペクトルを示す図
本発明の第1の実施の形態に係る、素子の初期抵抗から求めた抵抗変化層の抵抗率と別途同様に作製した膜のシート抵抗から求めた抵抗率との関係を示す図
情報を書き込む場合における本発明の第1の実施の形態に係る不揮発性記憶素子の実施例1及び2の動作例を示す図
情報を読み出す場合における本発明の第1の実施の形態に係る不揮発性記憶素子の実施例1及び2の動作例を示す図
本発明の第1の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図
抵抗変化本発明の第1の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図
本発明の第1の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図
素子Fの断面の模式図
本発明の第1の実施の形態に係る不揮発性記憶素子の構成を示す断面図
本発明の第1の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図
本発明の第1の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図
本発明の第2の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
図15におけるA部の構成(4ビット分の構成)を示す斜視図
図16におけるB部の構成であり、本発明の第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図
本発明の第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図
本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図
本発明の第2の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート
本発明の第3の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
図21におけるC部の構成(2ビット分の構成)を示す断面図
本発明の第3の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート
本発明の第4の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
本発明の第4の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図
本発明の第4の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図
本発明の第4の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャート
従来の記憶素子の構成を示す断面図

符号の説明

0227

100,100A,100B,100C,100D,100E,1200不揮発性記憶素子
101基板
102酸化物層
103,103A,103B,103C,103C,103D,103E,103F 第1電極層
104,104A,104B,104C 第2のジルコニウム酸化物層
105,105A,105B,105C 第1のジルコニウム酸化物層
106,106A,106B,106C 第2のジルコニウム酸化物層
107,107A,107B,107C,107D,107E,107F抵抗変化層
108,108A,108B,108C,108D,108E,108F 第2電極層
109フォトレジスト
110素子領域
200不揮発性半導体装置
201メモリ本体部
202メモリアレイ
203行選択回路/ドライバ
204列選択回路/ドライバ
205書き込み回路
206センスアンプ
207データ入出力回路
208アドレス入力回路
209制御回路
210 不揮発性記憶素子
211 上部配線
212 下部配線
213 上部電極
214 抵抗変化層
215内部電極
216整流素子
217 下部電極
218オーミック抵抗層
219 第2の抵抗変化層
300 不揮発性半導体装置
301 メモリ本体部
302 メモリアレイ
303 行選択回路/ドライバ
304 列選択回路
305 書き込み回路
306 センスアンプ
307 データ入出力回路
308セルプレート電源
309 アドレス入力回路
310 制御回路
313 不揮発性記憶素子
314 上部電極
315 抵抗変化層
316 下部電極
317プラグ層
318金属配線層
319ソース/ドレイン領域
400 不揮発性半導体装置
401半導体基板
402 CPU
403入出力回路
404論理回路
405アナログ回路
406BIST回路
407 SRAM
408救済アドレス格納レジスタ
409 不揮発性記憶素子
410 書き込み回路
411読み出し回路
412ラッチ回路
421 抵抗変化層
422 上部電極
423 下部電極
424 プラグ層
425 金属配線層
426 ソース/ドレイン層
501 基板
502 酸化物層
503 下部電極
504 抵抗変化層
505 上部電極
BL0,BL1,…ビット線
M11,M12,…メモリセル
T11,T12,…トランジスタ
WL0,WL1,…ワード線
PL0,PL1,PL2,…プレート線
M211,M212,… メモリセル
1300 素子F
1301〜1304電極
1305酸素不足型のタンタル酸化物層

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    【課題】保存安定性に優れ、配合する顔料等の成分の制限が少なく、塗工性に優れた塗料組成物およびその製造方法を提供する事。【解決手段】下記条件(A)ないし(E)を満たすセルロースナノファイバー、水混和性有... 詳細

  • パナソニック株式会社の「 化学物質濃縮器および化学物質検出装置」が 公開されました。( 2019/09/12)

    【課題・解決手段】化学物質濃縮器は、気体試料に含まれる化学物質を濃縮する。この化学物質濃縮器は、気体試料が流れる中空部分を構成する流路と、流路の内壁上に設けられた第1と第2の電極と、第1と第2の電極に... 詳細

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