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技術 故障検出率向上用回路挿入方法

出願人 三菱電機株式会社
発明者 千葉一雄
出願日 2008年7月4日 (12年5ヶ月経過) 出願番号 2008-175504
公開日 2010年1月21日 (10年11ヶ月経過) 公開番号 2010-015420
状態 特許登録済
技術分野 ICの設計・製造(配線設計等) CAD 電子回路の試験
主要キーワード 所要サイクル数 追加箇所 経路チェック 回路変更後 伝搬情報 論理圧縮 仮レイアウト マルチサイクル
関連する未来課題
重要な関連分野

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図面 (11)

課題

解決手段

本発明は、HDL記述による論理回路設計において、論理回路の故障検出率を向上させるための故障検出率向上用回路を挿入する場合の故障検出率向上用回路挿入方法であって、コンピュータの制御部が、論理合成により得られるネットリスト3を入力としてATPGを適用して故障検出率を算出し、また、ネットリスト3に基づいて仮配置配線を行い、目標となる故障検出率に達していない場合に、論理設計ファイル1,制約情報2,ネットリスト3,未検出故障情報4,遅延情報ファイル5およびタイミング制約ファイル6等に基づいて、故障検出率向上用回路を挿入する未検出故障箇所を決定する。

概要

背景

故障検出率上用回路を挿入する従来の方式として、たとえば、論理合成後ネットリスト回路接続情報)を使用する方式が下記特許文献1に開示されている。この方式では、論理回路のネットリストとテストパタンを用いて故障シミュレーションを行い、伝搬する未検出故障が最も多い信号線スキャンパスフリップフロップを接続し、未検出故障伝搬情報を得る。ここで得た未検出故障伝搬情報による故障は検出されたとして、論理回路のネットリストと未検出故障伝搬情報を更新し、新たに故障検出率を算出し、規定の検出率に達していれば処理を終了し、達していなければ同様の手順を繰り返すものである。同様に下記特許文献2および下記特許文献3において、論理合成後のネットリストを使用して故障検出率向上用の回路を挿入する方法が開示されている。

特開平5−209943号公報
特開平9−330346号公報
特開平11−25138号公報

概要

想定外の遅延による回路のパフォーマンス低下回避可能故障検出率向上用回路挿入方法を得ること。本発明は、HDL記述による論理回路設計において、論理回路の故障検出率を向上させるための故障検出率向上用回路を挿入する場合の故障検出率向上用回路挿入方法であって、コンピュータの制御部が、論理合成により得られるネットリスト3を入力としてATPGを適用して故障検出率を算出し、また、ネットリスト3に基づいて仮配置配線を行い、目標となる故障検出率に達していない場合に、論理設計ファイル1,制約情報2,ネットリスト3,未検出故障情報4,遅延情報ファイル5およびタイミング制約ファイル6等に基づいて、故障検出率向上用回路を挿入する未検出故障箇所を決定する。

目的

本発明は、上記に鑑みてなされたものであって、想定外の遅延によって回路に要求される周波数で動作しなくなることによる誤動作を回避可能な故障検出率向上用回路挿入方法を得ることを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

HDL記述による論理回路設計において、論理回路の故障検出率を向上させるための故障検出率向上用回路を挿入する場合の故障検出率向上用回路挿入方法であって、論理合成により得られるネットリストを入力としてATPGを適用し、故障検出率を算出する故障検出率算出ステップと、前記ネットリストに基づいて仮配置配線を行う仮配置配線ステップと、目標となる故障検出率に達していない場合に、前記ネットリスト、前記仮配置配線により得られる遅延情報、前記故障検出率算出ステップにより判明する未検出故障箇所に関する情報、および静的タイミング検証で使用するタイミング制約情報に基づいて、故障検出率向上用回路を挿入する未検出故障箇所を決定する回路挿入箇所決定ステップと、を含むことを特徴とする故障検出率向上用回路挿入方法。

請求項2

前記回路挿入箇所決定ステップは、故障検出率向上用回路の追加可能数を調査する故障検出率向上用回路追加可能数決定ステップと、前記故障検出率算出ステップにより判明した未検出故障箇所を含むフリップフロップ間経路チェックし、前記タイミング制約を満たしていれば、その経路上の未検出故障箇所を故障検出率向上用回路挿入の候補とする候補決定ステップと、前記経路上の未検出故障箇所の中で、クロックサイクルに対して最も余裕のある未検出故障箇所を故障検出率向上用回路挿入対象の未検出故障箇所と決定し、それ以外の未検出故障箇所を候補から除外する挿入対象決定ステップと、を含み、前記候補決定ステップおよび前記挿入対象決定ステップの処理を、追加した故障検出率向上用回路の数が追加可能数に達するか、または前記候補がなくなるまで繰り返し実行することを特徴とする請求項1に記載の故障検出率向上用回路挿入方法。

請求項3

前記ネットリスト内の前記決定された未検出故障箇所に故障検出率向上用回路を挿入し、当該回路挿入に伴う更新後のネットリストに基づいて配置配線を行い、前記仮配置配線により得られた遅延情報を更新する配置配線ステップと、前記更新後のネットリストに基づいて再度目標故障検出率に達しているかどうかを判断する故障検出率評価ステップと、前記故障検出率評価ステップの処理で目標故障検出率に達していると判断した場合に、前記更新後のネットリスト、回路挿入により更新されたタイミング制約ファイルおよび前記更新後の遅延情報に基づいてタイミング検証を行うタイミング検証ステップと、を含むことを特徴とする請求項1または2に記載の故障検出率向上用回路挿入方法。

請求項4

前記候補から除外した未検出故障箇所を示す情報を、前記更新後のネットリストに付加することを特徴とする請求項3に記載の故障検出率向上用回路挿入方法。

請求項5

前記HDL記述内の前記決定された未検出故障箇所に故障検出率向上用回路を挿入し、当該回路挿入による更新後のHDL記述を用いて再度論理合成を行い、当該論理合成により得られる更新後のネットリストに基づいて配置配線を行い、前記仮配置配線により得られた遅延情報を更新する配置配線ステップと、前記更新後のネットリストに基づいて再度目標故障検出率に達しているかどうかを判断する故障検出率評価ステップと、前記故障検出率評価ステップの処理で目標故障検出率に達していると判断した場合に、前記更新後のネットリスト、回路挿入により更新されたタイミング制約ファイルおよび前記更新後の遅延情報に基づいてタイミング検証を行うタイミング検証ステップと、を含むことを特徴とする請求項1または2に記載の故障検出率向上用回路挿入方法。

請求項6

前記更新後のHDL記述を用いて機能シミュレーションを行う場合に、前記挿入した故障検出率向上用回路の動作確認のためのモニタリング記述を生成することを特徴とする請求項5に記載の故障検出率向上用回路挿入方法。

請求項7

前記候補から除外した未検出故障箇所を示す情報を、前記更新後のHDLに付加することを特徴とする請求項5または6に記載の故障検出率向上用回路挿入方法。

技術分野

0001

本発明は、コンピュータを用いて論理回路故障検出率を向上させるテスト用回路を挿入する場合の故障検出率向上用回路挿入方法に関する。

背景技術

0002

故障検出率向上用回路を挿入する従来の方式として、たとえば、論理合成後ネットリスト回路接続情報)を使用する方式が下記特許文献1に開示されている。この方式では、論理回路のネットリストとテストパタンを用いて故障シミュレーションを行い、伝搬する未検出故障が最も多い信号線スキャンパスフリップフロップを接続し、未検出故障伝搬情報を得る。ここで得た未検出故障伝搬情報による故障は検出されたとして、論理回路のネットリストと未検出故障伝搬情報を更新し、新たに故障検出率を算出し、規定の検出率に達していれば処理を終了し、達していなければ同様の手順を繰り返すものである。同様に下記特許文献2および下記特許文献3において、論理合成後のネットリストを使用して故障検出率向上用の回路を挿入する方法が開示されている。

0003

特開平5−209943号公報
特開平9−330346号公報
特開平11−25138号公報

発明が解決しようとする課題

0004

しかしながら、上記従来の技術では、論理合成後のネットリストのみを使用して故障検出率向上用の回路を挿入しているが、回路の挿入および回路の配線等による遅延の影響を考慮していない。そのため、想定以上の遅延がある場合、回路全体において要求される周波数で動作しなくなり、誤動作を引き起こしてしまう、という問題があった。

0005

本発明は、上記に鑑みてなされたものであって、想定外の遅延によって回路に要求される周波数で動作しなくなることによる誤動作を回避可能な故障検出率向上用回路挿入方法を得ることを目的とする。

課題を解決するための手段

0006

上述した課題を解決し、目的を達成するために、本発明は、HDL記述による論理回路設計において、論理回路の故障検出率を向上させるための故障検出率向上用回路を挿入する場合の故障検出率向上用回路挿入方法であって、論理合成により得られるネットリストを入力としてATPGを適用し、故障検出率を算出する故障検出率算出ステップと、前記ネットリストに基づいて仮配置配線を行う仮配置配線ステップと、目標となる故障検出率に達していない場合に、前記ネットリスト、前記仮配置配線により得られる遅延情報、前記故障検出率算出ステップにより判明する未検出故障箇所に関する情報、および静的タイミング検証で使用するタイミング制約情報に基づいて、故障検出率向上用回路を挿入する未検出故障箇所を決定する回路挿入箇所決定ステップと、を含むことを特徴とする。

発明の効果

0007

この発明によれば、想定外の遅延によって回路に要求される周波数で動作しなくなることによる誤動作を回避することができる、という効果を奏する。

発明を実施するための最良の形態

0008

以下に、本発明にかかる故障検出率向上用回路挿入方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

0009

実施の形態1.
図1は、本発明にかかる故障検出率向上用回路挿入方法の実施の形態1の動作を示すフローチャートである。また、本実施の形態の故障検出率向上用回路挿入方法を実現する計算機システム(コンピュータ)は、故障検出率向上用回路挿入処理を実行する制御部と、ハードウエア記述言語HDL:Hardware Description Language)で記述された論理設計ファイルRTL:Register Transfer Level)1,回路規模動作周波数等の制約情報2,論理合成およびスキャン挿入により出力されるネットリスト(回路接続情報)3,仮診断の結果である未検出故障情報4,仮レイアウトにより生成される遅延情報ファイル5,静的タイミング検証で使用するタイミング制約ファイル6、をそれぞれ記憶するための各種記憶部と、を備える。以下、図1のフローチャートに基づいて上記計算機システムの動作を説明する。

0010

まず、計算機システムの制御部は、論理設計ファイル1と制約情報2の情報を入力して論理合成を行い(ステップS10)、故障検出のためのスキャン回路を挿入し(ステップS11)、ネットリスト3を出力する。

0011

つぎに、制御部は、ネットリスト3に基づいてATPG(automatic test pattern generation)を仮試行し、未検出故障箇所,未検出故障が到達する初段の記憶回路(フリップフロップ:FF)の情報を収集し、未検出故障情報4を出力する(ステップS12)。また、故障検出率を算出する(ステップS12)。ここで、仮診断において未検出故障が少なく、目標の故障検出率に達している場合(ステップS13:Yes)、回路変更処理は不要なため、制御部は、仮レイアウト(ステップS14)を実施後にタイミング検証(ステップS20)に進む。なお、上記ステップS14の仮レイアウトにおいて、制御部は、ネットリスト3に基づいて配置配線を行い、遅延情報ファイル5を出力する。

0012

一方、仮診断(ステップS12)の結果、故障検出率が目標に達していない場合(ステップS13:No)、制御部は、ネットリスト3,遅延情報ファイル5等の情報に基づいて、故障検出率向上のため回路変更を実施する(ステップS15)。

0013

図2は、回路変更(ステップS15)の動作を示すフローチャートである。まず、制御部は、論理設計ファイル1,制約情報2,ネットリスト3,未検出故障情報4,遅延情報ファイル5,タイミング制約ファイル6の各データを各記憶部から読み出す(ステップS21)。

0014

つぎに、制御部は、故障検出率向上のために故障検出率向上用回路をいくつ追加可能か調査する(ステップS22)。追加可能な記憶回路数は、「(許容回路規模・現行回路規模)/((FF1個のゲート数)×係数)」に基づいて算出する。上記の係数は、以降のステップで故障検出率向上用回路を追加した場合のマージンであり、たとえば、1.1を目安にするが、変更可能な値とする。

0015

つぎに、制御部は、未検出故障箇所の経路チェックを行う(ステップS23)。経路チェックは、静的タイミング検証時に使用するタイミング制約ファイル6に基づいて判断する。タイミング制約ファイルには、タイミング例外箇所として、タイミング制約がない箇所(フォルスパス)や複数サイクル伝播すればよい箇所(マルチサイクルパス)が定義されている。

0016

制御部は、未検出故障箇所を含む経路前段の記憶回路(FF)から未検出故障箇所に到達するまでの経路、および未検出故障箇所から後段の記憶回路(FF)に到達するまでの経路)の全てが、タイミング例外箇所に含まれているかどうかを調査する。タイミング例外箇所に定義されていれば、上記未検出故障箇所を、故障検出率向上用回路を追加する候補とする。

0017

なお、タイミング例外箇所の中で、起点(前段)と終点(後段)の記憶回路のクロックおよびリセット入力信号が異なる場合は、故障検出率向上用回路を追加した後のタイミング解析において判定が困難となる。そのため、このような場合は、故障検出率向上用回路追加の候補から外す。

0018

つぎに、制御部は、ステップS22でチェックした故障検出率向上用回路追加可能数よりも実際の追加箇所の数が小さく、かつ、故障検出率向上用回路追加の候補の中で検討が未実施の未検出故障箇所があるかどうかを調査し(ステップS24)、可能数に達しておらず検討が未実施の箇所がある場合(ステップS24:Yes)、故障検出率向上用回路を追加する経路を選択する(ステップS25)。ここでは、多くの故障検出率向上用回路追加の候補がある経路を選択する。

0019

つぎに、制御部は、経路上にある候補の中から、故障検出率向上用回路を追加する未検出故障箇所を決定する(ステップS26)。そのため、制御部は、前段の記憶回路の出力から未検出故障箇所のゲート回路の入力までの遅延、および未検出故障箇所のゲート回路の出力から後段の記憶回路の入力までの遅延を測定し、故障検出率向上用回路を追加した場合に、要求されるタイミング条件を満たすかどうかを調査する。調査の結果、複数の候補が残った場合は、タイミング的に最も余裕がある未検出故障箇所を選択する。要求されるタイミング条件を満たさない未検出故障箇所や、選択しなかった未検出故障箇所は、故障検出率向上用回路を追加する候補から外す。ここで、図3−1および図3−2を用いて、具体例を挙げて説明する。

0020

図3−1は、故障検出率向上用回路を追加する前の論理回路の構成例を示す図である。また、図3−2は、故障検出率向上用回路を追加した後の論理回路の構成例を示す図である。30は前段の記憶回路(FF)、31は後段の記憶回路(FF)、32,33,34はゲート回路、35は組み合わせ論理回路、36は追加した故障検出率向上用回路、36−1は故障検出率向上用回路内の記憶回路(FF)を表す。なお、図3−1および図3−2の回路において、クロックサイクル周期)は10nsであり、経路はマルチサイクル2サイクル)で伝播すればよいと仮定する。

0021

たとえば、図3−1の回路において、前段の記憶回路30の出力からゲート回路32の出力までの経路では、5nsの遅延があり、ゲート回路32の出力から後段の記憶回路31の入力までの経路では、10nsの遅延があると仮定する。同様に、前段の記憶回路30の出力からゲート回路33の出力までが7ns、ゲート回路33の出力から後段の記憶回路31の入力までが8ns、前段の記憶回路30の出力からゲート回路34の出力までが9ns、ゲート回路34の出力から後段の記憶回路31の入力までが6nsの遅延があると仮定する。

0022

ここで、図3−1において、ゲート回路32の出力箇所に故障検出率向上用回路を挿入した場合について検討する。前段の記憶回路30からゲート回路32までの経路において遅延は5nsであり1サイクルに収まるが、ゲート回路32から後段の記憶回路31までの経路において遅延は10nsであり2サイクルを要する可能性がある。したがって、この場合は、前段の記憶回路から後段の記憶回路までに合計3サイクル必要となり、要求されるタイミング条件(2サイクル)を満たさないことになる。そのため、ゲート回路32の出力箇所を候補から外す。

0023

つぎに、ゲート回路33の出力箇所に故障検出率向上用回路を挿入した場合について検討する。前段の記憶回路30からゲート回路33までの経路において遅延は7nsであり、ゲート回路33から後段の記憶回路31までの経路において遅延は8nsであり、ともに10ns以内で1サイクルずつに収まる。したがって、この場合は、前段の記憶回路から後段の記憶回路において合計2サイクルで収まり、要求されるタイミング条件を満たすことから、候補として残す。

0024

同様にゲート回路34の出力箇所に故障検出率向上用回路を挿入した場合について検討する。前段の記憶回路30からゲート回路34までの経路において遅延は9nsであり、ゲート回路34から後段の記憶回路31までの経路において遅延は6nsであり、ともに10ns以内で1サイクルずつに収まる。したがって、この場合も、前段の記憶回路から後段の記憶回路において合計2サイクルで収まり、要求されるタイミング条件を満たすことから、候補として残す。

0025

そして、上記候補として残した出力箇所の中から、実際に故障検出率向上用回路を追加する出力箇所(未検出故障箇所)を決定する。上記の例では、故障検出率向上用回路を追加する候補として2箇所が残っているが、ゲート回路34の出力箇所では、前段の記憶回路30からゲート回路34までの経路において遅延が9nsであり、クロックサイクル(10ns)に対して余裕が一番小さい。そこで、本実施の形態では、ゲート回路34の出力箇所を候補から外す。これにより、制御部は、クロックサイクルに対して最も余裕のあるゲート回路33の出力箇所を、故障検出率向上用回路36を追加する未検出故障箇所と決定する。故障検出率向上用回路36を追加した状態の論理回路は、図3−2に示す構成となる。

0026

なお、タイミング制約ファイルの中でフォルスパスとして定義された経路へ故障検出率向上用回路を追加するときは、同一クロックおよび同一リセットで動作する記憶回路間の経路のみを対象とする。この場合、フォルスパスの所要サイクル数の増大を抑制するため、故障検出率向上用回路の追加は、対象の経路内において1箇所とする。

0027

つぎに、制御部は、前記決定した未検出故障箇所に対する故障検出率向上用回路の追加を反映し、ネットリスト3,タイミング制約ファイル6の情報を更新する(ステップS27)。

0028

タイミング制約ファイル6においてマルチサイクルの条件があった箇所は、故障検出率向上用回路の追加により条件が変わる。そのため、故障検出率向上用回路の追加の影響を受ける全ての経路を対象に、故障検出率向上用回路の追加箇所までの伝播に要するサイクル数または遅延時間、および追加箇所からの伝播に要するサイクル数または遅延時間、を反映する必要がある。制御部は、上記の場合、図3−2において前段の記憶回路30から故障検出率向上用回路36内の記憶回路36−1までの経路が1サイクル、記憶回路36−1から後段の記憶回路31までの経路が1サイクル、で伝播することを確認できるスクリプトをタイミング制約ファイルに追記する。

0029

その後、制御部は、故障検出率向上用回路追加箇所数が故障検出率向上用回路追加可能数よりも小さく、かつ、故障検出率向上用回路追加の候補の中で検討が未実施の未検出故障箇所があるかどうかを再度調査し(ステップS24)、可能数に達するか、または検討が未実施の未検出故障箇所がなくなるまで上記ステップS24〜S27の処理を繰り返し実行する。

0030

そして、上記繰り返し処理の結果、ステップS24の処理で実際の故障検出率向上用回路追加箇所数が故障検出率向上用回路追加可能数に達した場合や検討が未実施の未検出故障箇所がなくなった場合(ステップS24:No)、制御部は、故障検出率向上用回路を追加した内容を反映し、更新したネットリスト3a,およびタイミング制約ファイル6aを出力し、回路変更の処理を終了する(ステップS28)。なお、上記ステップS22の処理で故障検出率向上用回路追加可能数が0の場合やステップS23の処理で故障検出率向上用回路追加の候補とする未検出故障箇所がなかった場合(ステップS24:No)、制御部は、故障検出率向上用回路の追加が行われていないので、図2の回路変更処理、さらには、図1の故障検出率向上用回路挿入処理を終了する。

0031

つぎに、制御部は、回路変更実施後のネットリスト3aを使用して配置配線を行い、回路変更後の遅延情報ファイル5aを出力する(ステップS19)。

0032

また、上記ステップS15の処理で回路変更後、制御部は、回路変更実施後のネットリスト3aを使用して、仮診断(ステップS12)で未検出故障箇所であった箇所が検出可能かどうかを確認し、目標の故障検出率に達しているかどうかを評価する(ステップS16)。

0033

たとえば、目標の故障検出率に達した場合(ステップS17:Yes)、制御部は、最後に、回路変更実施後のネットリスト3a,タイミング制約ファイル6a,遅延情報ファイル5aの各情報を入力してタイミング検証を行い(ステップS20)、回路変更による遅延が許容可能な範囲内であるかどうかを確認する。なお、ステップS17の処理で目標の故障検出率に達していないと判断した場合(ステップS17:No)、制御部は、人手によるパタン追加を行い(ステップS18)、その後、追加したパタンに対して、故障検出率の評価を行う(ステップS16)。以降、目標の故障検出率に達するまで上記ステップS16〜S18の処理を繰り返し実行する。

0034

以上説明したように、本実施の形態によれば、制御部が、遅延情報ファイルに基づいて故障検出率向上用回路を挿入することとした。これにより、想定外の遅延により要求される周波数で動作しなくなり、誤動作を引き起こしてしまうような回路変更を防ぐことができる。

0035

また、本実施の形態によれば、制御部が、回路変更後の更新情報に基づきタイミング検証を行うこととした。これにより、想定外の遅延により要求される周波数で動作しなくなり、誤動作を引き起こしてしまうような回路変更の有無を判断することができる。

0036

実施の形態2.
実施の形態1では、故障検出率向上用回路を追加する処理について説明した。本実施の形態では、故障検出率向上用回路を追加する場合に、その内容を論理設計ファイルに反映させる処理について説明する。

0037

図4は、本発明にかかる故障検出率向上用回路挿入方法の実施の形態2の動作を示すフローチャートである。以下、図4のフローチャートに基づいて計算機システムの動作を説明する。

0038

なお、論理合成(ステップS10)から仮診断(ステップS12)、および仮レイアウト(ステップS14)の制御部の動作については、実施の形態1と同様であるため、説明を省略する。また、本実施の形態では、論理合成(ステップS10)とスキャン挿入(ステップS11)の2つをあわせてステップS41とする。また、仮診断において未検出故障が少なく、目標の故障検出率に達している場合(ステップS13:Yes)、回路変更処理は不要なため、制御部は、仮レイアウト(ステップS14)を実施後にタイミング検証(ステップS20)に進む。

0039

図4において、制御部は、ステップS12による仮診断の結果、故障検出率が目標に達していない場合(ステップS13:No)、ネットリスト3,遅延情報ファイル5等の情報を入力し、論理設計ファイルの変更を実施する(ステップS40)。

0040

図5は、論理設計ファイル変更(ステップS40)の動作を示すフローチャートである。なお、前述した実施の形態1の図2と同様の処理については同一のステップ番号を付しその説明を省略する。

0041

たとえば、論理合成を行うと論理圧縮されることが一般的であり、論理圧縮により、ネットリストと論理設計ファイルとの間で対応する箇所が分からなくなっていることが多い。本実施の形態の制御部は、故障検出率向上用回路追加の候補の中から、回路を追加する未検出故障箇所を決定するため、ネットリストと論理設計ファイルの対応が分かる未検出故障箇所があるか調査をする。

0042

具体的には、制御部は、故障検出率向上用回路を追加する候補として挙げられている未検出故障箇所が、接続している信号名やインスタンス名から判断して、ネットリストと論理設計ファイルの対応が分かる未検出故障箇所として特定できるかどうかを調査する。特定できた場合は、その未検出故障箇所について、前段の記憶回路の出力から未検出故障箇所直前セルの出力までの遅延、および未検出故障箇所直後のセルの出力から後段の記憶回路の入力までの遅延、を測定する。そして、故障検出率向上用回路を追加した場合に、要求されるタイミング条件を満たすかどうかを調査する。調査の結果、複数の候補が残った場合の選択方法は、前述した実施の形態1と同じである。制御部は、上記で選択した未検出故障箇所を、故障検出率向上用回路を追加する未検出故障箇所として決定し(ステップS51)、故障検出率向上用回路の追加に伴い論理設計ファイルを変更する(ステップS52)。

0043

具体的に例を挙げて説明する。図6は、論理設計ファイル(RTL)の構成例を示す図である。また、図7−1は、図6のRTLを論理合成した場合のネットリストの構成例を示す図である。たとえば、図7−1において、インスタンス名“U121”の“y”端子、“U120”の“y”端子が含まれる経路が未検出故障箇所になっている場合は、経路および信号名から“b_flag”が論理設計ファイルとネットリストとの間で対応していることが分かる。したがって、この未検出故障箇所の遅延を測定し、要求されるタイミング条件を満たせば、故障検出率向上用回路を追加することができる。図7−2は、要求されるタイミング条件を満たし、故障検出率向上用回路を追加した回路を論理合成した場合のネットリストを示す図である。また、図8は、図7−2のネットリストを論理設計ファイル(RTL)に展開した図である。

0044

また、上記ステップS52の処理で論理設計ファイルを変更する場合、制御部は、さらに、故障検出率向上用回路を追加したことを反映するため、タイミング制約ファイル6の情報も更新する(ステップS52)。

0045

なお、故障検出率向上用回路を追加した論理設計ファイルを使って機能シミュレーションを行う場合、故障検出率向上用回路を追加した経路において出力伝播までのサイクル数が変わることが考えられる。そのため、制御部は、追加した故障検出率向上用回路の動作確認のためのモニタリング用記述(アサーションファイル7を生成する(ステップS52)。なお、複数の未検出故障個所において故障検出率向上用回路を追加する場合は、故障検出率向上用回路を追加する毎にモニタリング用記述を蓄積する。

0046

その後、制御部は、故障検出率向上用回路追加箇所数が故障検出率向上用回路追加可能数よりも小さく、かつ、故障検出率向上用回路追加の候補の中で検討が未実施の未検出故障箇所があるかどうかを再度調査し(ステップS24)、可能数に達するか、または検討が未実施の未検出故障箇所がなくなるまでステップS24,S25,S51,S52の処理を繰り返し実行する。

0047

そして、上記繰り返し処理の結果、ステップS24の処理で実際の故障検出率向上用回路追加箇所数が故障検出率向上用回路追加可能数に達した場合や検討が未実施の未検出故障箇所がなくなった場合(ステップS24:No)、制御部は、故障検出率向上用回路を追加した内容を反映し、更新した論理設計ファイル1a,タイミング制約ファイル6a,モニタリング用記述ファイル7を出力し、論理設計ファイル変更の処理を終了する(ステップS53)。なお、上記ステップS22の処理で故障検出率向上用回路追加可能数が0の場合やステップS23の処理で故障検出率向上用回路追加の候補とする未検出故障箇所がなかった場合(ステップS24:No)、制御部は、故障検出率向上用回路の追加が行われていないので、図5の論理設計ファイル変更処理、さらには、図4の故障検出率向上用回路挿入処理を終了する。

0048

上記ステップS40で論理設計ファイル変更処理を終了後、制御部は、更新後の論理設計ファイル1bと制約情報2を使用して、再度、論理合成およびスキャン挿入を実施し(ステップS41)、更新後のネットリスト3bを出力する。そして、制御部は、更新後のネットリスト3bを使用して配置配線を行い、回路変更後の遅延情報ファイル5bを出力する(ステップS45)。

0049

また、上記ステップS41の処理で更新後のネットリスト3bを出力後、制御部は、更新後のネットリスト3bを使用して、仮診断(ステップS12)で未検出故障箇所であった箇所を診断し、目標の故障検出率に達しているかどうかを評価する(ステップS16)。

0050

たとえば、目標の故障検出率に達した場合(ステップS17:Yes)、制御部は、最後に、更新後のネットリスト3b,タイミング制約ファイル6b,遅延情報ファイル5bの各情報を入力してタイミング検証を行い(ステップS20)、論理設計ファイル変更による遅延が許容可能な範囲内であるかどうかを確認する。なお、ステップS17の処理で目標の故障検出率に達していないと判断した場合(ステップS17:No)、制御部は、人手によるパタン追加を行い(ステップS18)、その後、追加したパタンに対して、故障検出率の評価を行う(ステップS16)。以降、目標の故障検出率に達するまで上記ステップS16〜S18の処理を繰り返し実行する。

0051

以上説明したように、本実施の形態によれば、制御部が、遅延情報ファイルに基づいて故障検出率向上用回路を挿入する未検出故障箇所を特定し、その結果に基づき論理設計ファイルを更新することとした。これにより、実施の形態1と同様の効果が得られるとともに、さらに論理設計ファイルに故障検出率向上の対策が反映されているため、たとえば、次のLSI開発に変更後の論理設計ファイルを流用することで、同様の故障検出率向上の対策の検討を省略することができる。

0052

なお、本実施の形態では、論理設計ファイルとネットリストの対応が分かる未検出故障箇所についてのみ回路変更を検討している。そのため、実施の形態1で生成されるネットリスト3a,タイミング制約ファイル6a,遅延情報ファイル5aと、実施の形態2で生成されるネットリスト3b,タイミング制約ファイル6b,遅延情報ファイル5bは異なる内容になることが考えられる。

0053

実施の形態3.
実施の形態1および実施の形態2では、故障検出率向上の対策を実施しても目標の故障検出率に達しない場合、人手による回路修正やパタン追加等の対策を行うこととしている。本実施の形態では、ネットリストまたは論理設計ファイルを参照するだけで対策を検討すべき未検出故障箇所が分かるようにする。

0054

たとえば、実施の形態1の回路変更処理(ステップS15)において、故障検出率向上用回路を追加する候補に挙がったが、実際には追加しなかった未検出故障箇所のネットリストのインスタンス名を変更する。具体的には、たとえば、図7−1において、「候補」で示す箇所が回路追加の候補として挙がったが、実際には追加しなかったと仮定して、インスタンス名“U121”のセルの端子“a1”、“a2”の「stack-at-1」と端子“y”の「stuck-at-1」が未検出だった場合、制御部は、図7−2の「変更」で示すようにインスタンス名を“U121_y$0_a3$1_a4$1”と変更する。このとき、ネットリストの変更の際には、同一インスタンス名のセルが他にないことを確認した上で、設計ルール使用可能な文字記号を用いて修正する。

0055

これにより、ネットリスト上に、故障検出率向上用回路を追加する候補であったが、実際には追加しなかった未検出故障箇所の情報を残すことができる。そのため、後に人手による回路修正やパタン追加をする場合であっても、ネットリストを参照するだけで、具体的に検討すべき未検出故障箇所を把握することができる。なお、ここで述べた処理については、実施の形態1における処理とあわせて行うことも可能である。

0056

つぎに、実施の形態2の論理設計ファイル変更処理(ステップS40)については、上記と異なり、論理設計ファイルを参照するだけで対策を検討すべき未検出故障箇所が分かるようにする。たとえば、前述したように、論理合成を行う場合は、論理圧縮により、ネットリストと論理設計ファイルの対応する箇所が分からなくなっていることが多い。そのため、制御部は、未検出故障箇所から最初に伝播する初段の記憶回路のネットリストのインスタンス名を変更する。具体的には、たとえば、図7−1のネットリストにおいて、インスタンス名“sgnl_out_reg”の記憶回路に10箇所の未検出故障が伝播してくる場合、制御部は、インスタンス名を“sgnl_out_reg_undet$10”と変更する。このとき、ネットリストの変更の際には、同一インスタンス名のセルが他にないことを確認した上で、設計ルール上使用可能な文字,記号を用いて修正する。その後、制御部は、このネットリストを論理設計ファイルに展開する。

0057

これにより、論理設計ファイル上に、未検出故障箇所から最初に伝搬する記憶回路の箇所についての情報を残すことができる。そのため、後に人手による回路修正やパタン追加をする場合であっても、論理設計ファイルを参照すれば、記憶回路を基点に検討することで対策すべき未検出故障箇所を容易に把握することができる。なお、ここで述べた処理については、実施の形態2における処理とあわせて行うことも可能である。

0058

以上説明したように、本実施の形態によれば、制御部は、ネットリスト中に故障検出率向上用回路を追加する候補であったことを示す情報を、または、論理設計ファイル中に未検出故障箇所から最初に伝搬する記憶回路の箇所についての情報を、それぞれ追加することとした。これにより、人手による回路修正やパタン追加の対策の際、ネットリストまたは論理設計ファイルを参照するだけで、どの箇所を検討すべきか判断することができる。

0059

以上のように、本発明にかかる故障検出率向上用回路挿入方法は、論理回路開発に有用であり、特に、論理回路の故障検出率を向上させる場合に適している。

図面の簡単な説明

0060

本発明にかかる故障検出率向上用回路挿入方法の実施の形態1の動作を示すフローチャートである。
回路変更の動作を示すフローチャートである。
故障検出率向上用回路を追加する前の論理回路の構成例を示す図である。
故障検出率向上用回路を追加した後の論理回路の構成例を示す図である。
本発明にかかる故障検出率向上用回路挿入方法の実施の形態2の動作を示すフローチャートである。
論理設計ファイル変更の動作を示すフローチャートである。
論理設計ファイルの構成例を示す図である。
ネットリストの構成例を示す図である。
ネットリストの構成例を示す図である。
図7−2のネットリストを論理設計ファイルに展開した図である。

符号の説明

0061

1,1b論理設計ファイル(RTL)
2制約情報
3,3a,3bネットリスト(回路接続情報)
4未検出故障情報
5,5a,5b遅延情報ファイル
6,6a,6bタイミング制約ファイル
7モニタリング用記述(アサーション)ファイル
30,31記憶回路(FF)
32,33,34ゲート回路
35組み合わせ論理回路
36故障検出率向上用回路
36−1 記憶回路(FF)

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