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技術 マスク面の異なる領域のためのデザインルールの個別検証を備えた、集積回路のためのマスクをデザインする方法

出願人 エックス-ファブ・セミコンダクター・ファウンダリーズ・アーゲー
発明者 ラルフ・ラーナー
出願日 2006年8月2日 (15年2ヶ月経過) 出願番号 2008-524519
公開日 2009年1月29日 (12年8ヶ月経過) 公開番号 2009-503710
状態 未査定
技術分野 写真製版における原稿準備・マスク CAD
主要キーワード 寸法規則 条導体 概念設計 設計レベル 金属トラック 金属条 プロセスレベル マスクレベル
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課題・解決手段

本発明は集積回路設計方法、特にデザインルール記述及び検証に関するものであり、該方法においては、異なる電位を持つ条導体(12、13、14)が存在する、たとえば高電圧スマートパワー回路の条導体を作製するためのメタライゼーション・レベルなど、ある一つのプロセスレベルにおいて異なるデザインルール(6、7)が適用される。該方法はエラー制御を改善し、合理的であり、また半導体基板ウェハ)上の面積節約につながる。

概要

背景

半導体回路の製造工程の始めではまず、半導体回路の機能を決定する回路レイアウトが設計される。このレイアウトによりシリコンウェハへの回路物理的な変換が決定される。ウェハ上に回路を作製する既知の方法はリソグラフィーに基づいている。特に回路レイアウトはこのときまずマスクで覆い、次にこのマスクを露光することによりウェハ上に転写される。

チップ製造には多くの工程があり、その際、各製造工程において不正確さが生じるが、この不正確さは理想的にはレイアウト設計の際にすでに考慮されているべきである。そのために、該レイアウトの後の機能性を確保するためにレイアウト設計の際に注意すべきデザインルールが用意されている。たとえばそのようなレイアウトルールにより、2つのトランジスタの間の最小間隔または金属トラックの幅を決定できる。回路レイアウト完成後、そのレイアウトはソフトウェアにより、デザインルールに準拠しているかどうかがチェックされ、場合によっては修正される。この工程は「検証」と呼ばれ、コンピュータにより実行される。

回路レイアウトには、さまざまなフォトリソグラフィー・マスクを作成するために必要なデータが含まれている。これらのマスクは、半導体製造プロセスにおいてさまざまな層を構造化するために使われる。

特許文献1より、デザインレベル設計レベル)及びそれに適用されるデザインルールをチェックする方法が知られている。このチェックは、各デザインレベル及びそれに付属する各デザインルールについて行うことができる。その際、原則的に、各ルールについて付属するすべてのデザインレベルをチェックするか、または、一つのルールセット及び複数のデザインレベルについてのチェックを行うことができる。

一つのデザインレベルにおいて、後のマスクレイアウトのさまざまな領域のために、同一の項目に関してさまざまなデザインルールを設けるのが目的にかなっている場合、それに対応するマスクをエラーなしで実現することは複雑になる。もっとも単純であるのは、さまざまなマスク領域のためにデザインルールをそれぞれ適応させることを放棄したうえで、クリティカルな場合に適応した、回路を後に実現する際にはそれ自体は不必要な追加コスト認容しつつ残りの条件も一緒カバーしている、ただ一つのデザインルールだけを考慮することである。具体例としては、高電圧スマートパワー回路メタライゼーション・レベルが挙げられる。この中には、低いCMOS論理電圧(3.3Vなど)も高電圧(600Vなど、またはそれ以上)も混在させることができる。電位の異なる金属条導体間の電気的フラッシュオーバーを回避するために、デザインルールに付属した、対応する最小間隔を保持する必要があり、その最小間隔はたとえば600Vにおいては最高マイクロメータになる可能性がある。非常に高い電位差のために求められるこのような最小間隔は、ほかの回路部分で技術的に必要とされるものよりかなり大きい。そのような回路においては、論理部分条導体に生じる電位差は数Vであり、この電位差では条導体の間隔をかなり小さくできる。

電位の高低については、10Vより低い場合は電位が低い、100Vより高い場合は電位が高いと言うことができる。

特許文献2より、デザインルールチェックのために、完成した回路レイアウトのプロセスマスク用の一つのデザインレベルのデータを、2つのデータレベルA及びBに分解する方法が知られている。この2つのデータレベルのチェックは、対応するデザインルールA、B及びABに対して行われる。これら2つのデータレベルA及びBは次に一つのフォトリソグラフィー・マスクに加工される。この方法においては、2つのデータレベルへの分割は、デザインルールチェックの間にのみ実施される。実際のレイアウトでは、一つのデータレベル内に一つのプロセスマスク用のデータが含まれている。

この方法はコストが高く、また、デザインレベルの絶対的に確実な制御が含まれていない。そのため、さらなるレイアウト制御が必要である。エラーは、完成したレイアウトにおいて初めて発見されるため、それから行う修正には高いコストがかかる。

特許文献3より、プロセスマスク・レベルに使われているデザインレベルを複数のデザインレベル1からnに分割し、それらを重ね合わせて一つの全体レベルLを作る、集積回路設計方法が知られている。この方法においてはしかし、デザインルールチェック(DRC(Design Rule Check)が重ね合わされた全体レベルL内で行われるため、エラーは全体のレイアウトが完成してからでないと発見されない。
米国特許第6378110号明細書
米国特許第5442714号明細書
特開平2−93984号公報

概要

本発明は集積回路の設計方法、特にデザインルールの記述及び検証に関するものであり、該方法においては、異なる電位を持つ条導体(12、13、14)が存在する、たとえば高電圧スマートパワー回路の条導体を作製するためのメタライゼーション・レベルなど、ある一つのプロセスレベルにおいて異なるデザインルール(6、7)が適用される。該方法はエラー制御を改善し、合理的であり、また半導体基板(ウェハ)上の面積節約につながる。

目的

本発明の課題は、ウェハ(基板)上の必要面積を大幅に縮小しつつ、外部のパラメータに応じて、一つの同じプロセスマスク・レベル用にさまざまなデザインルールを使用できる、質的に改善された、制御確実な方法を提供することである。

効果

実績

技術文献被引用数
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牽制数
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請求項1

一つのプロセスマスク・レベルのために使われたデザインレベルが複数のデザインレベルに分割されるか、または、複数のデザインレベルにおいてそれぞれ一つのレイアウトが個別に構成され、その際これら分割されたデザインレベルのそれぞれについて少なくとも一つの独自のデザインルール(6、7)が適用される、集積回路設計方法またはそのような集積回路のためのプロセスマスクの製造方法において該分割されたデザインレベル(HV、NV)のそれぞれに関する該少なくとも一つのデザインルールが、それぞれのデザインレベルのための独自のデザインルールチェックにおいてそれぞれ検証された後に初めて、検証済みのこれら複数のデザインレベルが重ね合わされて一つのデータレベルが作られること、次に、重ね合わされてできたこのデータレベルから、該検証済みのデザインレベルに対応する一つのプロセスマスクが作製されることを特徴とする方法。

請求項2

分割されたデザインレベル(NV、HV)のそれぞれが全体回路レイアウト内で使用されることを特徴とする、請求項1に記載の方法。

請求項3

前記プロセスマスク・レベルが、特に、条導体(11から15)が異なる電位に適しているかまたは異なる電位用である高電圧スマートパワー回路内の条導体(11から15)を作製するためのメタライゼーション・レベルであること、高電位用の条導体(11、12)は第1デザインレベルで設計され、低電位用の条導体(13、14、15)は第2デザインレベルで設計されること、及び、これらデザインレベルのそれぞれについて少なくとも一つのデザインルール(6、7)が適用され、これらデザインルールが同じではないまたは異なることを特徴とする請求項1または請求項2に記載の方法。

請求項4

異なる電位を持つ条導体の間の電気的フラッシュオーバーを回避するために、条導体(11から15)の間の幾何学的関係、特に最小間隔(6、7)がデザインルールとして定められていることを特徴とする、請求項3に記載の方法。

請求項5

少なくとも一方が高電位に適している及び/または高電位で使用可能であり、第1デザインレベルで設計される条導体(11、12)の間に、低電位のためだけに用意され、第2デザインレベルで設計される条導体(13、14、15)の間の最小間隔(7)より広い最小間隔(6)が、デザインルールとして定められることを特徴とする、請求項1から請求項4のいずれか一つ、特に請求項4に記載の方法。

請求項6

第1及び第2デザインレベルが、ただ一つのプロセスレベルにおいて、ただ一つのフォトリソグラフィー・プロセスマスクにより作製されることを特徴とする、請求項1から請求項5のいずれか一つに記載の方法。

請求項7

前記2つのデザインレベル(NV、HV)が同じメタライゼーション・レベルに適用されることを特徴とする、請求項3に記載の方法。

請求項8

全体回路レイアウトが、分割されて独自のデザインルールにより検証済みの複数のデザインレベルから構成されている集積回路において、該集積回路作製に関与するためのただ一つのプロセスマスクを構成するために、これら個別に検証されたデザインレベルを重ね合わせてただ一つのデータレベルにできることを特徴とする集積回路。

請求項9

請求項1から請求項7に記載されたいずれか一つの方法または検証を実行するためのプログラムコードを持つコンピュータプログラムにおいて、該プログラムコンピュータで実行されることを特徴とするプログラム。

請求項10

集積回路の設計方法において、(i)プロセスマスク・レベルのために使用されるデザインレベルが複数のデザインレベルに分割されるかまたは複数の分けられたレベルが作られる/作られていること、(ii)これらデザインレベルのそれぞれについて独自のデザインルール(6、7)が適用され、これら独自のデザインルールもデザインルール検証において個別に検証されること、(iii)その後、該複数の検証済みデザインレベルが重ね合わされてただ一つのデータレベルが作られ、この重ね合わされたデータレベルから、これらデザインレベルのそれぞれが全体レイアウト内で使用される、全体レイアウトを持つ一つの(唯一の)プロセスマスクが作製されることを特徴とする方法。

請求項11

少なくとも2つのデザインレベルのための少なくとも2つのデザインルールが同一ではないことを特徴とする、請求項10に記載の方法。

請求項12

少なくとも2つのデザインルール(6、7)が同一ではないことを特徴とする、請求項1に記載の方法。

請求項13

2つより多いデザインレベルが設けられていることを特徴とする、請求項6に記載の方法。

請求項14

2つのレベル(HV、NV)が直接隣接している移行領域において、より高い電圧のための第1レベルのデザインルールが、より電圧の低い第2デザインレベル(NV)上の条導体(13)にも移行的に適用されることを特徴とする、請求項3または請求項5のいずれかに記載の方法。

請求項15

第2レベル(NV)の一番外側の条導体への移行的適用、及び、第2レベルの第1レベル(HV)に対する関係に制限があることを特徴とする、請求項14に記載の方法。

請求項16

デザインレベル(HV、NV)が、ウェハまたは基板内のメタライゼーション・レベルに関するものであることを特徴とする、請求項1または請求項10のいずれかに記載の方法。

技術分野

0001

本発明は、集積回路または付属プロセスマスク設計方法、及び、集積回路、及び、設計されたレイアウトチェックするためのプログラムコードを持つコンピュータプログラムデザインチェック)に関する。

背景技術

0002

半導体回路の製造工程の始めではまず、半導体回路の機能を決定する回路レイアウトが設計される。このレイアウトによりシリコンウェハへの回路物理的な変換が決定される。ウェハ上に回路を作製する既知の方法はリソグラフィーに基づいている。特に回路レイアウトはこのときまずマスクで覆い、次にこのマスクを露光することによりウェハ上に転写される。

0003

チップ製造には多くの工程があり、その際、各製造工程において不正確さが生じるが、この不正確さは理想的にはレイアウト設計の際にすでに考慮されているべきである。そのために、該レイアウトの後の機能性を確保するためにレイアウト設計の際に注意すべきデザインルールが用意されている。たとえばそのようなレイアウトルールにより、2つのトランジスタの間の最小間隔または金属トラックの幅を決定できる。回路レイアウト完成後、そのレイアウトはソフトウェアにより、デザインルールに準拠しているかどうかがチェックされ、場合によっては修正される。この工程は「検証」と呼ばれ、コンピュータにより実行される。

0004

回路レイアウトには、さまざまなフォトリソグラフィー・マスクを作成するために必要なデータが含まれている。これらのマスクは、半導体製造プロセスにおいてさまざまな層を構造化するために使われる。

0005

特許文献1より、デザインレベル設計レベル)及びそれに適用されるデザインルールをチェックする方法が知られている。このチェックは、各デザインレベル及びそれに付属する各デザインルールについて行うことができる。その際、原則的に、各ルールについて付属するすべてのデザインレベルをチェックするか、または、一つのルールセット及び複数のデザインレベルについてのチェックを行うことができる。

0006

一つのデザインレベルにおいて、後のマスクレイアウトのさまざまな領域のために、同一の項目に関してさまざまなデザインルールを設けるのが目的にかなっている場合、それに対応するマスクをエラーなしで実現することは複雑になる。もっとも単純であるのは、さまざまなマスク領域のためにデザインルールをそれぞれ適応させることを放棄したうえで、クリティカルな場合に適応した、回路を後に実現する際にはそれ自体は不必要な追加コスト認容しつつ残りの条件も一緒カバーしている、ただ一つのデザインルールだけを考慮することである。具体例としては、高電圧スマートパワー回路メタライゼーション・レベルが挙げられる。この中には、低いCMOS論理電圧(3.3Vなど)も高電圧(600Vなど、またはそれ以上)も混在させることができる。電位の異なる金属条導体間の電気的フラッシュオーバーを回避するために、デザインルールに付属した、対応する最小間隔を保持する必要があり、その最小間隔はたとえば600Vにおいては最高マイクロメータになる可能性がある。非常に高い電位差のために求められるこのような最小間隔は、ほかの回路部分で技術的に必要とされるものよりかなり大きい。そのような回路においては、論理部分条導体に生じる電位差は数Vであり、この電位差では条導体の間隔をかなり小さくできる。

0007

電位の高低については、10Vより低い場合は電位が低い、100Vより高い場合は電位が高いと言うことができる。

0008

特許文献2より、デザインルールチェックのために、完成した回路レイアウトのプロセスマスク用の一つのデザインレベルのデータを、2つのデータレベルA及びBに分解する方法が知られている。この2つのデータレベルのチェックは、対応するデザインルールA、B及びABに対して行われる。これら2つのデータレベルA及びBは次に一つのフォトリソグラフィー・マスクに加工される。この方法においては、2つのデータレベルへの分割は、デザインルールチェックの間にのみ実施される。実際のレイアウトでは、一つのデータレベル内に一つのプロセスマスク用のデータが含まれている。

0009

この方法はコストが高く、また、デザインレベルの絶対的に確実な制御が含まれていない。そのため、さらなるレイアウト制御が必要である。エラーは、完成したレイアウトにおいて初めて発見されるため、それから行う修正には高いコストがかかる。

0010

特許文献3より、プロセスマスク・レベルに使われているデザインレベルを複数のデザインレベル1からnに分割し、それらを重ね合わせて一つの全体レベルLを作る、集積回路の設計方法が知られている。この方法においてはしかし、デザインルールチェック(DRC(Design Rule Check)が重ね合わされた全体レベルL内で行われるため、エラーは全体のレイアウトが完成してからでないと発見されない。
米国特許第6378110号明細書
米国特許第5442714号明細書
特開平2−93984号公報

発明が解決しようとする課題

0011

本発明の課題は、ウェハ(基板)上の必要面積を大幅に縮小しつつ、外部のパラメータに応じて、一つの同じプロセスマスク・レベル用にさまざまなデザインルールを使用できる、質的に改善された、制御確実な方法を提供することである。

課題を解決するための手段

0012

この課題は、独立請求項に記載された特徴により解決できる(請求項1または10、または製品請求項8、9)。

0013

本発明で提供する集積回路設計方法では、一つのプロセスマスク・レベル用に使われる一つのデザインレベルが複数のデザインレベルに分割されるが、その際、これらの各デザインレベルについて少なくとも一つの独自のデザインルールが適用され、また、独立したそれぞれのデザインレベルのデザインルールが、さらなる方法ステップにおいて個別に検証され、その後はじめて、チェックされた複数のデザインレベルを重ね合わせてただ一つのデータレベルが作られる。次に、この重ね合わせたデータレベルからただ一つのプロセスマスクが作製される。

0014

本発明の方法により、外部のパラメータに応じて、一つのデザインレベルについて、同じ項目(属性)に関するさまざまなデザインルールを決定すること、及び、割り当てられたこれら複数の個別デザインレベルに基づいてより簡単にチェックを行うことが可能となる。さらに、該デザインルールが、集積回路のコンポーネント表現する多角形幾何学的な特性及びその幾何学的な互いの関係に関するものである場合は、コンポーネントが必要とする面積を大幅に減らすことができる。

0015

本発明の方法において特に好適と考えられるのは、(分割された)それぞれのデザインレベルが回路全体レイアウトにおいて用いられていることである。

0016

通常行われる、プロセスマスク・レベルのためのデザインレベルを複数のデザインレベルに「分割」するとは、複数のデザインレベルによりその状態が作られていることを示している。これら複数のデザインレベルにおいては、それぞれのレイアウトは別個に形成されているため、分割すなわち別個にすることであり、換言すると、それぞれ少なくとも一つの独自のデザインルールが適用される(請求項1、請求項10)、2つの別個のデザインレベルがある、または、「その2つのデザインレベルに分割されている」ことを表す。さらに明確に表現すると、分割は設計ドキュメント作成、概念設計などの際にすでに行われており、複数のデザインレベルが分割された状態で存在している。一つのデザインレベルの分割は上流において行われるか、または、そのことを前提としてそれぞれ独自のデザインレベルにおいてレイアウトが行われる。

0017

プロセスマスク・レベルが、さまざまな電位のために条導体が用意され適応している、一つの高電圧スマートパワー回路内に条導体を作成するためのメタライゼーション・レベルに関する場合、高電位のための条導体は望ましくは第1のデザインレベルで設計され、低電位のための条導体は第2のデザインレベルで設計され、その際、これらデザインレベルのそれぞれについて少なくとも一つの異なるデザインルールが適用される。それにより条導体に必要な面積を最小限にまで縮小することができる。

0018

高電位及び低電位は、前述の「背景技術」の説明に準ずる。

0019

前記2つのデザインレベルにおいては、それぞれについて少なくとも一つのデザインルールが適用され、これら少なくとも2つのルールが同じではなく、該2つのデザインレベルは高電圧スマートパワー回路に条導体を作製するための同一のメタライゼーション・レベルに適しているのが望ましい。

0020

回路動作中はさまざまな電位を持つ条導体の間の電気的フラッシュオーバーを回避するために、望ましくは、幾何学的関係、特に高電圧スマートパワー回路の条導体の間の最小間隔がデザインルールとして決定される。

0021

特に好適であるのは、少なくとも一つの条導体が高電位に対応している、第1のデザインレベルにおいて設計される複数の条導体の間に定められる第1の最小間隔が、低電位にのみ対応した第2のデザインレベルにおいて設計される条導体の間の第2の最小間隔よりも大きいことがデザインルールとして決定されることである(請求項12、請求項3)。

0022

望ましくは第1及び第2のデザインレベルは、ただ一つのプロセスレベルにおいて、ただ一つのフォトリソグラフィー・プロセスマスクに作製されるか、または、重ね合わされる。さらなるレベル、つまり第3及び第4のレベルを追加することもできる。第1及び第2レベルというのは単なる名称であって、その数字に制限があるわけではない。

0023

本発明によるとさらに、一つの全体回路レイアウトにより一つの集積回路が作製され、該集積回路においては、前記全体回路レイアウトは、独自のデザインルールに基づいてチェックされた複数の別個のデザインレベルで構成されており、これら個別にチェックされたデザインレベルは、ただ一つのプロセスマスクを形成するために、重ね合わせてただ一つのデータレベルにすることが可能である。これら別個になっているレベルは、あらかじめ設計ドキュメント、概念設計などを作成する際にすでに分割しておくことも可能である。また、これらはそれぞれ独自の/別個のレベルとして存在することもできる。

0024

また、本発明の方法をコンピュータで実行する場合に、これを実行するためのプログラムコードを備えるコンピュータプログラムも提供される。

0025

本発明によりさらに、集積回路の設計方法が提供されるが、該方法においては、プロセスマスク・レベルのために使われるデザインレベルが複数のデザインレベルに分かれて存在し(分割され)、これらデザインレベルのそれぞれについて独自のデザインルールが適用され、該デザインルールはデザインルールチェックにおいて検証され、その後、チェックされた複数のデザインレベルが重ね合わされてただ一つのデータレベルが作られ、次に、重ね合わされたこのデータレベルからただ一つのプロセスマスクが作製され、また、これらデザインレベルのそれぞれが全体レイアウトで用いられる。

発明を実施するための最良の形態

0026

以下に本発明の好適な実施形態を、図を参照しながら詳しく説明する。

0027

以下の説明においては、同じ部分または同じ機能の部分は同じ記号で表す。図中に示された要素は、忠実比率で図示されているわけではない。

0028

図1は、従来の技術による、高電圧スマートパワー回路のメタライゼーションの一つのデザインレベルの一部である。該デザインレベルには、高電位HVを持つ第1条導体1及び第2条導体2、及び、低電位NVを持つ第1条導体3、第2条導体4、第3条導体5がある。高電位では、異なる電位を持つ条導体の間の電気的フラッシュオーバーを回避するために、条導体間の最小間隔を大きくする必要がある。図1からわかるように、異なる電位を持つ条導体1、2、3、4、5の間の最小間隔6はすべて同じであり、より高い電圧を持つHVレベルの電圧に対応している。

0029

図2は、本発明の一つの実施形態に基づく高電圧スマートパワー回路のメタライゼーションの第1デザインレベルの一部及び第2デザインレベルの一部である。図5も参照のこと。

0030

プロセスマスク用に設けられた一つのデザインレベルから複数のデザインレベルを分離することを、本方法の正式な一つのステップとする必要はない。レイアウトが行われるこれら複数のレベルは、「分けられたまたは区分けされた」デザインレベルとしてそれ自体が分割されていることも可能である。分割ステップについては、分割ステップはないものの、分けられた複数のデザインレベルにより作られた分割状態という結果だけが存在するか、または、複数のデザインレベルへの分割が、該集積回路特に条導体が配されるメタライゼーション・レベルのプロセスマスク・レベルに関する設計ドキュメントの作成や概念設計などにおいてすでに行われているかのいずれかである。

0031

条導体11及び12は、高電位HV用に設けられており(そのためそれに「適している」)、メタライゼーション・レベルに関する第1のデザインレベルにおいて設計される。このときたとえば複数のデザインルールの一つのとして、条導体11と12との間の最小間隔6が決定される。

0032

条導体という記述をしてきたが、実際の条導体は、たとえばリソグラフィー法により回路をウェハに物理的に転換する際に、マスクレベルからマスクを転写することにより初めて、リソグラフィーによりメタライゼーション・レベルが部品に転写されるそれぞれの時点においてメタライゼーション・レベル内に生じるものであるため、記述してきた条導体とは、実際の条導体をデータ的に代替する物である。理解しやすくするためにここではそれぞれ条導体11、12(高電圧レベルHV)、または条導体13から15(低電圧レベルNV)として記述するが、これらが指すものは、それぞれの論理デザインレベルにおけるそれぞれの代替物である。これら代替物は構造であり、その構造の形状は、半導体基板のメタライゼーション・レベルにおける後の構造に対応しており、集積回路の完成に寄与する。マスク上のこれらの構造の大きさは、実際の構造とは異なることがあるが、形状は同じであるため数学的には類似しており、たとえば1:1の露光においてはマスク上の構造は同一のものがメタライゼーション・レベル上の構造に転写され、5:1の露光においては、マスク構造は、1/5に縮小されて基板のたとえばメタライゼーション・レベルに転写される。

0033

基板上には、たとえば10Vまで用、100V用、300V用、300Vを超える電圧において使用するものなど、複数のメタライゼーション・レベルがある。複数のレベルが存在できるのと同様に、一つのレベル内、すなわちここではメタライゼーション・レベル内において複数の異なる電圧が存在することができる。たとえば3つのレベルというのは限定的ではなく、複数のレベルがそれぞれ独自に設計され、レイアウト内で検証が行われることを示すさらなる一つの例にすぎない。

0034

メタライゼーション・レベルに関する第2デザインレベルにおいては、(動作中に)低電位NVを持つ条導体13、14、15が設計される。これら条導体12、13、14の間の最小間隔7は、ここに適用される複数のデザインルールのうちのどれよりも、明確に小さく決定されて使用されており、そのため、後のマスク及び条導体に必要となる面積の大幅な縮小につながる。

0035

第1ルールと、もう一つのルールは同じではない。本例においては、最小間隔7は、完成した部品のメタライゼーション・レベルにおいてより近く隣接して並べられる条導体より小さく、また、ルールとして高電圧レベルに適用され、また、HVレベルにおいて、マスク及びリソグラフィー法によりメタライゼーション・レベルで転写される際に生じる条導体に付属する最小間隔6よりも小さい。

0036

フォトリソグラフィー・マスクを作製するために、該2つのデザインレベルを重ね合わせて、一つのマスクレベルのためのただ一つのデータレベルを作る。

0037

これら2つのデザインレベルを重ね合わせる際、図2からわかるように、異なる電位を持って互いに隣接している、ここでは条導体6と13または14との間にある、より大きな最小間隔6はそのまま保たれる。

0038

図3には、製造工程において、ただ一つのフォトリソグラフィー・プロセスマスク(図示されず)を持つただ一つのプロセスレベル(図示されず)内において重ね合わされたデザインレベルが図示されており、その際フォトマスク上のすべての条導体16には、図2に図示され、また上述もされた最小間隔6または7が設けられている。これら最小間隔は領域により異なっていて設計も別個に行われており、それらがどのように分けられているかは2つのデザインレベル図4a(低電圧レベル)及び図4b(高電圧レベル)に示されている。そこでは、たとえば高電圧レベルにある2つの条導体11、12、及び、図4aの低電圧レベルあるたとえば3つの条導体またはスプリットされた一つのY字型条導体による、それぞれのデザインルールを見ることができる。

0039

境界部分における例外は、図2で隣接していた(互いにすぐ隣に位置していた)条導体14、12における間隔6がより広くなっていることである。隣接する条導体とは、正確に互いに向かい合っている条導体であり、実際には条導体12及び13であるが、もう一つの条導体14は、条導体13が終了しているところでは、高電圧レベルの最後の条導体に対して、低電圧レベルにおいてもっとも近くに隣接している条導体である。隣接する条導体のこの並び、また部分的に階段状になった並びについては、全体的に、低電圧レベルの外側境界にあって高電圧レベルの外側境界に隣接するすべての条導体は、HVレベルの場合より広い間隔6を採用するという移行寸法規則が適用される。

0040

DRCは(デザインルールとして)たとえば先述の最小間隔を定義する。このとき条導体13と条導体14との間の間隔は、少なくとも図2の間隔矢印7で示された大きさである。ここでは、マスクレベル上のそれぞれのサイズを、マスクレベルを基板に転写する際にそれぞれ縮小または拡大することが考慮されている。本例では転写比率を1:1とし、マスクレベルにおいてはレイアウトの下にある構造は、条導体の代替物でしかないもののその意味に合わせて「条導体」と呼ぶ。条導体14の上部と、より短い条導体13との間にある、図2の前記間隔7は、さらに広くすることもできる。図示した実施例においては、条導体13を少し右にずらすことができ、それにより条導体12(の上部)との間の間隔が広がり、より広くなったこの間隔は、高電圧レベルのための第2デザインルールの最小間隔より広い。それにより、高電圧レベル(たとえばメタライゼーション・レベル内の図示された高電圧領域)と、低電圧デザインレベルに対応する低電圧領域との間の条導体13を用いた構成のためのさらなる実施例が生まれる。

0041

より短い要素としての条導体13が、レイアウト内でさらに右寄りに設計されている場合、間隔7を下回ってはならないという、右に関して引き続き適用されるデザインルールに注意する必要がある。2つのデザインルールが満足されるよう、その場合も(条導体13の左の)間隔6は下回ってはならない。

0042

レイアウト内に配する条導体13については、図示された、折れ曲がった形の条導体12のおかげで複数の可能性があるが、図にはそのうちで条導体が一番左に来る場合が示されており、同様に、一番右に来るバリエーションでは、条導体13の右端は、図示された間隔7の矢印の左端に接するところに来る。

0043

それにより、図2のこのレイアウトの上部については、条導体12、13の間または条導体13と14との間、またはどれか2つの条導体対の間に、所与の最小間隔6及び7より広い間隔が生まれる。それにより、2つの検証が満足され、複数のレイアウトが可能となり、占める必要面積も、複数のレイアウト可能性のうちのいずれについても評価が悪化することはない。

0044

条導体12、13の間の下の部分における最小間隔6により、ここに高電圧領域と低電圧領域との間の最小間隔として間隔6を設けるという必要性が定義され、より短い条導体13は上部においてレイアウトにさらに複数の位置可能性を有する。

0045

先述の「移行寸法規則」はしたがって、かなり許容的であり、条導体の並びに応じて複数の構成を許容するが、高電圧領域と、それに付属する高電圧レベルという特徴があり、該高電圧レベルではその最小間隔6は、(半導体内の低電圧領域の)低電圧レベルの一番外側にある条導体との間に少なくともこの最小間隔6を設けるよう配する必要がある。換言すると、高電圧レベルのデザインルールは、低電圧レベルへの移行領域にも適用される。そのため、図4aの間隔aにより遊びが生まれ、その枠内で2つのレベルのすべてのデザインルールが引き続き適用される。

0046

プログラムコードを備えるコンピュータプログラムには、別個に設計されたデザインレベルのそれぞれの検証が含まれている。第1ルール及び、2つのデザインレベルに関する、これとは異なる少なくとも一つのルール、及びこのプログラムにより、少なくとも一つのデザインルールにより設計された、第1デザインレベルのレイアウトが検証され、また、少なくとも一つのほかのデザインルールにより設計された第2デザインレベルが検証されるが、それは、これら別個に検証されたデザインレベルを、重ね合わされたただ一つのデータレベル内において使用できるようにするためである。

0047

それにより、一つの集積回路が生まれ、該集積回路の作製にはその他のプロセス工程での加工も含まれているが特にメタライゼーション・レベルを備えており、該メタライゼーション・レベルは、複数のデザインレベルの全体回路レイアウトが元になっており、これら複数のデザインレベルは別個に取り扱われ、別個に検証されており、その際それぞれのデザインレベルがその少なくとも一つのデザインルールにより検証されており、これらは前述の2つのデザインルールとは異なる。

0048

デザインルールの他のパラメータがあるという場合も十分に考えられる。これらデザインルールは必ずしも異なっている必要はないが、少なくとも一つのルールは異なっているため、高電圧レベル用及び低電圧レベル用の2つのデザインルール・セットを同じものと言うことはできない。

0049

本例においては、それはたとえば条導体の間隔に関するものである。その他のデザインルールは条導体の幅に関するものにすることもできる。

図面の簡単な説明

0050

従来の技術に基づいた、高電圧スマートパワー回路のメタライゼーションの一つのデザインレベルの一部である。
本発明の一つの実施形態に基づいた、高電圧スマートパワー回路のメタライゼーションの一つの第1デザインレベルの一部、及び、一つの第2デザインレベルの一部である。
図2に基づくメタライゼーション・レベルのプロセスマスクの一部である。
図2におけるルール間隔7と一緒に図示された、デザインレベルNV(低電圧レベル)を表わした図である。間隔7は低電圧レベルに対応している。これらのレベルは論理デザインレベルである。これら(図4a図4b)は図2で図示されたように、マスクを作製するために一つのデータレベル内で重ね合わされる。
図2におけるルール間隔7と一緒に図示された、デザインレベルHV(高電圧レベル)を表わした図である。間隔7より広い間隔6は高電圧レベルに対応している。これらレベルは論理デザインレベルである。これら(図4a図4b)は図2で図示されたように、マスクを作製するために一つのデータレベル内で重ね合わされる。

符号の説明

0051

1 ただ一つのデザインレベル(メタライゼーション・レベル)内で高い電位を持つ第1条導体
2 ただ一つのデザインレベル(メタライゼーション・レベル)内で高い電位を持つ第2条導体
3 ただ一つのデザインレベル(メタライゼーション・レベル)内で低い電位を持つ第1条導体
4 ただ一つのデザインレベル(メタライゼーション・レベル)内で低い電位を持つ第2条導体
5 ただ一つのデザインレベル(メタライゼーション・レベル)内で低い電位を持つ第3条導体
6 高い電位を持つ条導体の最小間隔
7 低い電位を持つ条導体の最小間隔
11 第1のデザインレベル(メタライゼーション・レベル)内で高い電位を持つ第1条導体
12 第1のデザインレベル(メタライゼーション・レベル)内で高い電位を持つ第2条導体
13 第2のデザインレベル(メタライゼーション・レベル)内で低い電位を持つ第1条導体
14 第2のデザインレベル(メタライゼーション・レベル)内で低い電位を持つ第2条導体
15 第2のデザインレベル(メタライゼーション・レベル)内で低い電位を持つ第3条導体
16フォトマスク上の「条導体」

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