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技術 乱数発生器及びこの乱数発生器を有する遊技機

出願人 サミー株式会社
発明者 休徳智生大脇秀隆
出願日 2008年5月28日 (12年8ヶ月経過) 出願番号 2008-138952
公開日 2009年12月10日 (11年2ヶ月経過) 公開番号 2009-285007
状態 特許登録済
技術分野 スロットマシン、カードゲーム、盤上ゲーム 弾球遊技機(パチンコ等)
主要キーワード 連続指定 制御コマ 立ち上がりパルス 硬質プラスチック板 カウンタクリア 蝶番機構 回転起動 円筒外周面
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2009年12月10日)のものです。
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図面 (6)

課題

発生される乱数値監視するように構成された乱数発生器及びこの乱数発生器を有する遊技機を提供する。

解決手段

スロットマシン実装された乱数発生器120を、乱数発生回路400と、現在の乱数値を記憶する上位及び下位現乱数値バッファ回路411,421と、前回の乱数値を記憶する第1上位及び下位前乱数値バッファ回路412,422、第2上位及び下位前乱数値バッファ回路413,423と、現在と前回の乱数値を比較する上位及び下位乱数値コンパレータ回路415,425と、これらの乱数値が連続指定一致したときの回数を記憶する乱数同値カウンタ回路430と、乱数同値カウンタ回路430の回数をクリアする乱数同値カウンタクリア回路440と、乱数同値カウンタ回路430が所定の回数になったときに、同値検出信号を出力するフラグレジスタ回路450と、から構成する。

概要

背景

遊技機の一例であるスロットマシンは、遊技者の操作により、役に対応する所定の図柄を揃えることにより遊技媒体遊技メダル等)を獲得する遊技を提供するとともに、画像表示装置演出用ランプ等の視覚的効果や、音楽音声効果音等の音響効果を用いて遊技に沿った演出が行われるように構成されている。各遊技における役は乱数発生器により発生される乱数値を用いて決定されるように構成されており、この乱数発生器は、例えば、発振器のクロックに基づいて乱数値を生成するように構成されている。そのため、発振器に異常が発生すると乱数発生器で発生される乱数値に偏りが生じて公平な遊技を提供できなくなる虞があるため、この発振器の状態を監視するように構成された遊技機が開発されている(例えば、特許文献1参照)。
特開2006−043277号公報

概要

発生される乱数値を監視するように構成された乱数発生器及びこの乱数発生器を有する遊技機を提供する。スロットマシンに実装された乱数発生器120を、乱数発生回路400と、現在の乱数値を記憶する上位及び下位現乱数値バッファ回路411,421と、前回の乱数値を記憶する第1上位及び下位前乱数値バッファ回路412,422、第2上位及び下位前乱数値バッファ回路413,423と、現在と前回の乱数値を比較する上位及び下位乱数値コンパレータ回路415,425と、これらの乱数値が連続指定一致したときの回数を記憶する乱数同値カウンタ回路430と、乱数同値カウンタ回路430の回数をクリアする乱数同値カウンタクリア回路440と、乱数同値カウンタ回路430が所定の回数になったときに、同値検出信号を出力するフラグレジスタ回路450と、から構成する。

目的

本発明はこのような課題に鑑みてなされたものであり、発生される乱数値を監視するように構成された乱数発生器及びこの乱数発生器を有する遊技機を提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

所定のビット数を有する乱数値を発生する乱数発生回路と、ビット取得信号を受信したときに、前記乱数発生回路から前記乱数値を取得して記憶する現乱数値バッファ回路と、前記ビット取得信号を受信したときに、前記現乱数値バッファ回路に前記乱数発生回路から取得した前記乱数値が記憶される前に、当該現乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する前乱数値バッファ回路と、前記現乱数値バッファ回路に記憶されている前記乱数値と、前記前乱数値バッファ回路に記憶されている前記乱数値とを比較する乱数値コンパレータ回路と、前記乱数値コンパレータ回路で、前記乱数値が一致したときに、同値検出情報演算して記憶する乱数同値カウンタ回路と、前記乱数同値カウンタ回路の前記同値検出情報が所定の条件を満たしたときに、同値検出信号を出力する同値検出回路と、を有する乱数発生器

請求項2

前記乱数値コンパレータ回路で、前記乱数値が不一致であったときに、前記乱数同値カウンタ回路の前記同値検出情報をクリアする乱数同値カウンタクリア回路を、さらに有する請求項1に記載の乱数発生器。

請求項3

前記前乱数値バッファ回路に、前記ビット取得信号を反転して入力する反転回路を有する請求項1または2に記載の乱数発生器。

請求項4

前記ビット取得信号を受信したときに、前記前乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する第2前乱数値バッファ回路をさらに有し、前記乱数値コンパレータ回路は、前記現乱数値バッファ回路に記憶されている前記乱数値と前記第2前乱数値バッファ回路に記憶されている前記乱数値とを比較するように構成された請求項3に記載の乱数発生器。

請求項5

所定のビット数を有する乱数値を発生する乱数発生回路と、上位ビット取得信号を受信したときに、前記乱数発生回路から前記乱数値を取得して記憶する上位現乱数値バッファ回路と、前記上位ビット取得信号を受信したときに、前記上位現乱数値バッファ回路に前記乱数発生回路から取得した前記乱数値が記憶される前に、当該上位現乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する上位前乱数値バッファ回路と、前記上位現乱数値バッファ回路に記憶されている前記乱数値と、前記上位前乱数値バッファ回路に記憶されている前記乱数値とを比較する上位乱数値コンパレータ回路と、下位ビット取得信号を受信したときに、前記乱数発生回路から前記乱数値を取得して記憶する下位現乱数値バッファ回路と、前記下位ビット取得信号を受信したときに、前記下位現乱数値バッファ回路に前記乱数発生回路から取得した前記乱数値が記憶される前に、当該下位現乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する下位前乱数値バッファ回路と、前記下位現乱数値バッファ回路に記憶されている前記乱数値と、前記下位前乱数値バッファ回路に記憶されている前記乱数値とを比較する下位乱数値コンパレータ回路と、前記上位乱数値コンパレータ回路及び前記下位乱数値コンパレータ回路で、前記乱数値が一致したときに、同値検出情報を演算して記憶する乱数同値カウンタ回路と、前記乱数同値カウンタ回路の前記同値検出情報が所定の条件を満たしたときに、同値検出信号を出力する同値検出回路と、を有する乱数発生器。

請求項6

前記上位乱数値コンパレータ回路若しくは前記下位乱数値コンパレータ回路のいずれか一方で、前記乱数値が不一致であったときに、前記乱数同値カウンタ回路の前記同値検出情報をクリアする乱数同値カウンタクリア回路を、さらに有する請求項5に記載の乱数発生器。

請求項7

前記上位前乱数値バッファ回路及び前記下位前乱数値バッファ回路に、前記上位ビット取得信号及び前記下位ビット取得信号を反転して入力する反転回路を有する請求項5または6に記載の乱数発生器。

請求項8

前記上位ビット取得信号を受信したときに、前記上位前乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する第2上位前乱数値バッファ回路と、前記下位ビット取得信号を受信したときに、前記下位前乱数値バッファ回路に記憶されている前記乱数値を取得して記憶する第2下位前乱数値バッファ回路と、をさらに有し、前記上位乱数値コンパレータ回路は、前記上位現乱数値バッファ回路に記憶されている前記乱数値と前記第2上位前乱数値バッファ回路に記憶されている前記乱数値とを比較するように構成され、前記下位乱数値コンパレータ回路は、前記下位現乱数値バッファ回路に記憶されている前記乱数値と前記第2下位前乱数値バッファ回路に記憶されている前記乱数値とを比較するように構成された請求項7に記載の乱数発生器。

請求項9

遊技の制御を行う遊技制御手段と、請求項1〜8いずれか一項に記載の乱数発生器と、を有する遊技機

技術分野

0001

本発明は、遊技の制御を行うために利用される乱数値を発生させる乱数発生器及びこの乱数発生器を有する遊技機に関する。

背景技術

0002

遊技機の一例であるスロットマシンは、遊技者の操作により、役に対応する所定の図柄を揃えることにより遊技媒体遊技メダル等)を獲得する遊技を提供するとともに、画像表示装置演出用ランプ等の視覚的効果や、音楽音声効果音等の音響効果を用いて遊技に沿った演出が行われるように構成されている。各遊技における役は乱数発生器により発生される乱数値を用いて決定されるように構成されており、この乱数発生器は、例えば、発振器のクロックに基づいて乱数値を生成するように構成されている。そのため、発振器に異常が発生すると乱数発生器で発生される乱数値に偏りが生じて公平な遊技を提供できなくなる虞があるため、この発振器の状態を監視するように構成された遊技機が開発されている(例えば、特許文献1参照)。
特開2006−043277号公報

発明が解決しようとする課題

0003

しかしながら、発振器が正常にクロックを出力していたとしても、この発振器のクロックをカウントして乱数値を発生する乱数発生器に異常が発生すると、同様に乱数値に偏りが生じて公平な遊技を提供できなくなる虞があるという課題があった。

0004

本発明はこのような課題に鑑みてなされたものであり、発生される乱数値を監視するように構成された乱数発生器及びこの乱数発生器を有する遊技機を提供することを目的とする。

課題を解決するための手段

0005

前記課題を解決するために、第1の本発明に係る乱数発生器は、所定のビット数を有する乱数値を発生する乱数発生回路と、ビット取得信号(例えば、実施形態における上位若しくは下位リード信号)を受信したときに、乱数発生回路から乱数値を取得して記憶する現乱数値バッファ回路と、ビット取得信号を受信したときに、現乱数値バッファ回路に乱数発生回路から取得した乱数値が記憶される前に、当該現乱数値バッファ回路に記憶されている乱数値を取得して記憶する前乱数値バッファ回路と、現乱数値バッファ回路に記憶されている乱数値と、前乱数値バッファ回路に記憶されている乱数値とを比較する乱数値コンパレータ回路と、乱数値コンパレータ回路で、乱数値が一致したときに、同値検出情報演算して記憶する乱数同値カウンタ回路と、乱数同値カウンタ回路の同値検出情報が所定の条件を満たしたときに、同値検出信号を出力する同値検出回路(例えば、実施形態におけるフラグレジスタ回路450)と、を有する。

0006

このような第1の本発明に係る乱数発生器は、乱数値コンパレータ回路で、乱数値が不一致であったときに、乱数同値カウンタ回路の同値検出情報をクリアする乱数同値カウンタクリア回路を、さらに有することが好ましい。

0007

また、このような第1の本発明に係る乱数発生器は、前乱数値バッファ回路に、ビット取得信号を反転して入力する反転回路を有することが好ましい。

0008

このとき、ビット取得信号を受信したときに、前乱数値バッファ回路に記憶されている乱数値を取得して記憶する第2前乱数値バッファ回路をさらに有し、乱数値コンパレータ回路は、現乱数値バッファ回路に記憶されている乱数値と第2前乱数値バッファ回路に記憶されている乱数値とを比較するように構成されることが好ましい。

0009

また、第2の本発明に係る乱数発生器は、所定のビット数を有する乱数値を発生する乱数発生回路と、上位ビット取得信号を受信したときに、乱数発生回路から乱数値を取得して記憶する上位現乱数値バッファ回路と、上位ビット取得信号を受信したときに、上位現乱数値バッファ回路に乱数発生回路から取得した乱数値が記憶される前に、当該上位現乱数値バッファ回路に記憶されている乱数値を取得して記憶する上位前乱数値バッファ回路と、上位現乱数値バッファ回路に記憶されている乱数値と、上位前乱数値バッファ回路に記憶されている乱数値とを比較する上位乱数値コンパレータ回路と、下位ビット取得信号を受信したときに、乱数発生回路から乱数値を取得して記憶する下位現乱数値バッファ回路と、下位ビット取得信号を受信したときに、下位現乱数値バッファ回路に乱数発生回路から取得した乱数値が記憶される前に、当該下位現乱数値バッファ回路に記憶されている乱数値を取得して記憶する下位前乱数値バッファ回路と、下位現乱数値バッファ回路に記憶されている乱数値と、下位前乱数値バッファ回路に記憶されている乱数値とを比較する下位乱数値コンパレータ回路と、上位乱数値コンパレータ回路及び下位乱数値コンパレータ回路で、乱数値が一致したときに、同値検出情報を演算して記憶する乱数同値カウンタ回路と、乱数同値カウンタ回路の同値検出情報が所定の条件を満たしたときに、同値検出信号を出力する同値検出回路と、を有する。

0010

このような第2の本発明に係る乱数発生器は、上位乱数値コンパレータ回路若しくは下位乱数値コンパレータ回路のいずれか一方で、乱数値が不一致であったときに、乱数同値カウンタ回路の同値検出情報をクリアする乱数同値カウンタクリア回路を、さらに有することが好ましい。

0011

また、このような第2の本発明に係る乱数発生器は、上位前乱数値バッファ回路及び下位前乱数値バッファ回路に、上位ビット取得信号及び下位ビット取得信号を反転して入力する反転回路を有することが好ましい。

0012

このとき、上位ビット取得信号を受信したときに、上位前乱数値バッファ回路に記憶されている乱数値を取得して記憶する第2上位前乱数値バッファ回路と、下位ビット取得信号を受信したときに、下位前乱数値バッファ回路に記憶されている乱数値を取得して記憶する第2下位前乱数値バッファ回路と、をさらに有し、上位乱数値コンパレータ回路は、上位現乱数値バッファ回路に記憶されている乱数値と第2上位前乱数値バッファ回路に記憶されている乱数値とを比較するように構成され、下位乱数値コンパレータ回路は、下位現乱数値バッファ回路に記憶されている乱数値と第2下位前乱数値バッファ回路に記憶されている乱数値とを比較するように構成されることが好ましい。

0013

また、本発明に係る遊技機(例えば、実施形態におけるスロットマシン1)は、遊技の制御を行う遊技制御手段(例えば、実施形態におけるメイン制御基板100)と、上述の乱数発生器のいずれかと、を有する。

発明の効果

0014

本発明に係る乱数発生器及びこの乱数発生器を有する遊技機を以上のように構成すると、前回の乱数値及び現在の乱数値が所定の回数同一の値になると同値検出回路から同値検出信号が出力されるため、この乱数発生器の異常を容易に検出することができる。また、乱数値が同値となったときの情報(同値検出情報)を記憶する乱数同値カウンタ回路に対して、乱数同値カウンタクリア回路を設けることにより、現在の乱数値と前回の乱数値とが異なる値になったときに、乱数同値カウンタ回路の情報をクリアできるため、正常に動作しているにも関わらず同一の乱数値が連続して出力されたとき等による、不要な検出信号の出力をなくすことができる。また、前乱数値バッファ回路に対してビット取得信号を反転して入力する反転回路を設けることにより、このビット取得信号のみで、現在の乱数値と前回の乱数値を正確に取り込むことができる。さらに、第2前乱数値バッファ回路を設けることにより、前回の乱数値と現在の乱数値の変化点のタイミングを揃えることができ、乱数値コンパレータ回路による比較を容易に行うことができる。

発明を実施するための最良の形態

0015

以下、本発明の好ましい実施形態について図面を参照して説明する。図1は、本発明に係る遊技機の一例であるスロットマシン1の外観を示す正面図であり、図2は、このスロットマシン1において、前扉を開いた状態の正面図であり、まず、これらの図面を用いて本実施形態におけるスロットマシン1の外観及びゲーム概要について説明する。

0016

スロットマシン1は、前面側に開口を有する箱状の筐体2と、この開口を覆って、当該筐体2と蝶番機構図2においては、上下に配置された2個の蝶番4a,4bから構成される)により開閉可能に取り付けられた前扉3と、を備えており、この前扉3は、常には右側縁部に設けられた施錠装置5を利用して筐体2に閉鎖施錠された状態で保持されている。なお、前扉3の前面側は、上部パネル部3a、中部パネル部3b、操作パネル部3c及び下部パネル部3dに略区分けされ、これらは視覚的効果を高めてデザインされたいわゆる化粧板が設けられており、この化粧板は、硬質プラスチックにより一体的に形成されている。

0017

筐体2の内部には、円筒外周面に沿って多種の図柄が描かれた回転可能な3個のリール21a,21b,21cを備える回胴装置22と、遊技メダルの払い出しを行うホッパ装置23と、このホッパ装置23から溢れた遊技メダルを収容するための補助貯留部24と、スロットマシン1の作動を統括的に制御するメイン制御基板100と、回胴装置22やホッパ装置23、メイン制御基板100等の構成機器電力を供給する電源装置25とが配設されている。

0018

前扉3の上部(上部パネル部3a)には、上部演出用ランプ31と、左右の上部放音部32,33とが設けられ、略中央部には、液晶ディスプレイ等で構成された画像表示装置34が取り付けられている。また、上部放音部32,33の裏面側には左右の上部スピーカー32a,33aが取り付けられている。さらに、この上部パネル部3aの裏面側には、演出の制御を行うサブ制御基板200(後述するように、実際には、演出制御基板300と画像音響生成基板400とから構成されている)が配設されており、図示しないワイヤハーネスで筐体2側のメイン制御基板100と電気的に接続されている。もちろん、このサブ制御基板200に対しても電源装置25から電力が供給される。

0019

前扉3の中間部(中部パネル部3b)には、硬質プラスチック板等で形成された中パネル35が取り付けられ、この中パネル35の略中央部には、3個のリール21a,21b,21cと位置整合してリール表示窓35aが設けられている。また、この中パネル35の側方には、左右の中部演出用ランプ36a,36bが配設されている。

0020

前扉3の中パネル35の下方、すなわち、操作パネル部3cには、遊技メダルを投入するためのメダル投入口37と、内部に貯留されている遊技メダルをベットするためのベットボタン38(ベットボタン38a及びMAXベットボタン38b)と、1回の遊技の開始を指示するためのスタートレバー39と、回転中のリール21a,21b,21cを個別に停止させるための3個のストップボタン40a,40b,40cと、が配設されている。

0021

前扉3の下部(下部パネル部3d)には、このスロットマシン1の演出に関連するデザイン等が施された下パネル41が配設されており、さらにその下方、すなわち、前扉3の下部前面側には、入賞時に遊技メダルが払い出されるメダル払出口43が設けられるとともに、その下方に払い出された遊技メダルを貯留する受皿44が設けられている。また、この下部前面側には、左右の下部放音部45,46が設けられており、この下部放音部45,46の裏面側には左右のスピーカー45a,46aが取り付けられている。さらに、下部パネル部3dの裏面側には、メダル投入口37から投入される投入物に対して、正規の遊技メダルか異物かを判定して振り分けセレクタ50と、このセレクタ50で振り分けられた遊技メダルを筐体2側に設けられているホッパ装置23へ案内して排出するメダル案内部材51と、セレクタ50で振り分けられた異物をメダル払出口43へ案内して排出する返却通路52と、ホッパ装置23から払い出される遊技メダルをメダル払出口43へ案内する払出ガイド部材53とが設けられている。また、セレクタ50の上方に位置して長尺状の中央表示基板60が配設されており、この中央表示基板60の裏面側の略中央部には遊技の設定を行うための設定ボタン61が設けられている。

0022

このようなスロットマシン1で遊技を行うには、遊技者がメダル投入口37より所定の枚数以上の遊技メダルを投入するか、若しくは、ベットボタン38a,38bのいずれか一つを操作して内部に貯留されている遊技メダルをベットし、スタートレバー39を操作すると、3個のリール21a,21b,21cが回転起動する。そして、遊技者は回転している3個のリール21a,21b,21cを任意に選択し、所望の順序及びタイミングで各ストップボタン40a,40b,40cを操作して、これらのリール21a,21b,21cを停止させる。

0023

回転していた3個のリール21a,21b,21cがすべて停止すると、入賞図柄の判定、すなわち、当たりかはずれかの判定が行われ、図柄の組み合わせが予め定められた入賞図柄の組み合わせに該当するときには、当該役に応じた遊技メダルを獲得することができ、貯留可能な枚数を超えた分がホッパ装置23により払い出される。なお、このとき各種演出用ランプ31,36a,36bが点灯(若しくは点滅や消灯)したり、上下の各スピーカー32a,33a,45a,46aより所定の効果音が発生したり、画像表示装置34により所定の演出映像が表示されたりして、遊技の状態に応じた各種演出が行われる。ここで、入賞図柄とは、予め定められた役に対応する図柄の組み合わせであり、役としては、例えば、特別役、小役リプレイ再遊技役)等から構成されている。

0024

このように、本スロットマシン1で遊技を行う遊技者は、表示された図柄が予め定められた組み合わせに該当しなかったとき(はずれのとき)には投入した遊技メダルを失うが、表示された図柄が予め定められた組み合わせに該当したとき(当たりのとき)には遊技メダルを獲得しうることになり、遊技メダルを増やすという興趣を楽しむことができる。

0025

次に、以上のように構成されたスロットマシン1の制御システムについて、図3を参照しながら説明する。ここで、図3は、このスロットマシン1における制御システムを示すブロック図である。メイン制御基板100には、バス160を介して、メインCPU110、乱数発生器120、RAM130、ROM140及びI/F回路150が接続されている。また、このバス160には、上述したベットボタン38(ベットボタン38a又はMAXベットボタン38b)、スタートレバー39、ストップボタン40(40a,40b,40c)及びリール21(21a,21b,21c)を回転させるモータ23(実際には、上記リール21a,21b,21c毎に一台ずつ設けられている)が接続されている。

0026

メインCPU110は、ROM140に記録された遊技用制御プログラムをRAM130に展開して実行し、ベットボタン38、スタートレバー39及びストップボタン40の操作に従って(これらを操作することにより出力される操作信号をバス160を介して検出して)、遊技の条件及び開始・終了を判断し、これに応じてモータ23の駆動を制御してリール21(21a,21b,21c)を回転・停止させる。ここで、メインCPU110は遊技の進行状態に応じて所定の制御コマンドをI/F回路150を介してサブ制御基板200(演出制御基板300)に送信するように構成されている。なお、遊技の結果(当たりかはずれか)は、メインCPU110で実行される遊技用制御プログラムが、乱数発生器120で発生された乱数値を用いて決定するように構成されている。ここで、乱数発生器120は、所定の時間間隔で繰り返し新しい乱数値を発生するように構成されている。

0027

サブ制御基板200は、バス210に接続された演出制御基板300と画像音響生成基板400とから構成される。演出制御基板300には、サブCPU310、乱数発生器320、RAM330、ROM340及びI/F回路350が設けられており、これらはバス210に接続されている。一方、画像音響生成基板400には、上述のバス210に接続された画像制御IC410及び音源IC440が設けられている。さらに、画像制御IC410には、ビデオRAM420及び画像ROM430と、画像表示装置34が接続されている。また、音源IC440には音源ROM450及びアンプ460が接続され、アンプ460には上部及び下部スピーカー32a,33a,45a,46aが接続されている。また、バス210には、上述の各種演出用ランプ31,36a,36bも接続されてその点灯・消灯動作が演出制御基板300により制御される。

0028

サブCPU310は、ROM340に記録された演出用制御プログラムをRAM330に展開して実行し、画像音響生成基板400に設けられた画像制御IC410及び音源IC440を制御して、画像表示装置34やスピーカー32a,33a,45a,46aを用いて映像や音響効果による遊技の演出を行うように構成されている。なお、液晶表示装置34に表示される映像は、画像制御IC410が、画像ROM430に記憶された画像情報をビデオRAM420に展開して実行することにより表示され、また、スピーカー32a,33a,45a,46aに出力される音響効果(音楽、音声、効果音等)は、音源IC440が音源ROM450から取り出した音響情報から再生され、アンプ460を介してスピーカー32a,33a,45a,46aから出力される。

0029

なお、このサブCPU310で実行される演出は、上述のように、メイン制御基板100から送信される制御コマンドを、サブCPU310がI/F回路350を介して受信し、この制御コマンドに応じて決定・制御されるが、この演出の態様(パターン)の一部は、演出制御基板300に設けられた乱数発生器320で発生された乱数値を用いて決定されるように構成されている。ここで、乱数発生器320も、所定の時間間隔で繰り返し新しい乱数値を発生するように構成されている。

0030

それでは、このスロットマシン1に実装された乱数発生器の構成について図4及び図5を用いて説明する。なお、以降の説明ではメイン制御基板100に実装された乱数発生器120について説明するが、演出制御基板300に実装された乱数発生器320も同様の構成とすることが可能である。ここで、図4は、本発明に係る乱数発生器120の構成を示すブロック図であり、図5は、この乱数発生器120の動作を説明するためのタイミングチャートである。

0031

乱数発生器120は乱数発生回路400を有しており、この乱数発生回路400は、所定のビット数(例えば、16ビット)の記憶領域(カウンタ)を有し、外部から入力されるクロック信号に応じてこのカウンタに1ずつ加算するように構成されている。そして、スタートレバー39の操作に応じてラッチ信号がこの乱数発生回路400に入力されると、このカウンタの値をラッチし、メインCPU110で実行されている遊技用制御手段(遊技用制御プログラム)から上位リード信号が入力されると、ラッチされたカウンタの値のうち上位のビット(例えば上述の16ビットのうち、上位の8ビットであって、これを「上位乱数値」と呼ぶ)を、バス401を介してメインCPU110に出力し、下位リード信号が入力されると、下位のビット(例えば、残りの8ビットであって、これを「下位乱数値」と呼ぶ)を、バス401を介してメインCPU110へ出力するように構成されている。遊技用制御手段では、これらの上位及び下位乱数値に対して所定の演算をして乱数値を生成して役の抽選等に用いるように構成されている。

0032

この乱数発生器120は、乱数発生回路400に加えて、上述のバス401に接続された上位乱数値を検査する上位検査回路410及び下位乱数値を検査する下位検査回路420と、上位乱数値及び下位乱数値とも、現在の乱数値と前回の乱数値とが一致したときに、同値検出情報として、その回数をカウントして記憶する乱数同値カウンタ回路430と、上位乱数値及び下位乱数値の少なくともいずれか一方において、現在の乱数値と前回の乱数値とが異なるときに、乱数同値カウンタ回路430に記憶されている同値検出情報(すなわち、カウントされている回数)をクリアする(0にリセットする)乱数同値カウンタクリア回路440と、乱数同値カウンタ回路430でカウントされている回数が所定の回数を超えたときに、同値検出信号をメインCPU110に出力するフラグレジスタ回路450と、を有して構成される。

0033

上位検査回路410は、さらに、上位乱数値のうち、現在取得された上位乱数値を記憶する上位現乱数値バッファ回路411と、前回取得された上位乱数値を記憶する第1及び第2上位前乱数値バッファ回路412,413と、上位リード信号を反転する反転回路414と、現在の乱数値と前回の乱数値とを比較する上位乱数値コンパレータ回路415と、を有して構成される。また、下位検査回路420は、さらに、下位乱数値のうち、現在取得された下位乱数値を記憶する下位現乱数値バッファ回路421と、前回取得された下位乱数値を記憶する第1及び第2下位前乱数値バッファ回路422,423と、下位リード信号を反転する反転回路424と、現在の乱数値と前回の乱数値とを比較する下位乱数値コンパレータ回路425と、を有して構成される。ここで、上位リード信号は、上述の乱数発生回路400に加えて、上位現乱数値バッファ回路411及び第2上位前乱数値バッファ回路413にそのまま入力され、第1上位前乱数値バッファ回路412には、反転回路414で反転されて入力される。同様に、下位リード信号は、上述の乱数発生回路400に加えて、下位現乱数値バッファ回路421及び第2下位前乱数値バッファ回路423にそのまま入力され、第1下位前乱数値バッファ回路422には、反転回路424で反転されて入力される。

0034

図5に示すタイミングチャートにおいて、上位リード信号は、時刻t1において高い電圧値から低い電圧値に立ち下がり、時刻t2において低い電圧から高い電圧に立ち上がる。そのため、反転回路414でこの上位リード信号が反転されて、反転された上位リード信号が時刻t1において立ち上がるときに、前回、乱数発生回路400から上位乱数値バッファ回路411にセットされた前回の乱数値H0を第1上位前乱数値バッファ回路412にセットし、時刻t2における上位リード信号の立ち上がりで、乱数発生回路400から出力された現在の乱数値H1を上位現乱数値バッファ回路411にセットする。また、上位現乱数値バッファ回路411にセットされた現在の乱数値H1と前回の乱数値H0との変化点のタイミングを一致させるために、時刻t2における上位リード信号の立ち上がりで第1上位前乱数値バッファ回路412にセットされている前回の乱数値H0を第2上位前乱数値バッファ回路413にセットする。

0035

以上のようにして上位現乱数値バッファ回路411にセットされた現在の乱数値H1と、第2上位前乱数値バッファ回路413にセットされた前回の乱数数値H0とを、次段の上位乱数値コンパレータ回路415で比較する。この上位乱数値コンパレータ回路415は、比較結果が同値であった場合には、低い電圧値を出力し、異なる値であった場合には高い電圧値を出力する。

0036

同様に、下位リード信号は、時刻t3において高い電圧値から低い電圧値に立ち下がり、時刻t4において低い電圧から高い電圧に立ち上がる。そのため、反転回路424でこの下位リード信号が反転されて、反転された下位リード信号が時刻t3において立ち上がるときに、前回、乱数発生回路400から下位乱数値バッファ回路421にセットされた前回の乱数値L0を第1下位前乱数値バッファ回路422にセットし、時刻t4における下位リード信号の立ち上がりで、乱数発生回路400から出力された現在の乱数値L1を下位現乱数値バッファ回路421にセットする。また、下位現乱数値バッファ回路421にセットされた現在の乱数値L1と前回の乱数値L0との変化点のタイミングを一致させるために、時刻t4における下位リード信号の立ち上がりで第1下位前乱数値バッファ回路422に記憶されている前回の乱数値L0を第2下位前乱数値バッファ回路423にセットする。

0037

以上のようにして下位現乱数値バッファ回路421にセットされた現在の乱数値L1と、第2下位前乱数値バッファ回路423にセットされた前回の乱数数値L0とを、次段の下位乱数値コンパレータ回路425で比較する。この下位乱数値コンパレータ回路425は、比較結果が同値であった場合には、低い電圧値を出力し、異なる値であった場合には高い電圧値を出力する。

0038

下位乱数値コンパレータ回路425から出力された比較結果は反転回路432で反転され、論理回路433において反転回路414で反転された上位リード信号との論理積がとられ、さらに、反転回路431で反転された上位乱数値コンパレータ回路415の比較結果との論理積がとられる。すなわち、上位乱数値コンパレータ回路415及び下位乱数値コンパレータ回路425の比較結果がいずれも同値であった場合は、反転された上位リード信号(反転パルス)が乱数同値カウンタ回路430に入力され、この乱数同値カウンタ回路430は、この反転パルスが入力される毎に(上位リード信号が出力される毎に)1ずつカウントアップされる。この乱数同値カウンタ回路430は、カウンタの値が所定の条件になると(例えば、その値が15回になると)、乱数同値カウンタFULL信号として立ち上がりパルスを出力するように構成されており、その立ち上がりが入力されると、フラグレジスタ回路450は、同値検出信号(フラグ)として高い電圧値をメインCPU110へ出力する。ここで、この同値検出信号は、メインCPU110から送信される図示しないリセット信号や、ソフトウェアによるフラグクリアでクリアすることができる。なお、以上の説明において、乱数同値カウンタ回路430は、論理回路433から反転パルスが入力される毎にカウントアップされる場合について説明したが、この乱数同値カウンタ回路430は、反転パルスが入力される毎に、所定の初期値からカウントダウンされるように構成することも可能である。この場合も、カウンタの値が所定の条件になると(例えば、その値が0回になると)、乱数同値カウンタFULL信号として立ち上がりパルスを出力するように構成される。

0039

このとき、所定の回数連続して現在の乱数値と前回の乱数値との同値が検出される前に、上位乱数値コンパレータ回路415若しくは下位乱数値コンパレータ回路425において、現在の乱数値と前回の乱数値が異なるときは、高い電圧値が出力され、それらの論理和が論理回路441から出力される。乱数同値カウンタクリア回路440は、その信号の立ち上がり(比較結果が同値のときの低い電圧値からの立ち上がり)を、システムクロックサンプリングして立ち上がり検出を行うことでクリアパルスを生成し、このクリアパルスを乱数同値カウンタ回路430に入力することで、カウンタ値をクリアすることができる。

0040

なお、乱数同値カウンタ回路430及び乱数同値カウンタクリア回路440を設けず、論理回路433の出力をフラグレジスタ回路450に直接入力し、上位乱数値コンパレータ回路415及び下位乱数値コンパレータ回路425の比較結果がいずれも同値であった場合にフラグレジスタ回路450から同値検出信号(フラグ)を出力するように構成することも可能である。

0041

また、上述の構成では、上位乱数値コンパレータ回路415及び下位乱数値コンパレータ回路425の両方で同値が検出されたときに、上位リード信号として入力されるレベル信号の回数を乱数同値カウンタ回路430でカウントアップ若しくはカウントダウンして、乱数発生回路400から発生される乱数値が同値あることを検出していたが、この乱数同値カウンタ回路430の代わりに時間計測を行うタイマー回路を設け、このタイマー回路で上位乱数値コンパレータ回路415及び下位乱数値コンパレータ回路425の両方で連続して同値検出されている時間を計測して、この時間が所定の閾値を超えたときに同値検出信号出力するように構成することも可能である。この場合、上位乱数値コンパレータ回路415及び下位乱数値コンパレータ回路425のいずれかで、比較結果が同値でないときはタイマー回路で計測されている時間はクリアされる。

0042

あるいは、上位乱数値コンパレータ回路415及び下位乱数値コンパレータ回路425の少なくともいずれか一方で比較結果が同値でなかったときに、上位リード信号として入力されるレベル信号の回数を別のカウンタ回路でカウントアップ若しくはカウントダウンするように構成し、所定の時間以上、このカウンタ回路のカウンタ値が変化しないとき(すなわち、上位及び下位乱数値コンパレータ回路415,425の両方で同値が連続して検出されているとき)に、同値検出信号を出力するように構成することも可能である。

0043

以上のような構成の乱数発生器120の主要な効果をまとめると次のようになる。第1に、上位乱数値及び下位乱数値のいずれもが所定の回数以上同値になるとフラグレジスタ450から同値検出信号が出力されるため、この乱数発生器120の異常を容易に検出することができる。また、第2に、乱数値が同値となったときの回数をカウントする乱数同値カウンタ回路430に対して、乱数同値カウンタクリア回路440を設けることにより、上位若しくは下位乱数値のいずれかにおいて現在の値と前回の値とが異なる値になったときに、乱数同値カウンタ回路430のカウンタ値をクリアできるため、正常に動作しているにも関わらず同一の乱数値が連続して出力されたとき等をカウントしないようにすることができ、不要な同値検出信号の出力をなくすことができる。また、第3に、第1上位及び下位前乱数値バッファ回路412,422に対して上位若しくは下位リード信号を反転して入力する反転回路414,424を設けることにより、上位及び下位リード信号のみで、現在の乱数値と前回の乱数値とを正確に取り込むことができる。さらに、第4に、第2上位及び下位前乱数値バッファ回路413,423を設けることにより、前回の乱数値と現在の乱数値の変化点のタイミングを揃えることができ、上位及び下位乱数値コンパレータ回路415,425による比較を容易に行うことができる。

0044

なお、以上の説明では、上位乱数値と下位乱数値とに分けて同値検出を行うように構成した場合について説明したが、下位検査回路420を省略し、上位検査回路410のみで構成することも可能である。この場合、上位リード信号及び下位リード信号は、いずれも上位検査回路410に入力され、論理回路433の2つのAND回路のうち、一方は省略され、反転回路432及び論理回路441のOR回路も省略される。

0045

また、以上の説明において、論理値としての高い電圧値及び低い電圧値は逆であっても良い。

0046

さらに、以上の説明においては、本発明をスロットマシンに適用した場合について説明したが、本発明がこれに限定されることはなく、パチンコ等の遊技機全般に適用することができる。

図面の簡単な説明

0047

本発明に係る遊技機の一例であるスロットマシンの外観を示す正面図である。
上記スロットマシンにおいて、前扉を開いた状態の正面図である。
上記スロットマシンにおける制御システムを示すブロック図である。
乱数発生器の回路構成を示すブロック図である。
上記乱数発生器の動作を説明するためのタイミングチャートである。

符号の説明

0048

1スロットマシン(遊技機) 100メイン制御基板(遊技制御手段)
120乱数発生器400乱数発生回路
411上位現乱数値バッファ回路412 第1上位前乱数値バッファ回路
413 第2上位前乱数値バッファ回路 414反転回路
415上位乱数値コンパレータ回路
421下位現乱数値バッファ回路422 第1下位前乱数値バッファ回路
423 第2下位前乱数値バッファ回路 424 反転回路
425下位乱数値コンパレータ回路
430乱数同値カウンタ回路440乱数同値カウンタクリア回路
450フラグレジスタ回路(同値検出回路)

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