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技術 半導体装置

出願人 ピーエスフォールクスコエスエイアールエル
発明者 宮野和孝
出願日 2008年5月21日 (13年5ヶ月経過) 出願番号 2008-133361
公開日 2009年12月3日 (11年10ヶ月経過) 公開番号 2009-283058
状態 特許登録済
技術分野 静的メモリのアクセス制御 半導体メモリの信頼性技術 DRAM
主要キーワード 判定トリガ デューティ判定 補正増幅器 周期判定 デューティ検出 位相コントローラ デューティ調整 ロック完了
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図面 (8)

課題

LLロックに適した定周期判定デューティ判定回路と連続判定でデューティ補正可否を判断できるデューティ判定回路を切り替えて使用することができる半導体装置を提供する。

解決手段

入力信号周期よりも長い所定の周期で前記入力信号デューティ補正条件を判定し第1の判定結果を得ると共に、前記第1の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第1のデューティ判定回路20と、前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第2の判定結果を得ると共に、前記第2の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第2のデューティ判定回路30とを有することを特徴とする半導体装置。

概要

背景

DRAM(Synchronous Dynamic Random Access Memory)は、クロックに同期してメモリ内部の動作を行うものである。データのやり取りは1クロックに1データである。DDR(Double Data Rate)−SDRAMは、クロックの立上り及び立上りでデータのやり取りを行うことによって、2個のデータを連続してやり取りするものである。よって、DDR−SDRAMのデータレートはSDRAMのデータレートの2倍となる。

DDR−SDRAMでは、メモリ内部の動作遅延を最小限に抑えるため、外部クロックに同期した内部クロックを生成するDLL(Delay Locked Loop)が用いられている。DLLを正しく動作させるには、外部クロックが正しいデューティ比(1周期に占めるハイレベル又はローレベルの割合をいう。ここにいう正しいデューティ比は50%である)で入力されることが必要である。しかし、外部クロックのジッタ等のノイズを完全に取り除くことは不可能であるため、外部クロックにはデューティ誤差が存在する。このため、DDR−SDRAMに用いられるDLLは、内部クロックのデューティ誤差を検出し、これを補正するデューティ判定回路を有している。

DDR−SDRAMでは、DLLの立上りからDLLが安定動作するまでの期間であるDLLロック期間中に、デューティを補正するためのカウンタカウント値デューティ補正条件)を頻繁に更新する必要がある。このため、関連するDDR−SDRAMでは、所定の周期で入力される判定トリガ信号に応じて、所定の周期でデューティ検出・判定を行い判定結果に基づきデューティ補正条件(デューティを補正するためのカウンタのカウント値)を更新する、定周期式デューティ判定回路を用いていた。

しかし、上述のような定周期式デューティ判定回路を用いると、図1に示すような問題が生じることが判明した。ここで、図1において、入力クロック(入力CLK)の上に記された各数値は、各周期におけるハイレベルの割合、つまり、デューティ比を表している。

図1を参照して、デューティ判定回路の入力クロックが、デューティ判定周期に近い周期で変動するジッタを有する場合について述べる。定周期式デューティ判定回路では、所定の周期でデューティ補正条件を更新する。このため、デューティ補正条件更新の間の期間は、直前の更新時に更新されたデューティ補正条件に基づき、デューティの補正が行われることとなる。

例えば、図1のa点でデューティ補正条件の更新が行われたとすると、b点までのクロックはa点で設定されたカウンタの値に基づいてデューティが補正される。図1において、a点におけるクロックのデューティ比は45%であるため、a点におけるデューティ補正条件は、デューティを+5%に補正する設定となる。従って、a−b間の出力クロック(出力CLK)については、全て、デューティを+5%補正することとなる。このため、図1のAで示すように、デューティ比55%の周期においては、+5%の補正をうけて、デューティ比60%の出力クロックとして出力されることとなる。

一方、図1のc点で、デューティ比55%のクロック周期に基づいてデューティ補正条件の更新が行われた場合(つまり、デューティを補正するためのカウンタのカウント値がデューティを−5%補正する設定とされた場合)、図1のBで示すように、c−d間におけるデューティ比が45%のクロック周期はデューティ比40%のクロック周期として出力されることになる。

上述のような補正が行われた結果、ジッタによるデューティ比のバラツキの範囲が45%〜55%であった入力クロック(入力CLK)が、デューティ比のバラツキの範囲が40%〜60%の出力クロック(出力CLK)として出力されてしまう。

特許文献1(特開2006−60842号公報)には、要約に、デューティ・サイクル補正増幅器を使用して、所望のデューティ・サイクル、たとえば50%を有するDLL出力クロックが生成されることを開示している。

特開2006−60842号公報

概要

DLLのロックに適した定周期判定のデューティ判定回路と連続判定でデューティ補正可否を判断できるデューティ判定回路を切り替えて使用することができる半導体装置を提供する。入力信号の周期よりも長い所定の周期で前記入力信号のデューティ補正条件を判定し第1の判定結果を得ると共に、前記第1の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第1のデューティ判定回路20と、前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第2の判定結果を得ると共に、前記第2の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第2のデューティ判定回路30とを有することを特徴とする半導体装置。

目的

本発明の目的は、入力信号のデューティ補正条件の更新を行う2種類のデューティ判定回路を切り替えて使用することができる半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力信号周期よりも長い所定の周期で前記入力信号デューティ補正条件を判定し第1の判定結果を得ると共に、前記第1の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第1のデューティ判定回路と、前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第2の判定結果を得ると共に、前記第2の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第2のデューティ判定回路とを有することを特徴とする半導体装置

請求項2

前記所定の期間が前記入力信号の周期よりも長いことを特徴とする請求項1に記載の半導体装置。

請求項3

前記所定の周期と前記所定の期間が同一であることを特徴とする請求項1又は2に記載の半導体装置。

請求項4

第1のデューティ判定期間は、前記第1のデューティ判定回路を用いて前記デューティ補正条件の更新を行い、第2のデューティ判定期間は、前記第2のデューティ判定回路を用いて前記デューティ補正条件の更新を行うように構成されることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。

請求項5

前記入力信号がDLL(Delay Locked Loop)の出力クロックであり、前記第1のデューティ判定期間は、前記DLLの立上りから前記DLLが安定動作するまでの期間であり、前記第2のデューティ判定期間は、DLLロック期間後の期間であることを特徴とする請求項4に記載の半導体装置。

請求項6

前記第2の判定結果を示す信号と、前記第1のデューティ判定期間中は第1の論理レベルを示し前記第2のデューティ判定期間中は第2の論理レベルを示すロック完了信号とを受け、前記デューティ補正条件の更新を行わない場合には第1の論理レベルを示し前記デューティ補正条件の更新を行う場合には第2の論理レベルを示す更新イネーブル信号を出力する更新イネーブル信号出力回路を有することを特徴とする請求項4又は5に記載の半導体装置。

請求項7

前記更新イネーブル信号出力回路は、前記第2の判定結果を示す信号の遷移を検出する第1及び第2のフリップフロップを有し、前記ロック完了信号と前記第1及び前記第2のフリップフロップの出力信号との否定論理積を前記更新イネーブル信号として出力することを特徴とする請求項6に記載の半導体装置。

請求項8

前記第2のデューティ判定回路を制御する制御信号生成回路を有し、前記デューティ補正条件の更新が行われた後に、前記制御信号生成回路が前記第2のデューティ判定回路をリセットするように制御することを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。

請求項9

入力信号のデューティ補正条件を更新する際に、前記入力信号の周期よりも長い所定の周期で前記入力信号のデューティ補正条件を判定し第1の判定結果を得ると共に、前記第1の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第1のデューティ判定期間と、前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第2の判定結果を得ると共に、前記第2の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第2のデューティ判定期間とを有することを特徴とするデューティ補正条件更新方法

請求項10

前記入力信号がDLL(Delay Locked Loop)の出力クロックであり、前記第1のデューティ判定期間は、前記DLLの立上りから前記DLLが安定動作するまでの期間であり、前記第2のデューティ判定期間は、DLLロック期間後の期間であることを特徴とする請求項9に記載のデューティ条件更新方法。

技術分野

0001

本発明は、半導体装置に関し、特に、DRAMを有する半導体装置に関する。

背景技術

0002

SDRAM(Synchronous Dynamic Random Access Memory)は、クロックに同期してメモリ内部の動作を行うものである。データのやり取りは1クロックに1データである。DDR(Double Data Rate)−SDRAMは、クロックの立上り及び立上りでデータのやり取りを行うことによって、2個のデータを連続してやり取りするものである。よって、DDR−SDRAMのデータレートはSDRAMのデータレートの2倍となる。

0003

DDR−SDRAMでは、メモリ内部の動作遅延を最小限に抑えるため、外部クロックに同期した内部クロックを生成するDLL(Delay Locked Loop)が用いられている。DLLを正しく動作させるには、外部クロックが正しいデューティ比(1周期に占めるハイレベル又はローレベルの割合をいう。ここにいう正しいデューティ比は50%である)で入力されることが必要である。しかし、外部クロックのジッタ等のノイズを完全に取り除くことは不可能であるため、外部クロックにはデューティ誤差が存在する。このため、DDR−SDRAMに用いられるDLLは、内部クロックのデューティ誤差を検出し、これを補正するデューティ判定回路を有している。

0004

DDR−SDRAMでは、DLLの立上りからDLLが安定動作するまでの期間であるDLLロック期間中に、デューティを補正するためのカウンタカウント値デューティ補正条件)を頻繁に更新する必要がある。このため、関連するDDR−SDRAMでは、所定の周期で入力される判定トリガ信号に応じて、所定の周期でデューティ検出・判定を行い判定結果に基づきデューティ補正条件(デューティを補正するためのカウンタのカウント値)を更新する、定周期式デューティ判定回路を用いていた。

0005

しかし、上述のような定周期式デューティ判定回路を用いると、図1に示すような問題が生じることが判明した。ここで、図1において、入力クロック(入力CLK)の上に記された各数値は、各周期におけるハイレベルの割合、つまり、デューティ比を表している。

0006

図1を参照して、デューティ判定回路の入力クロックが、デューティ判定周期に近い周期で変動するジッタを有する場合について述べる。定周期式デューティ判定回路では、所定の周期でデューティ補正条件を更新する。このため、デューティ補正条件更新の間の期間は、直前の更新時に更新されたデューティ補正条件に基づき、デューティの補正が行われることとなる。

0007

例えば、図1のa点でデューティ補正条件の更新が行われたとすると、b点までのクロックはa点で設定されたカウンタの値に基づいてデューティが補正される。図1において、a点におけるクロックのデューティ比は45%であるため、a点におけるデューティ補正条件は、デューティを+5%に補正する設定となる。従って、a−b間の出力クロック(出力CLK)については、全て、デューティを+5%補正することとなる。このため、図1のAで示すように、デューティ比55%の周期においては、+5%の補正をうけて、デューティ比60%の出力クロックとして出力されることとなる。

0008

一方、図1のc点で、デューティ比55%のクロック周期に基づいてデューティ補正条件の更新が行われた場合(つまり、デューティを補正するためのカウンタのカウント値がデューティを−5%補正する設定とされた場合)、図1のBで示すように、c−d間におけるデューティ比が45%のクロック周期はデューティ比40%のクロック周期として出力されることになる。

0009

上述のような補正が行われた結果、ジッタによるデューティ比のバラツキの範囲が45%〜55%であった入力クロック(入力CLK)が、デューティ比のバラツキの範囲が40%〜60%の出力クロック(出力CLK)として出力されてしまう。

0010

特許文献1(特開2006−60842号公報)には、要約に、デューティ・サイクル補正増幅器を使用して、所望のデューティ・サイクル、たとえば50%を有するDLL出力クロックが生成されることを開示している。

0011

特開2006−60842号公報

発明が解決しようとする課題

0012

上述のように、定周期式デューティ判定回路を用いると、入力クロックが、デューティ判定周期に近い周期で変動するジッタを有する場合、入力クロックのデューティ比のバラツキが増幅された出力クロックが生じてしまうことがわかった。

0013

特許文献1は、連続して位相モニタして処理する方法を開示している。しかし、特許文献1の上記方法では、デューティ補正条件の更新を所定の周期に設定することが出来ない。特に、DLLの立上りからDLLが安定動作するまでの期間であるDLLロック期間中に、デューティ補正条件の頻繁な更新を行うことが出来ない。

0014

即ち、特許文献1には、デューティ補正条件の更新を所定の周期に設定すること及びDLLロック期間中に、デューティ補正条件の頻繁な更新を行うことは開示されていない。

課題を解決するための手段

0015

本発明の目的は、入力信号のデューティ補正条件の更新を行う2種類のデューティ判定回路を切り替えて使用することができる半導体装置を提供することにある。

0016

本発明の別の目的は、入力信号のデューティ補正条件の更新を行う2種類のデューティ判定回路を切り替えて使用するデューティ補正条件更新方法を提供することにある。

0017

本発明の第1の態様によれば、
入力信号の周期よりも長い所定の周期で前記入力信号のデューティ補正条件を判定し第1の判定結果を得ると共に、前記第1の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第1のデューティ判定回路と、
前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第2の判定結果を得ると共に、前記第2の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第2のデューティ判定回路とを有することを特徴とする半導体装置が得られる。

0018

本発明の第2の態様によれば、
入力信号のデューティ補正条件を更新する際に、
前記入力信号の周期よりも長い所定の周期で前記入力信号のデューティ補正条件を判定し第1の判定結果を得ると共に、前記第1の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第1のデューティ判定期間と、
前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第2の判定結果を得ると共に、前記第2の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第2のデューティ判定期間とを有することを特徴とするデューティ補正条件更新方法が得られる。

発明の効果

0019

本発明の第1の態様によれば、入力信号のデューティ補正条件の更新を行う2種類のデューティ判定回路を切り替えて使用することができる半導体装置が得られる。

0020

本発明の第2の態様によれば、入力信号のデューティ補正条件の更新を行う2種類のデューティ判定回路を切り替えて使用するデューティ補正条件更新方法が得られる。

発明を実施するための最良の形態

0021

次に本発明の実施の形態について図面を参照して説明する。

0022

以下に述べる本発明の一実施形態は、所定の周期でのデューティ検出と連続的なデューティ検出との2種類のデューティ判定回路を持つことによって、周期的ジッタに同調してジッタを増幅してしまうことを抑制することを特徴とする半導体装置である。

0023

本半導体装置は、入力信号の周期よりも長い所定の周期で入力信号のデューティ検出・デューティ補正条件判定ができる定周期式デューティ判定回路と連続式デューティ検出・デューティ補正条件判定ができる連続式デューティ判定回路との両方を備えることを特徴とする。また、本半導体装置は、DLLの立ち上がりから安定動作までの期間(DLLロック期間)は定周期式デューティ判定回路をデューティ検出・デューティ補正条件判定に使用し、DLLロック期間経過後は、連続式デューティ判定回路をデューティ検出・デューティ補正条件判定に用いることを特徴とする。さらに、連続式デューティ判定回路のデューティ補正条件判定結果が所定の期間遷移しない(一定だった)場合にのみデューティ補正条件(カウンタ)の更新を行うことを特徴とする。ここで、連続式デューティ判定回路は、デューティ補正対象の入力信号の周期と同一の周期で入力信号のデューティ補正条件の判定を行い、デューティ補正条件判定結果が所定の期間一定だった場合にのみ入力信号のデューティ補正条件(カウンタ)の更新を行う。所定の期間は入力信号の周期よりも長い。以下に述べる実施形態では、所定の期間は前記所定の周期と同一である。

0024

図2は本発明を適用したDLLの回路全体を示すブロック図である。DLLは、デューティ判定回路1、入力バッファ2、デューティ調整部3、位相調整部4、レプリカ回路5、位相判定部6、位相コントローラ7、デューティ判定回路7、DLLコントロール回路70、及びデューティ補正用カウンタ80を有する。

0025

入力バッファ2は、外部クロック信号CKを入力とする。デューティ調整部3は、デューティ補正用カウンタ80の出力に基づき入力バッファ1からのクロック信号CKのデューティを調整し、デューティ調整されたクロック信号を位相調整部4に与える。位相調整部4は、DLL出力信号CLKを出力する。

0026

位相判定部6は、位相調整部4からレプリカ回路5を介して与えられたDLL出力信号CLKと、外部クロック信号CKとの位相差を判定する。位相コントローラ7は、位相判定部6の出力を受け、位相調整部4でのクロック信号の位相を調整する。位相調整部4は、位相調整されたクロック信号をDLL出力信号CLKとして出力する。

0027

DLLコントロール回路70は、デューティ補正用カウンタ80と位相コントローラ7とデューティ判定回路1とを制御する。デューティ判定回路1は、DLL出力信号CLKのデューティ検出・デューティ補正条件判定を行い判定結果をDLLコントロール回路70に出力する。本発明においては、デューティ判定回路1が、所定の周期で入力信号のデューティ検出できる定周期式デューティ判定回路と連続デューティ検出できる連続式デューティ判定回路との両方を備えている。

0028

図3を参照すると、本発明の一実施形態による半導体装置は、コントロール回路10と、定周期式デューティ判定回路20と、連続式デューティ判定回路30と、カウンタ更新可否判定回路40とを有するデューティ判定回路1を備えている。

0029

コントロール回路10は、図2のDLLからの出力クロックCLKを入力信号として受けると共に、図2のDLLコントロール回路70から判定トリガ信号11及びパワーダウン信号12とを受け、かつカウンタ更新可否判定回路40の出力である更新イネーブル信号41を受ける。コントロール回路10は、チャージディスチャージ信号イネーブル1(13)、チャージ・ディスチャージ信号イネーブル2(14)、プリチャージ信号1(15)、プリチャージ信号2(16)、及び判定信号17を出力する。ここで、判定信号17は、予め定められた所定の周期で出力される信号である。

0030

定周期式デューティ判定回路20は、チャージ・ディスチャージ回路21と増幅器22とを有する。チャージ・ディスチャージ回路21は、チャージ・ディスチャージイネーブル信号1(13)、プリチャージ信号1(15)、及び前記クロックCLKを受けて、2つのチャージ・ディスチャージ信号1(23)を出力する。増幅器22は、判定信号17を受け、チャージ・ディスチャージ回路21から出力された2つのチャージ・ディスチャージ信号1(23)の電位差を増幅し所定の基準電位と比較した結果を、High又はLowで示す判定結果信号LUPDCT1を出力する。ここで、チャージ・ディスチャージ回路21は、例えば、クロックCLKのHigh期間にのみ放電するキャパシタと、クロックCLKのLow期間にのみ放電するキャパシタを含み、前記2つのキャパシタの電位を2つのチャージ・ディスチャージ信号1(23)として出力するように構成される。

0031

連続式デューティ判定回路30は、チャージ・ディスチャージ回路31と増幅器32とを有する。チャージ・ディスチャージ回路31は、チャージ・ディスチャージイネーブル信号2(14)、プリチャージ信号2(16)、及び前記クロックCLKを受けて、2つのチャージ・ディスチャージ信号2(33)を出力する。増幅器32は、チャージ・ディスチャージ回路31から出力された2つのチャージ・ディスチャージ信号2(33)の電位差を増幅し所定の基準電位と比較した結果を、High又はLowで示す判定結果信号LUPDCT2を出力する。ここで、チャージ・ディスチャージ回路31は、例えば、クロックCLKのHigh期間にのみ放電するキャパシタと、クロックCLKのLow期間にのみ放電するキャパシタを含み、前記2つのキャパシタの電位を2つのチャージ・ディスチャージ信号2(33)として出力するように構成される。また、増幅器32は、前記クロックCLKと同一の周期で、判定結果信号LUPDCT2を出力するように構成されている。

0032

カウンタ更新可否判定回路40は、定周期式デューティ判定回路20から出力された判定結果信号LUPDCT1、連続式デューティ判定回路30から出力された判定結果信号LUPDCT2、DLLコントロール回路70から出力される判定トリガ信号11、UPDNセレクト信号42、及びロック完了信号43を受ける。カウンタ更新可否判定回路40は、DLLコントロール回路70にデューティ補正用カウンタ80(図2)のカウント値(デューティ補正条件)の更新可否を示す更新イネーブル信号41及びデューティ補正用カウンタ80のカウント値の更新値を示す更新値信号UPDNを出力する。

0033

図4を参照すると、コントロール回路10の構成が示されている。コントロール回路10は、4個のDタイプフリップフロップFFを有するクロックカウンタ100と、第1の制御信号生成回路101と、2個のDタイプフリップフロップFFを有する第2の制御信号生成回路102とを有する。

0034

クロックカウンタ100は、判定トリガ信号11と前記クロックCLKとを受けて、クロックCLKの数をカウントする。第1の制御信号生成回路101は、クロックカウンタ100の出力を受け、定周期式デューティ判定回路20(図3)へプリチャージ信号1(15)、チャージ・ディスチャージイネーブル信号1(13)、及び判定信号17を出力する。第2の制御信号生成回路102は、前記クロックCLKを受けると共に、判定トリガ信号11と更新イネーブル信号41との論理積を取った更新フラグ18を受け、連続式デューティ判定回路30(図3)へプリチャージ信号2(16)、及びチャージ・ディスチャージイネーブル信号2(14)を出力する。特に、第2の制御信号生成回路102は、更新イネーブル信号41が活性化された場合に限り、プリチャージ信号2(16)を出力するように構成されることが特徴である。

0035

また、第1及び第2の制御信号生成回路101及び102にパワーダウン信号12を供給するように構成することで、パワーダウン時には、定周期式デューティ判定回路20及び連続式デューティ判定回路30の動作を停止することができる。

0036

図5を参照すると、カウンタ更新可否判定回路40の構成が示されている。カウンタ更新可否判定回路40は、第1のフリップフロップFF1と、第2のフリップフロップFF2と、NAND素子44と、セレクタ45とを有する。

0037

第1のフリップフロップFF1は、判定トリガ信号11が入力され、判定トリガ信号11の反転信号と判定結果信号LUPDCT2とを受け、フリップフロップ出力信号EN_Tを出力する。第2のフリップフロップFF2は、判定トリガ信号11の反転信号と判定結果信号LUPDCT2の反転信号とを受け、フリップフロップ出力信号EN_Bを出力する。NAND素子44は、フリップフロップ出力信号EN_T及びEN_Bとロック完了信号43とを入力とし、更新イネーブル信号41を出力する。セレクタ45は、UPDNセレクト信号42を受け、判定結果信号LUPDCT1及びLUPDCT2のどちらか一方を更新値信号UPDNとして出力する。

0038

第1及び第2のフリップフロップFF1及びFF2は、判定トリガ信号11が入力されてから、次の判定トリガ信号11が入力されるまでの所定の期間(例えば前記判定信号17の周期と同一の期間)判定結果信号LUPDCT2の遷移の有無を判定する素子である。フリップフロップ出力信号EN_T及びEN_Bは、判定結果信号LUPDCT2が遷移しなかった場合にのみ、どちらか一方がLとなり、判定結果信号LUPDCT2が遷移(HからLへ又はLからHへ)した場合に共にHとなるように構成されている。また、NAND素子44は、ロック完了信号がHで、フリップフロップ出力信号EN_T及びEN_Bのどちらか一方がLのときに、更新イネーブル信号41を活性化する。即ち、フリップフロップ出力信号EN_T及びEN_Bのどちらか一方がLの場合は更新可であり、フリップフロップ出力信号EN_T及びEN_Bが両方ともHの場合は更新不可である。

0039

即ち、カウンタ更新可否判定回路40は、連続式デューティ判定回路30による判定結果信号LUPDCT2が所定の期間内で遷移し変化すると、更新イネーブル信号41を非活性化しデューティ補正条件の更新不可との情報をコントロール回路10とDLLコントロール回路70とに与える。このとき、図2のDLLコントロール回路70は更新イネーブル信号41の非活性化を受けると、デューティ補正条件の更新を禁止する。

0040

次に、図6を参照して、図3に示した半導体装置の動作を説明する。

0041

本半導体装置においては、DLLの立上りからDLLの動作が安定するまでのDLLロック期間中とDLLロック期間経過後とで、デューティ検出・デューティ補正条件判定動作が異なる。DLLロック期間中は、定周期的デューティ判定回路20を用いて、所定の周期でデューティ検出・デューティ補正条件判定動作を行う。これは、ロック期間中は50%のデューティに向かって調整中であるため、カウンタ更新は毎回行われるべきもので、更新ストップは意味がないためである。この際、DLLロック期間終了を示すロック完了信号はLレベル非活性状態)であり、NAND素子44の出力(更新イネーブル信号41)が、Hレベル(活性状態)に固定されている。その後、DLLロック期間が終了すると、ロック完了信号がH(活性状態)となることで、NAND素子44の出力(更新イネーブル信号41)の固定が解除され、連続式デューティ判定回路30でのデューティ補正条件判定動作が開始される。

0042

DLLのロック後は、カウンタ更新イネーブル信号41がHighの場合のみ、デューティ補正用カウンタ80のカウント値の更新を行うように制御する。例えば、図6のAのように、判定トリガ信号aと判定トリガ信号bとの間において、判定結果信号LUPDCT2に遷移があると、更新イネーブル信号がLとなるため、判定トリガ信号bのタイミングでのデューティ補正用カウンタ80のカウント値の更新は行われない。一方、図6の判定トリガ信号bと判定トリガ信号cとの間では、判定結果信号LUPDCT2に遷移がない場合、更新イネーブル信号はHのままであるため、判定トリガ信号cのタイミングでデューティ補正用カウンタ80のカウント値の更新が行われる。さらに、カウンタ80の更新が行われると、プリチャージ信号2(16)が発生し、チャージ・ディスチャージ信号2(33)がリセットされ、積分化されたこれまでのデューティ検出結果を消去した状態で、再度デューティ検出がスタートされる。

0043

以上のように、本実施形態における半導体装置は、DLLロック期間中は、定周期式デューティ判定回路20を用いてデューティ補正用カウンタ80のカウント値を頻繁に更新し、DLLロック期間後は、連続式デューティ判定回路30を用いて、所定の期間デューティ補正条件判定結果が一致した場合にのみデューティ補正用カウンタ80のカウント値を更新するように構成されている。

0044

これにより、DLLロック期間中は、頻繁なデューティ補正用カウンタ80のカウント値の更新が可能となる。さらに、DLLロック期間後には、デューティ補正条件判定結果が入力クロックのジッタの影響を受けて遷移する場合には、デューティ補正用カウンタ80のカウント値の更新を行わないように制御することで、定周期に近い周期で変動するジッタを有する場合、入力クロックのデューティ比のバラツキが増幅された出力クロックが生じてしまうことを抑制することができる。

0045

次に図3及び図5に加え図7を参照して本発明のロック後(DLLロック期間後)の動作の例1及び例2を説明する。

0046

図7に例1及び例2として示すように、ロック後(DLLロック期間後)においては、少なくともデューティ補正用カウンタ80のカウント値の更新可否(更新イネーブル信号41)の判断にのみ連続式デューティ判定回路30を用いればよい。デューティ補正用カウンタ80のカウント値の更新値UPDNに関しては、定周期式デューティ判定回路20の判定結果信号(LUPDCT1)及び連続式デューティ判定回路30の判定結果信号(LUPDCT2)のどちらを用いてもよい(セレクタ45で選択)。ただし、カウンタ80の更新値UPDNに関して、定周期式デューティ判定回路20の判定結果信号(LUPDCT1)を用いた場合(例1)は、所定の周期でデューティ検出結果がリセットされるため、限られた期間のデューティ比に基づきデューティ補正用カウンタ80のカウント値の更新値が設定される。これに対し、デューティ補正用カウンタ80のカウント値の更新値UPDNに関して、連続式デューティ判定回路30の判定結果信号(LUPDCT2)を用いた場合(例2)では、デューティ検出結果がデューティ補正用カウンタ80のカウント値の更新が行われた際のみリセットされるため、比較的長期間のデューティ比に基づきカウンタ80の更新値が設定される。従って、判定結果信号LUPDCT2を用いた方がより精度よくデューティ補正を行うことができる。

0047

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

図面の簡単な説明

0048

定周期式デューティ判定回路を用いた場合のジッタの増幅を説明するための波形図である。
図2は本発明を適用したDLLの回路全体を示すブロック図である。
本発明の一実施形態による半導体装置のブロック図である。
図3に示した半導体装置におけるコントロール回路のブロック図である。
図3に示した半導体装置におけるカウンタ更新可否判定回路のブロック図である。
図3に示した半導体装置の動作を説明するための波形図である。
本発明のロック後(DLLロック期間後)の動作の例1及び例2を説明するための図である。

符号の説明

0049

10コントロール回路
20定周期式デューティ判定回路
21チャージ・ディスチャージ回路
22増幅器
30連続式デューティ判定回路
31 チャージ・ディスチャージ回路
32 増幅器
40カウンタ更新可否判定回路
41更新イネーブル信号
70 DLLコントロール回路
80デューティ補正用カウンタ
100クロックカウンタ
101 第1の制御信号生成回路
102 第2の制御信号生成回路
FF1 第1のフリップフロップ
FF2 第2のフリップフロップ
44NAND素子
45 セレクタ

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