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技術 マスクROMおよびマスクROMの製造方法

出願人 セイコーエプソン株式会社
発明者 赤石進
出願日 2008年4月21日 (12年8ヶ月経過) 出願番号 2008-110120
公開日 2009年11月5日 (11年1ヶ月経過) 公開番号 2009-260178
状態 特許登録済
技術分野 半導体集積回路装置の内部配線 半導体メモリ
主要キーワード ホールレイアウト 高レベル電源 タップ情報 完成ウエハ プログラム層 カラムブロック マスクROM ロウブロック
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2009年11月5日)のものです。
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図面 (9)

課題

プログラム層レイヤを自在に変更でき、しかも、周辺回路レイアウト設計等を変更する必要がなく、短期間で製品納入が可能であり、かつ、歩留りが高いマスクROMを実現すること。

解決手段

メモリ部40において、ワード線ならびにビット線多層配線で構成する。メモリ部40とロウブロック20との間に層変換部70aを設ける。メモリ部40とカラムブロック50との間に層変換部70bを設ける。層変換部70a,70bは、異なるレイヤの配線層間電気的に接続するための多層配線構造体である。

概要

背景

マスクROMは、マスク切り換えによってデータの書き込みを行う不揮発性半導体記憶装置である。マスクROMにおけるデータの書き込み方式の一つとして、コンタクトプログラム方式ホールプログラム方式と呼ばれることもある)がある。コンタクトプログラム方式は、メモリトランジスタドレインビット線との接続の有無(絶縁膜コンタクトホールビアホールを形成するか否か)によって、データをプログラムする方式である。データのプログラムを行うための絶縁膜は、プログラム層と呼ばれる。

マスクROMの製造メーカは、ユーザから書き込みデータを入手してから、製品を供給するまでの時間(TAT:Turn Around Time)を短くすること(短TAT)が厳しく求められる。近年の半導体集積回路(IC)では、多層配線構造が採用されている。書き込みデータの入手前に、プログラム層よりも下側の多層配線構造を製造しておくことができれば、短TATを実現する上で有利である。

この場合、多層配線構造のうち、できるだけ上層層間絶縁膜をプログラム層とすることが望ましい。低層の層間絶縁膜をプログラム層とした場合、書き込むべきデータが確定した後のウエハ製造工程が長くなるからである。

多層配線構造を採用したマスクROMにおいて、プログラム層として、できるだけ上層の層間絶縁間膜を使用する技術は、例えば、特許文献1および特許文献2に記載されている。
特開2004−153003号公報
特開2003−338564号公報

概要

プログラム層のレイヤを自在に変更でき、しかも、周辺回路レイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクROMを実現すること。メモリ部40において、ワード線ならびにビット線を多層配線で構成する。メモリ部40とロウブロック20との間に層変換部70aを設ける。メモリ部40とカラムブロック50との間に層変換部70bを設ける。層変換部70a,70bは、異なるレイヤの配線層間電気的に接続するための多層配線構造体である。

目的

効果

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請求項1

コンタクトプログラム方式マスクROMであって、複数のワード線と、複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々との交差部に設けられる一つのメモリトランジスタと、を有するメモリ部と、前記複数のワード線の各々を駆動するワード線ドライバを有するロウブロックと、前記複数のビット線の各々を経由してデータを読み出すためのカラムブロックと、前記メモリ部と、前記ロウブロックおよびカラムブロックの少なくとも一方とを電気的に接続するための、多層配線構造を有する層変換部と、を含むことを特徴とするマスクROM。

請求項2

請求項1記載のマスクROMであって、前記層変換部は、前記メモリ部と前記カラムブロックとの間、あるいは、前記カラムブロック内に設けられることを特徴とするマスクROM。

請求項3

請求項2記載のマスクROMであって、前記メモリ部の前記ビット線は、第j層(jは2以上の自然数)の配線で構成され、前記カラムブロックのビット線は、第k層(kは、1≦k<jを満足する自然数)の配線で構成され、かつ、前記メモリ部において、前記第j層の配線と第(j−1)層の配線との間に設けられる層間絶縁膜が、前記データを記憶するためのプログラム層として使用され、前記層変換部は、前記第j層の配線で構成される前記メモリ部のビット線と、前記k層の配線で構成される前記カラムブロックのビット線との間に設けられるm層(m=j−k)の層間絶縁膜と、前記m層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のビット線と前記カラムブロックのビット線とを電気的に接続するためのビアプラグと、を有することを特徴とするマスクROM。

請求項4

請求項1記載のマスクROMであって、前記層変換部は、前記メモリ部と前記ロウブロックとの間、あるいは、前記ロウブロック内に設けられることを特徴とするマスクROM。

請求項5

請求項4記載のマスクROMであって、前記メモリ部の前記ワード線は少なくとも1層の導電性材料層で構成され、かつ、前記少なくとも1層の導電性材料層には、第(j+1)層の配線が含まれ、かつ、前記ロウブロックのワード線は、第p層(pは、1≦p<jを満足する自然数)の配線で構成され、前記層変換部は、前記第(j+1)層の配線で構成される前記メモリ部のワード線と、前記第p層の配線で構成される前記ロウブロックのワード線と、の間に設けられるq層(q=j+1−p)の層間絶縁膜と、前記q層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のワード線と前記ロウブロックのワード線とを電気的に接続するためのビアプラグと、を有することを特徴とするマスクROM。

請求項6

請求項5記載のマスクROMであって、前記メモリ部のワード線を構成する前記少なくとも一つの導電性材料層には、前記第(j+1)層の配線と、前記第(j+1)層の配線よりも低層であるポリシリコン層と、が含まれ、前記メモリ部のワード線を構成する前記第(j+1)層の配線は、前記メモリ部のワード線を構成する前記ポリシリコン層を裏打ちするための裏打ち配線である、ことを特徴とするマスクROM。

請求項7

請求項2〜請求項6のいずれかに記載のマスクROMであって、前記メモリ部に隣接して、低レベル電源電圧あるいは高レベル電源電圧を供給するための電源配線が配置され、かつ、前記カラムブロックのビット線および前記ロウブロックのワード線は、前記電源配線よりも上層の配線により構成され、前記層変換部は、前記電源配線の配置領域に設けられる、ことを特徴とするマスクROM。

請求項8

請求項7記載のマスクROMであって、前記電源配線に接続される電源供給用拡散層と、前記電源供給用の拡散層の裏打ち配線と、をさらに有し、前記電源供給用の拡散層の裏打ち配線は、前記電源配線よりも上層であり、かつ、前記メモリ部のビット線よりも低層である、少なくとも1層の配線層によって構成されることを特徴とするマスクROM。

請求項9

請求項1記載のマスクROMの製造方法であって、前記層変換部の構造を層変換部用のIPセルとして、前記パラメータjの値に対応させて前記自動レイアウト装置セルライブラリ登録しておき、また、前記データを記憶するためのプログラム層となる層間絶縁膜に形成されるビアホール用データを除く前記メモリ部の構造をメモリ部用のIPセルとして、前記パラメータjの値に対応させて自動レイアウト装置のセルライブラリに登録しておき、前記パラメータjの値が決定されると、前記マスクROMに書き込むデータの確定を待たずに、前記プログラム層として使用される前記層間絶縁膜よりも下側の基本構造が形成されたベースウエハを作成し、前記マスクROMに書き込むデータが決定されると、前記決定されたパラメータの値jに対応する前記層変換部用のIPセルならびに前記メモリ部用のIPセルを用いて、完成ウエハレイアウト設計を完了させ、前記完了したレイアウト設計に基づき、前記ベースウエハをさらに加工して、前記データが書き込まれたウエハを完成させる、ことを特徴とするマスクROMの製造方法。

技術分野

0001

本発明は、コンタクトプログラム方式マスクROM、およびマスクROMの製造方法に関する。

背景技術

0002

マスクROMは、マスク切り換えによってデータの書き込みを行う不揮発性半導体記憶装置である。マスクROMにおけるデータの書き込み方式の一つとして、コンタクトプログラム方式(ホールプログラム方式と呼ばれることもある)がある。コンタクトプログラム方式は、メモリトランジスタドレインビット線との接続の有無(絶縁膜コンタクトホールビアホールを形成するか否か)によって、データをプログラムする方式である。データのプログラムを行うための絶縁膜は、プログラム層と呼ばれる。

0003

マスクROMの製造メーカは、ユーザから書き込みデータを入手してから、製品を供給するまでの時間(TAT:Turn Around Time)を短くすること(短TAT)が厳しく求められる。近年の半導体集積回路(IC)では、多層配線構造が採用されている。書き込みデータの入手前に、プログラム層よりも下側の多層配線構造を製造しておくことができれば、短TATを実現する上で有利である。

0004

この場合、多層配線構造のうち、できるだけ上層層間絶縁膜をプログラム層とすることが望ましい。低層の層間絶縁膜をプログラム層とした場合、書き込むべきデータが確定した後のウエハ製造工程が長くなるからである。

0005

多層配線構造を採用したマスクROMにおいて、プログラム層として、できるだけ上層の層間絶縁間膜を使用する技術は、例えば、特許文献1および特許文献2に記載されている。
特開2004−153003号公報
特開2003−338564号公報

発明が解決しようとする課題

0006

本発明の発明者の検討によって、以下の課題が明らかとなった。

0007

(1)周辺回路における製造不良の低減の必要性
マスクROMにおけるメモリ部(メモリセル部)において多層配線構造が採用されれば、メモリ部(メモリセル部)に隣接して配置されるカラムブロック(周辺回路の一つ)も、同様に多層配線構造を用いて製造する必要が生じる。半導体集積回路装置(IC)の微細化ならびに多層化が進展すると、ウエハの製造工程において不良が発生する可能性が高くなる。したがって、メモリ部(メモリセル部)のみならず、カラムブロックにおいても、製造工程における不良が発生する可能性が高まる。

0008

マスクROMの製造過程において、プログラム層のプログラム工程、ならびにプログラム層よりも上層の層構造を製造する工程において不良(ロットアウト)が発生すると、ウエハ製造を最初からやり直すことが必要となる。この場合、製品の納期が大幅に遅れるため、このような事態は生じさせてはならない。

0009

周辺回路における製造時の不良の確率を低減できれば、上述のような最悪の事態が生じる確率が減り、結果的に、TATを短くすることができる。従来のマスクROM技術では、メモリ部(メモリセル部)における多層配線構造については検討されているが、多層配線構造を用いて製造される周辺回路における、製造時の不良低減については、何ら検討されていない。

0010

(2)プログラム層の変更に伴う周辺回路のレイアウト変更
マスクROM製品の多様化が進展している。何層目の層間絶縁膜をプログラム層とするかは製品毎に異なる。よって、プログラム層は頻繁に変更される。プログラム層が変更されれば、メモリ部(メモリセル部)における多層配線構造を変更する必要があり、これに伴い、カラムブロック(周辺回路)の多層配線構造も変更する必要がある。

0011

周辺回路における層数が増えれば、その層数に対応させて、適用される周辺回路の設計ルールを変更する必要がある。よって、プログラム層のレイヤ変更に伴い、カラムブロック(周辺回路)のレイアウトもその都度、設計し直す必要がある。また、カラムブロック(周辺回路)における層数が増えれば、製造時の不良が生じ易くなるため、新たに設計されたカラムブロック(周辺回路)のレイアウトの信頼性を、慎重に検証する必要がある。カラムブロック(周辺回路)の設計変更や信頼性の検証作業は、TATの長期化させる原因となる。

0012

(3)ワード線低抵抗化裏打ち配線の採用)に伴う問題
メモリトランジスタ(セルトランジスタ)のゲートは、例えばポリシリコン層で形成されている。ワード線は、メモリトランジスタのゲートに接続される。よって、ワード線は、基本的にはポリシリコン層で形成することができる。しかし、マスクROMの大規模化に伴い、ワード線長が長くなり、これに伴って駆動遅延が問題となる。駆動遅延を低減するためには、ポリシリコン配線に、より低抵抗導電性材料(つまり金属)からなる裏打ち配線を、例えば所定間隔で接続するのが有効である。これにより、ワード線全体の抵抗値を低減することができる。

0013

しかし、ワード線を構成するポリシリコン層の裏打ち配線を設けると、ワード線を構成する導電性材料層として、ポリシリコン層と、ポリシリコン層よりも上層の金属配線層の2つの層が必要となり、メモリ部(メモリセル部)における層数が増大する。また、複数のワード線の各々を高密度配線する必要があることから、裏打ち配線も高密度に配置する必要が生じ、このことが、メモリ部(メモリセル部)におけるレイアウト設計を困難にする。

0014

また、メモリ部(メモリセル部)における層数が増大すれば、これに対応させて、ロウブロック(周辺回路の一つ)の多層配線構造を変更する必要が生じる。プログラム層のレイヤが変更されれば、ワード線を構成する裏打ち配線のレイヤも変更される。よって、プログラム層のレイヤ変更に伴い、ロウブロック(周辺回路)のレイアウトもその都度、設計し直す必要がある。また、ロウブロック(周辺回路)の層数が増えれば、製造時の不良が生じ易くなるため、新たに設計されたロウブロック(周辺回路)のレイアウトの信頼性を、慎重に検証する必要がある。ロウブロック(周辺回路)の設計変更や信頼性の検証作業は、TATを長期化させる原因となる。

0015

(4)自動レイアウト設計の利用の問題
TATを短縮するためには、自動レイアウト設計装置を効果的に利用するのが望ましい。しかし、マスクROM製品の多様化に伴って、頻繁にプログラム層のレイヤが変更される。また、周辺回路(カラムブロックやロウブロック等)の層数やレイアウト設計も頻繁に変更される。したがって、自動レイアウト設計を効果的に利用することが困難である。

0016

本発明はこのような考察に基づいてなされたものである。本発明の幾つかの態様によれば、例えば、できるだけ上層の層間絶縁膜をプログラム層とすることができ、プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクROMが実現される。また、自動レイアウト設計の手法を効果的に利用してTATを短縮可能な、多層配線構造のマスクROMの製造方法を実現することができる。

課題を解決するための手段

0017

(1)本発明のコンタクトプログラム方式のマスクROMの一態様では、複数のワード線と、複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々との交差部に設けられる一つのメモリトランジスタと、を有するメモリ部と、前記複数のワード線の各々を駆動するワード線ドライバを有するロウブロックと、前記複数のビット線の各々を経由してデータを読み出すためのカラムブロックと、前記メモリ部と、前記ロウブロックおよびカラムブロックの少なくとも一方とを電気的に接続するための、多層配線構造を有する層変換部と、を含む。

0018

層変換部は、レイヤが異なる配線層間を接続する多層配線構造体である。例えば、メモリ部(メモリセル部)と周辺回路との間に層変換部を設けられる。例えば4層目の配線から2層目の配線への配線層変換が行われるとすると、周辺回路における、メモリ部(メモリセル部)に接続される配線は、2層目の配線とすることができる。次に、メモリ部(メモリセル部)の層構造が、プログラム層のレイヤ変更に伴って5層の配線構造に変更された場合を考える。層変換部において、5層目の配線から2層目の配線への配線層変換が行われるとすると、周辺回路におけるメモリ部(メモリセル部)に接続される配線は、2層目の配線のままでよい。つまり、層変換部を設けることによって、周辺回路の層数(多層配線構造)は変更する必要がない。

0019

つまり、上述の例でいえば、周辺回路の実質的な多層配線構造は変更不要であり(周辺回路において層間絶縁膜を重ねればよいだけであり、本質的な変更は不要であり)、したがって、周辺回路の不良に起因して歩留りが低下することがない。つまり、周辺回路の多層化の進展に伴う、製造時の不良発生のリスクは増大しない。このことは、短TATの実現に貢献する。

0020

また、プログラム層のレイヤ変更に伴って、周辺回路の多層配線構造を変更する必要がなくなり、周辺回路のレイアウトを新たに設計し直す必要がなくなる。また、新たに設計した周辺回路のレイアウトの信頼性を検証する必要もなくなる。よって、短TATを実現することができる。

0021

一方、メモリ部(メモリセル部)においては、従来のように、周辺回路に起因する制限が生じないため、品種に応じて、プログラム層のレイヤを自由に変更することができる。多層配線構造において、できるだけ上層の層間絶縁膜をプログラム層とすることについても、特に、問題は生じない。

0022

(2)本発明のマスクROMの他の態様では、前記層変換部は、前記メモリ部と前記カラムブロックとの間、あるいは、前記カラムブロック内に設けられる。

0023

層変換部は、例えば、メモリ部(メモリセル部)におけるビット線と、カラムブロックにおけるビット線との間の層変換のために用いることができる。層変換部は、メモリ部(メモリセル部)とカラムブロックとの間に設けることができる。また、カラムブロックに空きスペースがあるのならば、カラムブロック内に層変換部を設けることも可能である。

0024

(3)本発明のマスクROMの他の態様では、前記メモリ部の前記ビット線は、第j層(jは2以上の自然数)の配線で構成され、前記カラムブロックのビット線は、第k層(kは、1≦k<jを満足する自然数)の配線で構成され、かつ、前記メモリ部において、前記第j層の配線と第(j−1)層の配線との間に設けられる層間絶縁膜が、前記データを記憶するためのプログラム層として使用され、前記層変換部は、前記第j層の配線で構成される前記メモリ部のビット線と、前記k層の配線で構成される前記カラムブロックのビット線との間に設けられるm層(m=j−k)の層間絶縁膜と、前記m層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のビット線と前記カラムブロックのビット線とを電気的に接続するためのビアプラグと、を有する。

0025

本態様では、層変換部は、メモリ部(メモリセル部)におけるビット線(第j層)と、カラムブロックにおけるビット線(第k層)との間の層変換(第j層から第k層への層変換)を実行する。層変換部は、例えば、第j層の配線と第k層の配線との間のm層の層間絶縁膜と、各層間絶縁膜に形成されるビアホールに埋め込まれるビアプラグと、を有する。ビアプラグは、上述の第j層のビット線と第k層のビット線とを電気的に接続する。

0026

(4)本発明のマスクROMの他の態様では、前記層変換部は、前記メモリ部と前記ロウブロックとの間、あるいは、前記ロウブロック内に設けられる。

0027

層変換部は、例えば、メモリ部(メモリセル部)におけるワード線と、ロウブロックにおけるワード線との間の層変換のために用いることができる。層変換部は、メモリ部(メモリセル部)とロウブロックとの間に設けることができる。また、ロウブロックに空きスペースがあるのならば、ロウブロック内に層変換部を設けることも可能である。

0028

(5)本発明のマスクROMの他の態様では、前記メモリ部の前記ワード線は少なくとも1層の導電性材料層で構成され、かつ、前記少なくとも1層の導電性材料層には、第(j+1)層の配線が含まれ、かつ、前記ロウブロックのワード線は、第p層(pは、1≦p<jを満足する自然数)の配線で構成され、前記層変換部は、前記第(j+1)層の配線で構成される前記メモリ部のワード線と、前記第p層の配線で構成される前記ロウブロックのワード線と、の間に設けられるq層(q=j+1−p)の層間絶縁膜と、前記q層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のワード線と前記ロウブロックのワード線とを電気的に接続するためのビアプラグと、を有する。

0029

本態様では、ワード線を構成する配線層として、第(j+1)層の導電性材料層(例えば金属配線層)が採用される。この第(j+1)層の配線層は、例えば、ワード線を構成するポリシリコン層を裏打ちするための裏打ち用の金属配線層である。ワード線を構成する配線として、第(j+1)層の配線(ビット線を構成する配線層よりも上層の配線)を用いることによって、多数のワード線の各々を、かなりの自由度をもって高密度に配線することが可能である。ワード線のレイアウトの最適化を図ることも容易である。また、裏打ち配線の採用によって、ワード線の全体の抵抗値を低減することができ、ワード線の駆動遅延が減少する。

0030

但し、ビット線を構成する第j層の配線層よりも上層の、第(j+1)層の配線層をワード線を構成する配線層として使用することに伴い、ワード線を駆動するロウブロックの層数が増大し、このままでは、ロウブロックにおける製造時の不良の発生確率が高まり、製品の納期短縮を妨げる一因となる。

0031

そこで、ワード線についても、層変換部による層変換を実行する。すなわち、層変換部は、メモリ部(メモリセル部)におけるワード線(第(j+1)層)と、ロウブロックにおけるワード線(第p層)との間の層変換(第(j+1)層から第p層への層変換)を実行する。層変換部は、例えば、第(j+1)層の配線と第p層の配線との間のq層(q=j+1−p)の層間絶縁膜と、各層間絶縁膜に形成されるビアホールに埋め込まれるビアプラグと、を有する。ビアプラグは、上述の第(j+1)層のワード線と第p層のワード線とを電気的に接続する。

0032

これによって、ロウブロックの多層配線構造およびレイアウト設計は変更する必要がない。メモリ部(メモリセル部)におけるワード線(裏打ち配線)が、例えば最上層の配線で構成されたとしても、ロウブロックにおける、製造時の不良発生の確率は増大しない。このことは、短TATの実現に貢献する。また、ロウブロックの不良に起因する歩留り低下が抑制される。

0033

(6)本発明のマスクROMの他の態様では、前記メモリ部のワード線を構成する前記少なくとも一つの導電性材料層には、前記第(j+1)層の配線と、前記第(j+1)層の配線よりも低層であるポリシリコン層と、が含まれ、前記メモリ部のワード線を構成する前記第(j+1)層の配線は、前記メモリ部のワード線を構成する前記ポリシリコン層を裏打ちする裏打ち配線である。

0034

ワード線を構成する配線として、ポリシリコン配線と、そのポリシリコン配線を裏打ちするための裏打ち配線(金属配線等)と、を使用する点を明らかとしたものである。なお、「ポリシリコン配線」には、シリサイドを用いた配線や、ポリシリコン上に他の導電性材料層を重ねたポリサイド配線が含まれる。また、「裏打ち配線」としては、金属配線、合金からなる配線、複数の導電性材料膜を重ねたポリサイド配線等を使用することができる。

0035

(7)本発明のマスクROMの他の態様では、前記メモリ部に隣接して、低レベル電源電圧あるいは高レベル電源電圧を供給するための電源配線が配置され、かつ、前記カラムブロックのデータ線および前記ロウブロックのワード線は、前記電源配線よりも上層の配線により構成され、前記層変換部は、前記電源配線の配置領域に設けられる。

0036

マスクROMが大型化すると、電源配線(例えば、ローレベル電源配線:グランド配線)の安定化が重要となる。したがって、メモリ部(メモリセル部)に近接して、幅広の配線からなる周辺電源配線を配置する場合がある。周辺電源配線の上部は、デッドスペースとなりがちである。そこで、周辺電源配線の配置領域に層変換部を配置し、デッドスペースの有効利用を図る。周辺電源配線を例えば、1層目金属配線で形成し、層変換部における最も低層の配線層を、1層目配線よりも高層の配線(例えば2層目配線)とすれば、層変換部の配線層と、周辺電源配線の配線層とが競合することがない。つまり、周辺電源配線上に、層変換部を配置することができる。よってデッドスペースの有効利用が図られ、層変換部の配置に伴う回路占有面積の増大を効果的に抑制することができる。

0037

(8)本発明のマスクROMの他の態様では、前記電源配線に接続される電源供給用拡散層と、前記電源供給用の拡散層の裏打ち配線と、をさらに有し、前記電源供給用の拡散層の裏打ち配線は、前記電源配線よりも上層であり、かつ、前記メモリ部のビット線よりも低層である、少なくとも1層の配線層によって構成される。

0038

メモリ部(メモリセル部)において、例えば、第(j+1)層の配線をワード線を構成する配線とし、第j層の配線をビット線を構成する配線とし、かつ、層の数が多くなった場合を想定する。このような場合、第j層以上の配線層が重く、第j層よりも低層の配線の総量が少ないことに起因して、多層配線構造の崩れが生じる可能性がある。

0039

そこで、本態様では、拡散層で構成される電源配線(例えば、接地された拡散層)を裏打ちするための裏打ち配線を設ける。この裏打ち配線は、第1層目の電源配線よりも上層で、かつ、ビット線を構成する第j層の配線層よりも下層の、少なくとも1層の配線層によって構成される。

0040

この構成によって、第j層よりも低層の配線層の総量が増え、多層配線構造の崩れが生じにくくなる。よって、安定した品質の多層配線構造を、高い歩留まりで製造することができる。また、電源配線用の裏打ち配線層を設けることによって、電源電圧の安定化を図ることができ、回路の安定した動作が保証される。

0041

(9)本発明のマスクROMの製造方法の他の態様では、前記層変換部の構造を層変換部用のIPセルとして、前記パラメータjの値に対応させて前記自動レイアウト装置セルライブラリ登録しておき、また、前記データを記憶するためのプログラム層となる層間絶縁膜に形成されるビアホール用データを除く前記メモリ部の構造をメモリ部用のIPセルとして、前記パラメータjの値に対応させて自動レイアウト装置のセルライブラリに登録しておき、前記パラメータjの値が決定されると、前記マスクROMに書き込むデータの確定を待たずに、前記プログラム層として使用される前記層間絶縁膜よりも下側の基本構造が形成されたベースウエハを作成し、前記マスクROMに書き込むデータが決定されると、前記決定されたパラメータの値jに対応する前記層変換部用のIPセルならびに前記メモリ部用のIPセルを用いて、完成ウエハのレイアウト設計を完了させ、前記完了したレイアウト設計に基づき、前記ベースウエハをさらに加工して、前記データが書き込まれたウエハを完成させる。

0042

これによって、自動レイアウト設計を利用して、効率的に多層構造のマスクROMを製造することができる。すなわち、層変換部の設計情報を、IPセルとしてセルライブラリに登録しておく。プログラム層が何層目の層間絶縁膜になるかによって、使用する層変換部の構造が異なるため、層変換セルは、プログラム層のレイヤに対応させて複数、用意される。また、ワード線用の層変換部とビット線用の層変換部とでは層変換部の構造が異なるため、ワード線用の層変換セルならびにビット線用の層変換セルを用意する。

0043

また、メモリ部(メモリセル部)における、プログラム層となる層間絶縁膜に形成されるビアホール用データを除く構造もIPセル化して、セルライブラリに登録しておく。プログラム層を何層目の層間絶縁膜とするかは、製品の品種に応じて変更されるため、メモリ部(メモリセル部)のIPセルも、プログラム層のレイヤに対応させて、複数、用意しておく。例えば、プログラム層が第4層目の層間絶縁膜であるとすると、プログラム層となる4層目の層間絶縁膜に形成さえるビアホール用データを除くメモリ部の構造の情報を、第4層目の層間絶縁膜がプログラム層である場合のメモリ部(メモリセル部)のIPセルとして、登録しておく。

0044

また、周辺回路(ロウブロックならびにカラムブロック)の実質的な構造は、層変換部による層変換が実行されることから、メモリ部(メモリセル部)の多層配線構造の変更に関係なく、不変である(メモリ部において多層化が進展すれば、周辺回路において、重ねあわされる層間絶縁膜の数が単に増えるだけである)。

0045

そして、プログラム層のレイヤが決定されると、従来と同様に、プログラム層よりも下側の基本構造をもつウエハ(ベースウエハ)を先行的に製造する。

0046

次に、書き込みデータが確定されると、自動レイアウト設計装置を活用して、効果的に、追加のマスクを製造することができ、ウエハ加工を短期間で完了させることができる。

0047

すなわち、層変換セルと、メモリ部(メモリセル部)のIPセルと、周辺回路の回路情報レイアウト情報(実質的に不変)と、を組み合わせることによって、メモリ部(メモリセル部)におけるプログラム層のビアホールのパターンを除いたレイアウト情報(マクロレイアウト情報)は、一義的に定まる。よって、そのマクロレイアウト情報に、プログラム層のビアホールのパターン情報を加えれば、製造するべきウエハの全部のマクロレイアウト情報が揃うことになる。よって、そのマクロレイアウト情報に基づいて、プログラム層の加工用マスク、ならびに、プログラム層よりも上層の層構造を形成するための加工用マスクを、効率的に製造することができる。

0048

これらの追加の加工用マスクの形成のためのレイアウト設計は、IPセルや周辺回路の回路情報等を用いて、メモリコンパイラ等によって自動的に行うことができる。よって、プログラム層のレイヤが頻繁に変更される場合でも、自動レイアウト設計装置を効果的に利用した、効率的なレイアウト設計が可能である。よって、短い期間で、ウエハ工程を完了させることができる。

0049

このように、本発明によれば、例えば、できるだけ上層の層間絶縁膜をプログラム層とすることができ、プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクROMが実現される。また、自動レイアウト設計の手法を効果的に利用してTATを短縮可能な、多層配線構造のマスクROMの製造方法を実現することができる。

発明を実施するための最良の形態

0050

次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。

0051

(第1の実施形態)
図1は、コンタクトプログラム方式のマスクROMの回路構成の一例を示す図である。マスクROMは、アドレス回路10と、ロウブロック20と、ディスチャージ回路30と、メモリ部(メモリセル部)40と、カラムブロック50と、制御回路60と、を有する。

0052

アドレス回路10は、外部から入力されるアドレス情報に基づいて、アドレス信号を生成し、アドレス信号によって、ワード線の選択ならびにビット線の選択を制御する。ロウブロック20はロウデコーダ22を有し、ロウデコーダ22には、ワード線を駆動するためのワード線ドライバ24が設けられる。ディスチャージ回路30は、読み出し終了後に、ビット線の電位初期化する回路である。

0053

メモリ部(メモリセル部)40には、複数のワード線WLと、複数のビット線BLと、複数のワード線WLの各々と複数のビット線BLの各々との交差部に設けられる一つのメモリトランジスタMaと、を有する。メモリトランジスタMaはメモリセルを構成する。

0054

メモリトランジスタMaはNMOSトランジスタで構成され、ソースが接地されている(但し、ソースが基準電圧や高レベル電源電圧VDDに接続される場合もある)。メモリトランジスタMaのドレインがビット線BLに接続されるか否かによって、データのプログラムが行われる。

0055

例えば、メモリトランジスタMaのドレインがビット線BLに接続された状態がデータ“0”に相当し、ドレインがビット線BLに接続されない状態がデータ“1”に相当する。

0056

カラムブロック50は、複数のビット線BLの各々を経由してデータを読み出すための回路である。カラムブロック50は、カラム選択トランジスタMcにより構成されるカラム選択部52と、プリチャージトランジスタMpにより構成されるプリチャージ回路54と、センスアンプ53を有する読み出し回路52と、を有する。また、制御回路60は、各部の動作を統括的に制御する。

0057

マスクROMからデータを読み出すときは、まず、プリチャージ回路54によってビット線BLをプリチャージする。次に、ワード線WLならびにビット線BLを選択する。メモリトランジスタMaのドレインがビット線BLに接続されている場合、メモリトランジスタMaがオンすると、ビット線BLの電位は接地レベルに変化する。メモリトランジスタMaのドレインがビット線BLに接続されていない場合、ビット線の電位はプリチャージ電位のままである。このビット線BLの電位の変化をセンスアンプ53により検出して、データを読み出す。データの読み出し後、ディスチャージ回路30に設けられるディスチャージトランジスタMdをオンさせて、ビット線BLの電位を初期化する。これによって、読み出しのための1サイクルが終了する。

0058

図2は、多層配線構造を有する、コンタクトプログラム方式のマスクROMの断面構造の一例を示す断面図である。図2には、メモリ部40(領域a)、層変換部70(領域b)ならびにカラムブロック50(領域c)の断面構造が示されている。図2のマスクROMは、4層配線構造を有する。

0059

まず、メモリ部(領域a)の断面構造について説明する。図1を参照して説明したように、メモリ部(領域a)には、メモリトランジスタ(NMOSトランジスタMa)が形成される。

0060

P型基板100には、シャロートレンチアイソレーション(STI)102が形成され、また、ソース層(N+層)104aならびにドレイン層(N+層)106aが形成されている。P型基板100の表面上には、ゲート酸化膜108aが形成され、ゲート酸化膜108a上にポリシリコンからなるゲート電極112aが形成されている。ゲート電極112aの左右の側壁に接してサイドウオール110aが形成されている。

0061

P型基板上には、パッシベーション膜120が形成され、このパッシベーション膜120には、コンタクトホールが形成され、そのコンタクトホールに、コンタクトプラグ(埋め込みプラグ)Cpa(0)が埋め込まれている。コンタクトプラグCpa(0)上にはパッドメタルGa(1)が設けられている。

0062

コンタクトプラグCpa(0)やパッドメタルGa(1)は、例えば、以下のように形成される。ビアホールにバリアメタルとしてのTi層TiN層堆積させ、続いてW(タングステン)層を堆積し、その後、CMPやエッチバックによってパッシベーション膜120上のW(タングステン)層を除去する。これによって、コンタクトプラグが形成される。次に、アルミ等の金属材料層を堆積し、パターニングして1層目のパッドメタルGa(1)を形成する。

0063

次に、層間絶縁膜(例えば、CVD法による酸化膜)130を形成し、以下、同様の工程が繰り返される。これによって、ビアプラグCpa(1)、パッドメタルGa(2)、層間絶縁膜140、ビアプラグCpa(2)、パッドメタルGa(3)、プログラム層として機能する層間絶縁膜150、ビアプラグCpa(3)、第4層目の金属配線で構成されるビット線Bla(4)の各々が、順次、形成される。ビット線Bla(4)上には、最終保護膜160が形成される。ビアプラグCpa(3)が形成されていることから、データ“0”が記憶されていることになる。

0064

次に、層変換部70(領域b)の構造について説明する。層変換部70は、メモリ部40におけるビット線Bla(4)(第4層配線)と、カラムブロック50におけるビット線Blc(2)とを電気的に接続するための多層配線構造を有する。すなわち、層変換部70は、レイヤが異なる配線層間を接続する多層配線構造体であり、4層配線から2層配線への配線層変換を行う。

0065

層変換部70は、第4層配線であるビット線Blb(4)と、第3層配線(パッドメタル)BLb(3)とを接続するためのビアプラグCPb(2)と、第3層配線(パッドメタル)BLb(3)と第2層配線からなるビット線BLb(2)(ならびにBlc(2))とを接続するためビアプラグCPb(2)と、を有する。

0066

また、カラムブロック50においては、メモリトランジスタと同様の構造を有するカラム選択トランジスタMcと、コンタクトプラグCpc(0)と、パッドメタルGc1と、ビアプラグCPc(1)と、第2層目のビット線BLc(2)と、が設けられる。

0067

層変換部70によって、4層目の配線から2層目の配線への配線層変換が行われるため、カラムブロック50におけるビット線BLc(2)は、第2層の配線とすることができる。仮に、メモリ部40の層構造が、プログラム層のレイヤ変更に伴って5層の配線構造に変更された場合を考える。この場合、層変換部70において、5層目の配線から2層目の配線への配線層変換が行われるようにすれば、カラムブロック50のビット線は、第2層配線のままでよい。つまり、層変換部70を設けることによって、カラムブロックの多層配線構造は、層間絶縁膜の数の増減はあるものの、実質的に変更する必要がない。このように、カラムブロック(周辺回路)の実質的な多層配線構造は変更不要であり、したがって、カラムブロック(周辺回路)の不良に起因して歩留りが低下することがない。つまり、カラムブロック(周辺回路)の多層化の進展に伴う、製造時の不良発生のリスクは増大しない。このことは、短TATの実現に貢献する。

0068

また、プログラム層のレイヤの変更に伴って、カラムブロック(周辺回路)の多層配線構造を変更する必要がなくなり、カラムブロック(周辺回路)のレイアウトを新たに設計し直す必要がなくなる。また、新たに設計したカラムブロック(周辺回路)のレイアウトの信頼性を検証する必要もなくなる。よって、短TATを実現することができる。

0069

一方、メモリ部40においては、従来のように、周辺回路に起因する制限が生じないため、品種に応じて、プログラム層のレイヤを自由に変更することができる。多層配線構造において、できるだけ上層の層間絶縁膜をプログラム層とすることについても、特に、問題は生じない。

0070

(第2の実施形態)

0071

図3は、本発明のマスクROMの、回路構成、層構造ならびにレイアウトの例を示す図である。前掲の実施形態では、ビット線に関して、層変換部による層変換を実行したが、本実施形態では、ビット線のみならずワード線についても層変換を実行する。

0072

図3のマスクROMには、ロウブロック20と、層変換部70aと、メモリ部40と、層変換部70bと、カラムブロック50と、が含まれる。層変換部70aは、ワード線に関する層変換を実行する。また、層変換部70bは、ビット線に関する層変換を実行する。図3において、N1〜N24の各々は、電気的な節点ノード)を示す。図3によれば、各ノード同士の接続関係が明らかにされる。よって、回路素子間の接続関係や、多層配線構造、レイアウトの概略を知ることができる。参照符号24はワード線ドライバを示し、参照符号53はセンスアンプを示す。

0073

メモリセルトランジスタMaのゲートは、ポリシリコンで形成される。よってポリシリコン配線をワード線WLとして用いることができる。但し、マスクROMの規模が大きくなると、ワード線WLの駆動遅延が顕在化する場合がある。この場合は、ポリシリコン層を裏打ちするための金属層による裏打ち配線を設けることが有効である。

0074

図3の場合、ワード線用の裏打ち配線として、第5層の導電性材料層(金属配線層)WLm(5)が使用される。この第5層の配線層WLm(5)は、ビット線を構成する第4層の配線BL(4)よりも上層の配線である。つまり、最上層の配線層を、ワード線用の裏打ち配線として使用している。

0075

最上層の配線(ビット線よりも上層の配線)をワード線用の裏打ち配線として使用することによって、多数のワード線の各々を、かなりの自由度をもって高密度に配線することが可能である。ワード線のレイアウトの最適化を図ることも容易である。また、裏打ち配線の採用によって、ワード線の全体の抵抗値を低減することができ、ワード線の駆動遅延が減少する。

0076

但し、ビット線を構成する第4層の配線層よりも上層の、第5層の配線層をワード線を構成する配線層として使用することに伴い、ワード線を駆動するロウブロックの層数が増大し、このままでは、ロウブロック20における製造時の不良の発生確率が高まり、製品の納期短縮を妨げる一因となることが懸念される。

0077

そこで、ワード線WLについても、層変換部70aによる層変換を実行する。すなわち、層変換部70aは、メモリ部40におけるワード線(第5層配線WLm(5))と、ロウブロック50におけるワード線(第2層配線WLm(2))との間の層変換(第5層から第2層への層変換)を実行する。

0078

層変換部70aは、例えば、第5層の配線と第2層の配線との間の3層の層間絶縁膜と、各層間絶縁膜に形成されるビアホールに埋め込まれる3つのビアプラグ(ノードN8とノードN7とを接続するビアプラグ、ノードN7とノードN5とを接続するビアプラグ、ノードN4とノードN3とを接続するビアプラグ)を有する。これらのビアプラグは、第5層のワード線WLm(5)と第2層のワード線WLm(2)とを電気的に接続する。

0079

これによって、メモリ部40が5層の多層配線構造となっても、ロウブロック20の多層配線構造およびレイアウト設計は、実質的には変更する必要がない。つまり、メモリ部40におけるワード線WLが、最上層の配線WLm(5)で構成されたとしても、ロウブロック20における、製造時の不良発生の確率は増大しない。このことは、短TATの実現に貢献する。また、ロウブロック20の不良に起因する歩留り低下が抑制される。

0080

なお、「ポリシリコン配線」には、シリサイドを用いた配線や、ポリシリコン上に他の導電性材料層を重ねたポリサイド配線が含まれる。また、「裏打ち配線」としては、金属配線、合金からなる配線、複数の導電性材料膜を重ねたポリサイド配線等を使用することができる。

0081

また、図3に示されるように、メモリ部40に隣接して、周辺電源配線Lm1(VSS)が設けられている。マスクROMが大型化すると、電源配線(例えば、ローレベル電源配線:グランド配線)の安定化が重要となる。したがって、メモリ部40に近接して、幅広の配線からなる周辺電源配線Lm1(VSS)が配置されている。

0082

また、周辺電源配線Lm1(VSS)には、ノードN27およびノードN28を経由して、拡散層により構成される接地配線Ld(VSS)が設けられる。メモリトランジスタMaのソースの接地電位は、この拡散層により構成される接地配線Ld(VSS)によって供給される。

0083

(第3の実施形態)
周辺電源配線の上部は、デッドスペースとなりがちである。そこで、本実施形態では、周辺電源配線の配置領域に層変換部を配置し、デッドスペースの有効利用を図る。

0084

図4(A)および図4(B)は、周辺電源配線のデッドスペースを有効利用したマスクROMのレイアウトの例、ならびに層変換部の多層配線構造の例を示す図である。図4(A)では、層変換部70a,70bは、周辺電源配線領域303に配置されている。

0085

図4(B)は、図4(A)の点線で囲んで示される領域Z1における、層変換部の多層配線構造の例を示している。

0086

図4(B)に示すように、周辺電源配線Lm1(VSS)は、幅広(幅WX)の太い配線であり、その周辺電源配線Lm1(VSS)は、1層目の金属配線で形成されている。一方、層変換部70a,70bにおける最も低層の配線は、1層目配線よりも高層の配線(つまり、2層目配線)である。図4(B)に示されるように、層変換部70bの多層配線構造は、第4層配線BL(4)と、ビアプラグCP(3)と、第3層配線BL(3)と、ビアプラグCP(2)と、第2層配線BL(2)と、によって構成される。

0087

したがって、層変換部70a,70bを構成する各配線層と、周辺電源配線Lm1(VSS)とが競合することがない。つまり、周辺電源配線領域303において、層変換部70a,70bを配置することができる。よって、デッドスペースの有効利用が図られ、層変換部70a,70bの配置に伴う回路の占有面積の増大を効果的に抑制することができる。

0088

なお、層変換部70aは、メモリ部40とロウブロック20との間に設けることができ、また、ロウブロック20に空きスペースがあるのならば、ロウブロック20内に層変換部70aを設けることも可能である。同様に、層変換部70bは、メモリ部40とカラムブロック50との間に設けることができ、また、カラムブロック50に空きスペースがあるのならば、カラムブロック50内に層変換部70bを設けることも可能である。

0089

(第4の実施形態)
図3に示されるように、メモリ部40において、第5層の配線をワード線を構成する配線(ワード線用の裏打ち配線)とし、第4層の配線をビット線を構成する配線とした場合、第4層以上の配線層が重く、第4層よりも低層の配線の総量が少ないことに起因して、多層配線構造の崩れが生じる可能性がある。

0090

そこで、本実施形態では、拡散層で構成される電源配線Ld(VSS)を裏打ちするための裏打ち配線(第3層配線であるLm3(VSS),第2層配線であるLm2(VSS))を設ける。これらの裏打ち配線Lm3(VSS),Lm2(VSS)は、図5において、太線で示されている。

0091

これらの裏打ち配線Lm3(VSS),Lm2(VSS)は、第1層目の電源配線よりも上層で、かつ、ビット線を構成する第4層の配線層よりも下層の配線である。この構成によって、第4層よりも低層の配線層の総量が増え、多層配線構造の崩れが生じにくくなる。よって、安定した品質の多層配線構造を、高い歩留まりで製造することができる。また、電源配線用の裏打ち配線層を設けることによって、電源電圧の安定化を図ることができ、回路の安定した動作が保証される。

0092

なお、図5において、ノードN80には、ダミー配線L3(DM)が接続され、また、ノードN81には、ダミー配線L2(DM)が接続されている。ダミー配線は、多層配線構造の平坦性を確保するために設けられる。ダミー配線と、電源の裏打ち配線とを組み合わせて使用することによって、信頼性の高い多層配線構造を、無理なく形成することができる。

0093

(第5の実施形態)
本実施形態では、自動レイアウト設計を利用して、効率的に多層構造のマスクROMを製造する方法について説明する。

0094

本実施形態では、層変換部の設計情報を、IPセルAまたはIPセルBとしてセルライブラリに登録しておく。プログラム層が何層目の層間絶縁膜になるかによって、使用する層変換部の構造が異なるため、層変換セルは、プログラム層のレイヤに対応させて複数、用意される。また、ワード線用の層変換部とビット線用の層変換部とでは層変換部の構造が異なるため、ワード線用の層変換セルならびにビット線用の層変換セルを用意する。

0095

また、メモリ部(メモリセル部)における、プログラム層となる層間絶縁膜に形成されるビアホール用データを除く構造もIPセル化して、IPセルCとして、セルライブラリに登録しておく。

0096

プログラム層を何層目の層間絶縁膜とするかは、製品の品種に応じて変更されるため、メモリ部(メモリセル部)のIPセルCも、プログラム層のレイヤに対応させて、複数、用意しておく。例えば、プログラム層が第4層目の層間絶縁膜であるとすると、第4層目に形成されるビアホール用データを除く構造の情報を、第4層目の層間絶縁膜がプログラム層である場合のメモリ部(メモリセル部)のIPセルCとして、登録しておく。

0097

また、周辺回路(ロウブロックならびにカラムブロック)の実質的な構造は、層変換部による層変換が実行されることから、メモリ部(メモリセル部)の多層配線構造の変更に関係なく、不変である。つまり、メモリ部において多層化が進展すれば、周辺回路において、重ねあわされる層間絶縁膜の数が単に増えるだけである。周辺回路の回路情報ならびに配線情報は、自動レイアウト設計装置の情報蓄積部に蓄積しておく。

0098

そして、プログラム層のレイヤが決定されると、従来と同様に、プログラム層よりも下側の基本構造BSTをもつウエハ(ベースウエハ)を先行的に製造する。

0099

次に、書き込みデータが確定されると、自動レイアウト設計装置を活用して、効率的かつ迅速に、追加のマスクを製造することができ、ウエハ加工を短期間で完了させることができる。

0100

すなわち、層変換セルと、メモリ部(メモリセル部)のIPセルと、周辺回路の回路情報やレイアウト情報(実質的に不変)と、を組み合わせることによって、メモリ部(メモリセル部)におけるプログラム層のビアホールのパターンを除いたレイアウト情報(マクロレイアウト情報)は、一義的に定まる。よって、そのマクロレイアウト情報に、プログラム層のビアホールのパターン情報を加えれば、製造するべきウエハの全部のマクロレイアウト情報が揃うことになる。よって、そのマクロレイアウト情報に基づいて、プログラム層の加工用マスク、ならびに、プログラム層よりも上層の層構造を形成するための加工用マスクを、効率的に製造することができる。

0101

これらの追加の加工用マスクの形成のためのレイアウト設計は、IPセルや周辺回路の回路情報等を用いて、メモリコンパイラ等によって自動的に行うことができる。よって、プログラム層のレイヤが頻繁に変更される場合でも、自動レイアウト設計装置を効果的に利用した、効率的なレイアウト設計が可能である。よって、短い期間で、ウエハ工程を完了させることができる。

0102

図6は、マスクROMを集積したウエハの製造方法の概要を説明するための図である。図6において、IPセルAはワード線用の層変換セルであり、IPセルBは、ビット線用の層変換セルであり、IPセルCは、メモリ部における、プログラム層150の、プログラム情報のみを除いた構造情報に関するIPセル(メモリバルクセル)である。IPセルA〜IPセルC、ならびに、ロウブロックの回路・配線情報(情報Y1)と、カラムブロックの回路・配線情報(情報Y2)とを組み合わせれば、メモリ部のプログラム情報(プログラム層150にコンタクトホールを形成するか否かの情報)を除いて、他のすべての情報が揃う。

0103

そこで、プログラム層のレイヤが決定されると、書き込みデータ(プログラム情報)の入手を待たずに、まず、基本構造BSTを有するベースウエハを製造する。

0104

そして、プログラム情報が得られたときに、そのプログラム情報に基づいて、メモリ部のプログラム層のレイアウト設計を行い、ウエハの追加の加工に必要なマスクを製造し、ベースウエハをさらに加工して、すべてのウエハ工程を完了させる。

0105

図7は、マスクROMを集積したウエハの製造方法を示すフロー図である。顧客よりマスクROM生産受注すると(ステップST1)、プログラム層のレイヤを決定し(ST2)、ベースウエハの製造を開始する(ステップST3)。プログラムデータが得られると(ステップST4)、レイアウト設計を完了させ、プログラム層用のマスク、プログラム層よりも上層の配線構造を形成するためのマスクを作成する(ステップST5)。そし、ベースウエハを、フォトリソグラフィによって、さらに加工する(ステップST6)。これによって、ウエハが完成する。

0106

図8は、デザインオートメーション(DA)を利用したマスクROMのレイアウト設計について説明するための図である。

0107

デザインオートメーション装置(DA装置:自動レイアウト設計装置)700は、メモリコンパイラ710と、セルライブラリ720と、回路接続情報の蓄積部730と、配線情報の蓄積部736と、ホールデータの生成部731と、合成部740と、チップイメージ作成部750と、を有する。

0108

セルライブラリ720には、メモリ部の構造に関するIPセルC1〜IPセルCnが登録されており、また、層変換部の構造に関するIPセルA1〜AnならびにIPセルB1〜Bnが登録されている。

0109

また、回路接続情報の蓄積部730には、メモリ部のタップ情報732、周辺回路(カラムブロックやロウブロック等)の回路情報734が蓄積されている。また、配線情報の蓄積部736には、各部の配線の情報が蓄積されている。

0110

DA装置700には、レイアウト設計に必要な情報690(プログラム層のレイヤ情報ROMデータワード数およびビット数の情報、ワード線の数およびビット線の数の情報等)がレイアウト設計者によって与えられる。

0111

ROMデータを得るためには時間がかかるため、ROMデータ以外の情報を先に入力する。メモリコンパイラ710は、IPセル情報や回路や配線の情報に基づいて、プログラム層のホール情報を除く、マスクROMの全レイアウト情報を包含するマクロレイアウト情報(MLF)を出力する。図8の右側に、マスクROMの構造の概略が立体的に示されている。この立体的な図において、斜線が施されている部分のレイアウト情報は、すべてマクロレイアウト情報(MLF)に含まれる。明らかなように、メモリ部40における、プログラム層150のホールレイアウト情報(プログラム情報)のみが欠落している。

0112

次に、ROMデータが顧客より入手できると、ホールデータ生成部731は、プログラム層150のホールレイアウト情報(ホールデータ)を生成する。生成されたホールデータは、合成部740によって、マクロレイアウト情報(MLF)に合成される。これによって、マスクROMの全部のレイアウトデータが揃ったことになる。

0113

チップイメージ作成部750は、ベースウエハの加工に必要なチップレイアウトを作成し、その作成されたチップレイアウトに基づいて、プログラム用マスク760、その他の加工用マスク762が製造される。そして、それらのマスクを用いたフォトリソグラフィによって、ベースウエハが加工され、完成ウエハ770が得られる。

0114

このように、本発明によれば、できるだけ上層の層間絶縁膜をプログラム層とすることができ、プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクROMが実現される。

0115

また、自動レイアウト設計の手法を効果的に利用してTATを短縮可能な、多層配線構造のマスクROMの製造方法を実現することができる。

0116

なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。

図面の簡単な説明

0117

コンタクトプログラム方式のマスクROMの回路構成の一例を示す図
多層配線構造を有する、コンタクトプログラム方式のマスクROMの断面構造の一例を示す断面図
本発明のマスクROMの、回路構成、層構造ならびにレイアウトの例を示す図
図4(A)および図4(B)は、周辺電源配線のデッドスペースを有効利用したマスクROMのレイアウトの例、ならびに層変換部の多層配線構造の例を示す図
本発明のマスクROMの、回路構成、層構造ならびにレイアウトの他の例を示す図
マスクROMを集積したウエハの製造方法の概要を説明するための図
マスクROMを集積したウエハの製造方法を示すフロー図
デザインオートメーション(DA)を利用したマスクROMのレイアウト設計について説明するための図

符号の説明

0118

10アドレス回路、20ロウブロック、30ディスチャージ回路、
40メモリ部、50カラムブロック、60制御回路、
70(70a,70b) 層変換部

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