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技術 フレーム長が可変の送信機及び送信タイミング補正処理方法

出願人 富士通株式会社
発明者 斎藤吉光
出願日 2008年2月29日 (12年9ヶ月経過) 出願番号 2008-049322
公開日 2009年9月10日 (11年3ヶ月経過) 公開番号 2009-207047
状態 未査定
技術分野 交流方式デジタル伝送 時分割方式以外の多重化通信方式 デジタル伝送方式における同期
主要キーワード 生成タイミング信号 非イネーブル状態 タイミング範囲 タイミング補正処理 送信タイミング補正 位相差比 保護設定 タイミング位置
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この項目の情報は公開日時点(2009年9月10日)のものです。
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図面 (9)

課題

フレーム長可変送信機及び送信タイミング補正処理方法に関し、フレーム長が可変の送信フレームに対して送信データ破壊することなく、送信タイミング信号に従って送信タイミング補正する。

解決手段

基準タイミング信号の入力毎に、‘0’と‘1’を交互に出力するイネーブル信号生成部21により、‘0’側及び‘1’側の一方のみを交互にイネーブル状態にし、パターン比較部24でサイクリックプレフィックスの比較によりフレーム先頭か否かを判定する。基準タイミングと送信タイミングとの位相差位相差検出部28で検出し、送信タイミングの位相変動有りの信号により、切替え制御部26はパターン比較部24の比較結果を基に、タイミング生成部29からの半フレーム分遅らせたタイミング信号セレクタ30で選択させ、該タイミング信号に従ってタイミング補正部31でフレーム先頭位置で送信タイミングの補正を行う。

概要

背景

図5は従来の送信機における送信フレームタイミング補正部の構成例を示す。従来の送信フレームタイミング補正部は、ライトアドレス生成部11、位相差検出部12、リードアドレス生成部13及びタイミング補正用のメモリ(RAM)14を備え、入力データをメモリ(RAM)14に一時的に格納し、該メモリ(RAM)14から送信データとして読み出すアドレス補正することにより、送信フレーム送信タイミングの補正を行っている。

詳述すると、基準タイミング信号に同期して送信フレームの先頭の入力データから順にタイミング補正用のメモリ(RAM)14に格納するよう、ライトアドレスをライトアドレス生成部11により生成して、入力データをタイミング補正用のメモリ(RAM)14に順々に格納する。

一方、送信タイミング信号と基準タイミング信号(即ち、先頭のライトアドレスの生成タイミング)との位相差を位相差検出部12により検出し、該位相差をリードアドレス生成部13に通知し、リードアドレス生成部13は該位相差に従ってリードアドレスを生成し、該リードアドレスから送信データを読み出して出力することにより、送信タイミング信号に従うタイミングに補正して送信フレームが送信される。

上述の従来の送信フレームのタイミング補正の動作例のタイムチャートを図6及び図7に示す。ここで、フレーム長が例えば0.5msであるとすると、0.5ms毎に基準タイミング信号が入力され、従来は、この基準タイミング信号と送信タイミング信号との位相差を検出し、その位相差に応じてメモリ(RAM)14のリードアドレスを生成することのみによって、送信タイミング信号に位相を合わせて送信フレームを出力する構成であった。これは、送信フレームのフレーム長が変化しないことを前提にしたもので、1種類のフレーム長の送信フレームの送信タイミングの補正を行うものである。

図6及び図7を参照して従来の送信フレームタイミング補正の動作例を説明する。図6は送信タイミングが2ビット分プラス側に変動した(2ビット分遅れた)場合の動作例を示し、図7は送信タイミングが2ビット分マイナス側に変動した(2ビット分早まった)場合の動作例を示している。図6及び図7において、(a)は基準タイミング信号、(b)は入力データ、(c)は送信タイミング信号、(d)はライトアドレス、(e)はリードアドレス、(f)は送信タイミング補正後の送信データを示している。

図6(c)に示すように、送信タイミングが2ビット分プラス側に変動した(2ビット分遅れた)場合は、同図(e)に示すように、フレームデータの最終アドレス(n)を2回分繰り返して送出し、同図(f)に示すように、フレームデータの最終ビット(DTn)を2回繰り返して読み出し、該最終ビット(DTn)を2ビット分フレームの最後尾に付加して送信データを出力する。

また、図7の(c)に示すように、送信タイミングが2ビット分マイナス側に変動した(2ビット分早まった)場合は、図7(e)に示すように、フレームの先頭位置のサイクリックプレフィックス(CP)のビット(DT1,DT2)のリードアドレスを跳ばして読み出し、同図(f)に示すように、サイクリックプレフィックス(CP)の2ビット(DT1,DT2)を削除して送信データを出力する。なお、サイクリックプレフィックス(CP)のビットを削除しても、全く同一のデータがフレームデータの後部に存在するため、受信側でのデータの再現に影響はない。

このように、所定の書き込みアドレスにデータを書き込みつつ、所定の読み出しアドレスからデータを読み出すメモリを備え、所定の書き込み側初期アドレスからクロック毎にインクリメントしながら所定範囲内で巡回的に書き込みアドレスを更新し、所定の読み出し側初期アドレスからクロック毎にインクリメントしながら所定範囲内で巡回的に読み出しアドレスを更新して送信データの送信タイミングを補正する技術については、下記の特許文献1等に開示されている。
特許第2850875号公報

概要

フレーム長が可変の送信機及び送信タイミング補正処理方法に関し、フレーム長が可変の送信フレームに対して送信データを破壊することなく、送信タイミング信号に従って送信タイミングを補正する。基準タイミング信号の入力毎に、‘0’と‘1’を交互に出力するイネーブル信号生成部21により、‘0’側及び‘1’側の一方のみを交互にイネーブル状態にし、パターン比較部24でサイクリックプレフィックスの比較によりフレーム先頭か否かを判定する。基準タイミングと送信タイミングとの位相差を位相差検出部28で検出し、送信タイミングの位相変動有りの信号により、切替え制御部26はパターン比較部24の比較結果を基に、タイミング生成部29からの半フレーム分遅らせたタイミング信号セレクタ30で選択させ、該タイミング信号に従ってタイミング補正部31でフレームの先頭位置で送信タイミングの補正を行う。

目的

本発明は、フレーム長が可変の送信フレームに対して、送信データを破壊することなく、送信タイミング信号の位相変動に従って、送信タイミングを補正することができる送信機及び送信タイミング補正処理方法を提供する。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

フレーム長可変送信フレームに対して、サイクリックプレフィックスデータパターンを比較し、フレーム先頭位置か否かを判定するフレーム先頭位置判定手段と、基準タイミング信号送信タイミング信号との位相差を検出して送信タイミング信号に位相変動が発生したか否かを検出する送信タイミング信号位相変動検出手段と、前記送信タイミング信号位相変動検出手段で送信タイミング信号の位相変動が検出されたタイミングが、前記フレーム先頭位置判定手段によりフレームの先頭位置でないと判定されたとき、該送信タイミング信号をフレーム長の半分のタイミングだけ遅らせた送信タイミング信号に基づいて、送信フレームの送信タイミング補正する手段と、を備えた送信タイミングを補正する送信機

請求項2

送信フレームの各入力データを基準タイミング信号に同期してタイミング補正用のメモリに格納し、該基準タイミング信号と送信タイミング信号との位相差に基づいて送信タイミングを補正する送信機において、第1及び第2の系統の構成要素に対して、一方の系統の構成要素をイネーブル状態に、他方の系統の構成要素を非イネーブル状態にし、前記基準タイミング信号が入力される毎にイネーブル状態と非イネーブル状態とを交互に切り替えイネーブル信号を生成するイネーブル信号生成部と、基準タイミング信号と送信タイミング信号との位相差を検出し、該位相差の変動の有無をイネーブル状態の系の構成要素に通知し、該位相差の変動量をタイミング生成部に通知する位相差検出部とを備え、前記第1及び第2の系統には、それぞれ、前記基準タイミング信号に同期して各入力データを先頭位置検出用のメモリに格納し、該先頭位置検出用のメモリに格納されたデータを、前記基準タイミング周期の2倍のフレーム長の送信フレームのサイクリックプレフィックスの複写元のデータが入力されるタイミングで読み出す先頭データ読み出し手段と、先頭データ読み出し手段で読み出されるデータのパターンを、該データの読み出しのタイミングで入力される入力データのパターンと比較するパターン比較部と、前記パターン比較部でパターンの不一致が検出され、かつ、前記位相差検出部から位相差の変動の有りの通知を受けたとき、タイミング生成部から出力される生成タイミング信号を選択するよう指示する切替制御信号を出力する切替え制御部とを備え、前記位相差検出部から通知される位相差の変動量に、基準タイミングの1周期分の遅延を与えた生成タイミング信号を生成するタイミング生成部と、前記切替え制御部から前記切替え制御信号が入力されたとき、前記タイミング生成部から入力される前記生成タイミング信号を選択し、前記切替え制御信号が入力されないときは前記送信タイミング信号を出力する送信タイミング選択部と、前記送信タイミング選択部から出力される生成タイミング信号又は送信タイミング信号に従って、前記タイミング補正用のメモリの読み出しアドレスを生成して送信データを読み出すタイミング補正部と、を備えた送信タイミングを補正する送信機。

請求項3

前記パターン比較部は、外部から設定されたデータ量のデータに対してパターンを比較する構成を有する請求項2に記載の送信タイミングを補正する送信機。

請求項4

前記位相差検出部は、外部から設定された位相差範囲の設定値を超える位相差変動を検出したとき、位相差の変動量をゼロとした通知を前記タイミング生成部に出力し、タイミング生成部は、該位相差変動の発生前位相の送信タイミング信号を生成して出力する構成を有する請求項2に記載の送信タイミングを補正する送信機。

請求項5

前記位相差検出部は、前記外部から設定された位相差範囲の設定値を超える位相差変動の発生回数が、外部から設定された設定回数を超えたとき、該位相差の変動量の通知を前記タイミング生成部に出力し、タイミング生成部は、該変動量に従った送信タイミング信号を出力する構成を有する請求項4に記載の送信タイミングを補正する送信機。

請求項6

送信フレームの各入力データを基準タイミング信号に同期してタイミング補正用のメモリに格納し、該基準タイミング信号と送信タイミング信号との位相差に基づいて送信タイミングを補正する送信タイミング補正処理方法において、第1及び第2の系統の構成要素に対して、一方の系統の構成要素をイネーブル状態に、他方の系統の構成要素を非イネーブル状態にし、前記基準タイミング信号が入力される毎にイネーブル状態と非イネーブル状態とを交互に切り替えるステップと、基準タイミング信号と送信タイミング信号との位相差を検出し、該位相差の変動の有無をイネーブル状態の系の構成要素に通知し、該位相差の変動量をタイミング生成部に通知するステップと、前記第1又は第2のイネーブル状態の系統において、前記基準タイミング信号に同期して各入力データを先頭位置検出用のメモリに格納し、該先頭位置検出用のメモリに格納されたデータを、前記基準タイミングの周期の2倍のフレーム長の送信フレームのサイクリックプレフィックスの複写元のデータが入力されるタイミングで読み出し、該先頭位置検出用のメモリから読み出したデータのパターンを、該データの読み出しのタイミングで入力される入力データのパターンと比較するステップと、前記比較によりパターンの不一致が検出され、かつ、前記位相差の変動の有りの通知を受けたとき、タイミング生成部から出力される生成タイミング信号を選択するよう指示する切替え制御信号を出力するステップと、前記タイミング生成部において、前記通知された位相差の変動量に、基準タイミングの1周期分の遅延を与えた生成タイミング信号を生成するステップと、前記切替え制御信号が入力されたとき、前記タイミング生成部から入力される前記生成タイミング信号を選択し、前記切替え制御信号が入力されないときは前記送信タイミング信号を選択して出力するステップと、前記選択して出力された生成タイミング信号又は送信タイミング信号に従って、前記タイミング補正用のメモリの読み出しアドレスを生成して送信データを読み出すステップと、を含む送信タイミング補正処理方法。

技術分野

0001

本発明は、フレーム長可変送信機及び送信タイミング補正処理方法に関し、詳しくは、サイクリックプレフィックス(CP:Cyclic Prefix)パターンを含み、フレーム長が可変の送信フレームを送信する移動無線通信システム等で使用される送信機に係り、また、該送信フレームの送信タイミング補正するタイミング補正処理方法に係る。なおサイクリックプレフィックス(CP)は、送信フレームの最後尾のデータの数ビット分を送信フレームの先頭位置に複写コピー)して挿入したものである。

背景技術

0002

図5は従来の送信機における送信フレームタイミング補正部の構成例を示す。従来の送信フレームタイミング補正部は、ライトアドレス生成部11、位相差検出部12、リードアドレス生成部13及びタイミング補正用のメモリ(RAM)14を備え、入力データをメモリ(RAM)14に一時的に格納し、該メモリ(RAM)14から送信データとして読み出すアドレスを補正することにより、送信フレームの送信タイミングの補正を行っている。

0003

詳述すると、基準タイミング信号に同期して送信フレームの先頭の入力データから順にタイミング補正用のメモリ(RAM)14に格納するよう、ライトアドレスをライトアドレス生成部11により生成して、入力データをタイミング補正用のメモリ(RAM)14に順々に格納する。

0004

一方、送信タイミング信号と基準タイミング信号(即ち、先頭のライトアドレスの生成タイミング)との位相差を位相差検出部12により検出し、該位相差をリードアドレス生成部13に通知し、リードアドレス生成部13は該位相差に従ってリードアドレスを生成し、該リードアドレスから送信データを読み出して出力することにより、送信タイミング信号に従うタイミングに補正して送信フレームが送信される。

0005

上述の従来の送信フレームのタイミング補正の動作例のタイムチャート図6及び図7に示す。ここで、フレーム長が例えば0.5msであるとすると、0.5ms毎に基準タイミング信号が入力され、従来は、この基準タイミング信号と送信タイミング信号との位相差を検出し、その位相差に応じてメモリ(RAM)14のリードアドレスを生成することのみによって、送信タイミング信号に位相を合わせて送信フレームを出力する構成であった。これは、送信フレームのフレーム長が変化しないことを前提にしたもので、1種類のフレーム長の送信フレームの送信タイミングの補正を行うものである。

0006

図6及び図7を参照して従来の送信フレームタイミング補正の動作例を説明する。図6は送信タイミングが2ビット分プラス側に変動した(2ビット分遅れた)場合の動作例を示し、図7は送信タイミングが2ビット分マイナス側に変動した(2ビット分早まった)場合の動作例を示している。図6及び図7において、(a)は基準タイミング信号、(b)は入力データ、(c)は送信タイミング信号、(d)はライトアドレス、(e)はリードアドレス、(f)は送信タイミング補正後の送信データを示している。

0007

図6(c)に示すように、送信タイミングが2ビット分プラス側に変動した(2ビット分遅れた)場合は、同図(e)に示すように、フレームデータの最終アドレス(n)を2回分繰り返して送出し、同図(f)に示すように、フレームデータの最終ビット(DTn)を2回繰り返して読み出し、該最終ビット(DTn)を2ビット分フレームの最後尾に付加して送信データを出力する。

0008

また、図7の(c)に示すように、送信タイミングが2ビット分マイナス側に変動した(2ビット分早まった)場合は、図7(e)に示すように、フレームの先頭位置のサイクリックプレフィックス(CP)のビット(DT1,DT2)のリードアドレスを跳ばして読み出し、同図(f)に示すように、サイクリックプレフィックス(CP)の2ビット(DT1,DT2)を削除して送信データを出力する。なお、サイクリックプレフィックス(CP)のビットを削除しても、全く同一のデータがフレームデータの後部に存在するため、受信側でのデータの再現に影響はない。

0009

このように、所定の書き込みアドレスにデータを書き込みつつ、所定の読み出しアドレスからデータを読み出すメモリを備え、所定の書き込み側初期アドレスからクロック毎にインクリメントしながら所定範囲内で巡回的に書き込みアドレスを更新し、所定の読み出し側初期アドレスからクロック毎にインクリメントしながら所定範囲内で巡回的に読み出しアドレスを更新して送信データの送信タイミングを補正する技術については、下記の特許文献1等に開示されている。
特許第2850875号公報

発明が解決しようとする課題

0010

しかしながら、フレーム長が従来の0.5msの送信フレームに加えて、フレーム長がその2倍の1.0msの送信チャネル(RACH:Random Access Channel)が導入され、0.5msと1.0msの可変フレーム長の送信フレームに対しても、従来と同様に、送信タイミング信号の位相変動に従って、送信タイミングの補正を行う必要がある。

0011

但し、図8に示すように、フレーム長が1.0msの場合であっても、入力される基準タイミング信号及び送信タイミング信号は、従来通りその半分の0.5ms毎の周期に入力されるため、送信タイミング信号の位相変動が発生したときに、該送信タイミング信号の位相変動がフレームの先頭付近のサイクリックプレフィックス(CP)が出現するタイミング(例えば、図8の(A)のタイミング)で発生した場合、従来と同様の送信タイミング補正が可能である。

0012

しかし、フレームの中央部データの送信中のタイミング(例えば、図8の(B)のタイミング)で、送信タイミング信号の位相変動が発生した場合には、サイクリックプレフィックス(CP)のビットの挿抜による送信タイミングの補正を行うことができず、フレームの中央部データビットの挿抜によって送信タイミングの補正を行おうとすると、送信データが破壊され、受信側で送信データを正常に復元することができなくなってしまうという問題があった。

0013

本発明は、フレーム長が可変の送信フレームに対して、送信データを破壊することなく、送信タイミング信号の位相変動に従って、送信タイミングを補正することができる送信機及び送信タイミング補正処理方法を提供する。

課題を解決するための手段

0014

上記課題を解決するこの送信フレームタイミング補正部は、フレーム長が可変の送信フレームに対して、サイクリックプレフィックスのデータパターンを比較し、フレームの先頭位置か否かを判定するフレーム先頭位置判定手段と、基準タイミング信号と送信タイミング信号との位相差を検出して送信タイミング信号に位相変動が発生したか否かを検出する送信タイミング信号位相変動検出手段と、前記送信タイミング信号位相変動検出手段で送信タイミング信号の位相変動が検出されたタイミングが、前記フレーム先頭位置判定手段によりフレームの先頭位置でないと判定されたとき、該送信タイミング信号をフレーム長の半分のタイミングだけ遅らせた送信タイミング信号に基づいて、送信フレームの送信タイミングを補正する手段とを備えたことを要件とする。

0015

また、この送信タイミング補正処理方法は、送信フレームの各入力データを基準タイミング信号に同期してタイミング補正用のメモリに格納し、該基準タイミング信号と送信タイミング信号との位相差に基づいて送信タイミングを補正する送信タイミング補正処理方法において、第1及び第2の系統の構成要素に対して、一方の系統の構成要素をイネーブル状態に、他方の系統の構成要素を非イネーブル状態にし、前記基準タイミング信号が入力される毎にイネーブル状態と非イネーブル状態とを交互に切り替えるステップと、基準タイミング信号と送信タイミング信号との位相差を検出し、該位相差の変動の有無をイネーブル状態の系統の構成要素に通知し、該位相差の変動量をタイミング生成部に通知するステップと、前記第1又は第2のイネーブル状態の系統において、前記基準タイミング信号に同期して各入力データを先頭位置検出用のメモリに格納し、該先頭位置検出用のメモリに格納されたデータを、前記基準タイミングの周期の2倍のフレーム長の送信フレームのサイクリックプレフィックスの複写元のデータが入力されるタイミングで読み出し、該先頭位置検出用のメモリから読み出したデータのパターンを、該データの読み出しのタイミングで入力される入力データのパターンと比較するステップと、前記比較によりパターンの不一致が検出され、かつ、前記位相差の変動の有りの通知を受けたとき、タイミング生成部から出力される生成タイミング信号を選択するよう指示する切替制御信号を出力するステップと、前記タイミング生成部において、前記通知された位相差の変動量に、基準タイミングの1周期分の遅延を与えた生成タイミング信号を生成するステップと、前記切替え制御信号が入力されたとき、前記タイミング生成部から入力される前記生成タイミング信号を選択し、前記切替え制御信号が入力されないときは前記送信タイミング信号を選択して出力するステップと、前記選択して出力された生成タイミング信号又は送信タイミング信号に従って、前記タイミング補正用のメモリの読み出しアドレスを生成して送信データを読み出すステップと、を含むことを要件とする。

発明の効果

0016

本発明によれば、フレーム長が可変の送信フレームに対して、サイクリックプレフィックス(CP)を用いてフレームの先頭位置を認識し、フレームの先頭位置で送信タイミングの補正を行うことにより、フレーム長が可変の送信フレームに対しても、送信タイミング信号の位相変動に従って、送信タイミングを補正することができる。

発明を実施するための最良の形態

0017

図1は本発明による送信機の送信フレームタイミング補正部の第1実施形態の構成例を示す。本発明による送信フレームタイミング補正部は、基準タイミング信号が入力される毎に、ハイレベルローレベルの信号を交互に出力するイネーブル信号生成部21を備える。

0018

上記イネーブル信号に応じて、一方がイネーブル状態に、他方が非イネーブル状態となる2系統の構成要素を備える。該2系統の構成要素を、図1ではイネーブル‘0’側及びイネーブル‘1’側として表し、イネーブル‘0’側の各構成要素には、‘_0’の符号を付し、イネーブル‘1’側の各構成要素には、‘_1’の符号を付している。

0019

該2系統の構成要素には、それぞれ、入力データを格納する先頭位置検出用のメモリ(RAM)24_0,24_1、ライトアドレス生成部22_0,22_1、リードアドレス生成部23_0,23_1を備え、これらは先頭データ読み出し手段を構成する。

0020

また、該2系統の構成要素には、先頭位置検出用のメモリ(RAM)24_0,24_1からの読み出しデータと入力データとを比較するパターン比較部25_0,25_1と、セレクタ30における送信タイミング信号と生成タイミング信号の選択を指示する切替え制御信号を生成する切替え制御部26_0,26_1とを備える。

0021

そして、各切替え制御部26_0,26_1から出力される切替え制御信号の論理和(OR)信号を出力する論理和演算(OR)部27と、基準タイミング信号と送信タイミング信号との位相差を検出し、送信タイミング信号の位相変動の有無及び位相変動量を検出する位相差検出部28とを備える。

0022

更に、送信タイミング信号の位相変動量に基準タイミングの1周期分の遅延を与えた生成タイミング信号を生成するタイミング生成部29と、送信タイミング信号と生成タイミング信号の何れか一方を、切替え制御信号に従って選択して出力するセレクタ30とを、従来の送信フレームタイミング補正部31に付加したものである。

0023

図2及び図3は、図1に示した本発明による送信タイミング補正処理の動作例のタイムチャートを示す。図2及び図3に示す動作例では、基準タイミング信号及び送信タイミング信号(1)〜(5)が0.5ms毎に入力され(同図の(a)及び(c)参照)、送信フレームのフレーム長が1.0msであるものとする(同図の(b)参照)。フレーム長が1.0msの場合でも、サイクリックプレフィックス(CP)が配置される位置はフレームの先頭部であり、1フレーム(1.0ms)の最後尾の数ビット分のデータを複写(コピー)したものがここに格納される(同図の(b)参照)。

0024

図2は、送信フレーム(1.0ms時)の中央部付近(約0.5msのタイミング位置)で送信タイミング信号の位相が変動し、一例として(4)の送信タイミング信号の位相変動が発生した場合の例を示している。イネーブル信号生成部21は、基準タイミング(0.5ms)毎にハイレベル(‘1’)とローレベル(‘0’)のイネーブル信号を交互に出力し(同図(d)参照)、イネーブル信号がローレベル(‘0’)のときは、‘0’側のライトアドレス生成部22_0が、イネーブル信号がハイレベル(‘1’)のときは、‘1’側のライトアドレス生成部22_1が、それぞれライトアドレスを生成出力し、基準タイミング信号に同期して入力データ(数ビット)を、先頭位置検出用のメモリ(RAM)24_0,24_1にそれぞれ格納する。

0025

メモリ(RAM)24_0,24_1に格納されたデータは、サイクリックプレフィックス(CP)のデータ(1.0msフレームの最後尾の数ビット分をコピーしたデータ)か、或いは、1.0msフレームの中央部付近のデータである。そこで、リードアドレス生成部23_0,23_1により、1.0msフレームの最後尾の数ビットが入力データとして出現するタイミングで、メモリ(RAM)24_0,24_1に格納されたデータを読み出すリードアドレスを生成出力する。

0026

パターン比較部25_0,25_1は、メモリ(RAM)24_0,24_1から読み出されるデータのパターンと入力データのパターンとを比較する。図2の動作例の場合、イネーブル‘0’側では、基準タイミング信号の入力と共にサイクリックプレフィックス(CP)が入力されるため、パターン比較部25_0で比較するパターンは一致する(同図(g)参照)。しかし、イネーブル‘1’側では、基準タイミング信号の入力時に送信データが入力されるため、パターン比較部25_1で比較するパターンは不一致となる(同図(h)参照)。

0027

また、位相差検出部28にて、基準タイミングと送信タイミングとの位相比較により、送信タイミングの位相変動の発生の有無(p)を、イネーブル状態の切替え制御部26_0,26_1に通知する。例えば、イネーブル信号がローレベル(‘0’)のときに送信タイミングの位相変動が有るときはp=‘01’を出力し、イネーブル信号がハイレベル(‘1’)のときに送信タイミングの位相変動が有るときはp=‘10’を出力する。

0028

図2の動作例の場合、(4)の送信タイミング信号に位相変動があり、そのとき、イネーブル信号がハイレベル(‘1’)であるので、p=‘10’の信号が切替え制御部26_0,26_1に送出される。(4)の送信タイミング信号以外では変動が無いので、変動が無いことを示すp=‘00’が送出される。また、位相差検出部28は、基準タイミングと送信タイミングとの位相比較により、送信タイミングの位相変動量(q)をタイミング生成部29に通知する(同図(f)参照)。

0029

イネーブル状態の切替え制御部26_0,26_1は、前述の送信タイミング位相変動有りを示す情報(p)と、パターン比較部25_0,25_1の比較結果とを入力する。イネーブル‘0’側の切替え制御部26_0は、イネーブル信号がローレベル(‘0’)のときに送信タイミングの位相変動が有ったことを示す情報(p=‘01’)が入力され、かつ、パターン比較部25_0から不一致の比較結果が入力されたとき、送信タイミングを0.5ms分遅延させた生成タイミング信号を選択するための切替え制御信号(‘1’)を出力する。上記の条件が成立しないときは、切り替え制御信号として‘0’を出力する。

0030

また、イネーブル‘1’側の切替え制御部26_1は、イネーブル信号がハイレベル(‘1’)のときに送信タイミングの位相変動が有ったことを示す情報(p=‘10’)が入力され、かつ、パターン比較部25_1から不一致の比較結果が入力されたとき、送信タイミングを0.5ms分遅延させた生成タイミング信号を選択するための切替え制御信号(‘1’)を出力する。上記の条件が成立しないときは、切り替え制御信号として‘0’を出力する。

0031

即ち、イネーブル状態の切替え制御部26_0,26_1は、それぞれ、イネーブル状態のときに送信タイミングの変動が発生し、かつ、該送信タイミングの変動が、サイクリックプレフィックス(CP)が現れるフレームの先頭付近ではなく、フレームの中央部で発生したときに、切替え制御信号(‘1’)を出力する。それ以外のときは、切り替え制御信号として‘0’を出力する。

0032

図2の動作例で、(4)の送信タイミングに位相変動が生じているため、イネーブル信号‘1’のときに送信タイミング変動が起きたことになり、また、(4)の送信タイミングはフレームの中央部であるため、パターン比較部25_1によるパターン比較結果は不一致となり、イネーブル‘1’側切の替え制御部の26_1が切替え制御信号‘1’を出力する(図2の(j)参照)。

0033

イネーブル‘0’側切の替え制御部の26_0からは、切替え制御信号‘0’が出力されたままである(図2の(i)参照)。論理和演算(OR)部27は、替え制御部の26_0と替え制御部の26_1とから出力される切替え制御信号‘0’と‘1’の論理和を演算し、その演算結果‘1’がセレクタ30に入力される。

0034

一方、タイミング生成部29は、位相差検出部28にて検出された位相変動量の情報(q)を入力し、該位相変動量に0.5ms分の遅延を与えた生成タイミング信号を生成し、該生成タイミング信号をセレクタ30に出力する(図2(k)参照)。セレクタ30は、論理和演算(OR)部27を経由して入力される切替え制御信号が‘1’のときは、生成タイミング信号を選択して出力し、切替え制御信号が‘0’のときは、従来通りの送信タイミング信号を選択して出力する。

0035

セレクタ30から出力される送信タイミング信号又は生成タイミング信号を、送信フレームタイミング補正部31に与え、該送信フレームタイミング補正部31は、図5で説明した従来と同様の送信タイミング補正を行い、常にフレームの境界で送信タイミングの補正を行う。

0036

即ち、図2の動作例の場合、(4)の送信タイミングの変動に対して、生成タイミング信号により、同図の(k)に示すように、フレームの境界の(6)のタイミング位置で送信タイミングの補正が行われる。これにより、サイクリックプレフィックスの挿抜で送信タイミングの補正を行うため、送信データを破壊することなく、送信タイミングの補正を行うことができる。

0037

図3は、(3)の送信タイミングに変動が発生した場合、即ち入力データ(1.0ms時)のフレーム境界付近で送信タイミングの変動が発生した場合の動作例を示す。(3)のタイミング位置で送信タイミングが変動した場合は、上述の(4)の位置での送信タイミング変動の場合の動作とパターン比較までは同様である。

0038

(3)のタイミング位置で送信タイミングが変動した場合は、イネーブル‘0’側の切替え制御部26_0で送信タイミングの変動を検出するが(図3(e)参照)、このとき、パターン比較部25_0によるパターン比較結果は一致となるため(同図(g)参照)、切替え制御部26_0から出力される切替え制御信号は‘0’となる(同図(i)参照)。

0039

また、イネーブル‘1’側の切替え制御部26_1では、送信タイミングの変動有の信号が入力されないため、切替え制御信号を‘0’出力する(同図(j)参照)。切替え制御部26_0及び切替え制御部26_1からの各切替え制御信号‘0’の論理和‘0’が論理和演算(OR)部27から出力され、セレクタ30に切替え制御信号‘0’が入力される。

0040

セレクタ30は、該切替え制御信号‘0’により、従来通りの送信タイミング信号を選択して送信タイミング補正部31に出力する(同図(k)参照)。即ち、(3)の送信タイミングの変動に対して、同図の(k)の(7)のタイミング位置で、即ちフレームの境界で送信タイミングの補正が行われる。

0041

送信タイミング補正部31は、該送信タイミング信号に従って、図5で説明した従来と同様の送信タイミング補正処理を行う。これにより、サイクリックプレフィックスの挿抜で送信タイミングの補正を行うため、送信データを破壊することなく、送信タイミングの補正を行うことができる。

0042

図4は本発明の第2〜4の実施形態の送信フレームタイミング補正部の構成例を示す。図4に示す構成例は、図1に示した構成例に、パターン比較部25_0,25_1での比較データ量を設定し得るようにし、また、位相差検出部28での位相差比較範囲を設定し得るようにし、更に、位相差検出部28での位相差比較結果に応じた送信データ保護機能を追加したものである。

0043

パターン比較部25_0,25_1での比較データ量を設定する構成は、比較データ量の設定情報(r)をパターン比較部25_0,25_1に入力し、パターン比較部25_0,25_1は、先頭位置検出用のメモリ(RAM)24_0,24_1から読み出されるデータと入力データとを、該設定情報(r)で指定される比較データ量のデータについてパターン比較を行い、切替え制御部26_0,26_1に比較結果を出力する。これにより、比較データ量を該部から設定して比較データ量を変化させることができ、サイクリックプレフィックス(CP)の長さが変更された場合でも、柔軟に対応することができる。

0044

また、位相差検出部28における位相差比較範囲を設定する構成は、位相差比較を行うタイミング範囲の設定情報(s)を位相差検出部28に入力し、位相差検出部28は、基準タイミングと送信タイミングとの位相差が該設定情報(s)の値以上である場合に、位相変動量(q)をゼロと見なし、タイミング生成部29に対して、位相差変動量をゼロとした通知を出力する。

0045

そして、送信タイミング変動量が設定情報(s)の値以上である場合、タイミング生成部29は、位相変動量(q)をゼロとして、該位相差変動の発生前の位相の送信タイミング信号を生成して出力する。従ってセレクタ30からは、送信タイミングの変動発生前の状態の送信タイミングが出力され、あたかも送信タイミングの変動が無かったように動作させる。但し、実際には送信タイミングが変動しているので、送信タイミングと送信データには位相差が生じるが、正常な送信データを受信側に送出することができる。

0046

なお、この機能は、送信タイミングの位相変動が、サイクリックプレフィックス(CP)の範囲を超えて発生した場合、サイクリックプレフィックス(CP)のパターンの比較判定によるフレームの先頭位置の検出を行うことができなくなり、フレームの途中で送信タイミングの補正を行うと送信データが破壊されてしまうので、それを防ぐために送信データの保護機能を設けたものである。この機能以外は第1の実施の形態と同様である。

0047

上述の送信データの保護機能を設けた場合、実際の送信タイミング信号と送信データと位相差が生じ、この位相差が長時間続くことは望ましくないため、位相差比較保護設定の情報(t)を位相差検出部28に入力し、位相差検出部28における基準タイミング信号と送信タイミング信号との位相差が前述の設定情報(s)の値以上となったフレーム数カウントし、該フレーム数が位相差比較保護設定の設定値(t)を超えた場合には、該位相差の変動量(q)の通知をタイミング生成部29に出力し、タイミング生成部29は、該変動量(q)に従った送信タイミング信号を出力する。他の機能は第1の実施の形態と同様ある。

0048

このように、送信タイミング信号との位相差が前述の設定情報(s)の値以上となったフレーム数が所定数(t)以上となった場合には、セレクタ30から出力される送信タイミング信号を、強制的に本来の送信タイミング信号となるようにし、本来の送信タイミング信号の位相に送信タイミング補正し、送信タイミング信号と送信データとの位相差を解消する。

0049

但し、このようにサイクリックプレフィックスの範囲を超えて、強制的に送信タイミングの補正を行った場合には、該送信タイミング補正を行ったフレームでデータ破壊が発生するが、そのフレーム以降のフレームでは、送信タイミング信号と送信データとの位相差が解消され、長時間、送信データと送信タイミング信号との位相差が生じることを防ぐことができる。

0050

なお、以上の実施形態において、フレーム長が1.0msの送信フレームの送信タイミング補正について説明したが、0.5msの送信フレームの場合は、パターン比較部25_0,25_1によるサイクリックプレフィックスの比較が、次フレームの最後尾のデータビットとの比較となるため、不一致の比較結果が出力され、切替え制御部26_0,26_1からの切替え制御信号として‘1’が出力され、0.5ms遅れた送信タイミング信号で送信タイミングの補正が行われることとなるが、送信タイミングの補正が基準タイミングの1周期分遅れるだけで実際の運用に支障は生じることは無く、送信データを破壊することなく、送信タイミングの補正処理を行うことができる。

図面の簡単な説明

0051

本発明の送信機の送信フレームタイミング補正部の第1実施形態の構成例を示す図である。
本発明による送信タイミング補正処理の動作例のタイムチャートである。
本発明による送信タイミング補正処理の動作例のタイムチャートである。
本発明の第2〜4の実施形態の送信フレームタイミング補正部の構成例を示す図である。
従来の送信機における送信フレームタイミング補正部の構成例を示す図である。
従来の送信フレームのタイミング補正の動作例のタイムチャートである。
従来の送信フレームのタイミング補正の動作例のタイムチャートである。
従来の送信フレームのタイミング補正の問題点の説明図である。

符号の説明

0052

11ライトアドレス生成部
12位相差検出部
13リードアドレス生成部
14タイミング補正用のメモリ(RAM)
21イネーブル信号生成部
22_0,22_1 ライトアドレス生成部
23_0,23_1 リードアドレス生成部
24_0,24_1先頭位置検出用のメモリ(RAM)
25_0,25_1パターン比較部
26_0,26_1切替え制御部
27論理和演算(OR)部
28 位相差検出部
29タイミング生成部
30セレクタ
31送信フレームタイミング補正部

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