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図面 (20)

課題

欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化することが可能な駆動回路を提供する。

解決手段

本発明の駆動回路10は、出力端子UT1〜OUT18と、出力回路11_1〜11_19をそれぞれ含む、19個の映像信号出力部と、各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替えるスイッチSWB1〜SWB18とを備え、スイッチSWB1〜SWB18は、上記判定部により、i番目(iはm以下の自然数)の上記映像信号出力部が不良だと判定された場合、j番目(jはi−1以下の自然数)の上記出力端子にj番目の上記映像信号出力部を接続すると共に、k番目(kは18以下の自然数)の上記出力端子に、k+1番目の上記映像信号出力部を接続する。

概要

背景

近年、液晶パネル等の大型化および高精細化に伴い、液晶駆動用半導体集積回路においては、液晶駆動用出力端子端子数増加や、出力端子からの出力する多値電圧多階調化が進んでいる。例えば、現在主流の液晶駆動用半導体集積回路は、256階調の電圧を出力可能な約500個の出力端子数を備えるものがある。さらに、出力端子数を1000個以上備えた、液晶駆動用半導体集積回路の開発も、現在行われている。また、階調出力電圧は、液晶パネルの多色化に伴い、1024階調を出力可能な液晶駆動用半導体集積回路の開発も行われている。

ここで、従来の液晶駆動用半導体集積回路の構成を、図28を参照して以下に説明する。図28は、従来の液晶駆動用半導体集積回路の構成を示すブロック図である。

同図に示す液晶駆動用半導体集積回路101は、n本の液晶駆動用信号出力端子から、それぞれm階調の出力電圧を出力できる。まず、液晶駆動用半導体集積回路101の構成について説明する。液晶駆動用半導体集積回路101は、外部にクロック入力端子102、複数の信号入力端子を備えた階調データ入力端子103、LOAD信号入力端子104、および、基準電源端子であるV0端子105、V1端子106、V2端子107、V3端子108、V4端子109を備えている。さらに、液晶駆動用半導体集積回路101は、n個の液晶駆動用信号出力端子111−1〜111−n(以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子111−1〜111−nを総称する場合は、信号出力端子111と称する)を備えている。また、液晶駆動用半導体集積回路101は、基準電源補正回路121、ポインタシフトレジスタ回路123、ラッチ回路部124、ホールド回路125、D/Aコンバータ(Digital Analog Converter:以下、DACと称する。)回路126、および出力バッファ127を備えている。また、ポインタ用シフトレジスタ回路123は、n段のシフトレジスタ回路123−1〜123−nにより構成される。さらに、ラッチ回路部124は、n個のラッチ回路124−1〜124−nにより構成されており、ホールド回路125は、n個のホールド回路125−1〜125−nにより構成されている。また、DAC回路126は、n個のDAC回路126−1〜126−nにより構成されている。加えて、出力バッファ127はn個の出力バッファ127−1から127−nにより構成され、各出力バッファ127は、オペアンプにより構成されている。

次に、液晶駆動用半導体集積回路101の動作について説明する。ポインタ用シフトレジスタ回路123は、クロック入力端子102より入力されたクロック入力信号に基づき、1個目のラッチ回路124−1からn個目のラッチ回路124−nまで順次選択する。ポインタ用シフトレジスタ回路123により選択されたラッチ回路124は、階調データ入力端子103からの階調データを格納する。なお、階調データは、ラッチ回路124ごとに対応する、言い換えれば、信号出力端子111ごとに対応する、上記クロック入力信号に同期したデータである。また、各ラッチ回路124−1〜124−nは、信号出力端子111ごとに対応する、それぞれ異なる値の階調データを、各々に接続するホールド回路に出力する。階調データを入力された各ホールド回路125は、データLOAD信号に基づき、デジタルデータとしてDAC回路126−1〜126−nに出力する。

ここで、DAC回路126−1〜126−nは、ホールド回路125からの階調データに基づき、m種類の階調電圧から1つの電圧値を選択し、出力バッファ127−1〜127−nに出力する。なおDAC回路126は、基準電源端子V0端子105〜V4端子109より入力する電圧によって、m種類の階調電圧を出力することが可能である。次に、出力バッファ127は、DAC回路126からの階調電圧をバッファし、信号出力端子111−1〜111−nに、液晶駆動用信号として出力する。

次に、図29に、シフトレジスタ123、ラッチ回路124、ホールド回路125の具体的な構成例を示す。

図29は液晶駆動用信号出力端子OUT1からOUT18の18出力となる液晶駆動用半導体集積回路101を構成を示している。液晶駆動用半導体集積回路101が備えるポインタ用シフトレジスタDF_1〜DF_18(以下、総称する場合はポインタ用シフトレジスタDFとする)は、図28に示すポインタ用シフトレジスタ回路123に対応し、ラッチ回路DLA_1〜DLA_18(以下、総称する場合はラッチ回路DLAとする)は、図28に示すラッチ回路124に対応し、ホールド回路DLB_1〜DLB_18(以下、総称する場合はホールド回路DLBとする)は、図28に示すホールド回路125に対応し、出力回路11_1〜18は、図28に示すDAC回路126および出力バッファ127に対応し、ポインタ用シフトレジスタのスタートタイミングを示すスタートパルス信号線(SP信号線)より入力される動作開始信号(SP信号)、および、クロック信号線CLK信号線)より入力される動作クロック信号は、図28に示すシフトクロック入力信号に対応し、DAT信号線より入力される階調データは図28に示す階調データに対応し、LS信号線より入力されるデータLOAD信号は図28に示すデータLOAD信号に対応する。

図29に示すように、各ポインタ用シフトレジスタDFは、D−フリップフロップより構成されており、各ラッチ回路DLAおよび各ホールド回路DLBは、Dラッチより構成されている。さらに、液晶駆動用半導体集積回路101が備える、各ポインタ用シフトレジスタDF、各ラッチ回路DLA、およびホールド回路DLBの各々の個数は、液晶駆動用信号出力端子OUTの数と同じとなる。

以上のように、シフトレジスタ回路123、ラッチ回路124、ホールド回路125、DAC回路126、および出力バッファ127は、液晶駆動用信号出力端子111と同じ個数必要なり、液晶駆動用信号出力端子111が1000端子であれば、上記の各回路124〜127も、それぞれ1000個必要となる。

上述したように、近年、液晶パネル等の表示装置が大型化・高精細化が進んでおり、フルスペック高精細テレビHDTV:High Definition Television)においては、データライン数は1920本となる。よって、表示駆動用半導体集積回路は、データラインごとに、R・G・Bの階調電圧の信号を与える必要があり、結果、表示駆動用半導体集積回路は、1920本×3(R・G・B)=5760本の出力数、言い換えれば、5760個の液晶駆動用信号出力端子を備える必要がある。ここで、1つの表示駆動用半導体集積回路の出力数を720本とした場合、表示駆動用半導体集積回路は8個必要となる。

一般的に、表示駆動用半導体集積回路はウエハ段階においてテストされ、パッケージ出荷テストされ、液晶パネルへ搭載後に表示テストが行われる。さらに、バーンインストレステストスクリーニングテストにより、初期不良が起こる可能性のある半導体集積回路は取り除かれる。したがって、表示不良が起こる、表示駆動用半導体集積回路を搭載した表示装置が、市場へ出荷されることはない。しかしながら、出荷前のテストやスクリーニングテストの際には、不良と判断されなかった、極微小欠陥異物の付着混入により、表示装置を使用している間に表示不良が稀に発生する。例えば、表示駆動用半導体集積回路の1つのデータラインにおける、出荷後の表示不良が発生する割合が0.01ppm(1億分の1)であったとしても、データライン数が5760本となるフルスペックのHDTVにおいては、表示不良の発生割合は、57.6ppm(100万分の57.6)となる。つまり、約17361台に1台が、表示不良を発生することになり、より大型化・高精細化になるほど、表示不良の発生割合は高くなる。

このような、表示不良が発生した場合、迅速に表示装置を回収し、表示駆動用半導体集積回路のリペアを行う必要があるが、回収修理に大きなコストを要するのはもちろんのこと、商品イメージが低下することになる。

ここで、従来技術においては、表示駆動用半導体集積回路に、欠陥となる回路に備える予備の回路を設け、欠陥のある回路を予備の回路に切り替えることにより、表示駆動用半導体集積回路の不具合を回避することが開示されている。

具体的には、特許文献1において、表示駆動用半導体集積回路が、シフトレジスタの各段に予備の並列回路を備え、シフトレジスタの自己検査を行い、この検査結果をもとに、並列回路の欠陥のない一方を選択することによって、欠陥のシフトレジスタが引き起こす表示不良を回避する手法が開示されている。さらに、特許文献2においては、DAC回路の入力と出力にセレクターを設け、欠陥のあるDAC回路の位置が記憶されたRAMの情報をもとに、セレクターを切り替え、欠陥のないDAC回路と予備のDAC回路を切替える方法が開示されている。
特開平6−208346号公報(1994年7月26日公開
特開平8−278771号公報(1996年10月22日公開)

概要

欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化することが可能な駆動回路を提供する。本発明の駆動回路10は、出力端子OUT1〜OUT18と、出力回路11_1〜11_19をそれぞれ含む、19個の映像信号出力部と、各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替えるスイッチSWB1〜SWB18とを備え、スイッチSWB1〜SWB18は、上記判定部により、i番目(iはm以下の自然数)の上記映像信号出力部が不良だと判定された場合、j番目(jはi−1以下の自然数)の上記出力端子にj番目の上記映像信号出力部を接続すると共に、k番目(kは18以下の自然数)の上記出力端子に、k+1番目の上記映像信号出力部を接続する。

目的

本発明は、欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化した駆動回路および該駆動回路を備えた表示装置を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

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請求項1

表示装置に接続されたm個(mは2以上の自然数)の出力端子と、外部から取り込んだデジタル映像データ映像信号に変換するとともに、該映像信号を上記出力端子に出力可能な、少なくともm+1個の映像信号出力部と、上記各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替え接続切替部とを備えた駆動回路であって、上記接続切替部は、上記判定部により全ての上記映像信号出力部が良だと判定された場合、h番目(hはm以下の自然数)の上記出力端子にh番目の上記映像信号出力部を接続する一方、上記判定部により、i番目(iはm以下の自然数)の上記映像信号出力部が不良だと判定された場合、j番目(jはi—1以下の自然数)の上記出力端子にj番目の上記映像信号出力部を接続すると共に、k番目(kはi以上m以下の自然数)の上記出力端子に、k+1番目の上記映像信号出力部を接続することを特徴とする駆動回路。

請求項2

上記複数の映像信号出力部のうち、上記デジタル映像データを取り込む映像信号出力部を選択する選択部を備え、上記選択部は、上記判定部により全ての上記映像信号出力部が良だと判定された場合、h番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、h番目の上記映像信号出力部を選択し、上記判定部により、i番目の上記映像信号出力部が不良だと判定された場合、n番目(nはi以下の自然数)の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、n番目の映像信号出力部を選択すると共に、k番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、k+1番目の映像信号出力部を選択する、ことを特徴とする請求項1に記載の駆動回路。

請求項3

上記各出力端子は、上記表示装置が備える表示画素の原色数に等しい複数のサブ出力端子からなり、上記各映像信号出力部は、上記原色数に等しい複数の出力部からなり、上記判定部は、上記各映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定することを特徴とする請求項1または2に記載の駆動回路。

請求項4

上記原色数は3であることを特徴とする請求項3に記載の駆動回路。

請求項5

上記各出力端子は、上記表示装置が備える表示画素の原色数の自然数倍の数に等しい複数のサブ出力端子からなり、上記各映像信号出力部は、上記原色数の自然数倍に等しい複数の出力部からなり、上記判定部は、上記各映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定することを特徴とする請求項1または2に記載の駆動回路。

請求項6

上記原色数は3であり、かつ、上記自然数は2であることを特徴とする請求項5に記載の駆動回路。

請求項7

上記選択部は、上記原色数単位で上記各出力部に接続する複数の接続端子を備え、上記複数の出力部は、上記原色数単位で上記複数の接続端子のうちいずれかに接続されるものであることを特徴とする請求項5または6に記載の駆動回路。

請求項8

請求項1から7までのいずれか1項に記載の駆動回路を備えていることを特徴とする表示装置。

技術分野

0001

本発明は、不具合自己検出自己修復を行う、表示装置を駆動する駆動回路および該駆動回路を備えた表示装置に関するものである。

背景技術

0002

近年、液晶パネル等の大型化および高精細化に伴い、液晶駆動用半導体集積回路においては、液晶駆動用出力端子端子数増加や、出力端子からの出力する多値電圧多階調化が進んでいる。例えば、現在主流の液晶駆動用半導体集積回路は、256階調の電圧を出力可能な約500個の出力端子数を備えるものがある。さらに、出力端子数を1000個以上備えた、液晶駆動用半導体集積回路の開発も、現在行われている。また、階調出力電圧は、液晶パネルの多色化に伴い、1024階調を出力可能な液晶駆動用半導体集積回路の開発も行われている。

0003

ここで、従来の液晶駆動用半導体集積回路の構成を、図28を参照して以下に説明する。図28は、従来の液晶駆動用半導体集積回路の構成を示すブロック図である。

0004

同図に示す液晶駆動用半導体集積回路101は、n本の液晶駆動用信号出力端子から、それぞれm階調の出力電圧を出力できる。まず、液晶駆動用半導体集積回路101の構成について説明する。液晶駆動用半導体集積回路101は、外部にクロック入力端子102、複数の信号入力端子を備えた階調データ入力端子103、LOAD信号入力端子104、および、基準電源端子であるV0端子105、V1端子106、V2端子107、V3端子108、V4端子109を備えている。さらに、液晶駆動用半導体集積回路101は、n個の液晶駆動用信号出力端子111−1〜111−n(以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子111−1〜111−nを総称する場合は、信号出力端子111と称する)を備えている。また、液晶駆動用半導体集積回路101は、基準電源補正回路121、ポインタシフトレジスタ回路123、ラッチ回路部124、ホールド回路125、D/Aコンバータ(Digital Analog Converter:以下、DACと称する。)回路126、および出力バッファ127を備えている。また、ポインタ用シフトレジスタ回路123は、n段のシフトレジスタ回路123−1〜123−nにより構成される。さらに、ラッチ回路部124は、n個のラッチ回路124−1〜124−nにより構成されており、ホールド回路125は、n個のホールド回路125−1〜125−nにより構成されている。また、DAC回路126は、n個のDAC回路126−1〜126−nにより構成されている。加えて、出力バッファ127はn個の出力バッファ127−1から127−nにより構成され、各出力バッファ127は、オペアンプにより構成されている。

0005

次に、液晶駆動用半導体集積回路101の動作について説明する。ポインタ用シフトレジスタ回路123は、クロック入力端子102より入力されたクロック入力信号に基づき、1個目のラッチ回路124−1からn個目のラッチ回路124−nまで順次選択する。ポインタ用シフトレジスタ回路123により選択されたラッチ回路124は、階調データ入力端子103からの階調データを格納する。なお、階調データは、ラッチ回路124ごとに対応する、言い換えれば、信号出力端子111ごとに対応する、上記クロック入力信号に同期したデータである。また、各ラッチ回路124−1〜124−nは、信号出力端子111ごとに対応する、それぞれ異なる値の階調データを、各々に接続するホールド回路に出力する。階調データを入力された各ホールド回路125は、データLOAD信号に基づき、デジタルデータとしてDAC回路126−1〜126−nに出力する。

0006

ここで、DAC回路126−1〜126−nは、ホールド回路125からの階調データに基づき、m種類の階調電圧から1つの電圧値を選択し、出力バッファ127−1〜127−nに出力する。なおDAC回路126は、基準電源端子V0端子105〜V4端子109より入力する電圧によって、m種類の階調電圧を出力することが可能である。次に、出力バッファ127は、DAC回路126からの階調電圧をバッファし、信号出力端子111−1〜111−nに、液晶駆動用信号として出力する。

0007

次に、図29に、シフトレジスタ123、ラッチ回路124、ホールド回路125の具体的な構成例を示す。

0008

図29は液晶駆動用信号出力端子OUT1からOUT18の18出力となる液晶駆動用半導体集積回路101を構成を示している。液晶駆動用半導体集積回路101が備えるポインタ用シフトレジスタDF_1〜DF_18(以下、総称する場合はポインタ用シフトレジスタDFとする)は、図28に示すポインタ用シフトレジスタ回路123に対応し、ラッチ回路DLA_1〜DLA_18(以下、総称する場合はラッチ回路DLAとする)は、図28に示すラッチ回路124に対応し、ホールド回路DLB_1〜DLB_18(以下、総称する場合はホールド回路DLBとする)は、図28に示すホールド回路125に対応し、出力回路11_1〜18は、図28に示すDAC回路126および出力バッファ127に対応し、ポインタ用シフトレジスタのスタートタイミングを示すスタートパルス信号線(SP信号線)より入力される動作開始信号(SP信号)、および、クロック信号線CLK信号線)より入力される動作クロック信号は、図28に示すシフトクロック入力信号に対応し、DAT信号線より入力される階調データは図28に示す階調データに対応し、LS信号線より入力されるデータLOAD信号は図28に示すデータLOAD信号に対応する。

0009

図29に示すように、各ポインタ用シフトレジスタDFは、D−フリップフロップより構成されており、各ラッチ回路DLAおよび各ホールド回路DLBは、Dラッチより構成されている。さらに、液晶駆動用半導体集積回路101が備える、各ポインタ用シフトレジスタDF、各ラッチ回路DLA、およびホールド回路DLBの各々の個数は、液晶駆動用信号出力端子OUTの数と同じとなる。

0010

以上のように、シフトレジスタ回路123、ラッチ回路124、ホールド回路125、DAC回路126、および出力バッファ127は、液晶駆動用信号出力端子111と同じ個数必要なり、液晶駆動用信号出力端子111が1000端子であれば、上記の各回路124〜127も、それぞれ1000個必要となる。

0011

上述したように、近年、液晶パネル等の表示装置が大型化・高精細化が進んでおり、フルスペック高精細テレビHDTV:High Definition Television)においては、データライン数は1920本となる。よって、表示駆動用半導体集積回路は、データラインごとに、R・G・Bの階調電圧の信号を与える必要があり、結果、表示駆動用半導体集積回路は、1920本×3(R・G・B)=5760本の出力数、言い換えれば、5760個の液晶駆動用信号出力端子を備える必要がある。ここで、1つの表示駆動用半導体集積回路の出力数を720本とした場合、表示駆動用半導体集積回路は8個必要となる。

0012

一般的に、表示駆動用半導体集積回路はウエハ段階においてテストされ、パッケージ出荷テストされ、液晶パネルへ搭載後に表示テストが行われる。さらに、バーンインストレステストスクリーニングテストにより、初期不良が起こる可能性のある半導体集積回路は取り除かれる。したがって、表示不良が起こる、表示駆動用半導体集積回路を搭載した表示装置が、市場へ出荷されることはない。しかしながら、出荷前のテストやスクリーニングテストの際には、不良と判断されなかった、極微小欠陥異物の付着混入により、表示装置を使用している間に表示不良が稀に発生する。例えば、表示駆動用半導体集積回路の1つのデータラインにおける、出荷後の表示不良が発生する割合が0.01ppm(1億分の1)であったとしても、データライン数が5760本となるフルスペックのHDTVにおいては、表示不良の発生割合は、57.6ppm(100万分の57.6)となる。つまり、約17361台に1台が、表示不良を発生することになり、より大型化・高精細化になるほど、表示不良の発生割合は高くなる。

0013

このような、表示不良が発生した場合、迅速に表示装置を回収し、表示駆動用半導体集積回路のリペアを行う必要があるが、回収修理に大きなコストを要するのはもちろんのこと、商品イメージが低下することになる。

0014

ここで、従来技術においては、表示駆動用半導体集積回路に、欠陥となる回路に備える予備の回路を設け、欠陥のある回路を予備の回路に切り替えることにより、表示駆動用半導体集積回路の不具合を回避することが開示されている。

0015

具体的には、特許文献1において、表示駆動用半導体集積回路が、シフトレジスタの各段に予備の並列回路を備え、シフトレジスタの自己検査を行い、この検査結果をもとに、並列回路の欠陥のない一方を選択することによって、欠陥のシフトレジスタが引き起こす表示不良を回避する手法が開示されている。さらに、特許文献2においては、DAC回路の入力と出力にセレクターを設け、欠陥のあるDAC回路の位置が記憶されたRAMの情報をもとに、セレクターを切り替え、欠陥のないDAC回路と予備のDAC回路を切替える方法が開示されている。
特開平6−208346号公報(1994年7月26日公開
特開平8−278771号公報(1996年10月22日公開)

発明が解決しようとする課題

0016

しかしながら、特許文献1は、シフトレジスタに並列した予備回路を設け、シフトレジスタの欠陥を検出する方法、および、欠陥のあるシフトレジスタを予備のシフトレジスタに切り替える自己修復方法について開示しているが、その他のDAC回路等の出力回路における、欠陥を検出する方法や自己修復方法については開示していない。

0017

また、特許文献2には、欠陥のあるDAC回路を検出し、欠陥のあるDAC回路と予備のDAC回路とを切替える構成が開示されているが、この構成においては、予備のDAC回路の出力と、その他全てのDAC回路の出力とを切替可能なように配線する必要がある。したがって、回路基板上において、予備のDAC回路に接続される配線が複雑となり、DAC回路を実装する回路基板が大型化することになる。

0018

本発明は、欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化した駆動回路および該駆動回路を備えた表示装置を提供することにある。

課題を解決するための手段

0019

本発明に係る駆動回路は、上記の課題を解決するために、
表示装置に接続されたm個(mは2以上の自然数)の出力端子と、外部から取り込んだデジタル映像データ映像信号に変換するとともに、該映像信号を上記出力端子に出力可能な、少なくともm+1個の映像信号出力部と、上記各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替える接続切替部とを備えた駆動回路であって、上記接続切替部は、上記判定部により全ての上記映像信号出力部が良だと判定された場合、h番目(hはm以下の自然数)の上記出力端子にh番目の上記映像信号出力を接続する一方、上記判定部により、i番目(iはm以下の自然数)の上記映像信号出力部が不良だと判定された場合、j番目(jはi—1以下の自然数)の上記出力端子にj番目の上記映像信号出力部を接続すると共に、k番目(kはi以上m以下の自然数)の上記出力端子に、k+1番目の上記映像信号出力部を接続することを特徴としている。

0020

上記の構成によれば、駆動回路が備える各映像信号出力部は、外部からのデジタル映像データを取り込み映像信号に変換し、この映像信号を、各出力端子を介して、表示装置に出力する。また、駆動回路は、各映像信号出力部の良否を判定する判定部と、各出力端子と映像信号出力部との接続を切り替える接続切替部とを備えている。

0021

ここで、接続切替部は、判定部により全ての上記映像信号出力部が良だと判定された場合、h番目(hはm以下の自然数)の上記出力端子にh番目の上記映像信号出力をそれぞれ個別に接続する。つまり、1番目の映像信号出力部からの映像信号は、1番目の出力端子に出力され、2番目の映像信号出力部からの映像信号は、2番目の出力端子に出力される。以降同様に、3番目〜m番目の各映像信号出力部からの映像信号は、3番目〜m番目の各出力端子に出力される。

0022

一方、接続切替部は、上記判定部により、i番目(iはm以下の自然数)の上記映像信号出力部が不良だと判定された場合、j番目(jはi−1以下の自然数)の上記出力端子にj番目の上記映像信号出力部を接続すると共に、k番目(kはi以上m以下の自然数)の上記出力端子に、k+1番目の上記映像信号出力部を接続する。したがって、不良だと判定された映像信号出力部は、どの出力端子にも接続されない。例えば、7番目の映像出力部が不良だと判定された場合、1番目〜6番目までの映像信号出力部からの各映像信号は、1番目〜6番目の各出力端子にそれぞれ個別に出力され、8番目〜m+1番目の映像信号出力部からの映像信号は、7番目〜m番目の出力端子にそれぞれ個別に出力される。したがって、判定部によって不良と判定された7番目の映像信号出力部からの映像信号は、どの出力端子にも出力されない。

0023

このように、不良となる映像信号出力部が発生した場合、集積回路は、不良となる映像信号出力部を出力端子から切り離し、不良のない正常な映像信号出力部のみを用いて、各出力端子に映像信号を出力できる、言い換えれば、集積回路は欠陥がある映像信号出力部を検出した場合に自己修復できる。

0024

さらに、i番目の映像信号出力部が不良と判定された場合、接続切替部は、k番目の上記出力端子に、k+1番目の上記映像信号出力部を接続する。つまり、接続切替部は、各出力端子の接続先を、全ての映像信号出力部が良と判定された場合に接続される映像信号出力部から、この映像信号出力部に隣接する映像信号出力部に順次切り替える。これにより、映像信号出力部と出力端子との配線が複雑になることを抑えることができ、結果、回路基板が大型化することを抑えることが可能となる。

0025

また、本発明に係る駆動回路は、各映像信号出力部の良否を判定する判定部を備えており、上記接続切替部は、判定部による判定結果に応じて、上述したように、各出力端子と各映像信号出力部との接続を切換える。つまり、本発明に係る駆動回路は、自身が備える各映像信号出力部の良否を判定し、映像信号出力部に不具合があることを検出すると、駆動回路自身が自己修復を行い、言い換えれば、人間が修理を行うことなく、正常な映像信号出力部を使用して、映像信号を各出力端子に出力できる。

0026

上より、本発明の駆動回路は、欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化することが可能となる効果を奏する。

0027

また、本発明に係る駆動回路は、さらに、
上記複数の映像信号出力部のうち、上記デジタル映像データを取り込む映像信号出力部を選択する選択部を備え、上記選択部は、上記判定部により全ての上記映像信号出力部が良だと判定された場合、h番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、h番目の上記映像信号出力部を選択し、上記判定部により、i番目の上記映像信号出力部が不良だと判定された場合、n番目(nはi以下の自然数)の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、n番目の映像信号出力部を選択すると共に、k番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、k+1番目の映像信号出力部を選択することが好ましい。

0028

上記の構成によれば、判定部により全ての映像信号出力部が良だと判定された場合、h番目の出力端子に対応するデジタル映像データを取り込む映像信号出力部として、h番目の上記映像信号出力部を選択する。これにより、判定部により全ての映像信号出力部が良だと判定された場合、h番目の出力端子には、h番目の上記映像信号出力部が接続されるため、各出力端子には、各出力端子に対応した映像信号が、各映像信号出力端子より出力される。つまり、1番目の出力端子に対応するデジタル映像データは、1番目の映像信号出力部が取り込み、2番目の出力端子に対応するデジタル映像データは、2番目の映像信号出力部が取り込み、以降同様に、3番目〜m番目の各出力端子に対応するデジタル映像データは、3番目〜m番目の各映像信号出力部が取り込む。なお、このとき、1番目〜m番目の各出力端子は、1番目〜m番目の各映像信号出力部にそれぞれ接続されているため、1番目〜m番目の各出力端子には、各々対応した映像信号が、各映像信号出力部より出力される。

0029

一方、i番目の映像信号出力部が不良だと判定された場合、選択部は、n番目(nはi以下の自然数)の出力端子に対応するデジタル映像データを取り込む映像信号出力部として、n番目の映像信号出力部を選択すると共に、k番目の出力端子に対応するデジタル映像データを取り込む映像信号出力部として、k+1番目の映像信号出力部を選択する。これにより、i+1番目の映像信号出力部と、不良だと判定されたi番目の映像信号出力部とには、ともに、i番目の出力端子に対応する映像信号が出力される。しかしながら、i番目の出力端子には、i+1番目の映像信号出力部が接続されており、不良だと判定されたi番目の映像信号出力部は、どの出力端子にも接続されない。また、k番目の出力端子には、k+1番目の映像信号出力部が接続されるため、各出力端子には、各出力端子に対応した映像信号が、i番目の映像信号出力部を除く各映像信号出力部より出力される。

0030

例えば、判定部によって7番目の映像信号出力部が不良だと判定された場合、選択部は、1番目〜7番目の各出力端子に対応するデジタル映像データを取り込む映像信号出力部として、1番目〜7番目の各映像信号出力部を選択すると共に、7番目〜m番目の出力端子に対応するデジタル映像データを取り込む映像信号出力部として、8番目〜m+1番目の映像信号出力部を選択する。これにより、8番目の映像信号出力部と、不良だと判定された7番目の映像信号出力部とは、ともに、7番目の出力端子に対応する映像信号を取り込むことになる。しかしながら、7番目の出力端子には、8番目の映像信号出力部が接続されており、不良だと判定された7番目の映像信号出力部は、どの出力端子にも接続されない。また、8番目〜m番目の出力端子には、9番目〜m+1番目の映像信号出力部が接続されるため、結果、各出力端子には、各出力端子に対応した映像信号が、7番目の映像信号出力部を除く各映像信号出力部より出力される。

0031

以上より、本発明の駆動回路は、映像信号出力部が不良だと判定された場合に、自己修復を行い、各出力端子に、各出力端子に対応した映像信号を出力できる。

0032

また、本発明に係る駆動回路では、さらに、
上記各出力端子は、上記表示装置が備える表示画素の原色数に等しい複数のサブ出力端子からなり、上記各映像信号出力部は、上記原色数に等しい複数の出力部からなり、上記判定部は、上記各映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定することが好ましい。

0033

上記の構成によれば、各出力端子は、原色数に等しい複数のサブ出力端子からなり、各映像信号出力部は、原色数に等しい複数の出力部からなる。

0034

例えば、表示色がRGBの3原色によって構成される場合、各出力端子は3本のサブ出力端子の組によって構成され、各映像信号出力部は3本の出力部の組によって構成される。

0035

そして、各映像信号出力部を構成する出力部のうち、少なくともいずれかが不良であると判定部によって判定された場合、不良の出力部を含む映像信号出力部は、いずれの出力端子および接続端子からも切り離され、出力端子および接続端子と映像信号出力部との接続は、不具合が検出される前に接続されていた映像信号出力部に隣接する映像信号出力部との接続に順次切り替えられる。

0036

これにより、表示色を構成する原色数単位で、出力端子および接続端子と映像信号出力部との接続を切り替えることが可能となるため、カラーの表示装置を駆動する駆動回路においても、回路基板の配線を複雑化させることなく自己修復機能を実装できる。

0037

また、本発明に係る駆動回路では、さらに、上記原色数は3であることが好ましい。

0038

上記の構成によれば、例えば、表示色がRGBの3原色によって構成される表示装置を駆動することが可能となる。

0039

また、本発明に係る駆動回路では、さらに、
上記各出力端子は、上記表示装置が備える表示画素の原色数の自然数倍の数に等しい複数のサブ出力端子からなり、上記各映像信号出力部は、上記原色数の自然数倍に等しい複数の出力部からなり、上記判定部は、上記各映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定することが好ましい。

0040

上記の構成によれば、各出力端子は、原色数の自然数倍の数に等しい複数のサブ出力端子からなり、各映像信号出力部は、原色数の自然数倍に等しい複数の出力部からなる。

0041

例えば、表示色がRGBの3原色によって構成され、各原色に対応する映像信号として2種類の階調電圧を出力する場合、各出力端子は6本のサブ出力端子の組によって構成され、各映像信号出力部は6本の出力部の組によって構成されてもよい。

0042

そして、各映像信号出力部を構成する出力部のうち、少なくともいずれかが不良であると判定部によって判定された場合、不良の出力部を含む映像信号出力部は、いずれの出力端子および接続端子からも切り離され、出力端子および接続端子と映像信号出力部との接続は、不具合が検出される前に接続されていた映像信号出力部に隣接する映像信号出力部との接続に順次切り替えられる。

0043

これにより、表示色を構成する原色数の自然数倍単位で、出力端子および接続端子と映像信号出力部との接続を切り替えることが可能となるため、原色に対応する階調電圧が複数の信号によって設定されるカラーの表示装置を駆動する駆動回路においても、回路基板の配線を複雑化させることなく自己修復機能を実装できる。

0044

また、本発明に係る駆動回路では、さらに、上記原色数は3であり、かつ、上記自然数は2であることが好ましい。

0045

上記の構成によれば、例えば、表示色がRGBの3原色によって構成され、RGBのそれぞれに対応する階調電圧が2つの信号によって設定される構成のカラーの表示装置にことが可能となる。

0046

また、本発明に係る駆動回路は、さらに、
上記選択部は、上記原色数単位で上記各出力部に接続する複数の接続端子を備え、上記複数の出力部は、上記原色数単位で上記複数の接続端子のうちいずれかに接続されるものであることが好ましい。

0047

上記の構成によれば、例えば、表示装置のドット反転駆動が可能となる。

0048

また、本発明に係る液晶表示装置は、上記いずれかに記載の駆動回路を備えている。

発明の効果

0049

本発明の駆動回路では、以上のように、表示装置に接続されたm個(mは2以上の自然数)の出力端子と、外部から取り込んだデジタル映像データを映像信号に変換するとともに、該映像信号を上記出力端子に出力可能な、少なくともm+1個の映像信号出力部と、上記各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替える接続切替部とを備えた駆動回路であって、上記接続切替部は、上記判定部により全ての上記映像信号出力部が良だと判定された場合、h番目(hはm以下の自然数)の上記出力端子にh番目の上記映像信号出力を接続する一方、上記判定部により、i番目(iはm以下の自然数)の上記映像信号出力部が不良だと判定された場合、j番目(jはi—1以下の自然数)の上記出力端子にj番目の上記映像信号出力部を接続すると共に、k番目(kはi以上m以下の自然数)の上記出力端子に、k+1番目の上記映像信号出力部を接続する。

0050

したがって、本発明の駆動回路は、欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化することが可能となる効果を奏する。

発明を実施するための最良の形態

0051

以下、本発明に係る実施形態を図面に基づいて説明する。

0052

〔実施形態1〕
本発明の実施形態1について、図1図19を参照して以下に説明する。

0053

自己修復回路の構成)
まず、図1を参照して、本実施の形態に係る表示駆動用半導体集積回路(以下、集積回路とする)10の構成について説明する。なお、説明を簡単するため、例として、集積回路10は、従来例として説明した図28に相当する18出力の集積回路とするが、集積回路10からの出力は、18個に限定されない。

0054

図1は、本実施の形態に係る、通常動作を行う場合の集積回路10(駆動回路)の構成を示すブロック図である。図1に示すように、集積回路10は、液晶駆動用信号出力端子OUT1〜OUT18(以下、出力端子OUT1〜OUT18と略称し、総称する場合は出力端子OUTとする)と、D−フリップフロップ_1〜D−フリップフロップ_19(以下、DF_1〜DF_19と略称し、総称する場合はDFとする)と、ラッチ回路DLA_1〜DLA_18と、予備のラッチ回路DLA_19(以下、予備を含む全てのラッチ回路を総称する場合はラッチ回路DLAとする)と、ホールド回路DLB_1〜DLA_18と、予備のホールド回路DLB_19(以下、予備を含む全てのホールド回路を総称する場合はホールド回路DLBとする)と、出力回路11_1〜11_18と、予備の出力回路11_19(以下、予備を含む全ての出力回路を総称する場合は出力回路11とする)と、18個のスイッチSWA1〜SWA18(以下、総称する場合はスイッチSWAとする)と、18個のスイッチSWB1〜SWB18(以下、総称する場合はスイッチSWBとする)と、を備えている。

0055

なお、特許請求の範囲における映像信号出力部は、本実施形態における、ラッチ回路DLAとホールド回路DLBと出力回路11とによって構成されるブロックに対応している。また、集積回路10は、各出力端子OUTを介して、表示装置が備える映像信号線を駆動するものであり、集積回路10は表示装置に備えられてもよい。

0056

各DFは、直列に接続されており、シフトレジスタ20(選択部)を構成している。したがって、このシフトレジスタ20は、SP信号線およびCLK信号線より入力されるスタートパルス信号(以下、SP信号とする)およびクロック信号(以下、CLK信号とする)に基づいて、各DFより、各ラッチ回路DLAに、パルス信号を順次出力し、階調データを取り込むラッチ回路DLAを選択する。

0057

ここで、各ラッチ回路DLAは、入力されたパルス信号(以下、選択信号とする)が順次入力されることにより、この選択信号の入力タイミングに同期して、DATA信号線より、各出力端子OUTに対応した階調データを順次取り込む。各ラッチ回路DLAは、取り込んだ階調データを、各々接続するホールド回路DLBに出力する。各ホールド回路DLBは、出力された階調データを保持した後、LS信号線からのデータLOAD信号(以下、LS信号とする)に基づいて保持した階調データを、各々に接続する各出力回路11に出力する。

0058

出力回路11は、それぞれ、階調データを階調電圧信号に変換するDAC(Digital Analog Converter)回路(図示しない)と、バッファ回路役割を有するオペアンプ(図示しない)と、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグと、を備えている。

0059

各出力回路11は、自身の良否を示すFlagを出力する。1つの出力回路11を例にとると、出力回路11_1は、出力回路11_1が不良となった場合に、「1」となるFlag1を出力し、出力回路11_1が正常であれば「0」となるFlag1を出力する。同様に、出力回路11_2〜10_18も、自身の良否を示すFlag2〜18を、それぞれ出力する。なお、この出力回路ごとの動作の良否を判定する回路構成および判定動作については後述とする。

0060

図1に示すように、スイッチSWA1〜SWA18は、各DFの入力先を切替えるものであり、このスイッチSWA1〜SWA18の各々の切替えは、各出力回路11より出力されるFlag1〜Flag18の値によって制御される。具体的には、i番目の出力回路11_iからのFlagiが「1」であった場合、i+1番目のDF_iの入力先を、i番目のDF_iの入力とし、Flagiが「0」であった場合、i+1番目のDF_iの入力先を、i番目のDF_iの出力とする。なお、上記のiは、1≦i≦18の関係を満たす整数であり、以下の説明においても同様である。スイッチSWA7を例にとると、スイッチSWA7は、出力回路11_7より出力されるFlag7の値によって制御され、Flag7が「1」である場合は、スイッチSWA7は、DF_8の入力を、DF_7の入力に接続する。一方、Flag7が「0」である場合は、スイッチSWA7は、DF_8の入力を、DF_7の出力に接続する。

0061

また、スイッチSWB1〜SWB18(接続切替部)は、図1に示すように、各出力端子OUT1〜OUT18の接続先を切替えるものであり、このスイッチSWB1〜SWB18の各々の切替えは、Flag1〜Flag18より求められるFlag_X1〜Flag_X18の値によって制御される。ここで、Flag_X1〜Flag_X18は、図1に示す論理式を用いて、図示しない制御回路によって求められる。スイッチSWBの動作を具体的に説明すると、Flag1〜Flagiを論理式ORにて組み合わせたFlag_Xiが「1」であった場合、i番目のスイッチSWBiは、i番目の出力端子OUTiを、i+1番目の出力回路11_i+1の出力に接続する。一方、Flag_Xiが「0」であった場合、i番目のスイッチSWBiは、i番目の出力端子OUTiを、i番目の出力回路11_iの出力に接続する。スイッチSWB7を例にとると、スイッチSWB7は、Flag_X7の値によって制御され、Flag_X7が「1」であった場合、スイッチSWB7は、出力端子OUT7を、出力回路11_8の出力に接続する。一方、Flag_X7が「0」であった場合、スイッチSWB7は、出力端子OUT7を、出力回路11_7の出力に接続する。

0062

なお、図1に示す集積回路10においては、外部より入力される階調データをラッチするラッチ回路DLA_1〜DLA_18およびホールド回路DLB_1〜DLB_18は、1つの出力端子OUTに対して、各々1回路としているが、入力される階調データが6ビットであれば各々6回路必要となり、8ビットであれば各々8回路必要となる。なお、本実施形態においては、説明を簡略化するために、ラッチ回路DLAおよびホールド回路DLBは、1つの出力端子OUTに対して1回路としている。

0063

(通常動作)
次に、集積回路10において、不良の出力回路が発生していない場合の動作、すなわち、通常の動作を以下に説明する。

0064

不良の出力回路が発生していない場合、出力回路11_1〜11_18におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18を論理式ORにて組み合わせたFlag_X1〜Flag_X18も、すべて「0」となる。そのため、集積回路10におけるスイッチSWA1〜SWA18およびスイッチSWB1〜SWB18は、いずれも、図1に示すように接続し、集積回路10は、図29に示す従来の回路と同様の構成となる。

0065

以下に、集積回路10の通常動作について図2を参照して説明する。図2は、集積回路10において不良の出力回路が発生していない場合の動作を示すタイミングチャート図である。

0066

はじめに、DF_1の入力部Dに、集積回路10の動作開始を示す「H」のSP信号が入力される。DF_1は、CLK信号の立上りに応じて、SP信号の値「H」を取り込み、自身の出力部Qより「H」の選択信号を出力する。図2に示すように、CLK信号の次に立上りにおいては、SP信号は「L」となっているため、DF_1の出力部Qも「L」となる。なお、図2においては、DF_1〜DF_18のそれぞれの選択信号を、Q(DF_1)〜Q(DF_18)と記載している。

0067

各DFの出力部Qは、次段のDFの入力部Dに接続されており、DF_1からDF_18は、シフトレジスタ20を構成している。つまり、DF_1からの選択信号であるQ(DF_1)が「L」になる前に、CLK信号の立下りに応じて、DF_2は「H」のQ(DF_2)を出力し、その後Q(DF_1)は「L」となる。この動作処理が、DF_2〜DF_18においても同様に行われ、図2に示すように、各DFは、CLK信号の立ち下がりに同期して、各々の出力部Qに接続する各ラッチ回路DLAに、選択信号を順次出力する。

0068

次に、ラッチ回路DLA_1は、DF_1からの選択信号をゲート端子Qに入力する。ラッチ回路DLA_1は、ゲート部Gに「H」を入力されている期間、自身の入力部Dより階調データを取り込み、取り込んだ階調データを自身の出力部Qよりホールド回路DLB_1に出力する。ここで、ラッチ回路DLA_1は、入力された選択信号の立下り時点の階調データD1を保持し、入力された選択信号が「L」となった後も、保持した階調データD1を、出力部Qよりホールド回路DLB_1に出力する。なお、CLK信号および階調データは、互いに同期しており、集積回路10には、CLK信号の立下りごとに、各出力端子OUTに対応した階調データが順次入力されている。なお、図2に示す階調データD1〜D18は、出力端子OUT1〜OUT18のそれぞれに対応する階調データである。さらに、図2においては、各ラッチ回路DLAの出力部Qからの出力を、Q(DLA_1)〜Q(DLA_18)と記載している。

0069

また、ラッチ回路DLA_2〜DLA_18は、ラッチ回路DLA_1と同様に、DF_2〜DF_18より入力された各選択信号が「H」となる期間、DATA信号線を介して、各階調データD2〜D18を順次取り込み、選択信号が「L」になった後も、取り込んだ各階調データD2〜D18を、各々接続するホールド回路DLBに出力する。このとき、ホールド回路DLB_1〜DLB_18の入力部Dには、各ラッチ回路DLAより出力される各階調データD1〜D18が入力されている。なお、図2においては、ラッチ回路DLA_1〜DLA18が、各出力部Qより出力する信号を、Q(DLA_1)〜Q(DLA_18)と記載している。

0070

図2では、以降の動作を記載していないが、全てのラッチ回路DLAが、階調データD1〜D18の各々を取り込んだ後、集積回路10は、各ホールド回路DLBのゲート部Gに、「H」のLS信号を出力する。各ホールド回路DLBは、「H」のLS信号が入力されると、自身の入力部Dに入力されている各階調データD1〜D8を、各出力部Qに出力する。これにより、出力回路11_1〜11_18には、ラッチ回路DLA_1〜DLA_18が順に取り込んだ階調データD1〜D18が入力されることになる。そして、出力回路11_1〜11_18は、それぞれ、入力された階調データD1〜D18を階調電圧に変換し、変換した階調電圧をバッファして、階調データD1〜D18に対応する階調電圧を、出力端子OUT1〜OUT18の各々に出力する。

0071

なお、CLK信号やLS信号の入力によって、予備回路であるDF_19、ラッチ回路DLA_19、ホールド回路DLB_19も動作する。しかしながら、出力回路11_19は、出力端子OUT1〜OUT18のいずれにも接続されておらず、出力端子OUT1〜OUT18からの出力波形には影響しない。そのため、上記説明においては、予備回路であるDF_19、ラッチ回路DLA_19、ホールド回路DLB_19の動作の説明は省略している。

0072

(自己修復動作)
次に、集積回路10において、出力回路11_7に異常が発生し、出力回路11_7が備える判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復動作について、図3および図4を参照して説明する。図3は、本実施形態に係る、自己修復動作を行う場合の集積回路10の構成を示す図であり、図4は、集積回路10において不良の出力回路が発生した場合の動作を示すタイミングチャート図である。

0073

まず、図3に示すように、集積回路10において、出力回路11_7が不良となり、Flag7が「1」に設定されている。また、論理式OR(図1参照)によって、Flag_X1〜Flag_X6は「0」であり、Flag7が組み込まれて構成されるFlag_X7〜Flag_X18は「1」となる。

0074

ここで、Flag_X1〜Flag_X6は「0」であるため、スイッチSWA1〜SWA6およびスイッチSWB1〜SWB6は、既に説明した通常動作の場合と、同様の動作を行う。したがって、ここでは、DF_1〜DF_6、ラッチ回路DLA_1〜DLA_6、ホールド回路DLB_1〜DLB_6、および出力回路11_1〜11_6における動作の説明は省略する。

0075

一方、Flag7が「1」に設定されているため、SWA7は、DF_8の入力部Dの接続先を、DF_7の出力部QからDF_6の出力部Qに切替えている。図4に示すように、このSWA7の切替えにより、DF_7およびDF_8は、それぞれラッチ回路DLA_7およびDLA_8に、同一のタイミングで、言い換えれば、階調データD7の入力タイミングに同期して選択信号を出力する。これにより、ラッチ回路DLA_7およびDLA_8は、共に階調データD7を取り込むことになる。また、DF_9〜DF_19は、それぞれ、階調データD8〜D18の入力タイミングに同期して、選択信号を、ラッチ回路DLA_9〜DLA_19に出力する。これにより、ラッチ回路DLA_9は階調データD8を取り込み、ラッチ回路DLA_10は階調データD9を取り込み、以降同様に、ラッチ回路DLA_11〜DLA_19は、それぞれ、階調データD10〜D18を取り込む。このように、ラッチ回路DLA_8〜DLA_19は、通常動作時に比べて、一段ずれた階調データD7〜D18を、それぞれ取り込む。なお、図4においては、各DFからの選択信号を、Q(DF_1)〜Q(DF_19)と記載し、各ラッチ回路DLAの出力部Qからの出力を、Q(DLA_1)〜Q(DLA_18)と記載している。

0076

また、Flag_X7は「1」であるため、スイッチSWB7は、出力端子OUT7の接続先を、出力回路11_7の出力から出力回路11_8の出力に切替えている。したがって、不良の出力回路11_7より出力される階調電圧は、どの出力端子OUTにも出力されない。さらに、出力端子OUT7には、出力回路11_8からの、階調データD7に対応した階調電圧が入力される。さらに、Flag_X8〜Flag_X18は「1」であるため、スイッチSWB8〜18は、出力端子OUT8と出力回路11_9とを接続し、出力端子OUT9と出力回路11_10とを接続し、以降同様に、出力端子OUT10〜出力端子OUT18のそれぞれに、出力回路11_11〜出力回路11_19を接続する。結果、出力端子OUT1〜OUT18のそれぞれには、階調データD1〜D18の各々に対応する階調電圧が出力される。

0077

以上に説明したとおり、出力回路11、ラッチ回路DLA、およびホールド回路DLBの不良が検出された場合には、各DFの入力部Dの接続先を切替えるとともに、出力回路11_1〜11_19と出力端子OUT1〜OUT18の接続を切替えることによって、不良と判断された出力回路11、ラッチ回路DLA、およびホールド回路DLBを切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現している。

0078

(出力回路の不具合の検出)
以下に、集積回路10における出力回路11_1〜11_18の不具合の検出方法について説明する。この不具合の検出方法は、出力回路11_1〜11_18の各々が備えるオペアンプにおいて、基準となる電圧と、出力回路11_1〜11_18の各々が備えるDAC回路から出力される電圧とを比較することにより行う。出力回路11_1〜11_18の不具合の検出方法には、予備の出力回路11_19が備えるDAC回路から出力される電圧を、出力回路11_1〜11_18の各々が備えるDAC回路からの電圧と比較して判断する「第1の不具合検出方法」や、出力回路11_1〜11_18の各々が備えるDAC回路から出力される電圧を相互に比較して判断する「第2の不具合検出方法」がある。

0079

(第1の不具合検出方法)
以下に、予備の出力回路11_19が備えるDAC回路から出力される電圧を、各出力回路11_1〜11_18が備えるDAC回路からの電圧と比較して判断する「第1の不具合検出方法」について、図5図12を参照して説明する。

0080

図5は、予備の出力回路11_19を用いて、通常の出力回路11_1〜11_18における不具合の検出を行う構成を示す図である。図5において、DAC_1、オペアンプ1_1、スイッチ2、2b、判定回路3_1、判定フラグ4_1、およびプルアッププルダウン回路5_1によって構成されるブロックが図1の出力回路11_1に対応し、DAC_2、オペアンプ1_2、スイッチ2、2b、判定回路3_2、判定フラグ4_2、およびプルアップ・プルダウン回路5_2によって構成されるブロックが図1の出力回路11_2に対応し、DAC_3、オペアンプ1_3、スイッチ2、2b、判定回路3_3、判定フラグ4_3、およびプルアップ・プルダウン回路5_3によって構成されるブロックが図1の出力回路11_3に対応し、DAC_19およびオペアンプ1_19によって構成されるブロックが図1の予備の出力回路11_19に対応している。

0081

図5に示す回路は、図1に示す自己修復の動作を行う集積回路10の一部として組み込まれており、各出力回路11は隣り合う2つの出力回路からの出力を切替可能なスイッチに接続されている。例えば、出力端子OUT1は、出力回路11_1および出力回路11_2からの出力を切替可能なスイッチに接続されており、出力端子OUT2は、出力回路11_2および出力回路11_3からの出力を切替可能なスイッチに接続されている。

0082

なお、図5では、説明のため、出力回路11_1〜11_3および予備の出力回路11_19のみを示しているが、不具合の検出は、全ての通常の出力回路11_1〜11_18について行われ、各出力回路11_1〜11_18も、出力回路11_1〜11_3と同様の回路を備えるている。

0083

集積回路10は、ラッチ回路DLA_1〜DLA_3とホールド回路DLB_1〜DLB_3と出力回路11_1〜11_3と複数のスイッチ2aおよび2bを備えている。また、集積回路10は、予備回路としてのラッチ回路DLA_19、ホールド回路DLB_19、および出力回路11_19も備えている。

0084

ラッチ回路DLA_1〜DLA_3には、DATA信号線を介して、出力端子OUT1〜OUT3のそれぞれに対応する階調データが入力される。さらに、階調データは、ホールド回路DLB_1〜DLB_3を介して出力回路11_1〜11_3に入力され、出力回路11_1〜11_3において、デジタルの階調データから階調電圧信号に変換される。

0085

また、複数のスイッチ2aは、test信号によってON,OFF切り替わり、また、複数のスイッチ2bは、testB信号によってON,OFFが切り替わる。なお、スイッチ2aおよびスイッチ2bは、「H」の信号を入力された場合にONとなり、「L」の信号を入力された場合にOFFとなる。

0086

(不良判定を行わない場合の動作)
次に、図5において、不良判定を行わない場合、つまり表示装置が階調電圧を出力する、表示駆動を行うときの通常動作について説明する。

0087

通常動作の場合は、test信号は「L」であり、testB信号は「H」となる。このとき、スイッチ2aはOFFとなり、スイッチ2bはONとなる。これにより、ラッチ回路DLA_1〜DLA_3には、DF_1〜DF_3からの選択信号が入力され、ラッチ回路DLA_19には、DF_19からの選択信号が入力される。

0088

ラッチ回路DLA_1〜DLA_19は、入力された選択信号に同期して、階調データの入力端子より、DATA信号線を介して自身に対応する階調データを取得する。ホールド回路DLB_1〜DLB_19は、ラッチ回路DLA_1〜DLA_19が取得した階調データを、LS信号に基づいて出力する。

0089

次に、DAC_1〜DAC_19は、それぞれ、ホールド回路DLB_1〜DLB_19から階調データを受け取る。そして、DAC_1〜DAC_19は、デジタルの階調データを階調電圧に変換し、オペアンプ1_1〜1_19の正極性入力端子に出力する。ここで、オペアンプ1_1〜1_19の出力は、スイッチ2bがONしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ1_1〜1_19は、ボルテージフォロワとして動作する。したがって、オペアンプ1_1〜1_19は、DAC_1〜DAC_19からの階調電圧に対して、バッファ回路の役割を果たすことになり、自身の正極性入力端子に入力された階調電圧を、対応する出力端子OUT1〜OUT19に出力する。

0090

以上の説明のとおり、出力端子OUTごとに直列に接続されたラッチ回路DLAとホールド回路DLAとDACとオペアンプとを含むブロックを出力回路ブロック(映像信号出力部)とすると、各出力回路ブロックは、階調データの入力端子より入力された階調データを、表示装置を駆動するための階調電圧に変換し、変換した階調電圧を出力端子OUTを介して表示装置に出力することを目的としている。

0091

動作確認テストへの切り替え)
DAC_1〜DAC_3の動作確認を行う動作確認テストへの切り替えを行う場合、test信号を「H」とし、testB信号を「L」とする。まず、スイッチ2aがONとなることにより、予備のラッチ回路DLA_19には、動作確認テスト用のSTR信号である、TSTR1信号が入力され、ラッチ回路DLA_1〜DLA_3には、動作確認テスト用のSTR信号である、TSTR2信号が入力される。さらに、オペアンプ1_1〜1_3の負極性入力端子には、予備のDAC_19からの階調電圧が入力される。また、スイッチ2bがOFFになったことにより、オペアンプ1_1〜1_3の出力は、自身の負極性入力端子への負帰還が遮断される。その結果、オペアンプ1_1〜1_3は、自身の正極性入力端子に直列に接続されたDAC_1〜DAC_3からの出力電圧と、予備のDAC回路であるDAC_19からの出力電圧とを比較するコンパレータとなる。

0092

なお、test信号およびtestB信号は、動作確認テストの切り替え、および動作確認テストの動作をコントロールする、制御回路(図示しない)より出力される。また、この制御回路は、動作確認テストにおける、DATA信号線を介して入力される階調データ、および、LSを制御する回路でもある。さらに、この制御回路は、通常動作中の階調データ、LS信号、CLK信号を制御する制御回路と同一であってもよいし、異なる制御回路であってもよい。

0093

(第1の不具合検出方法の動作確認テスト1)
次に、動作確認テストの1つ目の手順を、図6を参照して以下に説明する。図6は、第1の不具合検出方法における1つ目の手順を示すフローチャート図である。

0094

上述のとおり、図5では、出力回路11_1〜11_3および予備の出力回路11_19のみを示しているが、不具合の検出は、図1に示す全ての通常の出力回路11_1〜11_18について行われる。以下では、出力回路11_1〜11_18に含まれるDAC_1〜DAC_18の不良判定を行って、出力回路11_1〜11_18の不具合を検出する方法について説明する。

0095

なお、図1に示す出力回路11_1〜11_18は、それぞれ、オペアンプ1_1〜1_18、判定回路3_1〜3_18、判定フラグ4_1〜4_18、およびプルアップ・プルダウン回路5_1〜5_18を含んで構成される。

0096

図6に示すステップS21(以下、S21と略称する)において、test信号を「H」とし、testB信号を「L」とする。すでに上述したように、S21により、オペアンプ1_1〜1_18はコンパレータの役割を有することとなる。

0097

次に、S22において、図示しない制御回路が備えるカウンタmを0に初期化する。さらに、制御回路は、TSTR1信号をアクティブにし、カウンタmの値に対応する階調mの階調データを、ここでは、階調0の階調データを、DATA信号線を介して予備のラッチ回路DAL_19に取り込ませる。さらに、制御回路は、TSTR2信号をアクティブにし、カウンタmの値に1を加算した、階調m+1の階調データを、ここでは、階調1の階調データを、DATA信号線を介して、ラッチ回路DLA_1〜DLA_18に格納する。

0098

次に、予備のホールド回路DLB_19は、LS信号に基づいて、ラッチ回路DAL_19より、階調0の階調データを取得する。さらに、DAC_19は、ホールド回路DLB_19より階調データを入力し、階調0の階調電圧を、オペアンプ1_1〜1_18の負極性入力端子に出力する(S23)。一方、ホールド回路DLB_1〜DLB_18は、LSに基づいて、ラッチ回路DLA_1〜DLA_18より、階調1の階調データを取得する。さらに、DAC_1〜DAC_18は、ホールド回路DLB_1〜DLB_18より階調データを入力する。DAC_1〜DAC_18は、自身に直列に接続された、各オペアンプ1_1〜1_18の正極性入力端子に、階調1の階調電圧を出力する(S23)。なお、本発明の集積回路は、n階調の階調電圧を出力するものであり、階調0の階調電圧が一番低い電圧値であり、階調nの階調電圧が一番高い電圧値であるものとする。

0099

次に、オペアンプ1_1〜1_18は、正極性入力端子に入力されたDAC_1〜DAC_18からの階調電圧と、負極性入力端子に入力されたDAC_19からの階調電圧とを比較する(S24)。具体的には、オペアンプ1_1〜1_18は、自身の正極性入力端子に階調1の階調電圧を入力し、自身の負極性入力端子に階調0の階調電圧を入力する。ここで、DAC_1〜DAC_18が正常であれば、階調1の階調電圧が階調0の階調電圧よりも高いため、オペアンプ1_1〜1_18は、「H」レベルの信号を出力する。ここで、オペアンプ1_1〜1_18の出力が「L」レベルの信号であった場合、DAC_1〜DAC_18は不良であることになる。

0100

次に、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力信号を入力し、入力された信号のレベルと、自身が記憶する期待値とを比較する。なお、判定回路3_1〜3_18が記憶する期待値は、制御回路より与えられたものである。この動作確認テスト1においては、判定回路3_1〜3_18は期待値を「H」レベルとして記憶している。

0101

ここで、判定回路3_1〜3_18は、オペアンプ1_1〜1_18より入力された信号が、自身が記憶する期待値と同じ、「H」レベルであれば、DAC_1〜DAC_18が正常であると判定する。一方、判定回路3_1〜3_18は、オペアンプ1_1〜1_18より入力された信号が「L」レベルであれば、DAC_1〜DAC18が不良であると判定し、判定フラグ4_1〜4_18に「H」フラグを出力する。判定フラグ4_1〜4_18は、判定回路3_1〜3_18より「H」フラグを入力された場合、入力された「H」フラグを自身の内部メモリに記憶する。(S25)
なお、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力信号を入力し、入力された信号が「H」レベルであれば、判定フラグ4_1〜4_18に「L」フラグを出力し、入力された信号が「L」レベルであれば、判定フラグ4_1〜4_18に「H」フラグを出力する構成としてもよい。この場合、判定フラグ4_1〜4_18は、判定回路3_1〜3_18より一度でも「H」フラグを入力された場合、その後、判定回路3_1〜3_18より「L」フラグを入力しても、判定フラグ4_1〜4_18は「H」フラグを保持しつづける。また、不良であると判断され、判定フラグ4_1〜4_18が「H」になった場合、以後の判定動作を行わない構成にしても良い。

0102

次に、制御回路は、カウンタmの値が、n−1であるかを判定する(S26)。カウンタmの値がn−1以下の場合は、カウンタmの値を1つ増やし、S23〜S25のステップを、mの値がn−1となるまで、繰り返し行う。なお、このnとは、集積回路10が出力できる階調数である。

0103

(第1の不具合検出方法の動作確認テスト2)
次に、動作確認テストの2つ目の手順を、図7を参照して以下に説明する。図7は、第1の不具合検出方法に係る、動作確認テストの2つ目の手順を示すフローチャート図である。

0104

まず、動作確認テスト1においては、常にオペアンプ1_1〜1_18の正極性入力端子に入力される階調電圧が、負極性入力端子に入力される階調電圧より高いため、DAC19に、低い電圧しか出力しないような不具合がある場合や、DAC_1〜_18に高い電圧しか出力しないような不具合がある場合には、判定回路3_1〜3_18は、正常を示す「L」フラグを出力してしまう。

0105

したがって、動作確認テスト2においては、オペアンプ1_1〜1_18の正極性入力端子に、負極性入力端子より低い階調電圧を入力して動作確認を行う。

0106

まず、動作確認テスト1が終了した後、カウンタmの値を0に初期化する(S31)。次に、制御回路は、TSTR1信号をアクティブにし、カウンタmの値に1を加算した、階調m+1の階調データを、ここでは、階調1の階調データを、DATA信号線を介して予備のラッチ回路DLA_19に取り込ませる。次に、制御回路は、TSTR2信号をアクティブにし、カウンタmに対応する階調mの階調データを、ここでは、階調0の階調データを、DATA信号線を介してラッチ回路DLA_1〜DLA_18に取り込ませる。

0107

ここで、動作確認テスト1のS23と同様に、DAC_19は、ラッチ回路DLA_19が格納した階調データを、ホールド回路DLB_19を介して入力する。さらに、DAC_19は、入力された階調データに対応する、階調m+1の階調電圧を、ここでは、階調1の階調電圧を、オペアンプ1_1〜1_18の負極性入力端子に出力する。一方、DAC_1〜DAC_18は、ラッチ回路DLA_1〜DLA_18が格納した階調データを、ホールド回路DLB_1〜DLB_18を介して入力する。さらに、DAC_1〜DAC_18は、入力された階調データに対応する、階調mの階調電圧を、ここでは、階調0の階調電圧を、自身に直列に接続された、オペアンプ1_1〜1_18の正極性入力端子に出力する(S32)。

0108

次に、オペアンプ1_1〜1_18は、正極性入力端子に入力されたDAC_1〜DAC_18からの階調0の階調電圧と、負極性入力端子に入力されたDAC_19からの階調1の階調電圧とを比較する(S33)。ここで、DAC_1〜DAC_18が正常であれば、階調1の階調電圧が階調0の階調電圧よりも高いため、オペアンプ1_1〜1_18は、「L」フラグの信号を出力する。ここで、オペアンプ1_1〜1_18の出力が「H」レベルの信号であった場合、DAC_1〜DAC_18は不良であることになる。

0109

次に、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力信号のレベルと、自身が記憶する期待値とを比較する。この動作確認テスト1においては、判定回路3_1〜3_18は期待値を「L」レベルとして記憶している。ここで、判定回路3_1〜3_18は、オペアンプ1より入力された信号が、自身が記憶する期待値と同じ、「L」レベルであれば、DAC_1〜DAC_18が正常であると判定する。一方、判定回路3_1〜3_18は、オペアンプ1_1〜1_18より入力された信号が「H」であれば、DAC_1〜DAC18が不良であると判定し、判定フラグ4_1〜4_18に「H」フラグを出力する。判定フラグ4_1〜4_18は、判定回路3_1〜3_18より「H」フラグを入力された場合、入力された「H」フラグを自身の内部メモリに記憶する(S34)。以上の、S33〜S34のステップを、mの値がn−1となるまで繰り返し行う(S35、S36)。

0110

(第1の不具合検出方法の動作確認テスト3)
次に、動作確認テストの3つ目の手順を、図8を参照して以下に説明する。図8は、第1の不具合検出方法に係る、動作確認テストの3つ目の手順を示すフローチャート図である。

0111

DAC_1〜DAC_18において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ1_1〜1_18に入力された階調電圧を、オペアンプ1_1〜1_18が保持し続け、動作確認テスト1および2において、不具合を検出できない場合がある。ここで、動作確認テスト3においては、オペアンプ1_1〜1_18の正極性入力端子にプルダウン回路5_1〜5_18を接続する。これにより、DAC_1〜DAC_18の出力がオープンとなる場合、オペアンプ1_1〜1_18の正極性入力端子に、低い電圧を入力することになる。結果、DAC_1〜DAC_18の出力がオープンとなる場合、言い換えれば、DAC_1〜DAC_18より出力がない場合において、実行済の確認テストによる、オペアンプ1の入力された階調電圧を、オペアンプ1が保持し続けることを防ぐことができる。

0112

動作確認テスト3の具体的な手順は、図8に示すように、まず、カウンタmを0に初期化する(S41)。次に、プルアップ・プルダウン回路5_1〜5_18は、オペアンプ1_1〜1_18の正極性入力端子をプルダウンする(S42)。ここからのS43〜S47のステップは、既に上述した動作確認テスト1の、S23〜S27のステップと同様であるため、ここではその説明を省略する。

0113

以上のように、オペアンプ1_1〜1_18の正極性入力端子をプルダウンし、動作確認テスト1の手順を行うことにより、DAC_1〜DAC_18の出力がオープンとなった場合、オペアンプ1は、「L」レベルの信号を出力することになる。結果、判定回路3_1〜3_18は、入力された「L」レベルの信号より、DAC_1〜DAC_18に不具合があると判定し、判定フラグ4_1〜4_18が「H」フラグを記憶することになる。

0114

(第1の不具合検出方法の動作確認テスト4)
次に、動作確認テストの4つ目の手順を、図9を参照して以下に説明する。図9は、第1の不具合検出方法に係る、動作確認テストの4つ目の手順を示すフローチャート図である。

0115

ここで、動作確認テスト4は、動作確認テスト3と同様に、DAC_1〜DAC_18の出力がオープンとなる不具合に対応するためのものである。同図に示すように、まず、カウンタmを0に初期化する(S51)。次に、プルアップ・プルダウン回路5_1〜5_18は、オペアンプ1_1〜1_18の正極性入力端子をプルアップする(S52)。ここからのS53〜S57のステップは、既に上述した動作確認テスト2の、S32〜S36のステップと同様であるため、ここではその説明を省略する。

0116

以上のように、オペアンプ1_1〜1_18の正極性入力端子をプルアップし、動作確認テスト2の手順を行うことにより、DAC_1〜DAC_18の出力がオープンとなった場合、オペアンプ1_1〜1_18は、「H」レベルの信号を出力することになる。結果、判定回路3_1〜3_18は、入力された「H」レベルの信号より、DAC_1〜DAC_18に不具合があると判定し、判定フラグ4_1〜4_18が「H」を記憶することになる。

0117

(第1の不具合検出方法の動作確認テスト5)
次に、動作確認テストの5つ目の手順を、図10を参照して以下に説明する。図10は、第1の不具合検出方法に係る、動作確認テストの5つ目の手順を示すフローチャート図である。

0118

DAC_1〜DAC_18においては、自身における隣接する2つ階調がショートするという不具合が発生する場合がある。このように、隣接する2つ階調がショートした場合、DAC_1〜DAC_18は、ショートした2つの階調の中間電圧を出力することになる。この不具合の場合、DAC_1〜DAC_18が出力する階調電圧は、正常な場合と比べて、1階調以上の電圧のずれとならない。したがって、動作確認テスト1〜4において、この不具合を検出することはできない。ここで、動作確認テスト5においては、このようなDAC_1〜DAC_18における、隣接する2つの階調がショートした不具合を検出することが目的である。

0119

同図に示すように、制御回路は、まず、カウンタmを0に初期化する(S61)。次に、TSTR1およびTSTR2をアクティブにし、さらに、DATA信号線を介して、階調mの階調データを、ここでは、階調0の階調データを、ラッチ回路DLA_19およびラッチ回路DLA_1〜DLA_18が入力する。次に、DAC_19およびDAC_1〜DAC_18は、ホールド回路DLB_19およびホールド回路DLB_1〜DLB_18を介して、ラッチ回路DLA_19およびラッチ回路DLA_1〜DLA_18より、階調0の階調データを取得する。さらにDAC_19およびDAC_1〜DAC_18は、オペアンプ1_1〜1_18の正極性入力端子および負極性入力端子に、階調0の階調電圧を出力する(S62)。

0120

次に、図示しないスイッチにより、各オペアンプ1_1〜1_18の正極性入力端子と、負極性入力端子とをショートする。なお、動作確認テスト1および2において、DAC_1〜DAC_18に不具合がないと判定されている場合は、正極性入力端子と負極性入力端子に入力される階調電圧の差は、1階調以上の電圧差にならない。したがって、正極性入力端子と負極性入力端子とをショートすることによって、大きな電流が流れるという問題はない。

0121

ここで、各オペアンプ1_1〜1_18において、正極性入力端子と負極性入力端子とをショートしたことにより、オペアンプ1_1〜1_18の2つの入力端子は、同じ階調電圧を入力することになる。ここで、本来オペアンプ1_1〜1_18は、入出力オフセット電圧を有しているため、自身の2つの入力端子に同じ階調電圧を入力されたとしても、オペアンプ1_1〜1_18の出力は、「H」または「L」のどちらかを出力することになる。この、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプ1_1〜1_18の出力のレベルを、判定回路3_1〜3_18は、期待値として記憶する(S63)。

0122

次に、図示しないスイッチをOFFにして、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とのショートを解除する。このとき、オペアンプ1_1〜1_18の正極性入力端子には、DAC_1〜DAC_18からの階調0の階調電圧が入力され、負極性入力端子には、DAC_19からの階調0の階調電圧が入力される。ここで、DAC_19およびDAC_1〜DAC_18に不具合がなければ、オペアンプ1_1〜1_18の出力は、S63において判定回路3_1〜3_18が記憶した期待値と同じ出力となる。したがって、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力と、自身が記憶する期待値とを比較する(S64)。判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力値が、期待値と異なる値であれば、判定フラグ4_1〜4_18に「H」フラグを出力する(S65)。

0123

次に、図示しないスイッチによって、オペアンプ1_1〜1_18の正極性入力端子にDAC_19からの階調電圧を入力し、負極性入力端子にDAC_1〜DAC_18からの階調電圧を入力するように、オペアンプ1_1〜1_18の入力を切り替える(S66)。ここで、S64と同様の処理を行う(S67)。S67において、判定回路3_1〜3_18が、オペアンプ1_1〜1_18からの出力と、自身が記憶する期待値とが異なれば、判定フラグ4_1〜4_18に「H」フラグを出力する(S68)。このように、正極性入力端子と負極性入力端子とを切り替えることにより、判定回路3_1〜3_18が記憶する期待値が「H」レベルまたは「L」レベルのどちらであっても、DAC_1〜18の不具合を検出可能となる。

0124

以上のS62〜S68のステップを、カウンタmの値がnとなるまで、カウンタmの値を1つ増加させて繰り返し行う(S69、S70)。

0125

(第1の不具合検出方法に係る自己修復)
次に、判定フラグ4_1〜4_18が「H」フラグを記憶している場合、言い換えれば、上記動作確認テスト1〜5において、DAC_1〜DAC_18いずれかに不具合があると判定回路3_1〜3_18が判定した場合の修復について、図11を参照して以下に説明する。図11は、前述の自己修復手段にて、自己修復する手順を示すフローチャート図である。

0126

判定回路3_1〜3_18は、DAC_1〜DAC_18が不良であると判定した場合、「H」フラグを判定フラグ4_1〜4_18に出力する。さらに、判定フラグ4_1〜4_18は、判定回路3_1〜3_18からの「H」フラグを入力し、自身の内部に記憶する。ここで、制御回路は、判定フラグ4_1〜4_18が「H」を記録しているかどうかを検出する(S71)。制御回路は、判定フラグ4_1〜4_18が「H」を記憶していないことを検出した場合は、S75の処理に移る。一方、制御回路は、判定フラグ4_1〜4_18が「H」を記憶していることを検出した場合、判定フラグ4_1〜4_18のそれぞれが記憶している「H」のフラグ数を確認する。ここで、判定フラグ4_1〜4_18が記憶している「H」のフラグ数が複数の場合、S73の処理にうつる。一方、判定フラグ4が記憶している「H」のフラグ数が1つの場合は、S74の処理にうつる(S72)。

0127

S74においては、「H」フラグを記憶している判定フラグ4_1〜4_18に対応するDAC_1〜DAC18を無効にし、出力回路全体を修復する処理を行う(S74)。具体的には、判定フラグ4_1〜4_18は、それぞれ、自身が記憶するフラグを、Flag1〜18として、スイッチSWA1〜SWA18に出力するとともに、Flag_X1〜Flag_X18を求める制御回路に出力する。

0128

次に、S73の処理について説明する。判定フラグ4_1〜4_18が記憶する「H」フラグの数が、複数であった場合、確率的に予備のDAC19が不良であると考えられる。したがって、S73において、制御回路は、判定フラグ4_1〜4_18が記憶するフラグを全て「L」フラグにし、S75の処理に移行する。次に、S71においてNOと判定された場合、S73の処理後、または、S74の処理後、制御回路は、test信号を「L」に、testB信号を「H」に切り替え、通常動作に移行する(S75)。

0129

次に、集積回路10を搭載する表示装置の電源投入から、動作確認テストを行い、通常動作を行うまでの手順を、図12を参照して以下に説明する。図12は、表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。

0130

同図に示すように、まず、表示装置に電源投入し、集積回路10を初期化することにより、判定フラグ4_1〜4_18は全て「L」フラグになる(S81)。次に、制御回路は、test信号を「H」に、testB信号を「L」にし、動作確認テストの状態に集積回路10を切り替える(S82)。次に、制御回路および集積回路10は、上述した動作確認テストを行う(S83)。さらに、全ての動作確認テスト1〜5が終了したかどうかを、制御回路は確認し、不良となる回路がある場合には自己修復を行い、通常動作に移行する(S84)。

0131

(第2の不具合検出方法)
以下に、出力回路から出力する電圧を相互に比較して、不良を判断する「第2の不具合検出方法」について、図13図19を参照して説明する。なお、なお、第2の不具合検出方法の説明に関しては、第1の不具合検出方法と異なる箇所についてのみ説明し、重複する箇所についてはその説明を省略する。

0132

まず、第1の不具合検出方法と第2の不具合方法の違いについて簡単に説明する。第1の不具合検出方法は、DAC_1〜DAC_18の出力と、予備のDAC_19の出力を、オペアンプ1_1〜1_18において比較している。一方、第2の不具合検出方法は、互いに隣接する2つのDACを一組とし、互いのDACからの出力を、オペアンプ1_1〜1_20において比較する。

0133

図13は、出力回路11_1〜11_20において、互いに隣接する2つの出力回路を一組として不具合の検出を行う構成を示す図である。図13において、DAC_1、オペアンプ1_1、スイッチ2、2b、判定回路3_1、判定フラグ4_1、およびプルアップ・プルダウン回路5_1によって構成されるブロックが図1の出力回路1に対応し、DAC_2、オペアンプ1_2、スイッチ2、2b、判定回路3_2、判定フラグ4_2、およびプルアップ・プルダウン回路5_2によって構成されるブロックが図1の出力回路2に対応し、DAC_3、オペアンプ1_3、スイッチ2、2b、判定回路3_3、判定フラグ4_3、およびプルアップ・プルダウン回路5_3によって構成されるブロックが図1の出力回路3に対応し、DAC_4、オペアンプ1_4、スイッチ2、2b、判定回路3_4、判定フラグ4_4、およびプルアップ・プルダウン回路5_4によって構成されるブロックが図1の出力回路4に対応し、DAC_19、オペアンプ1_19、スイッチ2、2b、判定回路3A、判定フラグ4A、およびプルアップ・プルダウン回路25Aによって構成されるブロックが図1の予備の出力回路11_19に対応している。

0134

なお、図1ではラッチ回路DLA_20、ホールド回路DLB_20、および出力回路20は示されていないが、第2の不具合検出方法を行う場合には、図1に示す集積回路10において、ラッチ回路DLA_20、ホールド回路DLB_20、および、出力回路1_20とによって構成されるブロックが備えられる。出力回路1_20は、DAC_20、オペアンプ1_20、スイッチ2、2b、判定回路3B、判定フラグ4B、およびプルアップ・プルダウン回路25Bを含んで構成される。

0135

図13に示す回路は、図1に示す自己修復の動作を行う集積回路10の一部として組み込まれており、各出力回路は隣り合う2つの出力回路11からの出力を切替可能なスイッチに接続され、例えば、出力端子OUT1は、出力回路1および出力回路2からの出力を切替可能なスイッチに接続されており、出力端子OUT2は、出力回路2および出力回路3からの出力を切替可能なスイッチに接続されている。

0136

なお、図13では、説明のため、出力回路11_1〜11_4および予備の出力回路11_19、11_20のみを示しているが、不具合の検出は、全ての通常の出力回路11_1〜11_20について行われる。

0137

集積回路10は、ラッチ回路DLA_1〜DLA_4とホールド回路DLB_1〜DLB_4と出力回路11_1〜11_4と複数のスイッチ2aおよび2bを備えている。また、集積回路10は、予備のラッチ回路DLA_19および20と、予備のホールド回路DLB_19および20と、予備のDAC回路DAC19およびDAC20と、オペアンプ1_19および1_20と、プルアップ・プルダウン回路25Aおよび25Bとを含んで構成される出力回路11_19および11_20を備えている。

0138

オペアンプ1_1〜1_20は、自身に直列に接続されるDAC_1〜DAC_20からの出力を、自身の正極性入力端子に入力する。さらに、オペアンプ1_1〜1_20は、自身に隣り合うオペアンプに直列に接続されるDAC_1〜DAC_20からの出力を、自身の負極性入力端子に入力する。具値的には、同図に示すように、オペアンプ1_1は、DAC_1からの出力を、自身の正極性入力端子に入力し、DAC_2にからの出力を、スイッチ2aを介して自身の負極性入力端子に入力する。同様に、オペアンプ1_2は、DAC_2からの出力を、自身の正極性入力端子に入力し、DAC_1からの出力を、スイッチ2aを介して自身の負極性入力端子に入力する。

0139

また、オペアンプ1_19においても、DAC_19からの出力を自身の正極性入力端子に、DAC_20からの出力を、スイッチ2aを介して自身の負極性入力端子に入力する。さらに、オペアンプ1_20においても、DAC_20からの出力を、自身の正極性入力端子に、DAC_19からの出力を、スイッチ2aを介して自身の負極性入力端子に入力している。

0140

(不良判定を行わない場合の動作)
集積回路10における通常動作においては、第1の不具合検出方法の場合と同様に、制御回路は、test信号を「L」レベルに、testB信号を「H」レベルにする。これにより、DAC_1〜DAC_18は、ホールド回路DLB_1〜DLB_18より入力された階調データを階調電圧信号に変換し、階調電圧としてオペアンプ1_1〜1_18の正極性入力端子に出力する。ここでオペアンプ1_1〜1_18の出力は、スイッチ2bがONしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ1_1〜1_18は、ボルテージフォロワとして動作する。よって、オペアンプ1_1〜1_18は、DAC_1〜DAC_18からの階調電圧をバッファし、対応する各出力端子OUT1〜OUT18に出力する。

0141

(動作確認テストの切り替え)
集積回路10における動作確認テストへの切り替えは、制御回路がtest信号を「H」レベルとし、testB信号を「L」レベルとする。まず、スイッチ2aがONとなることにより、ラッチ回路DLA_19および奇数番目のラッチ回路DLA(ラッチ回路DLA_1,DLA_3)には、TSTR1信号が入力される。さらに、ラッチ回路DLA_20および偶数番目のラッチ回路(ラッチ回路DLA_2,DLA_4)には、TSTR2信号が入力される。さらに、スイッチ2aがONとなることにより、奇数番目のオペアンプ(オペアンプ1_1、1_3)の負極性入力端子には、隣り合う偶数番目のDAC(DAC_2、DAC_4)からの出力が入力され、偶数番目のオペアンプ(オペアンプ1_2、1_4)の負極性入力端子には、隣り合う奇数番目のDAC(DAC_1、DAC_3)からの出力が入力される。また、testB信号が「L」レベルとなることにより、スイッチ2bはOFFとなる。これにより、オペアンプ1_1〜1_4における、自身の出力の負極性入力端子への負帰還が遮断されることになる。その結果、オペアンプ1_1〜1_4は、自身に直列に接続されたDAC_1〜DAC_4からの出力と、隣り合うDAC_1〜DAC_4からの出力とを比較するコンパレータとなる。

0142

(第2の不具合検出方法の動作確認テスト1)
次に、第2の不具合検出方法に係る、動作確認テストの1つ目の手順を、図14を参照して以下に説明する。図14は、第2の不具合検出方法に係る、動作確認テストの1つ目の手順を示すフローチャート図である。

0143

上述のとおり、図13では、出力回路11_1〜11_4および予備の出力回路11_19、11_20のみを示しているが、不具合の検出は、図1に示す全ての通常の出力回路11_1〜11_18について行われる。以下では、出力回路11_1〜11_18に含まれるDAC_1〜DAC_18の不良判定を行って、出力回路11_1〜11_18の不具合を検出する方法について説明する。

0144

なお、図1に示す出力回路11_1〜11_18は、それぞれ、オペアンプ1_1〜1_18、判定回路3_1〜3_18、判定フラグ4_1〜4_18、およびプルアップ・プルダウン回路5_1〜5_18を含んで構成される。

0145

まず、制御回路はtest信号を「H」レベルに、testB信号を「L」レベルにする(S101)。これにより、オペアンプ1_1〜1_18はコンパレータとして動作する(S102)。次に、制御回路は、奇数番目の判定回路(判定回路3_1,3_3,・・・)の期待値を「L」レベルに設定する。一方、制御回路は、偶数番目の判定回路(判定回路3_2,3_4,・・・)の期待値を「H」レベルに設定する。

0146

次に、制御回路は、自身が備えるカウンタmを0に初期化する(S103)。さらに、制御回路は、TSTR1をアクティブにし、ラッチ回路DLA_19および奇数番目のラッチ回路(DLA_1,DLA_3,・・・)がDATA信号線を介して、階調mの階調データを入力する。また、制御回路は、TSTR2をアクティブにし、ラッチ回路DLA_20および偶数番目のラッチ回路(DLA_2,DLA_4,・・・)がデータバスを介して、階調m+1の階調データを入力する(S104)。

0147

ここで、カウンタmの値が0の場合を考えると、奇数番目のオペアンプ(オペアンプ1_1、1_3、・・・)は、自身の正極性入力端子に階調0の階調電圧を、自身に直列に接続される、奇数番目のDAC(DAC_1、DAC3、・・・)より入力する。また、奇数番目のオペアンプは、自身の負極性入力端子に階調1の階調電圧を、隣り合う偶数番目のDAC(DAC_2、DAC_4、・・・)より入力する。ここで、オペアンプ1_1〜1_18の2つの入力端子に接続するDAC_1〜DAC_18が正常であれば、奇数番目のオペアンプ1の出力は「L」になる。一方、偶数番目のオペアンプは、自身の正極性入力端子に階調1の階調電圧を、自身に直列に接続される、偶数番目のDACより入力する。また、偶数番目のオペアンプ(オペアンプ1_2、1_4、・・・)は、自身の負極性入力端子に階調0の階調電圧を、隣り合う奇数番目のDAC回路より入力する。ここで、オペアンプ1_1〜1_18の2つの入力端子に接続するDAC_1〜DAC_18が正常であれば、偶数番目のオペアンプの出力は「H」になる。

0148

次に、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力信号のレベルが、自身が記憶する期待値に合致するかを判定する(S105)。ここで、オペアンプ1_1〜1_18からの出力が、期待値と異なる場合、判定回路3_1〜3_18は、判定フラグ4_1〜4_18に「H」フラグを出力する(S106)。以上のS104〜S106までの処理を、カウンタmの値を1つづつ増やし、カウンタmの値がn−1となるまで繰り返し行う(S107,S108)。

0149

(第2の不具合検出方法の動作確認テスト2)
次に、第2の不具合検出方法に係る、動作確認テストの2つ目の手順を、図15を参照して以下に説明する。図15は、第2の不具合検出方法に係る、動作確認テストの2つ目の手順を示すフローチャート図である。

0150

第2の不具合検出方法における動作確認テスト2は、第2の不具合検出方法における動作確認テスト1における、奇数番目と偶数番目との階調の電圧関係を逆にした動作確認であり、その他は、第2の不具合検出方法における動作確認テストと同様である。

0151

まず、制御回路は、奇数番目の判定回路の期待値を「H」に設定し、一方、偶数番目の判定回路の期待値を「L」に設定する。さらに、制御回路は、自身が備えるカウンタmを0に初期化する(S111)。

0152

次に、制御回路は、TSTR1をアクティブにし、ラッチ回路DLA_19および奇数番目のラッチ回路がデータバスを介して、階調m+1の階調データを入力する。また、制御回路は、TSTR2をアクティブにし、ラッチ回路DLA_20および偶数番目のラッチ回路がデータバスを介して、階調mの階調データを入力する(S112)。

0153

ここで、カウンタmの値が0の場合を考えると、奇数番目のオペアンプは、自身の正極性入力端子に階調1の階調電圧を、自身に直列に接続される、奇数番目のDACより入力する。また、奇数番目のオペアンプは、自身の負極性入力端子に階調0の階調電圧を、隣り合う偶数番目のDACより入力する。ここで、オペアンプの2つの入力端子に接続するDACが正常であれば、奇数番目のオペアンプの出力は「H」レベルになる。一方、偶数番目のオペアンプは、自身の正極性入力端子に階調0の階調電圧を、自身に直列に接続される、偶数番目のDACより入力する。また、偶数番目のオペアンプは、自身の負極性入力端子に階調1の階調電圧を、隣り合う奇数番目のDACより入力する。ここで、オペアンプの2つの入力端子に接続するDACが正常であれば、偶数番目のオペアンプ1の出力は「L」レベルになる。

0154

次に、判定回路3はオペアンプからの出力のレベルと、自身が記憶する期待値とを比較する(S113)。ここで、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力が期待値と異なる場合、判定フラグ4_1〜4_18に「H」フラグを出力する。以上のS112〜S114の処理を、カウンタmの値を1つづつ増やし、カウンタmの値がn−1となるまで繰り返し行う(S115、S116)。

0155

(第2の不具合検出方法の動作確認テスト3)
次に、第2の不具合検出方法に係る、動作確認テストの3つ目の手順を、図16を参照して以下に説明する。図16は、第2の不具合検出方法に係る、動作確認テストの3つ目の手順を示すフローチャート図である。

0156

第1の不具合検出方法の動作確認テスト3において説明したように、DAC_1〜DAC_18において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ1_1〜1_18の入力された階調電圧を、オペアンプ1_1〜1_18が保持し続け、第2の不具合検出方法の動作確認テスト1および2において、不具合を検出できない場合がある。

0157

まず、動作確認テスト1〜2と同様に、制御回路は、自身が備えるカウンタmの値を0に初期化する(S121)。また、集積回路10は、DAC_1〜DAC_18の正極性入力端子に、プルアップ・プルダウン回路5_1〜5_18を接続している。ここで、奇数番目のオペアンプの正極性入力端子をプルアップするように、制御回路は、プルアップ・プルダウン回路5_1〜5_18を制御する(S122)。結果、奇数番目のDACの出力がオープンとなる場合に、奇数番目のオペアンプの正極性入力端子に高い電圧を入力することになる。一方、偶数番目のオペアンプの正極性入力端子については、プルダウンとなるように、制御回路は、プルアップ・プルダウン回路5_1〜5_18を制御する(S122)。結果、偶数番目のDACの出力がオープンとなる場合に、偶数番目のオペアンプ1の正極性入力端子に低い電圧を入力することになる。

0158

この後のS123〜S127の処理については、第2の形態の動作確認テスト1と同様であるため、ここではその説明を省略する。

0159

(第2の不具合検出方法の動作確認テスト4)
次に、第2の不具合検出方法に係る、動作確認テストの4つ目の手順を、図17を参照して以下に説明する。図17は、第2の不具合検出方法に係る、動作確認テストの4つ目の手順を示すフローチャート図である。

0160

ここでは、上記の動作確認テスト3と同様の不具合を検出することを目的としている。まず、これまでの動作確認テストと同様に、制御回路は、自身が備えるカウンタmの値を0に初期化する(S131)。次に、制御回路は、奇数番目のオペアンプの正極性入力端子をプルダウンするように、プルアップ・プルダウン回路5_1〜5_18を制御する(S122)。結果、奇数番目のDACの出力がオープンとなる場合に、奇数番目のオペアンプの正極性入力端子に低い電圧を入力することになる。一方、偶数番目のオペアンプ1の正極性入力端子については、プルアップとなるように、制御回路は、プルアップ・プルダウン回路5_1〜5_18を制御する(S122)。結果、偶数番目のDACの出力がオープンとなる場合に、偶数番目のオペアンプの正極性入力端子に高い電圧を入力することになる。

0161

この後のS133〜S137の処理については、第2の実施形態の動作確認テスト2と同様であるため、ここではその説明を省略する。

0162

(第2の不具合検出方法の動作確認テスト5)
次に、第2の不具合検出方法に係る、動作確認テストの5つ目の手順を、図18を参照して以下に説明する。図18は、第2の不具合検出方法に係る、動作確認テストの5つ目の手順を示すフローチャート図である。

0163

第1の不具合検出方法の動作確認テスト5において説明したように、DAC_1〜DAC_18においては、自身における隣接する2つ階調がショートするという不具合が発生する場合がある。第2の不具合検出方法の動作確認テスト5においては、このような不具合を検出することが目的である。

0164

同図に示すように、まず、制御回路は、自身が備えるカウンタmの値を0に初期化する(S141)。次に、TSTR1およびTSTR2をアクティブにし、さらに、データバスを介して、階調mの階調データを、ラッチ回路DLA_19、ラッチ回路DLA_20、およびラッチ回路DLA_1〜DLA_18が入力する。さらに、LS信号をアクティブにすることにより、奇数番目のDACおよび偶数番目のDACは、同じ階調mの階調電圧を出力することになる(S142)。次に、図示しないスイッチを介して、制御回路は、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートさせる。このオペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートさせたことにより、オペアンプ1_18〜1〜1_18の正極性入力端子および負極性入力端子は、同じ階調電圧を入力することになる。次に、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプの出力のレベルを、判定回路3は、期待値として記憶する(S143)。

0165

次に、図示しないスイッチをOFFにして、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とのショートを解除する。このとき、奇数番目のオペアンプ1_1〜1_18の正極性入力端子は、自身に直列に接続された奇数番目のDACからの、階調mの階調電圧が入力され、負極性入力端子には、自身に隣り合う偶数番目のDACからの、階調mの階調電圧が入力される。一方、偶数番目のオペアンプの正極性入力端子は、自身に直列に接続された偶数番目のDACからの、階調mの階調電圧が入力され、負極性入力端子には、自身に隣り合う奇数番目のDACからの、階調mの階調電圧が入力される。ここで、判定回路3_1〜3_18は、自身が記憶した期待値と、オペアンプ1_1〜1_18からの出力とを比較する(S144)。さらに、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力が、自身が記憶する期待値と異なる場合は、判定フラグ4_1〜4_18に「H」フラグを出力する。さらに、判定フラグ4_1〜4_18は、判定回路3_1〜3_18より入力された「H」フラグを、自身の内部に記憶する。

0166

次に、制御回路は、図示しないスイッチを用いて、DAC_1〜DAC_18からの、オペアンプ1_1〜1_18の正極性入力端子に入力される信号と、負極性入力端子に入力される信号とを入れ替える(S146)。この後、S147の処理と同じ処理を行う(S147)。また、S145と同様に、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力が、自身が記憶する期待値と異なる場合には、判定フラグ4_1〜4_18に「H」を出力する(S148)。

0167

以上のS142〜S148の処理を、カウンタmの値がnとなるまで、カウンタmの値を1つ増加させて繰り返し行う(S149、S150)。

0168

(第2の不具合検出方法に係る自己修復)
次に、判定フラグ4が「H」を記憶している場合、言い換えれば、上記動作確認テスト1〜5において、DAC_1〜DAC_18のいずれかに不具合があると判定回路3_1〜3_18が判定した場合の修復について、図19を参照して以下に説明する。図19は、不良と判定した出力回路を無効とし、自己修復する手順を示すフローチャート図である。

0169

まず、制御回路は、判定フラグ4_1〜4_18が「H」を記憶しているかどうかを検出する(S151)。制御回路は、判定フラグ4_1〜4_18が「H」を記憶していないことを検出した場合は、S153の処理に移行する。一方、制御回路が、「H」を記憶している判定フラグ4_1〜4_18を検出した場合、「H」を記憶する判定フラグ4_1〜4_18に対応する出力回路とこれに対となる出力回路を無効とし、出力回路全体を修復する処理を行う(S152)。なお、S74においては、判定フラグ4_1〜4_18が、それぞれ、自身が記憶するフラグを、Flag1〜18として、スイッチSWA1〜SWA18に出力するとともに、Flag_X1〜Flag_X18を求める制御回路に出力する処理も含まれる。

0170

次に、制御回路は、test信号を「L」、testB信号を「H」にし、通常動作に移行する(S153)。

0171

なお、第2の不具合検出方法は2つの出力回路を1組として判定を行うので、無効とする出力回路も2つ以上必要である。

0172

このため、自己修復の第1の実施形態の場合、予備回路を2出力分用意する必要がある。後述する自己修復の第2の実施形態の場合は3出力回路を1組として無効処理を行うので、第2の不具合検出方法を対応させることは難しい。したがって、この場合、後述する自己修復の第3の実施形態のように6出力を1組として無効処理を行うことが望ましい。

0173

〔実施形態2〕
本発明の実施形態2について、図20図23を参照して以下に説明する。なお、実施形態2に示す構成は、実施形態1の変形例であり、実施形態1と異なる箇所について説明し、重複する箇所についてはその説明を省略する。

0174

(自己修復回路の構成)
まず、図20を参照して、本実施の形態に係る集積回路10’において、不良の出力回路と良品の出力回路とを入れ換え、自己修復を行う構成について説明する。なお、第1の実施形態と同様に、集積回路10’は18出力の集積回路とするが、集積回路10’からの出力は、18個に限定されない。

0175

図20は、本実施の形態に係る、通常動作を行う場合の集積回路10’の構成を示すブロック図である。図20に示すように、集積回路10’は、出力端子OUT1〜OUT18と、DF_20〜DF_26(以下、総称する場合はDFとする)と、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6と、予備のラッチ回路DLA_R7、DLA_G7およびDLA_B7と、(以下、予備を含む全てのラッチ回路を総称する場合はラッチ回路DLAとする)と、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6と、予備のホールド回路DLB_R7、DLB_G7およびDLB_B7(以下、予備を含む全てのホールド回路を総称する場合はホールド回路DLBとする)と、出力回路11_1〜11_18と、予備の出力回路11_19〜11_21(以下、予備を含む全ての出力回路を総称する場合は出力回路11とする)と、スイッチSWA20〜スイッチSWA25と、スイッチSWB1〜SWB18と、を備えている。

0176

なお、本実施形態においては、特許請求の範囲における出力部が、個別のラッチDLA(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1のそれぞれ)とホールド回路DLB(例えば、ラッチ回路DLB_R1、DLB_G1、DLB_B1のそれぞれ)と出力回路11(出力回路11_1、11_2、11_3のそれぞれ)からなるブロックに対応しており、特許請求の範囲における映像信号出力部が、表示色を構成する3原色RGBに対応して連続して配されるラッチ回路DLA、ホールド回路DLB、および出力回路11からなるブロック(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1とラッチ回路DLB_R1、DLB_G1、DLB_B1と出力回路11_1〜11_3とからなるブロック)に対応している。

0177

また、特許請求の範囲におけるサブ出力端子が出力端子OUT1〜OUT18のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される3本の出力端子からなる組(例えば、OUT1〜OUT3)に対応している。

0178

なお、集積回路10’が備える出力回路11は、実施形態1の集積回路10が備える出力回路11と、同じ内部回路構成であり、それぞれ、階調データを階調電圧信号に変換するDAC回路(図示しない)と、バッファ回路の役割を有するオペアンプ(図示しない)と、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグと、を備えている。

0179

本実施形態に係る集積回路10’には、3本のDATAR信号線、DATAG信号線、およびDATAB信号線を介して、それぞれ、表示色を構成する3原色すなわち赤(R)、緑(G)、および青(B)の階調データが入力される。つまり、集積回路10’は、RGBの3色によって表示色が構成されるカラーの表示装置を駆動する構成である。

0180

ラッチ回路DLA_R1〜DLA_R7の各入力部Dは、DATAR信号線に接続しており、ラッチ回路DLA_G1〜DLA_G7の各入力部Dは、DATAG信号線に接続しており、ラッチ回路DLA_B1〜DLA_B7の各入力部Dは、DATAB信号線に接続している。

0181

各DFは、直列に接続されており、シフトレジスタ20´を構成している。したがって、このシフトレジスタ20´は、SP信号線およびCLK信号線より入力されるSP信号およびCLK信号に基づいて、各DFより、各ラッチ回路DLAに、選択信号を順次出力し、階調データを取り込むラッチ回路DLAを選択する。

0182

また、ラッチ回路DLA_R1、DLA_G1およびDLA_B1のゲート部Gは、DF20の出力部Qに接続されており、ラッチ回路DLA_R2、DLA_G2およびDLA_B2のゲート部Gは、DF21の出力部Qに接続されており、ラッチ回路DLA_R3、DLA_G3およびDLA_B3のゲート部Gは、DF22の出力部Qに接続されており、ラッチ回路DLA_R4、DLA_G4およびDLA_B4のゲート部Gは、DF23の出力部Qに接続されており、ラッチ回路DLA_R5、DLA_G5およびDLA_B5のゲート部Gは、DF24の出力部Qに接続されており、ラッチ回路DLA_R6、DLA_G6およびDLA_B6のゲート部Gは、DF25の出力部Qに接続されており、ラッチ回路DLA_R7、DLA_G7およびDLA_B7のゲート部Gは、DF26の出力部Qに接続されている。

0183

ここで、ラッチ回路DLAは、それぞれ、入力された階調データのうち、各出力端子OUT1に対応する階調データを取り出し、各々が接続する各ホールド回路DLBに出力する。ホールド回路DLBは、それぞれ、各ラッチ回路DLAからの階調データを保持した後、各々が接続する各出力回路11に出力する。なお、本実施形態に係る出力回路11は、実施形態1に係る出力回路11と同様に、DAC回路とバッファ回路と判定回路と判定フラグとを、それぞれ備えており、さらに、出力回路11_1〜11_18の良否判定結果を示す、Flag1〜18を出力する構成を有している。なお、Flag1〜18は、それぞれ、出力回路が良品時には「0」となり、出力回路が不良時には「1」となる。

0184

図20に示すように、スイッチSWA20〜SWA25は、DF_21〜DF_26の入力先を切替えるものであり、このスイッチSWA20〜SWA25の各々の切替えは、Flag1〜Flag18より求められるFlagA〜FlagFの値によって制御される。ここで、FlagA〜FlagFは、図20に示す論理式によって求められる。スイッチSWA20およびSWA21を例にとって具体的に説明すると、FlagAが「0」であった場合、スイッチSWA20は、DF_21の入力部DとDF_20の出力部Qを接続する。一方、FlagAが「1」であった場合、DF_21の入力部DとDF_20の入力部Dとを接続する。また、スイッチSWA21は、FlagBが「0」であった場合、DF_22の入力部DとDF_21の出力部Qとを接続する。一方、FlagBが「1」であった場合、スイッチSWA21は、DF_22の入力部DとDF_20の出力部とを接続する。

0185

同様に、スイッチSWA22〜SWA25は、FlagC〜FlagFが「0」である場合、DF_23〜DF_26の各入力部Dを、一段上流に配置されたDF_22〜DF_25の各出力部Qに接続する。一方、スイッチSWA22〜SWA25は、FlagC〜FlagFが「1」である場合、DF_23〜DF_26の各入力部Dを、二段上流に配置されたDF_21〜DF_24の各出力部Qに接続する。

0186

また、スイッチSWB1〜18は、図20に示すように、各出力端子OUT1〜OUT18の接続先を切替えるものであり、このスイッチSWB1〜SWB3の切替えは、FlagAの値によって制御され、このスイッチSWB4〜SWB6の切替えは、FlagGの値によって制御され、このスイッチSWB7〜SWB9の切替えは、FlagHの値によって制御され、このスイッチSWB10〜SWB12の切替えは、FlagIの値によって制御され、このスイッチSWB13〜SWB15の切替えは、FlagJの値によって制御され、このスイッチSWB16〜SWB18の切替えは、FlagKの値によって制御される。ここで、FlagG〜FlagKは、図20に示す論理式によって求められる。

0187

スイッチSWBの具体的な動作を説明すると、i番目のスイッチSWBiに入力されるFlag(FlagA、FlagG〜FlagKのうちいずれか)が「0」であった場合、スイッチSWBiは、i番目の出力端子OUTiにi番目の出力回路11_iを接続し、一方、入力されるFlagが「1」であった場合、スイッチSWBiは、i番目の出力端子OUTiにi+3番目の出力回路11_i+3を接続する。スイッチSWB7を例にとると、スイッチSWB7は、FlagHの値によって制御され、FlagHが「1」であった場合、スイッチSWB7は、出力端子OUT7を、出力回路11_10に接続する。一方、FlagHが「0」であった場合、スイッチSWB7は、出力端子OUT7を出力回路11_7の出力に接続する。

0188

(通常動作)
次に、集積回路10’において、不良の出力回路が発生していない場合の動作、すなわち、通常の動作を以下に説明する。

0189

不良の出力回路が発生していない場合、出力回路11_1〜11_18におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18を論理式ORにて組み合わせたFlagA〜FlagKも、すべて「0」となる。そのため、集積回路10’におけるスイッチSWA20〜SWA25およびスイッチSWB1〜SWB18は、いずれも、図20に示すように接続する。

0190

以下に、集積回路10’の通常動作について図21を参照して説明する。図21は、集積回路10’において不良の出力回路が発生していない場合の動作を示すタイミングチャート図である。

0191

はじめに、DF_20の入力部Dに、集積回路10’の動作開始を示す「H」のSP信号が入力される。DF_20は、CLK信号の立上りに応じて、SP信号の値「H」を取り込み、自身の出力部Qより「H」の選択信号を出力する。図21に示すように、CLK信号の次の立上りにおいては、SP信号は「L」となっているため、DF_20の出力部Qも「L」となる。なお、図21においては、DF_20〜DF_25のそれぞれの選択信号を、Q(DF_20)〜Q(DF_25)と記載している。

0192

各DFの出力部Qは、次段のDFの入力部Dに接続されており、DF_20〜DF_25は、シフトレジスタ20´を構成している。つまり、DF_20からの選択信号であるQ(DF_20)が「L」になる前に、CLK信号の立下りに応じて、DF_21は「H」のQ(DF_21)を出力し、その後Q(DF_20)は「L」となる。この動作処理が、DF_20〜DF_25においても同様に行われ、図21に示すように、各DFは、CLK信号の立ち下がりに同期して、各々の出力部Qに接続する各ラッチ回路DLAに、選択信号を順次出力する。

0193

各ラッチ回路DLAには、DATAR信号線、DATAG信号線、およびDATAB信号線を介してRGBに対応する階調データが入力される。DATAR信号線、DATAG信号線、およびDATAB信号線を介して入力される階調データは、CLK信号の立下り毎に変化する。つまり、図21に示すとおり、CLK信号の立下りのタイミングに同期して、R1からR2へ、または、G1からG2へ、または、B1からB3へ、・・・と変化する。各ラッチ回路DLAは、自身のゲート部Gに入力される選択信号が「H」の期間、入力部Dに入力される階調データを取り込み、出力部Qに出力する。すなわち、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、各DFからの各選択信号線が「H」の期間、外部から入力される階調データを取り込み、出力部Qに出力する。なお、図21においては、各ラッチ回路DLAの出力部Qからの出力を、Q(DLA_R1)〜Q(DLA_B6)と記載している。

0194

これにより、データ信号線DATARを介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路DLA_R1〜DLA_R6が選択されて、各ラッチ回路DLAには、各出力端子OUTに対応する階調データが取り込まれる。つまり、各DFより順次出力される選択信号により、ラッチ回路DLA_R1〜DLA_R6は、順次、各階調データR1〜R6を取り込む。同様にして、各DFより順次出力される選択信号により、ラッチ回路DLA_G1〜DLA_G6は、順次、階調データG1〜G6を取り込む。また、同様にして、各DFより順次出力される選択信号により、ラッチ回路DLA_B1〜DLA_B6は、順次、階調データB1〜B6を取り込む。

0195

図21では、以降の動作を記載していないが、全てのラッチ回路DLAが、各階調データを取り込んだ後、集積回路10’は、各ホールド回路DLBのゲート部Gに、「H」のLS信号を出力する。各ホールド回路DLBは、「H」のLS信号が入力されると、自身の入力部Dに入力されている各階調データを、各出力部Qより出力する。これにより、出力回路11_1〜11_18には、各ラッチ回路DLAが順に取り込んだ階調データR1〜R6、G1〜G6、およびB1〜B6が入力されることになる。そして、出力回路11_1〜11_18は、それぞれ、入力された階調データを階調電圧に変換し、変換した階調電圧をバッファして、各々が接続する出力端子OUT1〜OUT18の各々に出力する。

0196

なお、CLK信号やLS信号の入力によって、予備回路であるDF_26、ラッチ回路DLA_R7、DLA_G7、およびDLA_B7、ホールド回路DLB_R7、DLB_G7、およびDLB_B7も動作する。しかしながら、出力回路11_19〜21は、出力端子OUT1〜18のいずれにも接続されておらず、出力端子OUT1〜18からの出力波形には影響しない。そのため、上記説明においては、予備回路であるDF_26、ラッチ回路DLA_R7、DLA_G7、およびDLA_B7、ホールド回路DLB_R7、DLB_G7、およびDLB_B7の動作の説明は省略している。

0197

(自己修復動作)
次に、集積回路10’において、出力回路11_7に異常が発生し、出力回路11_7が備える判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復動作について、図22および図23を参照して説明する。図22は、本実施形態に係る、自己修復動作を行う場合の集積回路10’の構成を示す図であり、図23は、集積回路10’において不良の出力回路が発生した場合の動作を示すタイミングチャート図である。

0198

まず、図22に示すように、集積回路10’において、出力回路11_7が不良となり、Flag7が「1」に設定されている。また、論理式OR(図20参照)によって、FlagA、FlagB、およびFlagD〜FlagGは「0」であり、Flag7が組み込まれて構成されるFlagC、FlagH〜FlagKは「1」となる。

0199

ここで、FlagA、FlagB、およびFlagD〜FlagGは「0」であるため、スイッチSWA20およびSWA21と、スイッチSWB1〜SWB6は、既に説明した通常動作の場合と、同様の動作を行う。したがって、ここでは、DF_20およびDF_21と、ラッチ回路DLA_R1、DLA_R2、DLA_G1、DLA_G2、DLA_B1、およびDLA_B2と、ホールド回路DLB_R1、DLB_R2、DLB_G1、DLB_G2、DLB_B1、およびDLB_B2と、出力回路11_1〜11_6における動作の説明は省略する。

0200

一方、FlagC、FlagH〜FlagKは「1」であるため、図22に示すように、SWA22は、DF_23の入力部Dの接続先を、DF_22の出力部QからDF_21の出力部Qに切替えている。このSWA22の切替えにより、DF_22およびDF_23は、図23に示すように、それぞれラッチ回路DLA_R3、DLA_G3、DLA_B3、DLA_R4、DLA_G4、DLA_B4、に、同一のタイミングで、言い換えれば、階調データR3、G3、およびB3の入力タイミングに同期して選択信号を出力する。これにより、ラッチ回路DLA_R3およびDLA_R4は共に階調データR3を、ラッチ回路DLA_G3およびDLA_G4は共に階調データG3を、ラッチ回路DLA_B3およびDLA_B4は共に階調データB3を取り込むことになる。また、DF_24〜DF_26は、それぞれ、階調データR4〜R6、G4〜G6、B4〜B6の入力タイミングに同期して、選択信号を、ラッチ回路DLA_R5〜DLA_R7、DLA_G5〜DLA_G7、DLA_B5〜DLA_B7に順次出力する。これにより、ラッチ回路DLA_R5〜DLA_R7、DLA_G5〜DLA_G7、DLA_B5〜DLA_B7は、入力された選択信号に基づいて、各階調データR4〜R6、G4〜G6、B4〜B6を、それぞれ取り込む。なお、図23においては、各DFからの選択信号を、Q(DF_20)〜Q(DF_26)と記載し、各ラッチ回路DLAの出力部Qからの出力を、Q(DLA_R1)〜Q(DLA_B7)と記載している。

0201

また、FlagHは「1」であるため、スイッチSWB7〜SWB9は、出力端子OUT7〜T9の接続先を、出力回路11_7〜11_9の出力から出力回路11_10〜11_12の出力に切替えている。したがって、不良の出力回路11_7〜11_9より出力される階調データR3、G3、およびB3に対応する階調電圧は、どの出力端子OUTにも出力されない。さらに、出力端子OUT7〜OUT9には、出力回路11_10〜11_12からの、階調データR3、G3、およびB3に対応した階調電圧が入力される。さらに、FlagI〜FlagKは「1」であるため、スイッチSWB10〜18は、出力端子OUT10と出力回路11_13とを接続し、出力端子OUT11と出力回路11_14とを接続し、以降同様に、出力端子OUT12〜出力端子OUT18のそれぞれに、出力回路11_15〜出力回路11_21を接続する。結果、出力端子OUT1〜OUT18のそれぞれには、階調データR1〜R6、G1〜G6、およびB1〜B6、の各々に対応する階調電圧が出力される。

0202

以上に説明したとおり、出力回路11、ラッチ回路DLA、およびホールド回路DLBの不良が検出された場合には、各DFの入力部Dの接続先を切替えるとともに、出力回路11_1〜11_19と出力端子OUT1〜OUT18の接続を切替えることによって、不良と判断された出力回路11、ラッチ回路DLA、およびホールド回路DLBを切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現している。

0203

また、本実施形態に係る集積回路10’は、実施形態1において説明した第1の不具合検出方法を用いて、出力回路11の不具合を検出してもよい。具体的には、表示色を構成するRに対応する出力回路11(11_1、11_4、・・・)は、自身が備えるDAC回路から出力される電圧と、出力回路11_19が備えるDAC回路から出力される電圧とを、自身が備える各オペアンプにおいて比較し、表示色を構成するGに対応する出力回路11(11_2、11_5、・・・)は、自身が備えるDAC回路から出力される電圧と、出力回路11_20が備えるDAC回路から出力される電圧とを、自身が備える各オペアンプにおいて比較し、表示色を構成するBに対応する出力回路11(11_3、11_6、・・・)は、自身が備えるDAC回路から出力される電圧と、出力回路11_21が備えるDAC回路から出力される電圧とを、自身が備える各オペアンプにおいて比較する。これにより、各出力回路11が備える判定回路は、各オペアンプにおける比較結果に基づき、各出力回路11の良および不良を判定し、各出力回路11は、各判定回路における判定結果に基づき、制御回路および各スイッチSWAおよび各スイッチSWBに、Flag1〜Flag18を出力する。なお、Flag1〜Flag18の値に基づいて、集積回路10’が自己修復を行う構成および方法は、既に述べたとおりである。

0204

〔実施形態3〕
本発明の実施形態3について、図24図27を参照して以下に説明する。なお、実施形態3に示す構成は、実施形態1の変形例であり、実施形態1と異なる箇所について説明し、重複する箇所についてはその説明を省略する。

0205

(自己修復回路の構成)
まず、図24を参照して、本実施の形態に係る集積回路10”において、不良の出力回路と良品の出力回路とを入れ換え、自己修復を行う構成について説明する。なお、第1の実施形態と同様に、集積回路10”は18出力の集積回路とするが、集積回路10”からの出力は、18個に限定されない。

0206

図24は、本実施の形態に係る、通常動作を行う場合の集積回路10”の構成を示すブロック図である。図24に示すように、集積回路10”は、出力端子OUT1〜OUT18と、DF_20〜DF_27(以下、総称する場合はDFとする)と、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6と、予備のラッチ回路DLA_R7、DLA_G7、DLA_B7、DLA_R8、DLA_G8、およびDLA_B8と、(以下、予備を含む全てのラッチ回路を総称する場合はラッチ回路DLAとする)と、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6と、予備のホールド回路DLB_R7、DLB_G7、DLB_B7、DLB_R8、DLB_G8およびDLB_B8(以下、予備を含む全てのホールド回路を総称する場合はホールド回路DLBとする)と、出力回路11_1〜11_18と、予備の出力回路11_19〜11_24(以下、予備を含む全ての出力回路を総称する場合は出力回路11とする)と、スイッチSWA26〜スイッチSWA28と、スイッチSWB1〜SWB18と、32個のスイッチSWREVと、を備えている。

0207

なお、本実施の形態では、特許請求の範囲における出力部が、個別のラッチ回路DLA(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1、DLA_R2、DLA_G2、DLA_B2のそれぞれ)とホールド回路DLB(例えば、ラッチ回路DLB_R1、DLB_G1、DLB_B1、DLB_R2、DLB_G2、DLB_B2のそれぞれ)と出力回路11(出力回路11_1、11_2、11_3のそれぞれ)からなるブロックに対応しており、特許請求の範囲における映像信号出力部が、表示色を構成する3原色RGBごとに正負の階調電圧に対応して連続して配されるラッチ回路DLA、ホールド回路DLB、および出力回路11からなるブロック(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1、DLA_R2、DLA_G2、DLA_B2とラッチ回路DLB_R1、DLB_G1、DLB_B1、DLB_R2、DLB_G2、DLB_B2と出力回路11_1〜11_6とからなるブロック)に対応している。

0208

また、特許請求の範囲におけるサブ出力端子が出力端子OUT1〜OUT18のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される6本の出力端子からなる組(例えば、OUT1〜OUT6)に対応している。

0209

また、ポインタ用回路133は、SWA20〜SWA25のそれぞれ個別に接続可能な接続端子をそなえており、特許請求の範囲におけるサブ接続端子が、個別のサブ接続端子に対応しており、特許請求の範囲における接続端子が上記映像信号出力部に対応して配される2本の接続端子に対応している。

0210

なお、集積回路10”が備える出力回路11は、実施形態1の集積回路10が備える出力回路11と、同じ内部回路構成であり、それぞれ、階調データを階調電圧信号に変換するDAC回路(図示しない)と、バッファ回路の役割を有するオペアンプ(図示しない)と、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグと、を備えている。

0211

集積回路10”に含まれる出力回路11は、ドット反転駆動の正側電圧の出力と負側電圧の出力の片側のみに対応する回路であり、図24では、出力回路11_1、11_3、11_5…の奇数番目の出力回路11が正側電圧の出力に対応し、出力回路11_2、11_4、11_6…の偶数番目の出力回路11が負側電圧の出力に対応している状態を示している。そして、ドット反転駆動を行うためには、各出力端子OUTに正側電圧と負側電圧との両方を出力可能である必要がある。そこで、集積回路10”では、制御信号REVによるスイッチSWREVの切替制御を行い、出力回路および出力端子と選択信号線との接続を変更することによって、階調データのサンプリングのタイミングを変更し、正側電圧と負側電圧との切替を実現している。

0212

また、本実施形態に係る集積回路10”には、3本のDATAR信号線、DATAG信号線、およびDATAB信号線を介して、それぞれ、表示色を構成する3原色すなわち赤(R)、緑(G)、および青(B)の階調データが入力される。つまり、集積回路10”は、RGBの3色によって表示色が構成されるカラーの表示装置を駆動する構成である。

0213

ラッチ回路DLA_R1〜DLA_R8の各入力部Dは、DATAR信号線に接続しており、ラッチ回路DLA_G1〜DLA_G8の各入力部Dは、DATAG信号線に接続しており、ラッチ回路DLA_B1〜DLA_B8の各入力部Dは、DATAB信号線に接続している。

0214

各DFは、直列に接続されており、シフトレジスタ20”を構成している。したがって、このシフトレジスタ20”は、SP信号線およびCLK信号線より入力されるSP信号およびCLK信号に基づいて、各DFより、各ラッチ回路DLAに、選択信号を順次出力し、階調データを取り込むラッチ回路DLAを選択する。

0215

また、ラッチ回路DLA_R1、DLA_G1およびDLA_B1のゲート部Gは、DF20の出力部Qに接続されており、ラッチ回路DLA_R2、DLA_G2およびDLA_B2のゲート部Gは、DF21の出力部Qに接続されており、ラッチ回路DLA_R3、DLA_G3およびDLA_B3のゲート部Gは、DF22の出力部Qに接続されており、ラッチ回路DLA_R4、DLA_G4およびDLA_B4のゲート部Gは、DF23の出力部Qに接続されており、ラッチ回路DLA_R5、DLA_G5およびDLA_B5のゲート部Gは、DF24の出力部Qに接続されており、ラッチ回路DLA_R6、DLA_G6およびDLA_B6のゲート部Gは、DF25の出力部Qに接続されており、ラッチ回路DLA_R7、DLA_G7およびDLA_B7のゲート部Gは、DF26の出力部Qに接続されており、ラッチ回路DLA_R8、DLA_G8およびDLA_B8のゲート部Gは、DF27の出力部Qに接続されている。

0216

ここで、ラッチ回路DLAは、それぞれ、入力された階調データのうち、各出力端子OUT1に対応する階調データを取り出し、各々が接続する各ホールド回路DLBに出力する。ホールド回路DLBは、それぞれ、各ラッチ回路DLAからの階調データを保持した後、各々が接続する各出力回路11に出力する。なお、本実施形態に係る出力回路11は、判定回路と判定フラグとを、それぞれ備えており、さらに、出力回路11_1〜11_18の良否判定結果を示す、Flag1〜18を出力する構成を有している。なお、Flag1〜18は、それぞれ、出力回路が良品時には「0」となり、出力回路が不良時には「1」となる。

0217

図24に示すように、スイッチSWA26〜SWA28は、DF_22、DF_24、およびDF_26の入力先を切替えるものであり、このスイッチSWA26〜SWA28の各々の切替えは、Flag1〜Flag18より求められるFlagL〜FlagNの値によって制御される。ここで、FlagL〜FlagNは、図24に示す論理式によって求められる。具体的に説明すると、FlagLが「0」であった場合、スイッチSWA26は、DF_22の入力部DとDF_21の出力部Qを接続する。一方、FlagLが「1」であった場合、DF_22の入力部DとDF_20の入力部Dとを接続する。

0218

同様に、スイッチSWA27およびSWA28は、FlagMおよびFlagNが「0」である場合、DF_24およびDF_26の各入力部Dを、一段上流に配置されたDF_23およびDF_25の各出力部Qに接続する。一方、FlagMおよびFlagNが「1」である場合、スイッチSWA27およびSWA28は、DF_24およびDF_26の各入力部Dを、二段上流に配置されたDF_22およびDF_24の各出力部Qに接続する。

0219

また、スイッチSWB1〜18は、図24に示すように、各出力端子OUT1〜OUT18の接続先を切替えるものであり、このスイッチSWB1〜SWB6の切替えは、FlagLの値によって制御され、このスイッチSWB7〜SWB12の切替えは、FlagOの値によって制御され、このスイッチSWB13〜SWB18の切替えは、FlagPの値によって制御される。ここで、FlagOおよびFlagPは、図24に示す論理式によって求められる。

0220

(通常動作)
次に、集積回路10”において、不良の出力回路が発生していない場合の動作、すなわち、通常の動作を以下に説明する。

0221

不良の出力回路が発生していない場合、出力回路11_1〜11_18におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18を論理式ORにて組み合わせたFlagL〜FlagPも、すべて「0」となる。そのため、集積回路10”におけるスイッチSWA26〜SWA28およびスイッチSWB1〜SWB18は、いずれも、図24に示すように接続する。

0222

以下に、集積回路10”の通常動作について図25を参照して説明する。図25は、集積回路10”において不良の出力回路が発生していない場合の動作を示すタイミングチャート図である。

0223

はじめに、DF_20の入力部Dに、集積回路10”の動作開始を示す「H」のSP信号が入力される。DF_20は、CLK信号の立上りに応じて、SP信号の値「H」を取り込み、自身の出力部Qより「H」の選択信号を出力する。図25に示すように、CLK信号の次の立上りにおいては、SP信号は「L」となっているため、DF_20の出力部Qも「L」となる。なお、図25においては、DF_20〜DF_25のそれぞれの選択信号を、Q(DF_20)〜Q(DF_25)と記載している。

0224

各DFの出力部Qは、次段のDFの入力部Dに接続されており、DF_20〜DF_27は、シフトレジスタ20”を構成している。つまり、DF_20からの選択信号であるQ(DF_20)が「L」になる前に、CLK信号の立下りに応じて、DF_21は「H」のQ(DF_21)を出力し、その後Q(DF_20)は「L」となる。この動作処理が、DF_20〜DF_25においても同様に行われ、図25に示すように、各DFは、CLK信号の立ち下がりに同期して、各々の出力部Qに接続する各ラッチ回路DLAに、選択信号を順次出力する。

0225

各ラッチ回路DLAには、DATAR信号線、DATAG信号線、およびDATAB信号線を介してRGBに対応する階調データが入力される。DATAR信号線、DATAG信号線、およびDATAB信号線を介して入力される階調データは、CLK信号の立下り毎に変化する。つまり、図25に示すとおり、CLK信号の立下りのタイミングに同期して、R1からR2へ、または、G1からG2へ、または、B1からB3へ、・・・と変化する。各ラッチ回路DLAは、自身のゲート部Gに入力される選択信号が「H」の期間、入力部Dに入力される階調データを取り込み、出力部Qに出力する。すなわち、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、各DFからの各選択信号線が「H」の期間、外部から入力される階調データを取り込み、出力部Qに出力する。なお、図25においては、各ラッチ回路DLAの出力部Qからの出力を、Q(DLA_R1)〜Q(DLA_B6)と記載している。

0226

これにより、データ信号線DATARを介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路DLA_R1〜DLA_R6が選択されて、各ラッチ回路DLAには、各出力端子OUTに対応する階調データが取り込まれる。つまり、各DFより順次出力される選択信号により、ラッチ回路DLA_R1〜DLA_R6は、順次、各階調データR1〜R6を取り込む。同様にして、各DFより順次出力される選択信号により、ラッチ回路DLA_G1〜DLA_G6は、順次、階調データG1〜G6を取り込む。また、同様にして、各DFより順次出力される選択信号により、ラッチ回路DLA_B1〜DLA_B6は、順次、階調データB1〜B6を取り込む。

0227

図25では、以降の動作を記載していないが、全てのラッチ回路DLAが、各階調データを取り込んだ後、集積回路10”は、各ホールド回路DLBのゲート部Gに、「H」のLS信号を出力する。各ホールド回路DLBは、「H」のLS信号が入力されると、自身の入力部Dに入力されている各階調データを、各出力部Qより出力する。これにより、出力回路11_1〜11_18には、各ラッチ回路DLAが順に取り込んだ階調データR1〜R6、G1〜G6、およびB1〜B6が入力されることになる。そして、出力回路11_1〜11_18は、それぞれ、入力された階調データを階調電圧に変換し、変換した階調電圧をバッファして、各々が接続する出力端子OUT1〜OUT18に出力する。

0228

なお、CLK信号やLS信号の入力によって、予備回路であるDF_26、DF_27、ラッチ回路DLA_R7、DLA_G7、DLA_B7、DLA_R8、DLA_G8、およびDLA_B8、ホールド回路DLB_R7、DLB_G7、DLB_B7、DLB_R8、DLB_G8、およびDLB_B8、出力回路11_19〜11_24も動作する。しかしながら、出力回路11_19〜24は、出力端子OUT1〜18のいずれにも接続されておらず、出力端子OUT1〜18からの出力波形には影響しない。そのため、上記説明においては、予備回路である予備回路であるDF_26、DF_27、ラッチ回路DLA_R7、DLA_G7、DLA_B7、DLA_R8、DLA_G8、およびDLA_B8、ホールド回路DLB_R7、DLB_G7、DLB_B7、DLB_R8、DLB_G8、およびDLB_B8、出力回路11_19〜11_24の動作の説明は省略している。

0229

(自己修復動作)
次に、集積回路10”において、出力回路11_7に異常が発生し、出力回路11_7が備える判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復動作について、図26および図27を参照して説明する。図26は、本実施形態に係る、自己修復動作を行う場合の集積回路10”の構成を示す図であり、図27は、集積回路10”において不良の出力回路が発生した場合の動作を示すタイミングチャート図である。

0230

まず、図26に示すように、集積回路10”において、出力回路11_7が不良となり、Flag7が「1」に設定されている。また、論理式OR(図24参照)によって、FlagLおよびFlagNは「0」であり、Flag7が組み込まれて構成されるFlagM、FlagO、およびFlagPは「1」となる。

0231

ここで、FlagLおよびFlagNは「0」であるため、スイッチSWA26およびSWA28と、スイッチSWB1〜SWB6は、既に説明した通常動作の場合と、同様の動作を行う。したがって、ここでは、DF_20およびDF_21と、ラッチ回路DLA_R1、DLA_R2、DLA_G1、DLA_G2、DLA_B1、およびDLA_B2と、ホールド回路DLB_R1、DLB_R2、DLB_G1、DLB_G2、DLB_B1、およびDLB_B2と、出力回路11_1〜11_6における動作の説明は省略する。

0232

一方、FlagM、FlagO、およびFlagPは「1」であるため、図26に示すように、スイッチSWA27は、DF_24の入力部Dの接続先を、DF_23の出力部QからDF_21の出力部Qに切替えている。このSWA27の切替えにより、DF_22およびDF_24は、図27に示すように、それぞれ、ラッチ回路DLA_R3、DLA_G3、DLA_B3、DLA_R5、DLA_G5、およびDLA_B5に、同一のタイミングで、言い換えれば、階調データR3、G3、およびB3の入力タイミングに同期して選択信号を出力する。これにより、ラッチ回路DLA_R3およびDLA_R5は共に階調データR3を、ラッチ回路DLA_G3およびDLA_G5は共に階調データG3を、ラッチ回路DLA_B3およびDLA_B5は共に階調データB3を取り込むことになる。また、このSWA27の切替えにより、DF_23およびDF_25は、図27に示すように、それぞれ、ラッチ回路DLA_R4、DLA_G4、DLA_B4、DLA_R6、DLA_G6、およびDLA_B6に、同一のタイミングで、言い換えれば、階調データR4、G4、およびB4の入力タイミングに同期して選択信号を出力する。これにより、ラッチ回路DLA_R4およびDLA_R6は共に階調データR4を、ラッチ回路DLA_G4およびDLA_G6は共に階調データG4を、ラッチ回路DLA_B4およびDLA_B6は共に階調データB6を取り込むことになる。

0233

また、DF_26は、階調データR5、G5およびB5の入力タイミングに同期して、選択信号を、ラッチ回路DLA_R7、DLA_G7、およびDLA_B7に出力し、DF_27は、階調データR6、G6およびB6の入力タイミングに同期して、選択信号を、ラッチ回路DLA_R8、DLA_G8、およびDLA_B8に出力する。これにより、ラッチ回路DLA_R7、DLA_R8、DLA_G7、DLA_G8、DLA_B7、DLA_B8は、それぞれ、入力された選択信号に基づいて、各階調データR5、R6、G5、G6、B5、およびB6を取り込む。なお、図27においては、各DFからの選択信号を、Q(DF_20)〜Q(DF_27)と記載し、各ラッチ回路DLAの出力部Qからの出力を、Q(DLA_R1)〜Q(DLA_B8)と記載している。

0234

また、FlagOは「1」であるため、スイッチSWB7〜SWB12は、出力端子OUT7〜OUT12の接続先を、出力回路11_7〜11_12の出力から出力回路11_13〜11_18の出力に切替えている。したがって、不良の出力回路11_7〜11_12より出力される階調データR3、G3、B3、R4、G4、およびB4に対応する階調電圧は、どの出力端子OUTにも出力されない。さらに、出力端子OUT7〜OUT12には、出力回路11_13〜11_18からの、階調データR3、G3、B3、R4、G4、およびB4に対応した階調電圧が入力される。さらに、FlagPは「1」であるため、スイッチSWB13〜SWB18は、それぞれ、出力端子OUT13と出力回路11_19とを接続し、出力端子OUT14と出力回路11_21とを接続し、出力端子OUT15と出力回路11_23とを接続し、出力端子OUT16と出力回路11_20とを接続し、出力端子OUT17と出力回路11_22とを接続し、出力端子OUT18と出力回路11_24とを接続する。結果、出力端子OUT1〜OUT18のそれぞれには、階調データR1〜R6、G1〜G6、およびB1〜B6、の各々に対応する階調電圧が出力される。

0235

以上に説明したとおり、出力回路11、ラッチ回路DLA、およびホールド回路DLBの不良が検出された場合には、各DFの入力部Dの接続先を切替えるとともに、出力回路11_1〜11_19と出力端子OUT1〜OUT18の接続を切替えることによって、不良と判断された出力回路11、ラッチ回路DLA、およびホールド回路DLBを切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現している。

0236

また、本実施形態に係る集積回路10”は、実施形態1において説明した第1の不具合検出方法を用いて、出力回路11の不具合を検出してもよい。具体的には、各出力回路11には、表示色を構成する原色が同じ原色、且つ、ドット反転駆動における階調電圧の極性同極性となる予備の出力回路11が備えるDACからの出力電圧が入力される。ここで、各出力回路11は、予備の出力回路が備えるDACより入力された出力電圧と、自身が備えるDACからの出力電圧とを、自身が備えるオペアンプにおいて比較する。これにより、各出力回路11が備える判定回路において、各オペアンプにおける比較結果に基づき、各出力回路11の良および不良を判定され、各出力回路11は、各判定回路における判定結果に基づき、制御回路および各スイッチSWAおよび各スイッチSWBに、Flag1〜Flag18を出力する。なお、Flag1〜Flag18の値に基づいて、集積回路10”が自己修復を行う構成および方法は、既に述べたとおりである。

0237

さらに、本実施形態に係る集積回路10”は、実施形態1において説明した第1の不具合検出方法を用いて、出力回路11の不具合を検出してもよい。具体的には、各出力回路11は、互いに隣接する出力回路11が、互いに備えるDACからの出力電圧を、各々が備えるオペアンプにおいて比較し合う。図24を参照して説明すると、出力回路11_1は、自身が備えるDACからの出力電圧と、出力回路11_2が備えるDACからの出力電圧とを、自身が備えるオペアンプのいて比較し、出力回路11_2は、自身が備えるDACからの出力電圧と、出力回路11_1が備えるDACからの出力電圧とを、自身が備えるオペアンプのいて比較する。また、出力回路11_3および11_4、11_5および11_6、・・・も同様である。これにより、各出力回路11は、各出力回路11が備える判定回路において、各オペアンプにおける比較結果に基づき、各出力回路11の良および不良を判定され、各出力回路11は、各判定回路における判定結果に基づき、制御回路および各スイッチSWAおよび各スイッチSWBに、Flag1〜Flag18を出力する。なお、Flag1〜Flag18の値に基づいて、集積回路10”が自己修復を行う構成および方法は、既に述べたとおりである。

0238

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

0239

なお、本発明の駆動回路を以下のように構成してもよい。

0240

(第1構成)
表示装置に接続された出力端子と、上記出力端子に接続可能な出力回路を含む出力回路ブロックと、上記出力端子に接続可能な予備出力回路を含む予備出力回路ブロックと、
上記出力回路が良か不良かを判定する判定部と、を備えた、上記表示装置を駆動する駆動回路であって、上記判定部の判定結果が不良である場合、上記不良と判断された出力回路が接続されていた出力端子に、上記予備出力回路ブロックを含めた、出力回路が順次移行し、上記出力回路ブロックから、上記不良と判断された出力回路を無効とする切替回路を備えたことを特徴とする駆動回路。

0241

(第2構成)
シフトレジスタにより作成されるパルス信号により、表示用データを順次取り込む複数のサンプリング回路と、上記サンプリング回路にそれぞれ接続される、表示用出力回路と、上記出力回路が良か不良かを判定する判定部と、を備えた、表示装置を駆動する駆動回路であって、上記判定部の判定結果が不良である場合、上記パルス信号を切り換えることにより、上記不良と判断された出力回路につながるサンプリング回路を無効とし、上記複数のサンプリング回路が順次移行することにより、上記不良と判断された出力回路のデータサンプリングを無効とする切替回路を備えたことを特徴とする駆動回路。

0242

(第3構成)
予備出力回路を表示画素を構成する色の単位で備え、不良と判断された出力回路を含む上記単位の出力を無効として、切替を行う事を特徴とする第1構成もしくは第2構成に記載の駆動回路。

0243

(第4構成)
第3構成に記載の予備出力回路を3出力単位で備え、不良と判断された出力回路を含む3出力を無効として、切替を行う事を特徴とする駆動回路。

0244

(第5構成)
予備出力回路を表示画素を構成する色の単位の整数倍単位で備え、不良と判断された出力回路を含む上記単位の整数倍の出力を無効として、切替を行う事を特徴とする第1構成もしくは第2構成に記載の駆動回路。

0245

(第6構成)
第5構成に記載の予備出力回路を6出力単位で備え、不良と判断された出力回路を含む6出力を無効として、切替を行う事を特徴とする駆動回路。

0246

(第7構成)
ドット反転駆動に対応することを特徴とする、第5構成もしくは第6構成に記載の駆動回路。

0247

本発明は、出力回路の欠陥の検出および自己修復の具体的な手段を備え、より容易に出力回路の不具合を対処できる、表示装置駆動用の集積回路および該駆動回路を備えた表示装置を提供するものであり、特に、大型の液晶表示装置や高精細テレビに利用することが可能である。

図面の簡単な説明

0248

本発明の実施形態1に係る、通常動作を行う場合の集積回路の構成を示すブロック図である。
本発明の実施形態1に係る、集積回路において不良の出力回路が発生していない場合の動作を表すタイミングチャート図である。
本発明の実施形態1に係る、自己修復動作を行う場合の集積回路の構成を示すブロック図である。
本発明の実施形態1に係る、集積回路において不良の出力回路が発生した場合の動作を表すタイミングチャート図である。
本発明の実施形態1に係る、予備の出力回路を用いて、通常の出力回路における不具合の検出を行う構成を示すブロック図である。
本発明の実施形態1に係る、第1の不具合検出方法における、動作確認テストの1つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第1の不具合検出方法における、動作確認テストの2つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第1の不具合検出方法における、動作確認テストの3つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第1の不具合検出方法における、動作確認テストの4つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第1の不具合検出方法における、動作確認テストの5つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第1の不具合検出方法後の、自己修復する手順を示すフローチャート図である。
本発明の実施形態1に係る、表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。
本発明の実施形態1に係る、出力回路において、互いに隣接する2つの出力回路を一組として不具合の検出を行う構成を示すブロック図である。
本発明の実施形態1に係る、第2の不具合検出方法における、動作確認テストの1つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第2の不具合検出方法における、動作確認テストの2つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第2の不具合検出方法における、動作確認テストの3つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第2の不具合検出方法における、動作確認テストの4つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、第2の不具合検出方法における、動作確認テストの5つ目の手順を示すフローチャート図である。
本発明の実施形態1に係る、不良と判定した出力回路を無効とし、自己修復する手順を示すフローチャート図である。
本発明の実施形態2に係る、通常動作を行う場合の集積回路の構成を示すブロック図である。
本発明の実施形態2に係る、集積回路において不良の出力回路が発生していない場合の動作を表すタイミングチャート図である。
本発明の実施形態2に係る、自己修復動作を行う場合の集積回路の状態を示すブロック図である。
本発明の実施形態2に係る、集積回路において不良の出力回路が発生した場合の動作を表すタイミングチャート図である。
本発明の実施形態3に係る、通常動作を行う場合の集積回路の構成を示すブロック図である。
本発明の実施形態3に係る、集積回路において不良の出力回路が発生していない場合の動作を表すタイミングチャート図である。
本発明の実施形態3に係る、自己修復動作を行う場合の集積回路の状態を示すブロック図である。
本発明の実施形態3に係る、集積回路において不良の出力回路が発生した場合の動作を表すタイミングチャート図である。
従来例における、液晶駆動用半導体集積回路の構成を示すブロック図である。
従来例における、シフトレジスタ、ラッチ回路、ホールド回路、および出力回路を備えた液晶駆動用半導体集積回路の具体的な構成を示す図である。

符号の説明

0249

1_1〜1_20オペアンプ
2a,2b スイッチ
3_1〜3_20判定回路(判定部)
4_1〜4_20 判定フラグ
5_1〜5_20プルアップ・プルダウン回路
10,10’,10”集積回路(駆動回路)
20,20’,20”シフトレジスタ(選択部)
11_11_24出力回路(映像信号出力部、出力部)
DAC_1〜DAC_18デジタルアナログコンバーター
DF_1〜DF_27 D−フリップフロップ
DLA_1〜DLA_19ラッチ回路(映像信号出力部、出力部)
DLA_R1〜DLA_R8 ラッチ回路(映像信号出力部、出力部)
DLA_G1〜DLA_G8 ラッチ回路(映像信号出力部、出力部)
DLA_B1〜DLA_B8 ラッチ回路(映像信号出力部、出力部)
DLB_1〜DLB_19ホールド回路(映像信号出力部、出力部)
DLB_R1〜DLB_R8 ホールド回路(映像信号出力部、出力部)
DLB_G1〜DLB_G8 ホールド回路(映像信号出力部、出力部)
DLB_B1〜DLB_B8 ホールド回路(映像信号出力部、出力部)
OUT1〜OUT18出力端子(出力端子、サブ出力端子)
SWA1〜SWA28 スイッチ
SWB1〜SWB18 スイッチ(接続切替部)

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